JP5154359B2 - 電力変換装置 - Google Patents

Description

この発明は、高調波を発生する負荷機器に対して高調波補償電流を発生し、電源側へ流出する高調波電流を抑制するアクティブフィルタ等に用いる電力変換装置に関するものである。

アクティブフィルタは、高調波電流を発生している負荷機器の直近で高調波電流を相殺する高周波補償電流を発生するものである。従来のアクティブフィルタは、負荷電流を検出して、この負荷電流を基本波電流と高調波電流に分離し、高調波電流のみを取り出してこれと１８０度位相の異なる高調波補償電流を発生させる。そして、この高調波補償電流を負荷の接続点に注入することにより、負荷電流の高調波電流は相殺され、電源電流は高調波を含まない正弦波となる。このようなアクティブフィルタは、電力用の電流発生源として低損失である高周波ＰＷＭインバータが用いられていた（例えば、非特許文献１参照）。

「パワーエレクトロクス入門」（改訂2版）オーム社 山村昌監修、大野栄一編著、２６４頁−２６９頁

従来のアクティブフィルタは、以上のように高周波ＰＷＭインバータが用いられており、このため電源側へ流出する高調波電流を抑制するために大きなフィルタ回路を必要とし、アクティブフィルタの装置構成の小型化が困難であった。

この発明は、上記のような問題点を解消するために成されたものであって、出力側のフィルタ回路が格段と低減され小型化の促進された電力変換装置を得ることを目的とする。

この発明に係る電力変換装置は、交流電源と負荷との間に並列に接続され、直流電源からの直流電力を交流に変換する単相インバータの交流側を複数直列接続して成る単相インバータ群と、上記複数の単相インバータの中から選択された所定の組み合わせによる各発生電圧の総和により上記単相インバータ群の出力電圧を階調制御し、上記交流電源からの電源電流を補正する出力電流を出力させる制御装置とを備える。そして、上記制御装置は、上記交流電源の電源電圧に基づいて上記出力電圧の基本階調を演算する基本階調演算部と、上記出力電流が目標電流に追従するように上記基本階調を補正するための階調補正値を演算する階調補正演算部と、上記基本階調を上記階調補正値にて補正して上記単相インバータ群の出力電圧階調を演算する出力階調演算部と、上記出力電圧階調に基づいて、上記単相インバータ群内の上記各単相インバータの出力の組み合わせを決定して上記単相インバータ群への制御信号を出力するインバータ制御演算部とを備えたものである。

この発明に係る電力変換装置は、各単相インバータの発生電圧を組み合わせた出力電圧の階調制御を行うため、大きなフィルタ回路を必要とすることなく電源側へ流出する高調波電流を抑制することができ、電力変換装置の装置構成の小型化、簡略化が促進できる。

実施の形態１．
以下、この発明の実施の形態１について説明する。
図１は、この発明の実施の形態１によるアクティブフィルタの主回路構成を示した図であり、より具体的には、単相電源１と単相負荷２との間に並列に接続される電力変換装置３をアクティブフィルタに用いたものである。
図に示すように、電力変換装置３は、複数個（この場合３個）の単相インバータ４１〜４３を直列に接続して構成した多重インバータで、フィルタ回路５を備えて単相電源１に対して並列に接続される。

図２は図１の電力変換装置３内の単相インバータ４（４１〜４３）の回路構成を示す図である。図に示すように、単相インバータ４は、ダイオードを逆並列に接続した複数個のＩＧＢＴ（Insulated Gate Bipolar Transistor）等の自己消弧型半導体スイッチング素子７１〜７４から成る例えばフルブリッジインバータで構成される。自己消弧型半導体スイッチング素子はＩＧＢＴ以外にも、ＧＣＴ、ＧＴＯ、トランジスタ、ＭＯＳＦＥＴ等でも、また自己消弧機能がないサイリスタ等でも強制転流動作が可能であればよい。
各単相インバータ４はそれぞれ独立した直流電源６を備え、図示された極性に充電された直流電源６の電圧を、出力端子９１と９２の間に任意の期間で出力することができる。具体的には直流電圧をＶとした場合、スイッチング素子７１〜７４のオンオフの組合せによって{−Ｖ，０，Ｖ}の電圧値を単相インバータ４の出力端子間に印加することができる。ゲート駆動回路８１〜８４はそれぞれのスイッチング素子７１〜７４をオン、オフさせるためスイッチング素子７１〜７４のゲート、ソース間に所定の電圧を印加するための回路である。ゲート駆動回路８１〜８４の構成としては、制御回路とパワー回路の絶縁が必要であるため、パルストランス回路や、フォトカプラを用いた回路が用いられる。

電力変換装置３は、このような単相インバータ４１〜４３の交流側を直列に接続して構成される。この場合、各単相インバータ４１〜４３の直流電源６の電圧はそれぞれ異なるもので、単相インバータ４１の直流電圧をＶ１、単相インバータ４２の直流電圧をＶ２、単相インバータ４３の直流電圧Ｖ３とする。電力変換装置３の出力端子には各単相インバータ４の出力電圧の合計値を印加することができ、その出力電圧は、各単相インバータ４の出力の組合せによって決まる。即ち、電圧比Ｖ１：Ｖ２：Ｖ３＝１：３：９とすると、電力変換装置３は、｛−１３、−１２、−１１、−１０、−９、−８、−７、−６、−５、−４、−３、−２、−１、０、１、２、３、４、５、６、７、８、９、１０、１１、１２、１３｝なる計２７レベルの電圧を任意の期間で出力することができる。
このため、後述する制御装置を備えて、各単相インバータ４１〜４３の出力電圧を適宜選択する階調制御により、所望の階段波形の出力電圧を得ることができ、小さなフィルタ回路５でも滑らかな交流波形が出力できる。

高調波を発生する負荷２としては、コンデンサインプット型整流回路等が多く用いられる。このような負荷２を接続した場合、大きなピーク電流を持つ高調波成分を含有した電流が電源１側に流出する。高調波成分を含んだ電流は送電線インピーダンスによる電圧降下を引き起こし、電源電圧ひずみの原因となり、例えば、大容量の場合は進相コンデンサの焼損、小容量の場合はブレーカの誤動作などの障害の原因ともなる。
ここでは、電力変換装置３を用いたアクティブフィルタにより、負荷２が発生する高調波成分電流を打ち消すような高調波補償電流を電力変換装置３から発生させ、高調波成分を含有した電流が電源側に流出することを抑制し、電源電流を高調波成分の無いほぼ正弦波電流とする。

次に、電力変換装置３の階調制御による高調波補償電流の電流制御および動作について、以下に説明する。
図３は、図１で示したアクティブフィルタに、電力変換装置３を駆動する制御装置の詳細構成を付加して図示したものである。制御装置は、電源電圧に基づいて出力電圧の基本階調を演算して基本階調信号１８ａを出力する基本階調演算部としてのＣＰＵ１０（Central Processing Unit）と、ＣＰＵ以外の外部回路で構成される。外部回路は、上記基本階調（基本階調信号１８ａ）を補正するための階調補正値を演算して階調補正信号５５ａを出力する階調補正演算部と、上記基本階調を上記階調補正値（階調補正信号５５ａ）にて補正して電力変換装置３の出力電圧階調指令５６ａを演算する出力階調演算回路５６と、該出力電圧階調指令５６ａに基づいて各単相インバータ４１〜４３への制御信号を出力するインバータ制御演算回路５７とを備える。
また、階調補正信号５５ａを出力する階調補正演算部は、電力変換装置３の出力電流（以下、インバータ電流Ｉ_ａと称す）が、負荷電流Ｉ_Ｌに基づいて演算される高調波補償基準電流２４ａに追従するように階調補正信号５５ａを出力するもので、レベルシフト回路２５〜２８、ヒステリシスコンパレータとなるコンパレータ２９〜３２、マルチプレクサ３３〜３８、フリップフロップ５１〜５３、減算器５４、および加算器５５を備える。

電流センサ１１にて検出された負荷電流Ｉ_Ｌは、バンドパスフィルタ１３により高調波成分を除去して負荷電流Ｉ_Ｌの基本波成分を抽出し、入力端子１５からＣＰＵ１０に入力される。また、図示しない電圧センサにて検出された電源電圧は入力端子１６からＣＰＵ１０に入力される。これら入力データは、ＣＰＵ１０に内蔵されているＡＤコンバータによってアナログ値からディジタル値に変換され、得られたディジタルデータをもとに信号処理を行う。ＣＰＵ１０の出力端子１７からは離散系の負荷電流基本波成分をＤＡコンバータを介して出力する。また、電力変換装置３は電源電圧に同期した電圧を出力する必要があるため、ＡＤコンバータで検出した電源電圧値を階段波形に置き換えて、出力端子１８〜２１から２進数（４ビット）で基本階調信号１８ａを出力し、同時に、出力端子２２から電源電圧極性信号２２ａを出力する。

ＣＰＵ１０の出力端子１７から出力された負荷電流基本波成分は離散系であるため、フィルタ２３で平滑し、減算器２４を用いて、平滑された負荷電流基本波成分から負荷電流Ｉ_Ｌを減算することで、電力変換回路３に流すべき基準電流である高調波補償基準電流２４ａを生成する。
このように生成された高調波補償基準電流２４ａに追従するように、電圧変換装置３の出力電流であるインバータ電流Ｉ_ａを制御することで、図４に示すように、負荷電流Ｉ_Ｌの高調波成分はインバータ電流Ｉ_ａにより相殺され、正弦波形の電源電流Ｉ_Ｓが得られる。

インバータ電流Ｉ_ａの制御について、以下に説明する。
図５は、図４のインバータ電流Ｉ_ａ波形におけるＡ部分を拡大した部分拡大図である。
図３に示すように、生成された高調波補償基準電流２４ａに基づいて、レベルシフト回路２５〜２８を用いて、図５に示すような４つの閾値２５ａ〜２８ａ（閾値Ａ、閾値Ｂ、閾値Ｃ、閾値Ｄ）を設定する。また、閾値Ａより大きい領域を領域Ｉ、閾値Ａと閾値Ｂとの間の領域を領域II、閾値Ｂと閾値Ｃとの間を領域III、閾値Ｃと閾値Ｄとの間を領域IV、閾値Ｄより小さい領域を領域Ｖとする。
インバータ電流Ｉ_ａの制御としては、図５に示すように、インバータ電流Ｉ_ａが領域IIIの範囲内、即ち、閾値Ｂと閾値Ｃとを往復するように、ヒステリシスコンパレータ３０、３１を用いて、電力変換装置３の出力電圧（出力電圧階調指令５６ａ）を選択する。ここでは出力電圧階調指令５６ａとして、ＣＰＵ１０から出力される基本階調１８ａに階調補正値５５ａとして０もしくは＋１を加算する。なお、この場合、ＣＰＵ１０から出力される基本階調１８ａは、図６に示すように電源電圧波形に内接するように整数部だけを絶対値で出力したものとする。これにより、電源電圧の極性が正の場合、階調補正値５５ａを０としてインバータ電流Ｉ_ａを減少させ、階調補正値５５ａを＋１としてインバータ電流Ｉ_ａを増加させることができる。また、電源電圧の極性が負の場合は、階調補正値５５ａを０としてインバータ電流Ｉ_ａを増加させ、階調補正値５５ａを＋１としてインバータ電流Ｉ_ａを減少させることができる。

このような階調補正値５５ａの決定方法について、図３に基づいて以下に説明する。４つの閾値２５ａ〜２８ａ（閾値Ａ、閾値Ｂ、閾値Ｃ、閾値Ｄ）と電流センサ１２によって検出したインバータ電流Ｉ_ａとをヒステリシスコンパレータ２９〜３２を用いて比較し、それぞれの出力信号をＹ１、Ｙ２、Ｙ３、Ｙ４とする。図７に各領域におけるコンパレータ出力Ｙ１〜Ｙ４の値、および階調補正値を示す。コンパレータ出力Ｙ１〜Ｙ４はマルチプレクサ３３〜３８に図示するように入力される。マルチプレクサ３３〜３８には、電源電圧極性信号２２ａも入力され、電源電圧極性に応じて出力信号を切り替える。ここでは、電源電圧が正のときにはマルチプレクサ入力の上段が出力され、電源電圧が負のときにマルチプレクサ入力の下段が出力される。マルチプレクサ３３〜３８から出力された信号は、フリップフロップ回路５１〜５３に入力される。フリップフロップ回路５１〜５３はセット（Ｓ）、リセット（Ｒ）方式である。フリップフロップ回路５１〜５３の出力信号は減算器５４および加算器５５を通すことで階調補正値５５ａが得られる。なお、図３に破線で示した部分はＰＬＤ（Programmable Logic Device）などのデバイスを用いて実現することができる。

一例として、電源電圧の極性が正の場合について、図７および図８を用いて説明する。図８は、ＣＰＵ１０から出力される基本階調１８ａがサンプリングによる遅れを伴わない正常時における、インバータ電流Ｉ_ａと出力電圧（出力電圧階調指令５６ａ）との関係を示すものである。
ＣＰＵ１０からの電源電圧極性信号２２ａにより、上述したようにマルチプレクサ３３〜３８では、マルチプレクサ入力の上段が出力される。ここで、インバータ電流Ｉ_ａが減少し、領域IIIから領域IVへ移行するとする。このときコンパレータ３１の出力信号Ｙ３がＬからＨへと変化し、マルチプレクサ３３からはＨ信号が出力される。この信号がフリップフロップ５１のセット端子に入力され、出力端子（Q）からはＨ信号が出力される。このとき、階調補正値５１ａは＋１となる。他のフリップフロップ５２、５３から出力される信号はＬであり、減算器５４および加算器５５を通して、階調補正値５５ａは階調補正値５１ａの値である＋１となる。

この１階調分の階調補正によってインバータ電流Ｉ_ａが減少から増加へ変化し、領域IIIの範囲であるとき、フリップフロップ５１はセット端子、リセット端子共にＬのため、出力信号はＨのまま維持され、階調補正値５５ａは＋１で１階調加算の状態が継続する。インバータ電流Ｉ_ａが増加し続け領域IIIから領域IIへと移行するとき、コンパレータ３０の出力信号Ｙ２はＬからＨへと変化し、マルチプレクサ３４からはＨ信号が出力される。この信号がフリップフロップ５１のリセット端子に入力され、出力端子（Q）からはＬ信号が出力される。このとき、階調補正値５１ａは０となる。他のフリップフロップ５２、５３から出力される信号はＬであり、減算器５４および加算器５５を通して、階調補正値５５ａは階調補正値５１ａの値である０となる。
階調補正値５５ａが０となると、インバータ電流Ｉ_ａは減少する。インバータ電流Ｉ_ａは領域IIIの範囲となり、フリップフロップ５１はセット端子、リセット端子共にＬとなるため、状態は保持され（階調補正値５５ａは０）、領域IVに移行するまで減少を続ける。その後は同様の原理で階調補正値５５ａが＋１になり、インバータ電流Ｉ_ａは増加の方向へ変化する。

このように、階調補正値５５ａは、図７中の矢印５８で示すように推移して、図８に示すように、基本階調１８ａに階調補正値５５ａである０もしくは＋１を交互に加算した出力電圧階調指令５６ａを生成して、インバータ電流Ｉ_ａを領域IIIの範囲内、即ち、閾値Ｂと閾値Ｃとを往復するように制御する。即ち、インバータ電流Ｉ_ａが増加して閾値Ｂを超えると階調補正値５５ａを０としてインバータ電流Ｉ_ａを減少させ、インバータ電流Ｉ_ａが減少して閾値Ｃより小さくなると階調補正値５５ａを＋１としてインバータ電流Ｉ_ａを増加させる。閾値Ａ〜Ｄは、その時点の高調波補償基準電流２４ａに基づいて生成されるので、インバータ電流Ｉ_ａは、高調波補償基準電流２４ａに追従するように制御される。

電源電圧の極性が負の場合、ＣＰＵ１０からの電源電圧極性信号２２ａにより、上述したようにマルチプレクサ３３〜３８では、マルチプレクサ入力の下段が出力される。ここで、インバータ電流Ｉ_ａが減少し、領域IIIから領域IVへ移行するとする。このときコンパレータ３１の出力信号Ｙ３がＬからＨへと変化し、マルチプレクサ３４からＨ信号が出力される。この信号がフリップフロップ５１のリセット端子に入力され、出力端子（Q）からはＬ信号が出力される。このとき、階調補正値５１ａは０となる。他のフリップフロップ５２、５３から出力される信号はＬであり、減算器５４および加算器５５を通して、階調補正値５５ａは階調補正値５１ａの値である０となる。

階調補正値５５ａが０になると、インバータ電流Ｉ_ａが増加し、領域IIIの範囲であるとき、フリップフロップ５１はセット端子、リセット端子共にＬのため、出力信号はＬのまま維持され、階調補正値５５ａは０の状態が継続する。インバータ電流Ｉ_ａが増加し続け、領域IIIから領域IIへと移行するとき、コンパレータ３０の出力信号Ｙ２はＬからＨへと変化し、マルチプレクサ３３からＨ信号が出力される。この信号がフリップフロップ５１のセット端子に入力され、出力端子（Q）からはＨ信号が出力される。このとき、階調補正値５１ａは＋１となる。他のフリップフロップ５２、５３から出力される信号はＬであり、減算器５４および加算器５５を通して、階調補正値５５ａは階調補正値５１ａの値である＋１となる。

階調補正値５５ａが＋１となると、インバータ電流Ｉ_ａは減少する。インバータ電流Ｉ_ａは領域IIIの範囲となり、フリップフロップ５１はセット端子、リセット端子共にＨとなるため、状態は保持され（階調補正値５５ａは＋１）、領域IVに移行するまでインバータ電流Ｉ_ａは減少を続ける。その後は同様の原理で階調補正値５５ａが０になり、インバータ電流Ｉ_ａは増加の方向へ変化する。
このように、階調補正値５５ａは、図７中の矢印５９で示すように推移して、基本階調１８ａに階調補正値５５ａである０もしくは＋１を交互に加算した出力電圧階調指令５６ａを生成して、インバータ電流Ｉ_ａを領域IIIの範囲内、即ち、閾値Ｂと閾値Ｃとを往復するように制御する。

ＣＰＵ１０から出力される基本階調１８ａがＡＤコンバータのサンプリング間隔の影響による遅れで誤った階調値を出力した場合には、インバータ電流Ｉ_ａは階調補正を行っても、領域IIIから領域IIあるいは領域IVの範囲に外れてしまう。このように基本階調出力に遅れがある場合の制御について以下に説明する。
電源電圧の極性が正で、インバータ電流Ｉ_ａが領域IIIから領域IVに移行したときは、先に説明したように、階調補正値５５ａが＋１になる。このとき、ＣＰＵ１０から出力される基本階調１８ａに1階調が加算される。しかし、電源電圧の時間変化率が正のとき、サンプリングに時間遅れが生じると、階調値が不足するときがある。このときのインバータ電流Ｉ_ａと出力電圧（出力電圧階調指令５６ａ）との関係について、図９に示す。

図９に示すように、電圧変化率が正の場合は、基本階調値切替タイミングが遅れているため、切り換えるべき時点６１以降の遅れ時間の間は、インバータ電流Ｉ_ａが減少して閾値Ｃより小さくなった時点６２で階調補正値５５ａを＋１としても、出力電圧階調指令５６ａが電源電圧より不足しているためインバータ電流Ｉ_ａが減少し続ける。そして、閾値Ｄより小さくなる時点６３で、即ち、インバータ電流Ｉ_ａが領域IVから領域Ｖに移行するとコンパレータ３２からＨ信号が出力され、マルチプレクサ３７からＨ信号が出力される。この信号がフリップフロップ５３のセット端子に入力され、出力端子（Q）からはＨ信号が出力される。この信号は、ＣＰＵ１０からの基本階調１８ａの出力遅れを補正するための階調ずれ補正値５３ａであり、加算器５５によって階調補正値５１ａに加えられる。この場合、階調補正値５１ａ（＋１）に階調ずれ補正値５３ａ（＋１）を加算して、階調補正値５５ａは＋２となる。

その後、インバータ電流Ｉ_ａは増加の方向へ変化し、領域Ｖから領域IVへ移行すると、マルチプレクサ３７の出力はＬとなり、フリップフロップ５３はセット端子、リセット端子共にＬとなるため、状態は保持され（階調補正値５５ａは＋２）、インバータ電流Ｉ_ａは増加し続ける。領域IVから領域IIIに移行するとコンパレータ３１の出力信号はＨからＬへと変化する。フリップフロップ５３はセット端子、リセット端子共にＬとなるため、状態は保持され（階調補正値５５ａは＋２）、領域IIへ移行するまで、インバータ電流Ｉ_ａは増加を続ける。そして、インバータ電流Ｉ_ａが領域IIIから領域IIへ移行するとコンパレータ３０の出力信号Ｙ２はＬからＨへと変化し、マルチプレクサ３４およびマルチプレクサ３８からＨ信号が出力される。この信号がフリップフロップ５１およびフリップフロップ５３のリセット端子に入力され、フリップフロップ５１およびフリップフロップ５３の出力端子（Q）からはともにＬ信号が出力される。つまり、階調補正値５１ａ（０）に階調ずれ補正値５３ａ（０）を加算して、階調補正値５５ａは０となる。その後、インバータ電流Ｉ_ａは減少の方向へ変化する。そして、基本階調出力が正しい値となるまで同様の原理で補正を行う。

電源電圧の極性が正で電圧変化率が負のとき、サンプリングに時間遅れが生じると、ＣＰＵ１０からの基本階調１８ａは電源電圧と内接するように整数値を出力しているため、階調値が１階調多く出力されるときがある。このときのインバータ電流Ｉ_ａと出力電圧（出力電圧階調指令５６ａ）との関係について、図１０に示す。
図１０に示すように、電圧変化率が負の場合は、基本階調値切替タイミングが遅れているため、切り換えるべき時点６１ａ以降の遅れ時間の間は、インバータ電流Ｉ_ａが増加して閾値Ｂを超えた時点６２ａで階調補正値５５ａを０としても、出力電圧階調指令５６ａが電源電圧より大きいためインバータ電流Ｉ_ａが増加し続ける。このため、閾値Ａを超える時点６３ａで、即ち、インバータ電流Ｉ_ａが領域IIから領域Ｉへと移行すると、コンパレータ２９からＨ信号が出力され、マルチプレクサ３５からＨ信号が出力される。この信号がフリップフロップ５２のセット端子に入力され、出力端子（Q）からはＨ信号が出力される。この信号は、ＣＰＵ１０からの基本階調１８ａの出力遅れを補正するための階調ずれ補正値５２ａであり、減算器５４によって階調補正値５１ａから減算される。この場合、階調補正値５１ａ（０）から階調ずれ補正値５２ａ（＋１）を減算して、階調補正値５５ａは−１となる。

その後、インバータ電流Ｉ_ａが増加から減少の方向へ変化し、領域Ｉから領域IIに変化し、領域IIの範囲であるとき、フリップフロップ５２はセット端子、リセット端子共にＬのため、出力信号はＨのまま維持され、状態は保持され（階調補正値５５ａは−１）て、インバータ電流Ｉ_ａが減少し続ける。インバータ電流Ｉ_ａが領域IIから領域IIIへと移行するとき、コンパレータ３０の出力信号はＨからＬへと変化する。フリップフロップ５１およびフリップフロップ５３はセット端子、リセット端子共にＬのため、出力信号はＬのまま維持され、階調補正値５５ａは−１の状態が継続する。さらにインバータ電流Ｉ_ａが減少し続け、領域IIIから領域IVへと移行するとき、コンパレータ３１の出力信号はＬからＨへと変化し、マルチプレクサ３３からＨ信号が出力される。この信号がフリップフロップ５１のセット端子に入力され、出力端子（Q）からはＨ信号が出力される。さらに、マルチプレクサ３６からＨ信号が出力され、フリップフロップ５２のリセット端子に入力される。したがって階調補正値５１ａ（＋１）から階調ずれ補正値５２ａ（０）を減算して、階調補正値５５ａは＋１となる。
その後は同様の原理でインバータ電流Ｉ_ａが領域IIIの範囲で増減するように階調補正を行う。

以上のように決定された階調補正値５５ａは、ＣＰＵ１０外部のディジタル回路である出力階調演算回路５６にて、基本階調１８ａに加算されて出力電圧階調指令５６ａが出力される。この出力電圧階調指令５６ａは、インバータ制御演算回路５７に入力されて、各単相インバータ４のゲート駆動回路８１〜８４へ送る制御信号を送出する。インバータ制御演算回路５７は、ＰＬＤ（Programmable Logic Device）などのデバイスを用いて実現することができる。

この実施の形態では、複数の単相インバータ４１〜４３を直列接続した電力変換装置３をアクティブフィルタに用い、各単相インバータ４１〜４３の出力電圧を適宜選択する階調制御により、所望の階段波形の出力電圧を得て、インバータ電流Ｉ_ａを制御するため、フィルタ回路５を格段と小型化でき、アクティブフィルタの装置構成の小型化が促進できる。
また、インバータ電流Ｉ_ａを高調波補償基準電流２４ａに追従するように制御するのに、制御装置は、電源電圧に基づいて出力電圧の基本階調１８ａを出力する基本階調演算部のみをＣＰＵ１０で構成し、階調補正信号５５ａを出力する階調補正演算部と、電力変換装置３の出力電圧階調指令５６ａを演算する出力階調演算回路５６と、各単相インバータ４１〜４３への制御信号を出力するインバータ制御演算回路５７とは、ＣＰＵ以外の外部回路で構成した。このため、ＣＰＵ１０の負担を軽減させることができ、安価なＣＰＵ１０でも対応可能となり、制御装置のコスト低減が図れる。また、階調補正信号５５ａを出力する階調補正演算部では、ヒステリシスコンパレータ２９〜３２を用い、高速、高精度に、インバータ電流Ｉ_ａを高調波補償基準電流に追従するように制御できる。また、ＣＰＵ１０のサンプリング間隔が比較的大きい場合でも、階調ずれ補正値５２ａ、５３ａを演算して補正できるようにしたため、安価なＣＰＵ１０でも、高速、高精度で信頼性の高い高調波抑制制御が行える。

なお、この実施の形態では、ＣＰＵ１０からの基本階調１８ａは電源電圧の正弦波に内接するように整数部だけを出力したが、図１１で示すように、電源電圧の正弦波に外接するように階調値を出力しても良い。この場合、階調補正値は、内接させた場合の階調補正値５５ａから１を引けば良い。このように、基本階調１８ａを、電源電圧の正弦波に内接あるいは、外接させるように出力することにより、階調補正値５５ａの演算が容易になり、インバータ電流Ｉ_ａを高調波補償基準電流に追従させる電流制御が容易で信頼性良く行える。

また、ヒステリシスコンパレータ２９〜３２の閾値幅の設定については、電源電流のリプルが許容される範囲内となるように設定する。電流リプルを小さくするには、ヒステリシスコンパレータ２９〜３２の閾値幅を小さく設定すれば良いが、スイッチング素子７１〜７４の周波数が高くなる。このように、電流制御精度とスイッチング周波数との関係は、トレードオフの関係となることから、ヒステリシスコンパレータ２９〜３２の閾値幅は、一段あたりの階調電圧値、および単相インバータ４を構成するスイッチング素子７１〜７４の許容される最大スイッチング周波数から決定される。また、電流の変化率については、電源インピーダンス、およびフィルタ回路４のリアクトルの大きさによって異なるため、電源電流のリプルが許容される範囲内となるようにフィルタリアクトルの設計を行う。

実施の形態２．
上記実施の形態１では、インバータ電流Ｉ_ａを高調波補償基準電流２４ａに追従するように制御したが、図１２に示すように、ＣＰＵ１０から出力された離散系の負荷電流基本波成分をフィルタ２３で平滑した基準電流（負荷電流基本波成分）に追従するように、電源電流Ｉ_Ｓを制御しても良い。
なお、上記実施の形態１では、負荷電流Ｉ_Ｌは、バンドパスフィルタ１３により高調波成分を除去して負荷電流Ｉ_Ｌの基本波成分を抽出してＣＰＵ１０に入力したが、この場合、ＣＰＵ１０内で負荷電流Ｉ_Ｌの基本波成分を抽出するようにした。
この場合も、実際には電力変換装置３の出力階調制御により、インバータ電流Ｉ_ａを変化させて電源電流Ｉ_Ｓを制御しているため、結果的には上記実施の形態１と同様に、インバータ電流Ｉ_ａが高調波成分を打ち消す高調波補償基準電流に追従するように制御されるものとなり、上記実施の形態１と同様の効果が得られる。

この発明の実施の形態１によるアクティブフィルタの主回路構成を示す図である。 この発明の実施の形態１による単相インバータの回路構成を示す図である。 この発明の実施の形態１によるアクティブフィルタの回路構成の詳細を示す図である。 この発明の実施の形態１によるアクティブフィルタの動作を説明する波形図である。 図４で示したインバータ電流Ｉ_ａ波形における部分拡大図である。 この発明の実施の形態１による基本階調と電源電圧との関係を示す図である。 この発明の実施の形態１による階調補正値の演算を説明する図である。 この発明の実施の形態１による、正常時のインバータ電流Ｉ_ａと出力電圧との関係を示す波形図である。 この発明の実施の形態１による、サンプリング遅れがある場合のインバータ電流Ｉ_ａと出力電圧との関係を示す波形図である。 この発明の実施の形態１による、サンプリング遅れがある場合のインバータ電流Ｉ_ａと出力電圧との関係を示す波形図である。 この発明の実施の形態１の別例による基本階調と電源電圧との関係を示す図である。 この発明の実施の形態２によるアクティブフィルタの回路構成の詳細を示す図である。

符号の説明

１ 電源、２ 負荷、３ 電力変換装置、４（４１〜４３） 単相インバータ、
６ 直流電源、１０ ＣＰＵ、１８ａ 基本階調信号、２４ａ 高調波補償基準電流、
２５ａ〜２８ａ 閾値Ａ〜Ｄ、２９〜３２ ヒステリシスコンパレータ、
５１ａ 階調補正値、５２ａ，５３ａ 階調ずれ補正値、５４ 減算器、５５ 加算器、５５ａ 階調補正信号、５６ 出力階調演算回路、５７ インバータ制御演算回路、
７１〜７４ スイッチング素子、Ｉ_Ｌ 負荷電流、Ｉ_ａ インバータ電流。

Claims (5)

1. 交流電源と負荷との間に並列に接続され、直流電源からの直流電力を交流に変換する単相インバータの交流側を複数直列接続して成る単相インバータ群と、
   上記複数の単相インバータの中から選択された所定の組み合わせによる各発生電圧の総和により上記単相インバータ群の出力電圧を階調制御し、上記交流電源からの電源電流を補正する出力電流を出力させる制御装置とを備え、
   上記制御装置は、
   上記交流電源の電源電圧に基づいて上記出力電圧の基本階調を演算する基本階調演算部と、
   上記出力電流が目標電流に追従するように上記基本階調を補正するための階調補正値を演算する階調補正演算部と、
   上記基本階調を上記階調補正値にて補正して上記単相インバータ群の出力電圧階調を演算する出力階調演算部と、
   上記出力電圧階調に基づいて、上記単相インバータ群内の上記各単相インバータの出力の組み合わせを決定して上記単相インバータ群への制御信号を出力するインバータ制御演算部とを備えたことを特徴とする電力変換装置。
2. 上記基本階調は、上記交流電源の電源電圧波形に内接あるいは外接するように決定することを特徴とする請求項１に記載の電力変換装置。
3. 上記基本階調演算部をＣＰＵで構成し、上記階調補正演算部、上記出力階調演算部および上記インバータ制御演算部を上記ＣＰＵよりも演算速度が高速な外部論理回路で構成したことを特徴とする請求項１または２に記載の電力変換装置。
4. 上記各単相インバータの入力となる直流電圧値は異なることを特徴とする請求項１〜３のいずれか１項に記載の電力変換装置。
5. 上記出力電圧階調の各レベルの電圧は等間隔に並ぶものであることを特徴とする請求項１〜４のいずれか１項に記載の電力変換装置。

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