JP2015035869A - マルチレベル電力変換装置およびマルチレベル電力変換装置の制御方法 - Google Patents
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Abstract
【課題】スイッチング素子の電力損失を低減させ効率の向上を図ったマルチレベル電力変換装置を提供する。
【解決手段】直流電源1と、直流電源1の正、負極端間に直列に接続されたコンデンサC1,C2を備え、前記直流電源1の正、負極端間に直列接続されるスイッチング素子S1,S3と、コンデンサC1,C2の共通接続点である中性点Nとスイッチング素子S1,S3の共通接続点である相出力端との間に接続され、互いに逆の耐圧方向に直列接続したスイッチング素子S2,S4とから成るT型3レベル変換器を3相分設けて構成した主インバータ51と、この主インバータ51に接続され、DCキャパシタCa1,Ca2の直列回路とスイッチング素子S11,S12の直列回路とを並列に接続したハーフHブリッジ回路を3相分設けた補助インバータ52と、を備えた。
【選択図】図1
【解決手段】直流電源1と、直流電源1の正、負極端間に直列に接続されたコンデンサC1,C2を備え、前記直流電源1の正、負極端間に直列接続されるスイッチング素子S1,S3と、コンデンサC1,C2の共通接続点である中性点Nとスイッチング素子S1,S3の共通接続点である相出力端との間に接続され、互いに逆の耐圧方向に直列接続したスイッチング素子S2,S4とから成るT型3レベル変換器を3相分設けて構成した主インバータ51と、この主インバータ51に接続され、DCキャパシタCa1,Ca2の直列回路とスイッチング素子S11,S12の直列回路とを並列に接続したハーフHブリッジ回路を3相分設けた補助インバータ52と、を備えた。
【選択図】図1
Description
本発明は、マルチレベル電力変換装置およびその制御方法に係り、特に電力損失の低下および効率の向上を図ったハイブリッドマルチレベル3相コンバータに関する。
従来マルチレベル電力変換装置としては、例えば3レベルコンバータ、5レベルコンバータなどが用いられている。図9はNPC型3相3レベルコンバータの一例を示し、電源電圧Vdcである直流電源1の正、負極端間にはコンデンサC1,C2が直列に接続されている。直流電源1の正、負極端間には、さらに、スイッチング素子S1〜S4の直列回路と、スイッチング素子S5〜S8の直列回路と、スイッチング素子S9〜S12の直列回路とが並列に接続されている。
前記スイッチング素子S1,S2の共通接続点とS3,S4の共通接続点の間にはダイオードD1,D2が直列に接続され、スイッチング素子S5,S6の共通接続点とS7,S8の共通接続点の間にはダイオードD3,D4が直列に接続され、スイッチング素子S9,S10の共通接続点とS11,S12の共通接続点の間にはダイオードD5,D6が直列に接続されている。
前記ダイオードD1,D2の共通接続点と、D3,D4の共通接続点と、D5,D6の共通接続点は、前記コンデンサC1,C2の共通接続点である中性点Nに各々接続されている。
前記スイッチング素子S2,S3の共通接続点は例えばU相出力端とされ、スイッチング素子S6,S7の共通接続点は例えばV相出力端とされ、スイッチング素子S10,S11の共通接続点は例えばW相出力端とされ、それら各相の出力端は、リアクトルとキャパシタにより構成される交流フィルタ2を介して負荷3に接続されている。
図9の回路において、各相毎の電圧レベルは、中性点Nを基準とすると、Vdc/2,0,−Vdc/2である(非特許文献3参照)。
図10はT型3相3レベルコンバータの一例を示し、電源電圧Vdcである直流電源1の正、負極端間にはコンデンサC1,C2が直列に接続されている。直流電源1の正、負極端間には、さらに、スイッチング素子S1UおよびS3Uが直列に接続され、該S1U,S3Uの共通接続点とコンデンサC1,C2の共通接続点である中性点Nの間には、スイッチング素子S2UおよびS4Uが逆方向に直列に接続されている。
尚、スイッチング素子S2U,S4Uの直列回路は、互いに逆の耐圧方向に制御できる双方向スイッチング手段の一例として構成されるものであり、これに限らずスイッチング素子S2UとS4Uを逆並列接続して構成されていてもよい。
前記スイッチング素子S1U〜S4Uの接続状態と同様に、V相側のスイッチング素子S1V〜S4Vと、W相側のスイッチング素子S1W〜S4Wが、直流電源1の正負極端および中性点Nの間に各々接続されている。
前記スイッチング素子S1U,S3Uの共通接続点は例えばU相出力端とされ、スイッチング素子S1V,S3Vの共通接続点は例えばV相出力端とされ、スイッチング素子S1W,S3Wの共通接続点は例えばW相出力端とされ、それら各相の出力端は、リアクトルとキャパシタにより構成される交流フィルタ2を介して負荷3に接続されている。
図10の回路において、各相毎の電圧レベルは、中性点Nを基準とすると、Vdc/2,0,−Vdc/2である(非特許文献3参照)。
また、図9、図10の3レベルコンバータよりも高いレベルを出力することができる5レベルコンバータにおいては、負荷3との間に接続される交流フィルタ2を小型化することができる。
その5レベルコンバータの一例として、非特許文献1に記載されたハイブリッドマルチレベルインバータと同様に構成されたハイブリッド5レベルコンバータを図11に示す。
図11において、電源電圧Vdcである直流電源1の正、負極端間にはコンデンサC1,C2が直列に接続されている。直流電源1の正、負極端間には、さらに、スイッチング素子S1,S2の直列回路と、スイッチング素子S3,S4の直列回路と、スイッチング素子S5,S6の直列回路とが並列に接続されている。これらによって主インバータ4を構成している。
主インバータ4の、前記コンデンサC1,C2の共通接続点を中性点Nとし、スイッチング素子S1,S2の共通接続点をU相出力端とし、スイッチング素子S3,S4の共通接続点をV相出力端とし、スイッチング素子S5,S6の共通接続点をW相出力端としている。
主インバータ4の各相出力端は、フルHブリッジ回路を3相分備えた補助インバータ5に接続されている。すなわち、U相のフルHブリッジ回路5Uは、DCキャパシタCa1に、スイッチング素子S11,S12の直列回路とS13,S14の直列回路とを並列に接続し、スイッチング素子S11,S12の共通接続点を主インバータ4の前記U相出力端に接続して構成されている。
V相のフルHブリッジ回路5Vは、DCキャパシタCa2に、スイッチング素子S21,S22の直列回路とS23,S24の直列回路とを並列に接続し、スイッチング素子S21,S22の共通接続点を主インバータ4の前記V相出力端に接続して構成されている。
W相のフルHブリッジ回路5Wは、DCキャパシタCa3に、スイッチング素子S31,S32の直列回路とS33,S34の直列回路とを並列に接続し、スイッチング素子S31,S32の共通接続点を主インバータ4の前記W相出力端に接続して構成されている。
補助インバータ5のスイッチング素子S13,S14の共通接続点をU相の出力端とし、スイッチング素子S23,S24の共通接続点をV相の出力端とし、スイッチング素子S33,S34の共通接続点をW相の出力端とし、各相出力端は、リアクトルとキャパシタにより構成される交流フィルタ2を介して負荷3に接続されている。
図11の回路において、各相毎の電圧レベルは、中性点Nを基準とすると、Vdc,Vdc/2,0,−Vdc/2,−Vdcである。また、ia,ib,icは負荷電流を示している。
尚、図9〜図11の回路における各スイッチング素子は、例えばIGBTによって構成されている。
図11に示すようなハイブリッドマルチレベルコンバータは、非対称のカスケード接続マルチレベルインバータであり、いくつかの異なる補助セルや補助インバータと一体に設けることができる。そして主な利点は、これらの補助セルや補助インバータにおいて異なる電圧レベルを使用することで、より少ないスイッチング素子でより多くのレベルを得ることができることである(非特許文献4参照)。
ハイブリッドマルチレベルコンバータの他の特徴は、高出力の主セル(主インバータ)が低スイッチング周波数で動作することにより低損失化し、低出力の補助セル(補助インバータ)が高スイッチング周波数で動作することにより電圧波形を補償することである(非特許文献1、2参照)。これによって、より高い効率を達成する可能性が提供される。
通常、ハイブリッドマルチレベルコンバータでは、補助インバータの電源としてDC電源を設ける必要があるが、多くの場合、このようなDC電源を設けるためには追加の絶縁マルチタップ変圧器が必要であり、これにより電力損失およびコストが増加する。よって、図11に示すCa1,Ca2,Ca3などのDCキャパシタをDC電源の代わりに設ける構成がより好ましい。
DC電源からDCキャパシタへ変更した場合、DCキャパシタの電圧制御が必要になる。補助インバータにおけるDCキャパシタの電圧を制御する方法は例えば2種類ある。第1の制御方法は非特許文献6で提案されており、移相変調と呼ばれている。
図12は、非特許文献6で提案されている移相変調を使用した制御方法を表し、3相のうち1相分の制御ブロック図である。図12において、制御対象装置の図11と同一部分は同一符号をもって示している。
補助インバータ5のDCキャパシタ電圧VCaをフィードバックした電圧とDCキャパシタ電圧指令値VCa*との偏差を減算器31により演算し、その演算結果にPI制御器32によるPI制御を施して偏差位相Δαを求める。
この偏差位相Δαは、加算器33の反転入力側に入力されて位相指令値α*(=π/10)と加算され、この加算器33の出力(α*−Δα)の値に基づいて位相角αを決定し、主インバータ制御部34は主インバータ4のスイッチング素子のゲート信号IGBTgate1を出力し、スイッチング素子をON/OFFさせる。
主インバータ4の出力電圧Voutは、減算器35において電圧指令値Vref*との偏差がとられ、その偏差出力によってPWM変調部(Sub−harmonic PWM)36が補助インバータ5のスイッチング素子のゲート信号IGBTgate2を出力し、スイッチング素子をON/OFFさせる。
図12では、主インバータ4の位相角α(すなわち無効電力)を制御することにより、補助インバータ5のDCキャパシタ電圧VCaを制御している。
なお位相角αは、VoutとVref*の電圧波形を示す図13で定義されているように、Vref*のゼロクロスポイントからVoutがハイレベルに切り換わるまでの間の角度である。
また、この角度αは、主インバータ制御部34内にある高調波選択除去(SHE;Selective Harmonic Elimination)制御方法によって決定される。非特許文献6において開示されているように、5次高調波を除去する場合ではα=π/10となる。
図12におけるDCキャパシタ電圧指令値VCa*はVdc/2に設定されている。また、主インバータ4の出力電圧Voutは、中性点Nと各相の出力端子(図11のスイッチング素子S1およびS2の共通接続点、S3およびS4の共通接続点、S5およびS6の共通接続点)との間の電圧であり、Vref*はハイブリッドマルチレベルコンバータの電圧(例:図11のa端子とN端子間の電圧)指令値である。
したがって図11の補助インバータ5の理想出力電圧は、Vref*−Voutであるべきであり、このため図12の制御ブロック図では減算器35で演算されたVref*−Voutを補助インバータ5の制御入力としている。
また、補助インバータにおけるDCキャパシタの電圧を制御する第2の制御方法としては、DCキャパシタ電圧の制御量ΔVを補助インバータのPWM指令に加えて、負荷電流ia,ib,icと同期させる制御方法が、非特許文献5で提案されている。
図14は、非特許文献5で提案されている制御方法を表し、3相のうち1相分の制御ブロック図である。
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前記図9、図10に示す3レベルコンバータは、電圧レベルが少ないことにより、大きい寸法の交流フィルタ2が必要となり、これにより、コストが高くなる。
また、ハイブリッド5レベルコンバータは、前記図9、図10に示す3レベルコンバータと比較すると交流フィルタ2は小さい寸法でよい。しかし、図11に示す回路では補助インバータにフルHブリッジ回路5U,5V,5Wを使用しているため、電力損失が高い。
すなわち、電圧と電流の各波形を示す図15のように、例えばU相のフルHブリッジ回路5Uにおけるスイッチング素子S12とS14の電流は、連続する期間(連続電流通流期間CC)を有する。このため、式(1)、式(2)に示されるスイッチング素子の通流電力損失Pconは高くなる。
例えばスイッチパルスのみを含む電流について、スイッチング素子の通流電力損失Pconは以下のように表される。
ここで、DはPWMデューティーサイクルであり、1以下である。
連続電流通流期間CCが現れると、式(1)は、以下の式(2)のように表せる。式(2)の2行目の第2項(期間φ1〜φ2)の通流電力損失が、連続電流通流期間CCの通流電力損失である。この期間ではD=1である。
式(2)より、連続電流通流期間CCが長いほど、通流電力損失Pconが大きくなることが分かる。
本発明は上記課題を解決するものであり、その目的は、スイッチング素子の電力損失を低減させ効率の向上を図ったマルチレベル電力変換装置およびその制御方法を提供することにある。
上記課題を解決するための請求項1に記載のマルチレベル電力変換装置は、直流電源と、前記直流電源の正、負極端間に直列に接続された第1および第2のコンデンサを備え、前記直流電源の正、負極端間に直列接続される第1および第2のスイッチング素子と、一端が前記第1および第2のコンデンサの共通接続点である中性点に接続され、他端が前記第1および第2のスイッチング素子の共通接続点である相出力端に接続された、互いに逆の耐圧方向に制御できる双方向スイッチング手段とから成るT型3レベル変換器を3相分設けて構成した主インバータと、第1および第2のDCキャパシタの直列回路と第3および第4のスイッチング素子の直列回路とを並列に接続したハーフHブリッジ回路を3相分設け、前記各相の第1および第2のDCキャパシタの共通接続点を前記主インバータの各相出力端に接続し、前記各相の第3および第4のスイッチング素子の共通接続点を各相の出力端として構成した補助インバータと、を備えたことを特徴としている。
上記構成によれば、主インバータにT型3レベル変換器を用い、補助インバータにハーフHブリッジ回路を用いているので、補助インバータのスイッチング素子の電力損失を低減させることができ、効率が向上する。
また請求項2記載のマルチレベル電力変換装置は、前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性有したDCキャパシタ電圧指令値の各偏差をPI制御し、PI制御後の各出力を合計して得られる偏差位相Δαと、位相指令値α*とを加算した電圧制御信号を求め、該電圧制御信号に高調波選択除去制御を施した制御信号によって、前記主インバータの各スイッチング素子を制御する主インバータ制御部と、前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性を有したDCキャパシタ電圧指令値との各偏差をPI制御し、PI制御後の各出力を合計した信号と、3相の電圧指令値を2軸変換して位相同期を施した信号とを乗算して電圧制御量としての電圧偏差ΔVを求め、前記主インバータの出力電圧Voutと電圧指令値Vrefの偏差をとった補助インバータのPWM指令値に前記電圧偏差ΔVを加算して電圧制御信号Vaを求め、該電圧制御信号Vaによって、前記補助インバータの各スイッチング素子を制御する補助インバータ制御部と、を備えたことを特徴としている。
また、請求項3に記載のマルチレベル電力変換装置の制御方法は、直流電源と、前記直流電源の正、負極端間に直列に接続された第1および第2のコンデンサを備え、前記直流電源の正、負極端間に直列接続される第1および第2のスイッチング素子と、一端が前記第1および第2のコンデンサの共通接続点である中性点に接続され、他端が前記第1および第2のスイッチング素子の共通接続点である相出力端に接続された、互いに逆の耐圧方向に制御できる双方向スイッチング手段とから成るT型3レベル変換器を3相分設けて構成した主インバータと、第1および第2のDCキャパシタの直列回路と第3および第4のスイッチング素子の直列回路とを並列に接続したハーフHブリッジ回路を3相分設け、前記各相の第1および第2のDCキャパシタの共通接続点を前記主インバータの各相出力端に接続し、前記各相の第3および第4のスイッチング素子の共通接続点を各相の出力端として構成した補助インバータと、を備えたマルチレベル電力変換装置における制御方法であって、
前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性有したDCキャパシタ電圧指令値の各偏差をPI制御し、PI制御後の各出力を合計して得られる偏差位相Δαと、位相指令値α*とを加算して電圧制御信号を求め、該電圧制御信号に高調波選択除去制御を施した制御信号によって、前記主インバータの各スイッチング素子を制御し、前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性を有したDCキャパシタ電圧指令値との各偏差をPI制御し、PI制御後の各出力を合計した信号と、3相の電圧指令値を2軸変換して位相同期を施した信号とを乗算して電圧制御量としての電圧偏差ΔVを求め、前記主インバータの出力電圧Voutと電圧指令値Vrefの偏差をとった補助インバータのPWM指令値に前記電圧偏差ΔVを加算して電圧制御信号Vaを求め、該電圧制御信号Vaによって、前記補助インバータの各スイッチング素子を制御することを特徴としている。
前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性有したDCキャパシタ電圧指令値の各偏差をPI制御し、PI制御後の各出力を合計して得られる偏差位相Δαと、位相指令値α*とを加算して電圧制御信号を求め、該電圧制御信号に高調波選択除去制御を施した制御信号によって、前記主インバータの各スイッチング素子を制御し、前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性を有したDCキャパシタ電圧指令値との各偏差をPI制御し、PI制御後の各出力を合計した信号と、3相の電圧指令値を2軸変換して位相同期を施した信号とを乗算して電圧制御量としての電圧偏差ΔVを求め、前記主インバータの出力電圧Voutと電圧指令値Vrefの偏差をとった補助インバータのPWM指令値に前記電圧偏差ΔVを加算して電圧制御信号Vaを求め、該電圧制御信号Vaによって、前記補助インバータの各スイッチング素子を制御することを特徴としている。
上記構成によれば、電圧制御量である電圧偏差ΔVを補助インバータのPWM指令に加えたことにより生じる高調波は、主インバータ制御部が、主インバータの偏差位相Δαを調整(無効電力調整)しているため、抑制することができる。
(1)請求項1〜3に記載の発明によれば、補助インバータのスイッチング素子の電力損失を低減させることができ、効率が向上する。
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。図1は本実施形態例による4レベルハイブリッドコンバータの回路図であり、図2は図1の回路の1相分の制御ブロック図を示している。図1、図2において、図10、図14と同一部分は同一符号をもって示している。
図1において、直流電源1の正、負極端間には、図10のコンバータと同様に3相T型3レベル変換器で構成された主インバータ51が接続され、主インバータ51にはハーフHブリッジ回路を3相分備えた補助インバータ52がカスケード接続されている。
電源電圧をVdcとする直流電源1の正、負極端間には、コンデンサC1,C2が直列に接続されている。直流電源1の正、負極端間には、さらにスイッチング素子S1UおよびS3Uが直列に接続され、該S1U,S3Uの共通接続点とコンデンサC1,C2の共通接続点である中性点Nの間には、スイッチング素子S2UおよびS4Uが逆方向に直列に接続されている。
尚、スイッチング素子S2U,S4Uの直列回路は、互いに逆の耐圧方向に制御できる双方向スイッチング手段の一例として構成されるものであり、これに限らずスイッチング素子S2UとS4Uを逆並列接続して構成されていてもよい。
前記スイッチング素子S1U〜S4Uの接続状態と同様に、V相側のスイッチング素子S1V〜S4Vと、W相側のスイッチング素子S1W〜S4Wが、直流電源1の正、負極端および中性点Nの間に各々接続されている。
前記スイッチング素子S1U,S3Uの共通接続点は例えばU相出力端とされ、スイッチング素子S1V,S3Vの共通接続点は例えばV相出力端とされ、スイッチング素子S1W,S3Wの共通接続点は例えばW相出力端とされている。
補助インバータ52のU相ハーフHブリッジ回路52Uは、DCキャパシタCa1およびCa2の直列回路とスイッチング素子S11U,S12Uの直列回路とを並列に接続し、DCキャパシタCa1,Ca2の共通接続点を主インバータ51の前記U相出力端に接続して構成される。
補助インバータ52のV相ハーフHブリッジ回路52Vは、DCキャパシタCa3およびCa4の直列回路とスイッチング素子S11V,S12Vの直列回路とを並列に接続し、DCキャパシタCa3,Ca4の共通接続点を主インバータ51の前記V相出力端に接続して構成される。
補助インバータ52のW相ハーフHブリッジ回路52Wは、DCキャパシタCa5およびCa6の直列回路とスイッチング素子S11W,S12Wの直列回路とを並列に接続し、DCキャパシタCa5,Ca6の共通接続点を主インバータ51の前記W相出力端に接続して構成される。
補助インバータ52のスイッチング素子S11U,S12Uの共通接続点をU相の出力端とし、スイッチング素子S11V,S12Vの共通接続点をV相の出力端とし、スイッチング素子S11W,S12Wの共通接続点をW相の出力端とし、各相出力端はリアクトルとキャパシタにより構成される交流フィルタ2を介して負荷3に接続されている。
図1において、主インバータ51は3相3レベル電圧Vdc/2,0,−Vdc/2を生成する。主インバータ51のS1U〜S4UのスイッチングパターンとU相出力電圧(S1UとS3Uとの接続点の電圧)の例を、下記表1に示す。
補助インバータ52は、Ca1とCa2との接続点を基準として、2レベル電圧Vdc/4,−Vdc/4を生成し、S11UがON、S12UがOFFのときに、Vdc/4を出力する。S11UがOFF、S12UがONのときに−Vdc/4を出力する。これらの主インバータ51と補助インバータ52の組み合わせによって、中性点Nを基準として、3Vdc/4,Vdc/4,0,−Vdc/4,−3Vdc/4の出力電圧が補助インバータ52の出力端子(例:S11UとS12Uとの接続点)に得られる。尚、主インバータ51、補助インバータ52の各スイッチング素子は、例えばIGBTによって構成されている。
図1の回路の制御ブロックを示す図2において、61は、ソフトスタート特性101を有したDCキャパシタ電圧指令値VCa1*と、U相のDCキャパシタCa1の電圧VCa1をフィードバックしてローパスフィルタ62を通した電圧との偏差をとる減算器である。
63は、ソフトスタート特性102を有したDCキャパシタ電圧指令値VCa2*と、U相のDCキャパシタCa2の電圧VCa2をフィードバックしてローパスフィルタ64を通した電圧との偏差をとる減算器である。
前記減算器61,63の各偏差出力にPI制御器65,66によるPI制御を施したものを加算器67において合算して偏差位相Δαを求めている。この偏差位相Δαは減算器68に入力されて位相指令値α*(=π/10)と減算される。
このように、PI制御器65、66と加算器67と減算器68によってα*−Δαを求める系を電圧制御系103とする。この電圧制御系103は無効電力調整を行う。
減算器68の出力は高調波選択除去(SHE)部41に入力される。高調波選択除去部41は、入力された(α*−Δα)および除去する高調波次数(この次数は高調波選択除去部41に設定されている。)によって、位相角αを決定する。さらに、位相角αに基づいて主インバータ51のスイッチング素子のゲート信号IGBTgate1を出力し、スイッチング素子をON/OFFさせる。このスイッチング素子の動作によって、主インバータ51は出力電圧Voutを生成する。
さらに、主インバータ51の出力電圧Voutを検出する。出力電圧Voutは減算器69において電圧指令値Vref*と偏差がとられる。
一方、前記減算器61,63の各偏差出力にPI制御器71,72によるPI制御を施したものを加算器73において合算している。また、軸変換部74によって3相の電圧指令値Vref*を2軸(α、β)変換した出力をPLL回路75に通すことにより、電圧指令値Vref*に同期した出力cosωtを得る。
前記PLL回路75の出力と加算器73の出力は乗算器76において乗算され、電圧偏差ΔV(有効電力成分)が出力される。この乗算器76の出力である電圧偏差ΔVは、加算器77の反転入力側に入力され、減算器69の偏差出力、すなわち補助インバータ52のPWM指令と加算される。
この加算器77の出力(補助インバータの電圧指令Va)は補助インバータ制御部78において三角波Vtriと比較され、補助インバータ制御部78のゲート信号IGBTgate2によって補助インバータ52のスイッチング素子がON/OFF制御される。
このように、加算器77によって補助インバータの電圧指令Vaを求める系を、電圧制御系104としている。電圧制御系104は、有効電力調整を行う。
本実施形態例によれば、補助インバータ52のDCキャパシタ(Ca1〜Ca6)の電圧は、無効電力の調整(電圧制御系103)と有効電力の調整(電圧制御系104)を組み合わせることで制御される。
次に本実施形態例の4レベルハイブリッドコンバータ(図1)と従来のハイブリッド3レベルコンバータ(図9、図11)との差異を説明する。
図1の4レベルハイブリッドコンバータは、図9、図10の3レベルコンバータと比べて、出力電圧波形の歪が小さくなるため、交流フィルタ2を小型化することができる。
次に本実施形態例の4レベルハイブリッドコンバータ(図1)と従来のハイブリッド5レベルコンバータ(図11)の電力損失の差異を以下に説明する。
<主インバータにおける電力損失の比較>
本実施形態例の図1の主インバータ51は、従来の図11の主インバータ4のHブリッジ回路に代えて、3相T型3レベル変換器によって構成されている。
<主インバータにおける電力損失の比較>
本実施形態例の図1の主インバータ51は、従来の図11の主インバータ4のHブリッジ回路に代えて、3相T型3レベル変換器によって構成されている。
図1のスイッチング素子S1U,S2Uの電圧、電流の波形の例を図3に、図11のスイッチング素子S1,S2の電圧、電流の波形の例を図4に各々示す。
図1、図11の主インバータ51、4の各スイッチング素子は両方ともハイブリッドコンバータの出力電圧の基本周波数(つまり、負荷3に印加する電圧の基本周波数)で動作するため、スイッチング回数は少ない(図1のS2Uでは、出力電圧の1周期あたりに2回のスイッチング回数である)。
従って、スイッチング損失は通流電力損失と比べて非常に小さく、無視できる。以下、主インバータについて、スイッチング素子の電力損失は通流電力損失のみとみなす。
図3、図4から、π−2αの期間においては、図1のS1Uを通って流れる電流と図11のS1を通って流れる電流は、共にピーク電流が約300Aの正弦半波状の同等値であることがわかる。
一方、0〜αおよび(π−α)〜πの期間においては、図11の回路では1つのスイッチング素子S1だけに電流が流れるのに対し、図1の回路では2つのスイッチング素子S2U,S4Uに図11の回路のS1と同じ電流が流れる。これは0〜αおよび(π−α)〜πの期間において、図1の主インバータ51の電力損失が図11の主インバータ4の電力損失の2倍であることを意味する。
図1の主インバータ51の1相あたりの電力損失Pmain_conTと図11の主インバータ4の位相毎の電力損失Pmain_conHの差ΔPmain_conは、下記式(3)のように表される。
Pmain_conTを2つの部分、Pmain_conT1およびPmain_conT2に分けて考える。すなわちPmain_conT1は、S1U,S4Uの期間0〜πにおける電力損失と、S3U,S2Uの期間π〜2πにおける電力損失であり、Pmain_conT2は、S3U,S2Uの期間0〜πにおける電力損失との総和であり、S1U,S4Uの期間π〜2πにおける電力損失との総和である。図1と図11が同じ負荷条件の場合において、Pmain_conT1は、Pmain_conHとほぼ同じ値となることが、図3および図4の各スイッチング素子の電流波形より分かる。
従って、ΔPmain_con=Pmain_conT2となる。導出には式(1)を適用し、スイッチングデューティーサイクルD=1とすると、ΔPmain_conは、下記式(4)のように表される(期間0〜πではS3Uに電流は流れないので、S3Uの電力損失は零である。同様に、期間π〜2πではS1Uに電流は流れないので、S1Uの電力損失は零である)。
これは、S2U,S4Uの電力損失の総和である。さらに、負荷電流が正極側と負極側で対称、すなわち、S2Uの電力損失PconがS4Uの電力損失Pconと等しいと仮定すると、電力損失の差ΔPmain_conは、さらに次の式(5)のように導き出される。
ここでは、Imは負荷電流のピーク値であり、θは主インバータ51、4の出力電圧と負荷電流との位相差である。θは、負荷の力率に依存する値である。したがって、負荷電流i=Im*sin(ωt−θ)と表せる。また、α=π/10とする。
また、スイッチング素子(例えばS2U,S4U)のコレクタ電流Icとコレクタ−エミッタ間電圧VCEの関係を示す図5(a)と、スイッチング素子の還流ダイオードの電流IF(順電流)と電圧VF(順電圧)の関係を示す図5(b)とから、式(5)で用いているVo=Vceo=VDOおよびr=rc=rD(VDOは還流ダイオードの電圧、Vceoはコレクタ−エミッタ間電圧、rcはコレクタ抵抗、rDは還流ダイオードの抵抗)と定義される。
尚式(5)は、以下の条件に基づいている。
・図1と図11における全てのスイッチング素子は同特性を持つ。
・スイッチング素子のIGBT部品のIc−VCE特性と、還流ダイオード部品のIF−VF特性は同じである。
・スイッチング素子の電圧vおよび電流iの数学的モデルは次の式(6)のように与えられる。
・図1と図11における全てのスイッチング素子は同特性を持つ。
・スイッチング素子のIGBT部品のIc−VCE特性と、還流ダイオード部品のIF−VF特性は同じである。
・スイッチング素子の電圧vおよび電流iの数学的モデルは次の式(6)のように与えられる。
<補助インバータにおける電力損失の比較>
図1の回路の補助インバータ51はハーフHブリッジであり、1相につき2つのスイッチング素子S11,S12のみを要し、一方、図11の回路の補助インバータ5はフルHブリッジであり、1相につき4つのスイッチング素子を要する。
図1の回路の補助インバータ51はハーフHブリッジであり、1相につき2つのスイッチング素子S11,S12のみを要し、一方、図11の回路の補助インバータ5はフルHブリッジであり、1相につき4つのスイッチング素子を要する。
ここで、図1の補助インバータ52のスイッチング素子S11Uが制御されたときの電圧、電流波形を図6に、図11の補助インバータ5のスイッチング素子S11,S14が制御されたときの電圧、電流波形を図7に各々示す。
両者の電力損失を比較するために、図11のフルHブリッジのスイッチング素子S11,S14の電力損失の総和を考えて、図1のハーフHブリッジにおけるS11Uの電力損失と比較する。
図6、図7の電流および電圧の波形から、図11のS11またはS14のいずれか一方のスイッチング素子の通流状態が1サイクルごとに切り替わること(例:図7の時刻t1〜t7の各々のタイミング)がわかる。これにより、図1におけるS11Uのスイッチング損失は、図11におけるS11のスイッチング損失とS14のスイッチング損失との合計にほぼ等しいということが容易に分かる(図1と図11の回路のスイッチング周波数、負荷電流、DC電圧が同条件とする)。
これにより、図1と図11の回路のデューティーサイクルDの差を無視した場合に、図1と図11の回路の電力損失の差ΔPaux_conは、図6、図7から、図11のスイッチング素子S14の連続電流部分(例:図7の、(1)時刻t2〜t3、(2)時刻t4〜t5、(3)時刻t6〜t7)によってのみもたらされることが分かり、次の式(7)が導きだされる。
ここで、βは、図11の補助インバータ5のPWM信号の波形を示した図8において定義されている。すなわちβは、電圧指令V*の極性が+又は−側に反転変化してから電圧指令V*が零になるまでの期間である。
前記式(7)のPFullは図11の補助インバータ5のフルHブリッジ回路における電力損失であり、PHalfは図1の補助インバータ52のハーフHブリッジ回路における電力損失である。
式(7)の最右辺の第1項は、図7の電流の1周期(時刻t1〜t7)中の、(1)時刻t2〜t3の期間、すなわちβ〜π−βの期間(連続電流通流期間)の電力損失を表している。
式(7)の最右辺の第2項は、図7の(2)時刻t4〜t5の期間、すなわちπ〜π+βの期間(連続電流通流期間)の電力損失を表している。
式(7)の最右辺の第3項は、図7の(3)時刻t6〜t7の期間、すなわち2π−β〜2πの期間(連続電流通流期間)の電力損失を表している。
さらに、式(5)で示した、スイッチング素子のIGBT部品のIc−VCE特性と還流ダイオード部品のIF−VF特性は同じである、という条件を用いると、式(7)はさらに次の式(8)のように表すことができる。
式(8)に、式(6)およびi=Im*sin(ωt−θ)を使用すると、式(9)となる。
式(9)のΔPaux_conは、図11のS11とS14の電力損失合計値から図1のS11Uの電力損失値を減算した値である。図11のS12とS13の電力損失合計値から図1のS12Uの電力損失値を減算した値も、ΔPaux_conと同値である。
したがって、1相あたりの電力損失の差ΔPaux_con_phaseは、式(9)の2倍であり、式(10)によって与えられる。
ここでImは負荷電流のピーク値であり、θは負荷電流の移相である。
<総電力損失の比較>
ここで、図1の回路と図11の回路との総電力損失(主インバータの損失と補助インバータの損失の和)の比較を行う。
ここで、図1の回路と図11の回路との総電力損失(主インバータの損失と補助インバータの損失の和)の比較を行う。
総電力損失の差は、補助インバータの位相ごとの電力損失の差(式(10))から主インバータの位相ごとの電力損失の差(式(5))を引いたものによって、次の式(11)のように求められる。
α=π/10および−π/2>θ>π/2の場合、(cosα*cosθ)>0および(π+sin2α*cos2θ−2α)>0である。従って、式(11)の値は、0よりも大きく、すなわち、式(10)の値は式(5)よりも大きい。これは、本実施形態例による図1の回路の総電力損失が従来の図11の回路の総電力損失よりも低いことを意味する。
なお、本実施例では、α=π/10としたが、他のαの値でも式(11)が0より大きくなるαの値であれば、図1の回路の総電力損失は従来の図11の回路の総電力損失よりも低くなる。
1…直流電源
2…交流フィルタ
3…負荷
41…選択的高調波除去部
51…主インバータ
52…補助インバータ
61,63,68,69…減算器
65,66,71,72…PI制御器
67,73,77…加算器
76…乗算器
78…補助インバータ制御部
C1,C2…コンデンサ
Ca1〜Ca6…DCキャパシタ
S1U〜S1W,S2U〜S2W,S3U〜S3W,S4U〜S4W,S11U〜S11W,S12U〜S12W…スイッチング素子
2…交流フィルタ
3…負荷
41…選択的高調波除去部
51…主インバータ
52…補助インバータ
61,63,68,69…減算器
65,66,71,72…PI制御器
67,73,77…加算器
76…乗算器
78…補助インバータ制御部
C1,C2…コンデンサ
Ca1〜Ca6…DCキャパシタ
S1U〜S1W,S2U〜S2W,S3U〜S3W,S4U〜S4W,S11U〜S11W,S12U〜S12W…スイッチング素子
Claims (3)
- 直流電源と、
前記直流電源の正、負極端間に直列に接続された第1および第2のコンデンサを備え、前記直流電源の正、負極端間に直列接続される第1および第2のスイッチング素子と、一端が前記第1および第2のコンデンサの共通接続点である中性点に接続され、他端が前記第1および第2のスイッチング素子の共通接続点である相出力端に接続された、互いに逆の耐圧方向に制御できる双方向スイッチング手段とから成るT型3レベル変換器を3相分設けて構成した主インバータと、
第1および第2のDCキャパシタの直列回路と第3および第4のスイッチング素子の直列回路とを並列に接続したハーフHブリッジ回路を3相分設け、前記各相の第1および第2のDCキャパシタの共通接続点を前記主インバータの各相出力端に接続し、前記各相の第3および第4のスイッチング素子の共通接続点を各相の出力端として構成した補助インバータと、
を備えたことを特徴とするマルチレベル電力変換装置。 - 前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性有したDCキャパシタ電圧指令値の各偏差をPI制御し、PI制御後の各出力を合計して得られる偏差位相Δαと、位相指令値α*とを加算した電圧制御信号を求め、該電圧制御信号に高調波選択除去制御を施した制御信号によって、前記主インバータの各スイッチング素子を制御する主インバータ制御部と、
前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性を有したDCキャパシタ電圧指令値との各偏差をPI制御し、PI制御後の各出力を合計した信号と、3相の電圧指令値を2軸変換して位相同期を施した信号とを乗算して電圧制御量としての電圧偏差ΔVを求め、前記主インバータの出力電圧Voutと電圧指令値Vrefの偏差をとった補助インバータのPWM指令値に前記電圧偏差ΔVを加算して電圧制御信号Vaを求め、該電圧制御信号Vaによって、前記補助インバータの各スイッチング素子を制御する補助インバータ制御部と、
を備えたことを特徴とする請求項1に記載のマルチレベル電力変換装置。 - 直流電源と、
前記直流電源の正、負極端間に直列に接続された第1および第2のコンデンサを備え、前記直流電源の正、負極端間に直列接続される第1および第2のスイッチング素子と、一端が前記第1および第2のコンデンサの共通接続点である中性点に接続され、他端が前記第1および第2のスイッチング素子の共通接続点である相出力端に接続された、互いに逆の耐圧方向に制御できる双方向スイッチング手段とから成るT型3レベル変換器を3相分設けて構成した主インバータと、
第1および第2のDCキャパシタの直列回路と第3および第4のスイッチング素子の直列回路とを並列に接続したハーフHブリッジ回路を3相分設け、前記各相の第1および第2のDCキャパシタの共通接続点を前記主インバータの各相出力端に接続し、前記各相の第3および第4のスイッチング素子の共通接続点を各相の出力端として構成した補助インバータと、
を備えたマルチレベル電力変換装置における制御方法であって、
前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性有したDCキャパシタ電圧指令値の各偏差をPI制御し、PI制御後の各出力を合計して得られる偏差位相Δαと、位相指令値α*とを加算して電圧制御信号を求め、該電圧制御信号に高調波選択除去制御を施した制御信号によって、前記主インバータの各スイッチング素子を制御し、
前記補助インバータの第1および第2のDCキャパシタ電圧とソフトスタート特性を有したDCキャパシタ電圧指令値との各偏差をPI制御し、PI制御後の各出力を合計した信号と、3相の電圧指令値を2軸変換して位相同期を施した信号とを乗算して電圧制御量としての電圧偏差ΔVを求め、前記主インバータの出力電圧Voutと電圧指令値Vrefの偏差をとった補助インバータのPWM指令値に前記電圧偏差ΔVを加算して電圧制御信号Vaを求め、該電圧制御信号Vaによって、前記補助インバータの各スイッチング素子を制御する
ことを特徴とするマルチレベル電力変換装置の制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013165000A JP2015035869A (ja) | 2013-08-08 | 2013-08-08 | マルチレベル電力変換装置およびマルチレベル電力変換装置の制御方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107302317A (zh) * | 2017-06-13 | 2017-10-27 | 合肥工业大学 | 三相五电平逆变器漏电流抑制的载波实现方法 |
CN111224574A (zh) * | 2020-02-13 | 2020-06-02 | 广东工业大学 | 一种多电平变换系统 |
-
2013
- 2013-08-08 JP JP2013165000A patent/JP2015035869A/ja active Pending
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CN107302317B (zh) * | 2017-06-13 | 2018-07-27 | 合肥工业大学 | 三相五电平逆变器漏电流抑制的载波实现方法 |
CN111224574A (zh) * | 2020-02-13 | 2020-06-02 | 广东工业大学 | 一种多电平变换系统 |
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