WO2013099716A1 - Iii族窒化物半導体素子およびその製造方法 - Google Patents

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nitride semiconductor
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嘉孝 門脇
達憲 豊田
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Definitions

  • the present invention relates to a group III nitride semiconductor device and a manufacturing method thereof.
  • Group III nitrides such as field effect transistors (FETs) and light emitting diodes (LEDs) in which element portions are formed of group III nitride semiconductors using Al, Ga, In or the like as group III elements and N as group V elements Semiconductor devices have been studied.
  • FETs field effect transistors
  • LEDs light emitting diodes
  • an active element portion made of a group III nitride semiconductor layer is formed on the (0001) plane of an n-type GaN substrate, a p-electrode is formed on the active element portion, and
  • a group III nitride semiconductor device in which an n electrode is formed on the (000-1) plane side a polygonal pyramid having a specific facet surface on the surface by wet etching or the like on the (000-1) plane side of the n-type GaN substrate.
  • a technique is described in which a good ohmic contact is obtained by forming a protrusion and forming an n-electrode such as Ti / Al or Ti / Au so as to cover the protrusion.
  • GaN substrates and SiC substrates are still expensive and are generally grown on sapphire substrates because there is no large-diameter and inexpensive conductive single crystal substrate.
  • the sapphire substrate is insulative and no current flows.
  • a part of the semiconductor stacked body including the n-type group III nitride semiconductor layer, the active layer, and the p-type group III nitride semiconductor layer, which are sequentially grown on the sapphire substrate is removed.
  • the n-type group III nitride semiconductor layer is exposed.
  • an n-side electrode and a p-side electrode are arranged on the exposed n-type group III nitride semiconductor layer and p-type group III nitride semiconductor layer, respectively, and a lateral structure is formed in which a current flows laterally. Adopted.
  • a buffer layer is formed on a sapphire substrate to be removed by, for example, laser irradiation or etching, and then a semiconductor stacked body including an n-type group III nitride semiconductor layer, an active layer, and a p-type group III nitride semiconductor layer is formed. To do.
  • the buffer layer is selectively dissolved by decomposition or etching by laser irradiation, and the sapphire substrate is peeled off (lifted off).
  • the buffer layer here is a buffer layer for epitaxial growth of the semiconductor stacked body, and also serves as a lift-off layer for peeling the semiconductor stacked body from the sapphire substrate.
  • Such a method for producing a group III nitride semiconductor device is called a laser lift-off method or a chemical lift-off method.
  • both the n-side electrode and the p-side electrode are formed on the (0001) plane side of the n-type group III nitride semiconductor layer and the p-type group III nitride semiconductor layer, respectively.
  • the p-side electrode is formed on the (0001) plane side of the p-type group III nitride semiconductor layer, but the n-side electrode is (000 ⁇ ) of the n-type group III nitride semiconductor layer. 1) It is formed on the surface side.
  • a polygonal pyramid having a specific facet surface on the surface is obtained by performing wet etching on the (000-1) plane of the n-type group III nitride semiconductor layer exposed along with the removal of the lift-off layer.
  • the present invention provides a group III nitride semiconductor device in which an electrode is formed on the (000-1) plane side of a group III nitride semiconductor, and the (000-1) plane side of the group III nitride semiconductor layer. It is an object of the present invention to provide a group III nitride semiconductor device that realizes a good ohmic contact between the electrode and the electrode and can operate at a lower voltage, and a method for manufacturing the same.
  • the gist of the present invention is as follows. (1) A group III nitride semiconductor device having a group III nitride semiconductor layer, wherein a plurality of dome-shaped rounds are provided in a predetermined region on the (000-1) plane side of the group III nitride semiconductor layer. A group III nitride semiconductor device having a protrusion and an electrode on the upper surface of the predetermined region.
  • a group III nitride semiconductor device having a support body, a first conductivity type group III nitride semiconductor layer, an active layer, and a second conductivity type group III nitride semiconductor layer sequentially disposed on the support body.
  • the second conductive type group III nitride semiconductor layer has a (000-1) plane side opposite to the support body, and the (000-1) plane of the second conductive type group III nitride semiconductor layer.
  • a group III nitride semiconductor device comprising a plurality of convex portions having a dome-shaped round shape in a predetermined region on the side, and an electrode on an upper surface of the predetermined region.
  • a method for producing a group III nitride semiconductor device having a group III nitride semiconductor layer wherein anisotropic etching is performed on a predetermined region on the (000-1) plane side of the group III nitride semiconductor layer, A step of forming a plurality of polygonal pyramidal projections, a step of subjecting the predetermined region to isotropic etching to change the projection into a plurality of convex portions having a dome-shaped round shape, and a predetermined step having the convex portions And a step of forming an electrode on the upper surface of the region.
  • a method of manufacturing a group III nitride semiconductor device comprising:
  • the step of forming the electrode includes a step of forming a protective film on the upper surface of the predetermined region, a step of applying a resist on the protective film, and removing the resist at the electrode formation site by a photolithography method,
  • Nitride semiconductor element The method of production.
  • a plurality of convex portions having a dome-shaped round shape are provided in a predetermined region on the (000-1) plane side of the group III nitride semiconductor layer.
  • An electrode was provided on the upper surface.
  • anisotropic etching and subsequent isotropic etching are performed on a predetermined region on the (000-1) plane side of the group III nitride semiconductor layer.
  • the surface of the convex portion can be effectively formed. Therefore, a good ohmic contact between the (000-1) plane side of the group III nitride semiconductor layer and the electrode can be realized, and a group III nitride semiconductor element operable at a lower voltage can be obtained.
  • FIGS. 4A to 4G are schematic cross-sectional views showing each step of a method for manufacturing a group III nitride semiconductor device according to an embodiment of the present invention.
  • (A), (B) is sectional drawing which shows typically the surface shape of the n-type group III nitride layer 110 in the process shown to FIG.2 (E), (F), respectively,
  • (C) is ( It is a conceptual diagram which shows the measuring method of the convex part of B).
  • A) and (B) schematically show the surface shape of the n-type group III nitride layer 110 in the conventional group III nitride semiconductor device, respectively.
  • FIGS. 4A to 4F are schematic cross-sectional views illustrating an example of an electrode forming process illustrated in FIG. It is a SEM image of Example 1, (A) is what image
  • Example 7 It is a SEM image of Example 7, (A) is what image
  • a group III nitride semiconductor device 100 (hereinafter also simply referred to as “device” 100) according to an embodiment of the present invention will be described with reference to FIG.
  • the element 100 includes a support body 116, a p-type group III nitride semiconductor layer 114 (hereinafter simply referred to as “p layer”), an active layer 112, and an n-type group III nitride semiconductor that are sequentially positioned on the support body 116.
  • a layer 110 hereinafter, simply referred to as an “n layer”).
  • An n-side electrode 128 is located on the n layer 110 and is electrically connected to the n layer.
  • the support body 116 has conductivity, and also serves as a p-side electrode that is electrically connected to the p layer 114.
  • the details of the superlattice buffer layer 108 and the AlN buffer layer 106 located on the outer periphery of the n layer 110 and the mask 118 covering the periphery of each semiconductor layer and the peripheral portion of the surface of the support body 116 will be described later.
  • the n layer 110 has a (0001) plane on the support body 116 side and a (000-1) plane on the opposite side to the support body 116.
  • the n layer 110 has a plurality of convex portions 124 having a dome-shaped roundness in a predetermined region 120 on the (000-1) plane side of the n layer 110, and an n-side electrode 128 on the upper surface of the predetermined region. .
  • the inventors have shown that the (000-1) plane side of the n layer 110 is flat and the (000-1) plane is exposed, as shown in FIG.
  • the n-layer 110 and the n-layer 110 have a projection of a polygonal pyramid on the (000-1) plane side and a facet plane other than the (000-1) plane is exposed. It has been found that the ohmic contact with the n-side electrode 128 can be improved and the device can be operated at a lower voltage.
  • a lift-off layer 104 is formed on a growth substrate 102, an AlN buffer layer 106 and a superlattice buffer layer 108 are sequentially formed thereon, and an n-type is further formed thereon.
  • a group III nitride semiconductor layer 110, an active layer 112, and a p-type group III nitride semiconductor layer 114 are formed in this order.
  • the superlattice buffer layer 108 is formed to alleviate the lattice mismatch with the n layer 110 formed thereon and to improve the crystal quality of the n layer 110.
  • FIG. 2B shows only one semiconductor structure section partitioned by grooves.
  • a support body 116 is formed on the p layer 114. The support body 116 supports the stacked semiconductor layers after the growth substrate 102 described below is peeled off.
  • the lift-off layer 104 is removed by a chemical lift-off method, so that the growth substrate 102 is separated from the n-layer 110, the superlattice buffer layer 108, the AlN buffer layer 106, and the like.
  • a mask 118 is formed to cover the peripheral portion of the AlN buffer layer 106 surface, the periphery of each semiconductor layer, and the peripheral portion of the surface of the support body 116.
  • the mask 118 is made of an insulating film such as SiO 2 or SiN, and protects the covered portion from anisotropic etching and isotropic etching described later.
  • anisotropic etching for example, wet etching with an alkaline solution such as a 2.38 mass% tetramethylammonium hydroxide (TMAH) solution is not covered with the mask 118 and exposed.
  • TMAH tetramethylammonium hydroxide
  • the AlN buffer layer 106 in the predetermined region 120 is applied.
  • the AlN buffer layer 106 and the superlattice buffer layer 108 are removed, and the n layer 110 is exposed.
  • the (000-1) plane side of the n layer 110 is exposed.
  • the layer grows in the c-axis direction, and the surface of the grown layer becomes a (0001) plane called a so-called Ga plane, which is the opposite side (side in contact with the support body). Becomes the (000-1) plane called the so-called N-plane. Therefore, in the layer formation stage of FIG. 2A, the surface of the n layer 110 in contact with the superlattice buffer layer 108 is the (000-1) plane, and the surface on which the active layer 112 is grown is the (0001) plane. It is.
  • anisotropic etching is continuously performed on the predetermined region 120 of the exposed n layer 110 on the (000-1) plane side.
  • anisotropic etching is performed on the (000-1) plane side of the n layer 110, a plurality of polygonal pyramid-shaped protrusions 122 are formed on the surface of the n layer 110 as shown in FIG. Since group III nitride semiconductors are hexagonal, hexagonal pyramidal protrusions are usually formed.
  • the anisotropic etching is wet etching in which the surface of the protrusion 122 is a facet surface other than the (000-1) plane.
  • the etching solution is an alkaline solution as in the present embodiment, it has been reported so far that the facet surface exposed on the surface of the protrusion 122 is a (10-1-1) surface or a surface equivalent thereto.
  • Isotropic etching is, for example, dry etching such as reactive ion etching (RIE).
  • RIE reactive ion etching
  • the n-side electrode 128 is formed on the upper surface of the predetermined region 120 of the n layer 110 as shown in FIG. Form.
  • the element 100 of this embodiment is completed through the above steps.
  • the method for producing a group III nitride semiconductor device of the present invention comprises (000-1) of a group III nitride semiconductor layer. ) Applying anisotropic etching to a predetermined region on the surface side to form a plurality of polygonal pyramidal protrusions; applying isotropic etching to the predetermined region; and forming the protrusions into a plurality of dome-shaped rounded protrusions And a step of forming an electrode on the upper surface of the predetermined region having the convex portion.
  • the group III nitride semiconductor device of the present invention can be obtained by, for example, the above manufacturing method, and has a dome-shaped roundness in a predetermined region on the (000-1) plane side of the group III nitride semiconductor layer. It has a some convex part and has an electrode on the upper surface of the said predetermined area
  • the step of exposing the surface of the n layer 110 shown in FIG. 2E is performed only by isotropic etching, the surface of the n layer 110 becomes flat as shown in FIG. 1) The surface is exposed. Further, when the same process is performed only by anisotropic etching, the surface of the n layer 110 becomes a polygonal pyramid (hexagonal pyramidal) protrusion 122 as shown in FIG. It has been reported that the surface of the protrusion 122 is a (10-1-1) plane or a plane equivalent thereto. According to the study by the present inventors, when an n-side electrode is formed on each of the two n-layer 110 surfaces, a sufficient ohmic contact cannot be obtained, and the voltage between two n-side electrodes is measured. As a result, the voltage became high. This means that the voltage at which the element can operate is also high.
  • the n-side electrode is arranged on the surface of the n layer 110 having a plurality of convex portions 124 having a dome-shaped roundness on the (000-1) plane side as in the element 100, good ohmic contact is achieved.
  • the voltage between the two n-side electrodes was sufficiently low as compared with the above two cases.
  • Such a convex surface can be effectively formed by applying anisotropic etching and subsequent isotropic etching to a predetermined region on the (000-1) plane side of the group III nitride semiconductor layer. It was.
  • good ohmic contact between the (000-1) plane side of the group III nitride semiconductor layer and the electrode is realized, and the element can be operated at a lower voltage.
  • isotropic etching may be performed for the purpose of removing all or part of the AlN layer 106 and the superlattice buffer layer 108 before anisotropic etching and subsequent isotropic etching. Good.
  • the growth substrate 102 is preferably a sapphire substrate or an AlN template substrate in which an AlN film is formed on a sapphire substrate. What is necessary is just to select suitably by the kind of the lift-off layer to form, the composition of Al, Ga, In of the semiconductor laminated body which consists of a group III nitride semiconductor, the quality of a LED chip, cost, etc.
  • the lift-off layer 104 is not particularly limited as long as it is a material that can be dissolved by an etching solution, and examples thereof include metals other than Group III such as CrN and metal nitride buffer layers.
  • the AlN buffer layer 106, the superlattice buffer layer 108, the n layer 110, the active layer 112, and the p layer 114 can be sequentially epitaxially grown on the lift-off layer 104 by, for example, the MOCVD method.
  • the superlattice buffer layer 108 is formed by alternately stacking two Al x Ga 1-x N (0 ⁇ x ⁇ 1) having different Al compositions x.
  • the n layer 110 and the p layer 114 are made of any group III nitride semiconductor such as AlInGaN, and are made of a clad layer sandwiching the active layer and a contact layer in contact with the n side electrode and the p side electrode, respectively.
  • the active layer 112 can be a light emitting layer in which a multiple quantum well (MQW) structure is formed of a group III nitride semiconductor.
  • the element 100 is an LED.
  • the thicknesses of the AlN buffer layer 106, the superlattice buffer layer 108, the n layer 110, the active layer 112, and the p layer 114 are 0.6 to 2 ⁇ m, 0.6 to 3 ⁇ m, 1 to 4 ⁇ m, 1 to 100 nm, The thickness is about 0.1 to 1 ⁇ m.
  • the support body 116 may be formed by bonding a conductive silicon substrate, a CuW alloy substrate, a Mo substrate, or the like, or may be formed by wet or dry plating. For example, in the electroplating of Cu or Au, Cu, Ni, Au or the like can be used as the connection layer.
  • the support body 116 can also serve as a p-side electrode.
  • Etching solution usable for the chemical lift-off method is not particularly limited.
  • an etchant having selectivity with respect to CrN such as ceric ammonium nitrate solution or potassium permanganate solution can be used.
  • the lift-off layer is ScN, Hf, or Zr, a selective acidic etching solution can be used.
  • the mask 118 for example, SiO 2 or SiN can be used.
  • the formation method is not particularly limited. For example, after depositing SiO 2 by CVD on the entire surface of the AlN buffer layer 106, the periphery of each semiconductor layer, and the peripheral portion of the surface of the support body 116, only the predetermined region 120 is exposed. A state shown in FIG. 2D can be obtained by forming a metal mask (for example, Ni) and etching SiO 2 in the predetermined region 120 by RIE.
  • a metal mask for example, Ni
  • the anisotropic etching is not particularly limited as long as a polygonal pyramidal convex portion can be formed on the (000-1) plane side of the group III nitride semiconductor layer.
  • TMAH tetramethylammonium hydroxide
  • Wet etching with an alkaline solution such as a solution, NaOH solution or KOH solution.
  • the convex portion has a hexagonal pyramid shape
  • the surface of the convex portion (six side surfaces of the hexagonal pyramid) has a planar shape, and this surface is mainly a (10-1-1) plane.
  • the literature Appl. Phys. Lett., Vol.
  • the (10-1-2) plane and the (10-1-3) plane appear depending on other etching solutions (phosphoric acid and the like). .18, 2 November 1998).
  • the (10-1-1) plane is more preferable because the angle of the convex portion is large and the valley is deep.
  • the processing conditions for anisotropic etching are not particularly limited as long as a polygonal pyramidal convex portion can be formed on the (000-1) plane side of the group III nitride semiconductor layer.
  • the anisotropic etching treatment time is preferably 1 minute or more, and 5 to 60 minutes. A range is more preferred.
  • the etching proceeds at a uniform rate regardless of the position in the surface.
  • the etching progresses at the top where physical adsorption and separation are easier than the bottom of the convex portion. Tend to be early. Therefore, in this manufacturing method, by performing isotropic etching following anisotropic etching, the protrusion 122 can be changed to a convex portion 124 having a round top.
  • the dimensions of the protrusions are 0.1 to 3 ⁇ m in height, but are not necessarily uniform.
  • the convex part is distributed over the whole area
  • the round shape has uniformity, that is, the convex portions having roundness distributed over the whole area subjected to anisotropic etching and isotropic etching processing are similarly dome-shaped, and As shown in FIG. 3B, the bottom 126 of the valley formed by the adjacent convex portions 124 is a corner.
  • the reason why the bottom 126 of the valley becomes a corner is that the anisotropic etching is performed in the first stage of the two-stage etching. That is, compared with the case where the convex portion is formed using a mask pattern or the like, the bottom of the valley formed at a depth of 3 ⁇ m at the maximum by the combination of anisotropic etching and isotropic etching in the present invention, The corners are formed by anisotropic etching, and a finer and more complicated random surface can be formed. Therefore, the area of the random surface in contact with the ohmic electrode is large, and the effect of improving the ohmic contact property is high.
  • the convex portion 124 inherits part of the regularity of the shape by anisotropic etching and the bottom portion 126 of the valley is a corner, as shown in FIG. 3C, the bottom portion 126 of the valley is connected to the cross section of the convex portion. And a horizontal line is drawn to the height (h / 3) of one third of the height (h) from the bottom to the top of the convex portion, and the intersection of the convex portion and the bottom 126 of the valley You can draw a triangle with the straight line as the side. Therefore, the “dome-shaped roundness” in this specification means that the height from the bottom to the top of the convex portion is lower than the height from the bottom to the top of the circumscribed triangle, that is, circumscribes.
  • the angle ⁇ 2 from the base of the triangle to the top of the convex portion is smaller than the angle ⁇ 1 from the base of the triangle to the top, and it is formed non-linearly from the base to the top of the convex portion.
  • the difference ( ⁇ 1 ⁇ 2) between the two angles (average values) is, for example, 3 to 30 degrees.
  • the cross section of the convex portion is preferably a shape that is rounded convex toward the outside of the convex portion from the bottom to the top of the convex portion.
  • etching for example, dry etching such as reactive ion etching (RIE) can be used.
  • RIE reactive ion etching
  • a gas such as chlorine, silicon tetrachloride, or boron trichloride can be used when etching a nitride semiconductor.
  • the treatment time for isotropic etching is preferably 3 minutes or more, more preferably 5 minutes or more, although depending on conditions other than time.
  • the electrode material of the n-side electrode 1208 Al, Cr, Ti, Ni, Pt, Au or the like is used. However, since it is easy to obtain stable ohmic characteristics, a Ti / Al electrode is preferable, for example, formed by sputtering. can do.
  • the first conductivity type is p-type
  • the second conductivity type is n-type. This is because the resistance of the p-type layer is high and the current is difficult to spread, so that the light emission efficiency can be easily improved by using an n-type layer having a lower resistance as the light extraction side.
  • a protective film 130 is formed on the upper surface of at least the predetermined region 120 of the n layer 110.
  • the protective film 130 is formed by forming an insulating film of SiO 2 or SiN by the CVD method in the same manner as the mask 118.
  • a resist 132 is applied on the protective film 130, and as shown in FIG. 5C, the resist at the electrode forming portion 134 is removed by photolithography.
  • an alkaline solution such as 2.38 mass% TMAH used for removing the resist does not contact the n layer 110. Therefore, it is preferable because the surface state of the n layer 110, that is, the surface of the convex portion 124 can be maintained as a random surface formed by isotropic etching.
  • the protective film 130 at the electrode forming portion 134 is removed. This removal can be performed by using any etching solution that does not erode the n-layer 110, although the protective film such as BHF or HF has etching properties.
  • an n-side electrode 128 such as a Ti / Al electrode is formed on the electrode forming portion 134 by sputtering. Note that the electrode material deposited on the resist 132 can be removed while removing the resist 132 with acetone or the like as shown in FIG.
  • annealing is performed at a temperature of about 400 to 600 ° C. in a vacuum.
  • an AlN layer (thickness: 1 ⁇ m), a superlattice buffer layer (AlN / GaN laminate, thickness: 1 ⁇ m), an n-type group III nitride semiconductor layer (Al 0.3 Ga 0.7 N layer, thickness: 2 ⁇ m), light emitting layer (AlInGaN-based MQW layer, thickness: 0.2 ⁇ m), p-type group III nitride semiconductor layer (Al 0.3 Ga 0.7 N layer, thickness) Thickness: 0.4 ⁇ m) and a p-type GaN contact layer (thickness: 0.05 ⁇ m) were sequentially laminated.
  • a part of the semiconductor layer is removed by RIE to form a lattice-shaped groove so that a part of the sapphire substrate is exposed, thereby forming a plurality of independent semiconductor structures having a square cross-sectional shape. Formed.
  • the etching solution was a ceric ammonium nitrate solution having selectivity for the ScN layer.
  • SiO 2 thickness: 3 ⁇ m
  • SiO 2 thickness: 3 ⁇ m
  • SiO 2 thinness: 3 ⁇ m
  • a Ni mask is formed by sputtering.
  • the Ni mask was formed by forming a resist pattern by photolithography and removing the Ni film by wet etching only at the portion where the n layer was exposed. Thereafter, SiO 2 exposed by RIE was etched and removed.
  • etching was performed under the conditions shown in Table 1 using the formed SiO 2 as a mask to remove the AlN buffer layer and the superlattice buffer layer and to expose the surface of the n layer.
  • the anisotropic etching of Table 1 used 2.38 mass% TMAH solution.
  • the isotropic etching shown in Table 1 was RIE, and specific conditions were a pressure of 0.1 Pa, ICP and BIAS output of 400 W, Cl 2 gas of 7.5 sccm, and BCl 3 gas of 7.5 sccm.
  • anisotropic etching was performed at 40 ° C. for 10 minutes, and then RIE was performed for 20 minutes. Thereafter, washing with pure water was performed. The above etching is performed on the side where the growth substrate is peeled off, and the exposed n layer is the (000-1) plane side of the n layer.
  • a Ti / Al electrode was formed on the n layer exposed by the following method. First, SiO 2 (thickness: 0.1 [mu] m) by a plasma CVD method on the exposed n layer was formed. Thereafter, a photoresist was applied onto SiO 2 and the resist at the electrode forming portion was removed by a photolithography method. For removing the resist, a 2.38 mass% TMAH solution was used. Then, by treating for 1 min at BHF solution to remove SiO 2 electrode formation region. Thereafter, a Ti / Al (thickness: 20 nm / 600 nm) electrode was formed by sputtering. The photoresist and Ti / Al deposited thereon were removed with acetone.
  • Example 1 since there is SiO 2 as a protective film, the n-layer is not subjected to anisotropic etching with a TMAH solution when the resist is removed.
  • Examples 2-7 Comparative Examples 1-4
  • a group III nitride semiconductor LED device was produced in the same manner as in Example 1 except that the formation process of the n-layer surface was as described in Table 1.
  • Example 5 The formation process of the n-layer surface is as shown in Table 1, and a group III nitride semiconductor LED was formed in the same manner as in Example 1 except that SiO 2 was not formed and removed when forming the Ti / Al electrode. An element was produced. In this case, since the 2.38 mass% TMAH solution comes into contact with the n layer at the time of removing the resist at the electrode formation site, anisotropic etching is further performed on the surface of the n layer at the electrode formation site after the n layer formation process.
  • FIGS. 6 to 10 representatively show SEM images of Example 1, Comparative Example 3, Comparative Example 4, Example 6, and Example 7, respectively.
  • A is an image of an oblique view before forming the n-side electrode
  • B is an image of a cross section after the heat treatment after forming the n-side electrode.
  • FIG. 11 the image of the diagonal visual field before the n side electrode formation of the comparative example 5 is shown.
  • Example 1 As shown in FIGS. 6A and 6B, a plurality of convex portions having a dome-shaped roundness were observed on the surface of the n layer. Further, as is apparent from FIG. 6B, the bottom of the valley formed by the adjacent convex portions is cornered. In order to measure the degree of roundness, the triangle described in FIG. 3C is drawn on this convex part, and an angle ⁇ 1 from the base of the triangle to the vertex of the triangle and a straight line from the base of the triangle to the top of the convex part. A total of 10 angles ⁇ 2 were measured, and the average value was calculated. In Example 1, ⁇ 1 was 62 degrees and ⁇ 2 was 51 degrees. In Example 6, ⁇ 1 was 64 degrees and ⁇ 2 was 50 degrees. Examples 2 to 5 and 7 also have the same angle, ⁇ 1 is approximately 60 degrees, and ⁇ 2 is approximately 50 degrees.
  • Example 7 in which the processing time of isotropic etching is 1 minute, as shown in FIG. 10, a convex portion having a dome-shaped round shape and a convex portion having a triangular cross-sectional shape (FIG. 10 (A ) are relatively large convex portions, and the ratio is about 1/3). Although the shape change is insufficient when the treatment time is 1 minute, it is clear from the comparison with Comparative Example 2 that the convex portion having a dome-shaped roundness has a voltage reducing effect. On the other hand, in Examples 1 to 6 in which the processing time of isotropic etching was 5 minutes or more, almost all had a dome-shaped roundness.
  • the surface of the dome-shaped rounded convex portion in the shape of Examples 1 to 7 is not considered to be a polar face or semipolar facet face as reported in anisotropic etching, It is clear that the surface is a random surface that cannot be specified.
  • Comparative Example 3 since anisotropic etching was not performed after anisotropic etching, a plurality of hexagonal pyramidal projections were formed on the surface of the n layer as shown in FIGS. 7 (A) and (B). It has been reported so far that the (10-1-1) plane is exposed by wet etching, and from FIG. 7, the side surface of the protrusion has an angle of about 60 degrees with respect to the bottom, and the surface of the protrusion is (10-1- 1) It can be estimated that it is a surface. The same was true for Comparative Examples 1 and 2.
  • the n-layer surface electrode formation site was changed to a 2.38 mass% TMAH solution when the resist at the site where the Ti / Al electrode was formed was removed by photolithography after the n-layer formation process. Contact and anisotropic etching is performed. As a result, as shown in FIG. 11, on the surface of the n layer after removing the resist at the electrode formation site, a finer convex portion is formed on the top of the convex portion, which is not a convex portion having a dome-shaped roundness. It was.
  • This minute convex portion is considered to be generated because a portion of the random surface exposed by isotropic etching, which has a weak connection between atoms and is easily etched by an anisotropic etching solution, is preferentially etched.
  • anisotropic etching time the time required for removing the resist at the electrode formation site (anisotropic etching time) is as short as 90 seconds, the voltage between n and n is larger than that in Example 5, so that it has the effect of reducing the contact resistance. It was confirmed that the surface was changed by anisotropic etching, and the surface mainly formed by anisotropic etching was regenerated on the surface.
  • Example 7 the voltage between the n electrodes could be remarkably reduced as compared with the comparative example.
  • Examples 1 to 6 in which almost all the convex portions have a dome shape were further reduced as compared with Example 7.
  • a group III nitride semiconductor device that realizes good ohmic contact between the (000-1) plane side of the group III nitride semiconductor layer and the electrode and can operate at a lower voltage, and a method for manufacturing the same. Can be provided.

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Abstract

　Ⅲ族窒化物半導体層の（０００－１）面側と電極との良好なオーミック接触を実現し、より低電圧で動作可能なⅢ族窒化物半導体素子を提供する。　本発明のⅢ族窒化物半導体素子（１００）は、Ⅲ属窒化物半導体層（１１０）の（０００－１）面側の所定領域（１２０）に、ドーム型形状の丸みを有する複数の凸部（１２４）を有し、この所定領域（１２０）の上面に電極（１２８）を有することを特徴とする。

Description

ＩＩＩ族窒化物半導体素子およびその製造方法
　本発明は、ＩＩＩ族窒化物半導体素子およびその製造方法に関する。
　ＩＩＩ族元素としてＡｌ，Ｇａ，Ｉｎ等を用い、Ｖ族元素としてＮを用いたＩＩＩ族窒化物半導体により素子部分を形成した電界効果トランジスタ（ＦＥＴ）、発光ダイオード（ＬＥＤ）などのＩＩＩ族窒化物半導体素子が研究されている。
　ＧａＮ，ＡｌＧａＮなどのＩＩＩ族窒化物半導体は、通常六方晶系のウルツ鉱型結晶構造を有している。そして、サファイア等の異種基板上に例えばＧａＮのようなＩＩＩ族窒化物半導体をエピタキシャル成長させる場合、通常、層はｃ軸方向に成長させ、成長する層の表面がいわゆるＧａ面と呼ばれる（０００１）面となり、反対側（基板と接する側）がいわゆるＮ面を呼ばれる（０００−１）面となる。また、ＧａＮ基板のようなＩＩＩ族窒化物半導体基板も、片側の表面が（０００１）面で、反対側の表面が（０００−１）面となるのが通常である。
　ここで、特許文献１には、ｎ型ＧａＮ基板の（０００１）面上にＩＩＩ族窒化物半導体層からなる能動素子部を形成し、能動素子部上にｐ電極を、ｎ型ＧａＮ基板の（０００−１）面側にｎ電極を形成するＩＩＩ族窒化物半導体素子において、ｎ型ＧａＮ基板の（０００−１）面側にウェットエッチングなどで、特定のファセット面を表面に有する多角錐形の突起部を形成し、その突起部を覆うようにＴｉ／ＡｌやＴｉ／Ａｕなどのｎ電極を形成することで、良好なオーミック接触を得る技術が記載されている。
　ところで、ＧａＮ基板やＳｉＣ基板は依然として高価であり、大口径で安価な導電性単結晶基板が無いという理由から、サファイア基板上に成長させるのが一般的である。
　しかし、サファイア基板は絶縁性であって電流が流れない。このため、従来の素子では、サファイア基板上に順に成長させたｎ型のＩＩＩ族窒化物半導体層、活性層およびｐ型のＩＩＩ族窒化物半導体層からなる半導体積層体の一部を除去してｎ型のＩＩＩ族窒化物半導体層を露出させる。そして、この露出させたｎ型のＩＩＩ族窒化物半導体層およびｐ型のＩＩＩ族窒化物半導体層の上にｎ側電極およびｐ側電極をそれぞれ配置して、電流を横方向に流す横型構造を採用していた。
　これに対し、近年、以下のようにして縦型構造の素子を得る技術が研究されている。まず、サファイア基板上に例えばレーザー照射やエッチング等により除去するためのバッファ層を形成後、ｎ型ＩＩＩ族窒化物半導体層、活性層およびｐ型ＩＩＩ族窒化物半導体層を含む半導体積層体を形成する。次に、この半導体積層体上に、これを支持する導電性のサポート体を形成した後、バッファ層をレーザー照射により分解またはエッチングにより選択的に溶解して、サファイア基板を剥離（リフトオフ）する。そして、これらサポート体と半導体積層体を一対の電極で挟むことで、素子を形成する。なお、ここで言うバッファ層は、半導体積層体のエピタキシャル成長のためのバッファ層であるとともに、サファイア基板から半導体積層体を剥離するためのリフトオフ層の役割も兼ねるものである。このようにＩＩＩ族窒化物半導体素子を作製する方法を、レーザーリフトオフ法やケミカルリフトオフ法と呼ぶ。
特開２００４−７１６５７号公報
　上記横型構造の素子では、ｎ側電極およびｐ側電極はともに、それぞれｎ型ＩＩＩ族窒化物半導体層およびｐ型ＩＩＩ族窒化物半導体層の（０００１）面側に形成される。しかし、上記縦型構造の素子では、ｐ側電極はｐ型ＩＩＩ族窒化物半導体層の（０００１）面側に形成されるが、ｎ側電極はｎ型ＩＩＩ族窒化物半導体層の（０００−１）面側に形成される。
　本発明者らの検討によれば、特許文献１のようなＩＩＩ族窒化物半導体基板の場合だけでなく、ＩＩＩ族窒化物半導体層上に電極を形成する場合にも、（０００１）面側に形成するか、（０００−１）面側に形成するかによって、得られるオーミック接触性が異なることが明らかになった。すなわち、上記縦型構造の場合には、（０００−１）面側のｎ型ＩＩＩ族窒化物半導体層とｎ側電極とのオーミック接触が十分に得られず、ｎ側電極が高抵抗すなわち高電圧となってしまうという問題があった。
　さらに本発明者らが検討したところ、リフトオフ層の除去に伴い露出したｎ型ＩＩＩ族窒化物半導体層の（０００−１）面にウェットエッチングを施して、特定のファセット面を表面に有する多角錐形の突起部を多数形成し、その上にｎ側電極を形成したところ、ｎ型ＩＩＩ族窒化物半導体層とｎ側電極とのオーミック接触が十分に得られず、むしろ、突起部を形成しない場合よりも高抵抗となってしまうことが判明した。
　そこで本発明は、上記課題に鑑み、ＩＩＩ族窒化物半導体の（０００−１）面側に電極を形成するＩＩＩ族窒化物半導体素子において、ＩＩＩ族窒化物半導体層の（０００−１）面側と電極との良好なオーミック接触を実現し、より低電圧で動作可能なＩＩＩ族窒化物半導体素子およびその製造方法を提供することを目的とする。
　上記目的を達成するため、本発明の要旨構成は以下のとおりである。
　（１）ＩＩＩ族窒化物半導体層を有するＩＩＩ族窒化物半導体素子であって、前記ＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に、ドーム型形状の丸みを有する複数の凸部を有し、前記所定領域の上面に電極を有することを特徴とするＩＩＩ族窒化物半導体素子。
　（２）隣接する前記凸部により形成される谷の底部が角になっている上記（１）に記載のＩＩＩ族窒化物半導体素子。
　（３）前記凸部の表面は、ファセット面が特定できないランダム面である上記（１）または（２）に記載のＩＩＩ族窒化物半導体素子。
　（４）サポート体と、該サポート体上に順次位置する第１導電型ＩＩＩ族窒化物半導体層、活性層および第２導電型ＩＩＩ族窒化物半導体層と、を有するＩＩＩ族窒化物半導体素子であって、前記第２導電型ＩＩＩ族窒化物半導体層の、前記サポート体と反対側が（０００−１）面側であり、前記第２導電型ＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に、ドーム型形状の丸みを有する複数の凸部を有し、前記所定領域の上面に電極を有することを特徴とするＩＩＩ族窒化物半導体素子。
　（５）前記第２導電型がｎ型である上記（４）に記載のＩＩＩ族窒化物半導体素子。
　（６）前記電極がＴｉ／Ａｌ電極である上記（４）または（５）に記載のＩＩＩ族窒化物半導体素子。
　（７）ＩＩＩ族窒化物半導体層を有するＩＩＩ族窒化物半導体素子の製造方法であって、前記ＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に異方性エッチングを施し、多角錐形の突起を複数形成する工程と、前記所定領域に等方性エッチングを施し、前記突起をドーム型形状の丸みを有する複数の凸部へと変化させる工程と、前記凸部を有する所定領域の上面に電極を形成する工程と、を有することを特徴とするＩＩＩ族窒化物半導体素子の製造方法。
　（８）前記異方性エッチングは、前記突起の表面を（０００−１）面以外のファセット面とするウェットエッチングである上記（７）に記載のＩＩＩ族窒化物半導体素子の製造方法。
　（９）前記ファセット面は（１０−１−１）面、（１０−１−２）面、および（１０−１−３）面のいずれかである上記（８）に記載のＩＩＩ族窒化物半導体素子の製造方法。
　（１０）前記異方性エッチングには、アルカリ性の溶液を用いる上記（８）または（９）に記載のＩＩＩ族窒化物半導体素子の製造方法。
　（１１）前記等方性エッチングは、前記凸部の表面をファセット面が特定できないランダム面とするドライエッチングである上記（８）~（１０）のいずれか１項に記載のＩＩＩ族窒化物半導体素子の製造方法。
　（１２）前記電極を形成する工程は、前記所定領域の上面に保護膜を形成する工程と、前記保護膜上にレジストを塗布し、フォトリソグラフィー法によって電極形成部位のレジストを除去する工程と、前記電極形成部位の前記保護膜を除去する工程と、前記電極形成部位に電極を形成する工程と、を有する上記（７）~（１１）のいずれか１項に記載のＩＩＩ族窒化物半導体素子の製造方法。
　（１３）成長用基板上にリフトオフ層、第２導電型ＩＩＩ族窒化物半導体層、活性層および第１導電型ＩＩＩ族窒化物半導体層をこの順に形成する工程と、前記第１導電型ＩＩＩ族窒化物半導体層上に、サポート体を形成する工程と、前記リフトオフ層を除去することで、前記成長用基板を前記第２導電型ＩＩＩ族窒化物半導体層から剥離する工程と、（０００−１）面側である、露出した前記第２導電型ＩＩＩ族窒化物半導体層の所定領域に異方性エッチングを施し、多角錐形の突起を複数形成する工程と、前記所定領域に等方性エッチングを施し、前記突起をドーム型形状の丸みを有する複数の凸部へと変化させる工程と、前記凸部を有する所定領域の上面に電極を形成する工程と、を有することを特徴とするＩＩＩ族窒化物半導体素子の製造方法。
　本発明のＩＩＩ族窒化物半導体素子によれば、ＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に、ドーム型形状の丸みを有する複数の凸部を設け、この所定領域の上面に電極を設けた。これにより、ＩＩＩ族窒化物半導体層の（０００−１）面側と電極との良好なオーミック接触を実現し、より低電圧で動作可能なＩＩＩ族窒化物半導体素子を得ることが可能となった。
　また、本発明のＩＩＩ族窒化物半導体素子の製造方法によれば、異方性エッチングおよびそれに続く等方性エッチングをＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に施すことによって、上記凸部表面を有効に形成することができる。よって、ＩＩＩ族窒化物半導体層の（０００−１）面側と電極との良好なオーミック接触を実現し、より低電圧で動作可能なＩＩＩ族窒化物半導体素子を得ることが可能となった。
本発明の一実施形態によるＩＩＩ族窒化物半導体素子１００の模式断面図である。 （Ａ）~（Ｇ）は、本発明の一実施形態によるＩＩＩ族窒化物半導体素子の製造方法の各工程を模式断面図で示す。 （Ａ），（Ｂ）は、それぞれ図２（Ｅ），（Ｆ）に示す工程におけるｎ型ＩＩＩ族窒化物層１１０の表面形状を模式的に示す断面図であり、（Ｃ）は、（Ｂ）の凸部の測定方法を示す概念図である。 （Ａ），（Ｂ）は、それぞれ従来のＩＩＩ族窒化物半導体素子におけるｎ型ＩＩＩ族窒化物層１１０の表面形状を模式的に示す。 （Ａ）~（Ｆ）は、図２（Ｇ）に示す電極形成工程の一例を示す模式断面図である。 実施例１のＳＥＭ画像であり、（Ａ）は、ｎ側電極形成前のｎ型ＩＩＩ族窒化物層の表面を斜め視野で撮影したもの、（Ｂ）は、ｎ側電極形成後の電極形成面付近の断面を撮影したものである。 比較例３のＳＥＭ画像であり、（Ａ）は、ｎ側電極形成前のｎ型ＩＩＩ族窒化物層の表面を斜め視野で撮影したもの、（Ｂ）は、ｎ側電極形成後の電極形成面付近の断面を撮影したものである。 比較例４のＳＥＭ画像であり、（Ａ）は、ｎ側電極形成前のｎ型ＩＩＩ族窒化物層の表面を斜め視野で撮影したもの、（Ｂ）は、ｎ側電極形成後の電極形成面付近の断面を撮影したものである。 実施例６のＳＥＭ画像であり、（Ａ）は、ｎ側電極形成前のｎ型ＩＩＩ族窒化物層の表面を斜め視野で撮影したもの、（Ｂ）は、ｎ側電極形成後の電極形成面付近の断面を撮影したものである。 実施例７のＳＥＭ画像であり、（Ａ）は、ｎ側電極形成前のｎ型ＩＩＩ族窒化物層の表面を斜め視野で撮影したもの、（Ｂ）は、ｎ側電極形成後の電極形成面付近の断面を撮影したものである。 比較例５のＳＥＭ画像であり、ｎ側電極形成前のｎ型ＩＩＩ族窒化物層の表面を斜め視野で撮影したものである。
　以下、図面を参照しつつ本発明をより詳細に説明する。なお、半導体素子の模式断面図においては、説明の便宜上、サポート体に対してその他の層を実状とは異なる比率で厚み方向に誇張して示す。
　（ＩＩＩ族窒化物半導体素子）
　図１を用いて、本発明の一実施形態によるＩＩＩ族窒化物半導体素子１００（以下、単に「素子」１００ともいう。）を説明する。素子１００は、サポート体１１６と、このサポート体１１６上に順次位置するｐ型ＩＩＩ族窒化物半導体層１１４（以下、単に「ｐ層」という。）、活性層１１２およびｎ型ＩＩＩ族窒化物半導体層１１０（以下、単に「ｎ層」という。）と、を有する。ｎ層１１０上にはｎ側電極１２８が位置し、ｎ層と電気的に接続している。また、サポート体１１６は導電性を有し、ｐ層１１４と電気的に接続するｐ側電極を兼ねている。なお、ｎ層１１０の外周上に位置する超格子バッファ層１０８およびＡｌＮバッファ層１０６、ならびに各半導体層の周囲およびサポート体１１６の表面の周縁部を覆うマスク１１８の詳細は後述する。
　ここで、ｎ層１１０は一対の表面のうち、サポート体１１６側が（０００１）面であり、サポート体１１６と反対側が（０００−１）面となっている。そして、ｎ層１１０の（０００−１）面側の所定領域１２０に、ドーム型形状の丸みを有する複数の凸部１２４を有し、この所定領域の上面にｎ側電極１２８を有している。
　本発明者らは、この構成によれば、後述の図４（Ｂ）に示す、ｎ層１１０の（０００−１）面側が平坦で（０００−１）面が露出している場合や、後述の図４（Ａ）に示す、ｎ層１１０の（０００−１）面側に多角錐の突起があり（０００−１）面以外のファセット面が露出している場合よりも、ｎ層１１０とｎ側電極１２８とのオーミック接触を向上させ、素子をより低電圧で動作させることができることを見出した。
　（ＩＩＩ族窒化物半導体素子の製造方法）
　上記素子１００を好適に製造する、本発明の一実施形態によるＩＩＩ族窒化物半導体素子の製造方法を、図２および図３により説明する。まず、図２（Ａ）に示すように、成長用基板１０２上にリフトオフ層１０４を形成し、その上にＡｌＮバッファ層１０６、超格子バッファ層１０８を順次形成し、さらにその上に、ｎ型ＩＩＩ族窒化物半導体層１１０、活性層１１２およびｐ型ＩＩＩ族窒化物半導体層１１４をこの順に形成する。また、超格子バッファ層１０８は、その上に形成するｎ層１１０との格子不整合を緩和し、ｎ層１１０の結晶品質を向上させるために形成する。
　次に、積層した半導体層１０６~１１４に対して成長用基板１０２が底面で露出する格子状の溝を形成し、互いに独立した半導体構造部を形成する。図２（Ｂ）には、溝で区画した１つの半導体構造部のみを示している。そして、図２（Ｂ）に示すように、ｐ層１１４上にサポート体１１６を形成する。サポート体１１６は、次に述べる成長用基板１０２の剥離後に、積層した半導体層を支持する。
　次に、図２（Ｃ）に示すように、ケミカルリフトオフ法によってリフトオフ層１０４を除去することで、成長用基板１０２をｎ層１１０、超格子バッファ層１０８、ＡｌＮバッファ層１０６などから剥離する。
　次に、図２（Ｄ）に示すように、マスク１１８を形成して、ＡｌＮバッファ層１０６表面の周縁部、各半導体層の周囲およびサポート体１１６の表面の周縁部を覆う。マスク１１８は、ＳｉＯ２、ＳｉＮなどの絶縁膜からなり、後述の異方性エッチングおよび等方性エッチングから被覆部分を保護する。
　次に、図２（Ｅ）に示すように、異方性エッチング、例えば２．３８質量％水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液のようなアルカリ溶液によるウェットエッチングを、マスク１１８に被覆されず露出した所定領域１２０のＡｌＮバッファ層１０６に施す。エッチングが進行すると、ＡｌＮバッファ層１０６および超格子バッファ層１０８が除去され、ｎ層１１０が露出する。
　このとき露出するのは、ｎ層１１０の（０００−１）面側である。ＩＩＩ族窒化物半導体をエピタキシャル成長させる場合、既述のとおり、層はｃ軸方向に成長し、成長する層の表面がいわゆるＧａ面と呼ばれる（０００１）面となり、反対側（サポート体と接する側）がいわゆるＮ面を呼ばれる（０００−１）面となる。そのため、図２（Ａ）の層形成段階では、ｎ層１１０のうち超格子バッファ層１０８と接する面が（０００−１）面となり、活性層１１２が成長する面が（０００１）面となるからである。
　図２（Ｅ）では、（０００−１）面側である、露出したｎ層１１０の所定領域１２０に対して引き続き異方性エッチングを施す。ｎ層１１０の（０００−１）面側に異方性エッチングを施すと、図３（Ａ）にも示すように、ｎ層１１０の表面には多角錐形の突起１２２が複数形成される。ＩＩＩ族窒化物半導体は六方晶系であるため、通常六角錐形の突起が形成される。そして、この異方性エッチングは、突起１２２の表面を（０００−１）面以外のファセット面とするウェットエッチングである。本実施形態のようにエッチング液をアルカリ溶液とした場合、突起１２２の表面に露出するファセット面は（１０−１−１）面またはこれと等価な面となることがこれまで報告されている。
　次に、図２（Ｆ）に示すように、所定領域１２０に等方性エッチングを施す。すると、図３（Ｂ）に示すように、複数の突起１２２は、ドーム型形状の丸みを有する複数の凸部１２４へと変化する。等方性エッチングは、例えば反応性イオンエッチング（ＲＩＥ）のようなドライエッチングである。等方性エッチングの結果、図３（Ｂ）に示す凸部１２４の表面は、ファセット面が特定できないランダム面となる。
　ｎ層１１０が（０００−１）面側に図３（Ｂ）の凸部１２４を有する状態で、図２（Ｇ）に示すように、ｎ層１１０の所定領域１２０の上面にｎ側電極１２８を形成する。以上の工程を経て、本実施形態の素子１００が完成する。
　このような素子１００およびその製造方法の実施形態に内在する本発明の特徴的構成を、その作用効果とともに説明する。
　本発明のＩＩＩ族窒化物半導体素子の製造方法は、図２（Ｅ）~（Ｇ）および図３（Ａ），（Ｂ）に示したように、ＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に異方性エッチングを施し、多角錐形の突起を複数形成する工程と、前記所定領域に等方性エッチングを施し、前記突起をドーム型形状の丸みを有する複数の凸部へと変化させる工程と、前記凸部を有する所定領域の上面に電極を形成する工程と、を有することを特徴とする。そして、本発明のＩＩＩ族窒化物半導体素子は、例えば上記の製造方法により得ることができ、ＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に、ドーム型形状の丸みを有する複数の凸部を有し、前記所定領域の上面に電極を有することを特徴とする。
　図２（Ｅ）に示すｎ層１１０の表面を露出させる工程を、等方性エッチングのみで行った場合、図４（Ｂ）に示すように、ｎ層１１０の表面は平坦となり、（０００−１）面が露出する。また、同工程を異方性エッチングのみで行った場合、図４（Ａ）に示すように、ｎ層１１０の表面は多角錐形（六角錐形）の突起１２２となる。この突起１２２の表面は、（１０−１−１）面またはそれと等価な面となることが報告されている。本発明者らの検討によれば、上記２通りのｎ層１１０表面上にそれぞれｎ側電極を形成した場合、いずれも十分なオーミック接触が得られず、ｎ側電極２点間の電圧を測定したところ、高電圧となった。これは、素子が動作可能な電圧も高電圧となることを意味する。
　一方、この素子１００のように（０００−１）面側にドーム型形状の丸みを有する複数の凸部１２４を有するｎ層１１０の表面上にｎ側電極を配置した場合、良好なオーミック接触が得られ、ｎ側電極２点間の電圧が上記２通りの場合に比べて十分に低くなった。そして、このような凸部表面は、異方性エッチングおよびそれに続く等方性エッチングをＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に施すことによって有効に形成することができた。このような素子１００およびその製造方法によって、ＩＩＩ族窒化物半導体層の（０００−１）面側と電極との良好なオーミック接触を実現し、より低電圧で素子が動作可能となった。
　なお、上記特徴的構成によりｎ側電極２点間の電圧が低下する作用は完全に解明できていないが、少なくともｎ層のｎ側電極との接触面積とは関連性が低いと思われる。図４（Ａ）の場合と本発明である図３（Ｂ）の場合とで、ｎ層の表面積はそこまで大差がないと思われるが、ｎ側電極２点間の電圧の差は顕著であるためである。
　また、本製造方法では、異方性エッチングおよびそれに続く等方性エッチングの前に、ＡｌＮ層１０６および超格子バッファ層１０８の全部または一部を除去する目的で、等方性エッチングを行ってもよい。
　成長用基板１０２は、サファイア基板またはサファイア基板上にＡｌＮ膜を形成したＡｌＮテンプレート基板を用いるのが好ましい。形成するリフトオフ層の種類やＩＩＩ族窒化物半導体からなる半導体積層体のＡｌ、Ｇａ、Ｉｎの組成、ＬＥＤチップの品質、コストなどにより適宜選択すればよい。
　リフトオフ層１０４は、エッチング液で溶解できる材料であれば特に限定されず、ＣｒＮなどのＩＩＩ族以外の金属や金属窒化物バッファ層を挙げることができる。
　ＡｌＮバッファ層１０６、超格子バッファ層１０８、ｎ層１１０、活性層１１２およびｐ層１１４は、例えばＭＯＣＶＤ法によりリフトオフ層１０４上に順次エピタキシャル成長させることができる。超格子バッファ層１０８は、Ａｌ組成ｘが異なる２つのＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）を交互に積層してなる。ｎ層１１０およびｐ層１１４は、ＡｌＩｎＧａＮ系など任意のＩＩＩ族窒化物半導体からなり、活性層を挟むクラッド層や、それぞれｎ側電極およびｐ側電極と接触するコンタクト層からなる。活性層１１２は、ＩＩＩ族窒化物半導体により多重量子井戸（ＭＱＷ）構造を形成した発光層とすることができる。この場合、素子１００はＬＥＤとなる。通常、ＡｌＮバッファ層１０６、超格子バッファ層１０８、ｎ層１１０、活性層１１２およびｐ層１１４のそれぞれの膜厚は０．６~２μｍ、０．６~３μｍ、１~４μｍ、１~１００ｎｍ、０．１~１μｍ程度とする。
　サポート体１１６は導電性シリコン基板やＣｕＷ合金基板、Ｍｏ基板などを接合法により形成してもよいし、湿式あるいは乾式めっきにより形成することもできる。たとえばＣｕまたはＡｕの電気めっきでは、接続層としてＣｕ，Ｎｉ，Ａｕなどを用いることができる。サポート体１１６はｐ側電極を兼ねることができる。
　ケミカルリフトオフ法に使用可能なエッチング液は特に限定されない。リフトオフ層がＣｒＮの場合、硝酸第二セリウムアンモン溶液や過マンガン酸カリウム系の溶液などのＣｒＮに対して選択性のあるエッチング液を用いることができる。リフトオフ層がＳｃＮやＨｆ、Ｚｒの場合、選択性のある酸性のエッチング液を用いることができる。
　マスク１１８は、例えばＳｉＯ２やＳｉＮを用いることができる。形成方法は、特に限定されないが、例えばＡｌＮバッファ層１０６の全面、各半導体層の周囲およびサポート体１１６の表面の周縁部に対してＣＶＤ法でＳｉＯ２を成膜後、所定領域１２０のみ露出させる金属マスク（例えばＮｉ）を形成し、ＲＩＥにより所定領域１２０のＳｉＯ２をエッチングすることで、図２（Ｄ）に示す状態とすることができる。
　異方性エッチングはＩＩＩ族窒化物半導体層の（０００−１）面側に多角錐形の凸部を形成可能であれば特に限定されないが、例えば２．３８質量％水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液、ＮａＯＨ溶液やＫＯＨ溶液のようなアルカリ溶液によるウェットエッチングとすることができる。この場合、凸部は六角錐形となり、凸部の表面（六角錐の六つの側面）は平面状となり、この表面は主に（１０−１−１）面である。なお、他のエッチング液（リン酸など）によっては（１０−１−２）面、および（１０−１−３）面が出ると記載する文献（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．７３，Ｎｏ．１８，２　Ｎｏｖｅｍｂｅｒ　１９９８）もある。ただし、（１０−１−１）面の方が、凸部の角度が大きく谷が深くなるためより好ましい。
　異方性エッチングの処理条件もＩＩＩ族窒化物半導体層の（０００−１）面側に多角錐形の凸部を形成可能であれば特に限定されない。本実施形態において、ＡｌＮバッファ層１０６および超格子バッファ層１０８を除去し、かつ、ｎ層１１０に凸部を形成する必要がある。ＡｌＮバッファ層１０６および超格子バッファ層１０８の厚みにも依存するが、２．３８質量％ＴＭＡＨ溶液の場合、異方性エッチングの処理時間が１分以上であることが好ましく、５~６０分の範囲がより好ましい。
　等方性エッチングは平坦な表面に対して施す場合、表面内の位置に依らず均一な速度でエッチングが進行する。しかし、本製造方法のように、図３（Ａ）の多角錐形の凸部のある表面に対して施す場合、凸部の底部に比べて物理的吸着と離脱が容易な頂部でエッチングの進行が早い傾向がある。そのため、本製造方法では異方性エッチングに続いて等方性エッチングを行うことで、突起１２２を頂部が丸みを有する凸部１２４へと変化させることができる。
　凸部の寸法は、高さが０．１~３μｍであるが、必ずしも均一ではない。また、凸部は異方性エッチングおよび等方性エッチング処理を施した領域の全体に分布するが、局所的に見れば、必ずしも均一に分布しない領域も存在する。ただし、丸み形状には均一性があり、すなわち、異方性エッチングおよび等方性エッチング処理を施した領域の全体に分布する丸みを有する凸部は、いずれも同様にドーム型形状であり、かつ、図３（Ｂ）のように、隣接する凸部１２４により形成される谷の底部１２６が角になっている。
　このように谷の底部１２６が角になるのは、２段階エッチングの１段階目に異方性エッチングを行うためである。すなわち、マスクパターン等を用いて凸部を形成する場合にくらべ、本発明では異方性エッチングと等方性エッチングの組み合わせにより、最大で３μｍにもなる深さで形成される谷の底部は、異方性エッチングにより形成された角となり、より微細で複雑なランダム面を形成することができる。そのためオーミック電極と接触するランダム面の面積も大きく、オーミックコンタクト性の向上効果が高い。
　凸部１２４は異方性エッチングによる形状の規則性を一部引き継いで谷の底部１２６が角であるため、図３（Ｃ）に示すように、凸部断面には、谷の底部１２６を繋いで底辺とし、底辺から凸部の頂点までの高さ（ｈ）の３分の１の高さ（ｈ／３）に底辺と水平な線を引き、凸部との交点と谷の底部１２６との直線を辺とする三角形を描くことができる。そのため、本明細書中における「ドーム型形状の丸み」とは、外接させた三角形の底辺から頂点までの高さに対して該底辺から凸部の頂部までの高さが低く、すなわち、外接する三角形の底辺から頂点に向けた角度θ１に対し、三角形の底辺から凸部の頂部に向けた角度θ２が小さく、さらに底辺から凸部の頂部にかけて非直線的に形成されることをいう。上記２つの角度（平均値）の差（θ１−θ２）は、例えば３~３０度である。なお、凸部断面は該底辺から該凸部の頂部にかけて凸部の外方に向かって凸な丸みを帯びている形状が好ましい。
　等方性エッチングは、例えば反応性イオンエッチング（ＲＩＥ）のようなドライエッチングを用いることができる。ＲＩＥの場合、窒化物半導体をエッチングする際には、塩素、４塩化ケイ素、３塩化ホウ素などのガスを用いることができる。
　上記のようなドーム型形状の凸部を確実に形成する観点から、時間以外の条件にも拠るが等方性エッチングの処理時間は３分以上であることが好ましく、５分以上がより好ましい。
　ｎ側電極１２８の電極材としてはＡｌ、Ｃｒ、Ｔｉ、Ｎｉ、Ｐｔ、Ａｕなどが用いられるが、安定したオーミック特性を得やすいため、Ｔｉ／Ａｌ電極とすることが好ましく、例えばスパッタ法により形成することができる。
　なお、本実施形態では、第１導電型をｐ型とし、第２導電型をｎ型とした。これは、ｐ型層の抵抗が高く電流が広がりにくいため、より抵抗が低いｎ型層を光取出し側とすることで発光効率を高めやすいからである。
　図２（Ｇ）に示すｎ側電極１２８の形成方法は特に限定されないが、レジストをマスクとしたリフトオフ法により形成することができる。このリフトオフ法を用いる場合、特に図５に示す方法が好ましい。図５は、ｎ層１１０上の電極形成部位を拡大した断面図である。
　まず、図５（Ａ）に示すように、ｎ層１１０の少なくとも所定領域１２０の上面に保護膜１３０を形成する。保護膜１３０は、マスク１１８と同様にＳｉＯ２やＳｉＮの絶縁膜をＣＶＤ法で成膜して形成する。
　次に、図５（Ｂ）に示すように、保護膜１３０上にレジスト１３２を塗布し、図５（Ｃ）に示すように、フォトリソグラフィー法によって電極形成部位１３４のレジストを除去する。このとき、ｎ層１１０表面が保護膜１３０に覆われているため、レジストを除去するために用いる、２．３８質量％ＴＭＡＨなどのアルカリ溶液がｎ層１１０に接触しない。このため、ｎ層１１０の表面状態、すなわち凸部１２４の表面が等方性エッチングにより形成されたランダム面である状態を維持できるため好ましい。
　次に、図５（Ｄ）に示すように、電極形成部位１３４の保護膜１３０を除去する。この除去は、ＢＨＦ、ＨＦなど保護膜のエッチング性はあるが、ｎ層１１０を侵食しない任意のエッチング液を用いて行うことができる。
　次に、図５（Ｅ）に示すように、スパッタ法により電極形成部位１３４にＴｉ／Ａｌ電極などのｎ側電極１２８を形成する。なお、レジスト１３２上に堆積した電極材料は、図５（Ｆ）に示すようにアセトンなどによりレジスト１３２を除去するとともに除去可能である。
　最後に、ｎ層とｎ側電極との良好なオーミック接触形成のため、真空中で、４００~６００℃程度の温度でアニール処理を行う。
　以上は代表的な実施形態の例を示したものであって、本発明はこの実施形態に限定されるものではなく、請求の範囲を逸脱しない範囲において適宜変更が可能である。
　（実施例１）
　図２および図３に示す製造方法で、図１に示すＩＩＩ族窒化物半導体ＬＥＤ素子を作製した。具体的には、まず、成長用のサファイア基板上に、ＭＯＣＶＤ法を用いてＡｌＮ単結晶層（厚さ：１μｍ）を成長させて、ＡｌＮ（０００１）テンプレートを作製した。この成長用基板上に、スパッタ法を用いて、Ｓｃ（厚さ：８ｎｍ）で成膜し、その後、ＭＯＣＶＤ装置内で窒化処理を施し、リフトオフ層としてのＳｃＮ層を形成した。
　その後、リフトオフ層上に半導体層として、ＡｌＮ層（厚さ：１μｍ）、超格子バッファ層（ＡｌＮ／ＧａＮの積層体、厚さ：１μｍ）、ｎ型ＩＩＩ族窒化物半導体層（Ａｌ０．３Ｇａ０．７Ｎ層、厚さ：２μｍ）、発光層（ＡｌＩｎＧａＮ系ＭＱＷ層、厚さ：０．２μｍ）、ｐ型ＩＩＩ族窒化物半導体層（Ａｌ０．３Ｇａ０．７Ｎ層、厚さ：０．４μｍ）、ｐ型ＧａＮコンタクト層（厚さ：０．０５μｍ）を順次積層した。
　その後、サファイア基板の一部が露出するよう、半導体層の一部をＲＩＥにより除去して格子状の溝を形成することで、横断面の形状が正方形の互いに独立した複数個の半導体構造部を形成した。
　ｐ型コンタクト層上にｐ型オーミック電極（Ｎｉ／Ａｕ、厚さ：２００／３０００Å）を形成した。その上に、接合層（Ｔｉ／Ｐｔ／Ａｕ、厚さ：１００／２０００／７０００Å）層を形成した。その後、接合層としてＴｉ／Ｐｔ／Ａｕ／Ｓｎ／Ａｕ、厚さ：１００／２０００／１０００／２０００／７０００Åを形成したサポート体のＳｉ基板と接合層同士を合わせて熱圧着することで、Ｓｉ基板と半導体構造部とを接合した。
　その後、ケミカルリフトオフ法を用いて成長用のサファイア基板を剥離した。エッチング液は、ＳｃＮ層に選択性のある硝酸第二セリウムアンモン溶液とした。
　次に、ＡｌＮバッファ層の全面、各半導体層の周囲およびサポート体の表面の周縁部に対してプラズマＣＶＤ法でＳｉＯ２（厚さ：３μｍ）を成膜後、さらにスパッタ法によりＮｉマスクを形成した。Ｎｉマスクは、フォトリソグラフィー法により、レジストパターンを形成し、ｎ層を露出させる部位のみＮｉ膜をウェットエッチングで除去して形成した。その後、ＲＩＥにより露出したＳｉＯ２をエッチング・除去した。
　次に、ｎ層表面の形成プロセスを説明する。形成したＳｉＯ２をマスクとして、表１に示す条件でエッチング処理を行い、ＡｌＮバッファ層および超格子バッファ層を除去するとともに、ｎ層表面を露出させた。表１の異方性エッチングは、２．３８質量％ＴＭＡＨ溶液を用いた。また、表１の等方性エッチングはＲＩＥとし、具体的な条件は圧力０．１Ｐａ、ＩＣＰおよびＢＩＡＳの出力４００Ｗ、Ｃｌ２ガス７．５ｓｃｃｍ、ＢＣｌ３ガス７．５ｓｃｃｍとした。表１に記載のとおり、実施例１では異方性エッチングを４０℃で１０分間行い、その後ＲＩＥを２０分間行った。その後、純水での洗浄を行った。なお、上記のエッチングは成長用基板を剥離した側に行っており、露出するｎ層はｎ層の（０００−１）面側となる。
　その後、以下の方法で露出したｎ層上にＴｉ／Ａｌ電極を形成した。まず、露出したｎ層上にプラズマＣＶＤ法でＳｉＯ２（厚さ：０．１μｍ）を成膜した。その後、ＳｉＯ２上にフォトレジストを塗布し、フォトリソグラフィー法により電極形成部位のレジストを除去した。レジストの除去には、２．３８質量％ＴＭＡＨ溶液を用いた。その後、ＢＨＦ溶液で１分間処理することにより、電極形成部位のＳｉＯ２を除去した。その後、スパッタ法によりＴｉ／Ａｌ（厚さ：２０ｎｍ／６００ｎｍ）の電極を形成した。アセトンでフォトレジストとその上に堆積したＴｉ／Ａｌを除去した。最後に、４００℃、真空中でアニール処理した。実施例１では、保護膜としてのＳｉＯ２があるため、レジスト除去時にｎ層にＴＭＡＨ溶液による異方性エッチングが施されることはない。
　（実施例２~７，比較例１~４）
　ｎ層表面の形成プロセスを表１に記載のものとした以外は実施例１と同様にして、ＩＩＩ族窒化物半導体ＬＥＤ素子を作製した。
　（比較例５）
　ｎ層表面の形成プロセスを表１に記載のものとし、Ｔｉ／Ａｌ電極の形成時に、ＳｉＯ２の形成および除去を行わなかった以外は、実施例１と同様にして、ＩＩＩ族窒化物半導体ＬＥＤ素子を作製した。この場合、電極形成部位のレジスト除去時に２．３８質量％ＴＭＡＨ溶液がｎ層に接触するため、ｎ層形成プロセスの後さらに電極形成部位のｎ層表面に異方性エッチングが施される。
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　＜ＳＥＭによる観察＞
　各試験例について、走査型電子顕微鏡（ＳＥＭ）により、ｎ層表面の形成プロセスの後ｎ側電極形成前に、ｎ層表面を斜め視野から観察した。また、ｎ側電極形成さらに熱処理後に、ｎ側電極形成面付近の断面を撮影した。図６~１０に、それぞれ実施例１、比較例３、比較例４、実施例６、実施例７のＳＥＭ画像を代表して示す。（Ａ）がｎ側電極形成前の斜め視野の画像、（Ｂ）がｎ側電極形成後、熱処理後の断面の画像である。図１１には、比較例５のｎ側電極形成前の斜め視野の画像を示す。
　実施例１では、図６（Ａ），（Ｂ）に示すように、ｎ層表面にドーム型形状の丸みを有する複数の凸部が観察できた。また、図６（Ｂ）から明らかなように、隣接する凸部により形成される谷の底部は角になっていた。丸みの程度を測定するため、この凸部に図３（Ｃ）で説明した三角形を描き、三角形の底辺から三角形の頂点に向けた角度θ１と、三角形の底辺から凸部の頂部に向けて直線をひいた角度θ２とを計１０箇所測定し、その平均値を計算した。実施例１ではθ１が６２度であり、θ２は５１度であった。実施例６ではθ１が６４度であり、θ２は５０度であった。実施例２~５，７も同程度の角度を有しており、θ１はおよそ６０度であり、θ２はおよそ５０度であった。
　また、等方性エッチングの処理時間が１分の実施例７では、図１０に示すように、ドーム型形状の丸みを有する凸部と、断面形状が三角形のままの凸部（図１０（Ａ）中の比較的大きな凸部であって、割合としては約１／３）とが混在していた。処理時間が１分では形状変化は不十分ではあるものの、ドーム型形状の丸みを有する凸部が作られることにより、電圧の低減効果があることは比較例２との比較から明らかである。一方、等方性エッチングの処理時間が５分以上の実施例１~６では、ほぼ全てがドーム型形状の丸みを有していた。そして、これら実施例１~７の形状のドーム型形状の丸みを有する凸部の表面は、異方性エッチングで報告されるような極性面や半極性面のファセット面とは考えられず、ファセット面が特定できないランダム面となっていることは明らかである。
　比較例３では、異方性エッチングの後等方性エッチングを行わないため、図７（Ａ），（Ｂ）に示すように、ｎ層表面に六角錐の突起が複数形成された。これまでにウェットエッチングで（１０−１−１）面が露出するという報告があり、図７から突起の側面は底辺に対しおよそ６０度の角度を有し、突起の表面は（１０−１−１）面であると推定できる。比較例１，２も同様であった。
　比較例４では、等方性エッチングのみを行ったため、図８（Ａ），（Ｂ）に示すように、ｎ層の表面は平坦となり（０００−１）面が露出した。
　なお、比較例５ではｎ層形成プロセスの後、フォトリソグラフィー法により、Ｔｉ／Ａｌ電極を形成する部位のレジストを除去する際に、ｎ層表面の電極形成部位が２．３８質量％ＴＭＡＨ溶液に接触し、異方性エッチングが施される。その結果、図１１に示すように電極形成部位のレジスト除去後のｎ層表面には凸部の頂部にさらに微小な凸部が形成されており、ドーム型形状の丸みを有する凸部ではなくなっていた。この微小な凸部は、等方性エッチングにより露出したランダム面のうち、原子間の繋がりが弱く異方性エッチング液によりエッチングされやすい部分が優先的にエッチングされたために発生したと考えられる。電極形成部位のレジスト除去にかかる時間（異方性エッチングの時間）は９０秒と短いが、実施例５に比べｎ−ｎ間電圧が大きくなったことから、コンタクト抵抗を下げる効果のあったランダム面が異方性エッチングにより変化して、表面に主に異方性エッチングにより形成される面が再生されたことが確認された。
　＜ｎ側電極２点間の電圧測定＞
　１辺が１００μｍの正方形の電極を、５０μｍの間隔をあけて配置した。その電極間に２０ｍＡの電流を流した際の電圧値を測定した。結果を表１に示す。
　各実施例では、比較例よりもｎ電極間の電圧を顕著に低減することができた。特に、ほぼ全ての凸部がドーム型形状になっている実施例１~６は、実施例７よりもさらに低減していた。
　本発明によれば、ＩＩＩ族窒化物半導体層の（０００−１）面側と電極との良好なオーミック接触を実現し、より低電圧で動作可能なＩＩＩ族窒化物半導体素子およびその製造方法を提供することができる。
　１００　ＩＩＩ族窒化物半導体素子
　１０２　成長用基板
　１０４　リフトオフ層
　１０６　ＡｌＮバッファ層
　１０８　超格子バッファ層
　１１０　ｎ型（第２導電型）ＩＩＩ族窒化物半導体層
　１１２　活性層
　１１４　ｐ型（第１導電型）ＩＩＩ族窒化物半導体層
　１１６　サポート体（ｐ側電極）
　１１８　マスク
　１２０　所定領域
　１２２　多角錐の突起
　１２４　凸部
　１２６　谷の底部
　１２８　ｎ側電極
　１３０　保護膜
　１３２　レジスト
　１３４　電極形成部位

Claims (13)

  1. 　ＩＩＩ族窒化物半導体層を有するＩＩＩ族窒化物半導体素子であって、
    　前記ＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に、ドーム型形状の丸みを有する複数の凸部を有し、
    　前記所定領域の上面に電極を有することを特徴とするＩＩＩ族窒化物半導体素子。
  2. 　隣接する前記凸部により形成される谷の底部が角になっている請求項１に記載のＩＩＩ族窒化物半導体素子。
  3. 　前記凸部の表面は、ファセット面が特定できないランダム面である請求項１または２に記載のＩＩＩ族窒化物半導体素子。
  4. 　サポート体と、
    　該サポート体上に順次位置する第１導電型ＩＩＩ族窒化物半導体層、活性層および第２導電型ＩＩＩ族窒化物半導体層と、
    を有するＩＩＩ族窒化物半導体素子であって、
    　前記第２導電型ＩＩＩ族窒化物半導体層の、前記サポート体と反対側が（０００−１）面側であり、
    　前記第２導電型ＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に、ドーム型形状の丸みを有する複数の凸部を有し、
    　前記所定領域の上面に電極を有することを特徴とするＩＩＩ族窒化物半導体素子。
  5. 　前記第２導電型がｎ型である請求項４に記載のＩＩＩ族窒化物半導体素子。
  6. 　前記電極がＴｉ／Ａｌ電極である請求項４または５に記載のＩＩＩ族窒化物半導体素子。
  7. 　ＩＩＩ族窒化物半導体層を有するＩＩＩ族窒化物半導体素子の製造方法であって、
    　前記ＩＩＩ族窒化物半導体層の（０００−１）面側の所定領域に異方性エッチングを施し、多角錐形の突起を複数形成する工程と、
    　前記所定領域に等方性エッチングを施し、前記突起をドーム型形状の丸みを有する複数の凸部へと変化させる工程と、
    　前記凸部を有する所定領域の上面に電極を形成する工程と、
    を有することを特徴とするＩＩＩ族窒化物半導体素子の製造方法。
  8. 　前記異方性エッチングは、前記突起の表面を（０００−１）面以外のファセット面とするウェットエッチングである請求項７に記載のＩＩＩ族窒化物半導体素子の製造方法。
  9. 　前記ファセット面は（１０−１−１）面、（１０−１−２）面、および（１０−１−３）面のいずれかである請求項８に記載のＩＩＩ族窒化物半導体素子の製造方法。
  10. 　前記異方性エッチングには、アルカリ性の溶液を用いる請求項８または９に記載のＩＩＩ族窒化物半導体素子の製造方法。
  11. 　前記等方性エッチングは、前記凸部の表面をファセット面が特定できないランダム面とするドライエッチングである請求項８~１０のいずれか１項に記載のＩＩＩ族窒化物半導体素子の製造方法。
  12. 　前記電極を形成する工程は、
    　前記所定領域の上面に保護膜を形成する工程と、
    　前記保護膜上にレジストを塗布し、フォトリソグラフィー法によって電極形成部位のレジストを除去する工程と、
    　前記電極形成部位の前記保護膜を除去する工程と、
    　前記電極形成部位に電極を形成する工程と、
    を有する請求項７~１１のいずれか１項に記載のＩＩＩ族窒化物半導体素子の製造方法。
  13. 　成長用基板上にリフトオフ層、第２導電型ＩＩＩ族窒化物半導体層、活性層および第１導電型ＩＩＩ族窒化物半導体層をこの順に形成する工程と、
    　前記第１導電型ＩＩＩ族窒化物半導体層上に、サポート体を形成する工程と、
    　前記リフトオフ層を除去することで、前記成長用基板を前記第２導電型ＩＩＩ族窒化物半導体層から剥離する工程と、
    　（０００−１）面側である、露出した前記第２導電型ＩＩＩ族窒化物半導体層の所定領域に異方性エッチングを施し、多角錐形の突起を複数形成する工程と、
    　前記所定領域に等方性エッチングを施し、前記突起をドーム型形状の丸みを有する複数の凸部へと変化させる工程と、
    　前記凸部を有する所定領域の上面に電極を形成する工程と、
    を有することを特徴とするＩＩＩ族窒化物半導体素子の製造方法。
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