CN104040736A - 第iii族氮化物半导体器件及其制造方法 - Google Patents

第iii族氮化物半导体器件及其制造方法 Download PDF

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Abstract

提供一种第III族氮化物半导体器件，其在第III族氮化物半导体层的(000-1)面侧与电极之间具有良好的欧姆接触，并能够在较低电压下工作。所述第III族氮化物半导体器件(100)特征在于：在所述第III族氮化物半导体层110的(000-1)面侧的规定区域120内具有多个圆顶状圆形凸部124；和在所述规定区域120的上表面上具有电极128。

Description

第III族氮化物半导体器件及其制造方法
技术领域
本发明涉及第III族氮化物半导体器件及其制造方法。
背景技术
对各自具有由使用Al、Ga或In等作为第III族元素和使用N作为第V族元素的第III族氮化物半导体形成的元件部分的第III族氮化物半导体器件如场效应晶体管(FET)、发光二极管(LED)进行了研究。
第III族氮化物半导体如GaN或AlGaN通常具有六方纤锌矿晶体结构。在第III族氮化物半导体如GaN在不同类型基板如蓝宝石上外延生长的情况下，通常，使层在c轴方向上生长，该生长的层的表面为称为Ga面的(0001)面，而在相对侧的表面为(000-1)面(与基板接触的侧面)。此外，对于第三族III氮化物半导体基板如GaN基板，通常，一侧的表面是(0001)面，而相对侧的表面是(000-1)面。
在此，JP2004-071657A(专利文献1)描述了一种技术，在n型GaN基板的(0001)面上形成由第III族氮化物半导体层组成的有源元件部分；在设置有在有源元件上的p电极和所述n型GaN基板的(000-1)面侧的n电极的第III族氮化物半导体器件中，在所述n型GaN基板的(000-1)面侧上通过湿法蚀刻等在表面上形成具有某个刻面的多角锥形突起；和形成Ti/Al或Ti/Au的n电极以覆盖所述突起，如此获得良好的欧姆接触。
GaN基板和SiC基板仍然昂贵，无法以低成本获得具有大直径的导电性单晶基板。因此，通常在蓝宝石基板上生长半导体。
然而，蓝宝石基板是电学上绝缘的；因此，电流不会在所述基板中流动。因此，在常规器件中，通过在蓝宝石基板上依次生长n型第III族氮化物半导体层、活性层和p型第III族氮化物半导体层而形成的半导体层压体被部分除去，以露出所述n型第III族氮化物半导体层。此外，已经采用横向结构，其中通过在露出的n型第III族氮化物半导体层和p型第III族氮化物半导体层上分别设置n侧电极和p侧电极，使电流在横向上流动。
与此相反，近年来，对获得具有如下纵向结构的器件的技术进行了研究。首先，在蓝宝石基板上形成缓冲层，所述缓冲层将通过例如激光辐射或蚀刻等除去，然后形成半导体层压体，所述层压体包括n型第III族氮化物半导体层、活性层和p型第III族氮化物半导体层。接着，在所述半导体层压体上形成导电性支持体之后，所述支持体支承所述半导体层压体，所述缓冲层通过激光辐射或通过蚀刻选择性溶解来分解，由此分离(剥离)所述蓝宝石基板。所述支持体和半导体层压体夹在一对电极之间，从而形成器件。注意，在此的"缓冲层"是用于半导体层压体外延生长的缓冲层，所述缓冲层还充当从蓝宝石基板剥离半导体层压体的剥离层。如上所述的第III族氮化物半导体器件的制造方法称为激光剥离法和化学剥离法。
引文列表
专利文献
专利文献1：JP2004-071657A
发明内容
发明要解决的问题
在具有横向结构的上述器件中，n侧电极和p侧电极分别形成在n型第III族氮化物半导体层的(0001)面侧和p型第III族氮化物半导体层的(0001)面侧上。另一方面，在具有纵向结构的器件中，p侧电极形成在p型第III族氮化物半导体层的(0001)面侧上，而n侧电极形成在n型第III族氮化物半导体层的(000-1)面侧上。
根据本发明的发明人的研究，发现，不仅在如专利文献1中形成第III族氮化物半导体基板的情况下，而且在第III族氮化物半导体层上形成电极的情况下，取决于其是形成在(0001)面侧上还是在(000-1)面侧上，获得不同的欧姆接触性。因此，在上述纵向结构的情况下，当欧姆接触形成于(000-1)面侧时，在n型第III族氮化物半导体层与n侧电极之间不能获得充分的欧姆接触，这将导致电阻增大，即n侧电极的电压增大。
本发明人进行进一步研究发现，当使剥离层除去后露出的n型第III族氮化物半导体层的(000-1)面进行湿法蚀刻以在表面上形成多个具有某个刻面的多角锥形突起并在其上形成n侧电极时，在所述n型第III族氮化物半导体层与n侧电极之间没有获得充分的欧姆接触。相反地，在这种情况下，发现，与没有形成所述突起的情况相比，电阻变得更高。
考虑到上述问题，本发明的目的是提供可在较低电压下工作的第III族氮化物半导体器件及其制造方法，在所述器件中，电极形成在第III族氮化物半导体层的(000-1)面侧上，并且在所述第III族氮化物半导体层的(000-1)面侧与所述电极之间获得良好的欧姆接触。
用于解决问题的方案
为了实现上述目的，本发明主要包括下述部分。
(1)一种具有第III族氮化物半导体层的第III族氮化物半导体器件，其包含：在所述第III族氮化物半导体层的(000-1)面侧的规定区域内的多个圆顶状圆形凸部(protrusions rounded like domes)；和在所述规定区域的上表面上的电极。
(2)根据上述(1)所述的第III族氮化物半导体器件，其中邻接的凸部之间形成的谷底部具有陡峭的角度。
(3)根据上述(1)或(2)所述的第III族氮化物半导体器件，其中每个凸部的表面是其中刻面无法确定(be defined)的随机表面。
(4)一种第III族氮化物半导体器件，其包含：支持体；和依次位于所述支持体上的第一导电型第III族氮化物半导体层、活性层和第二导电型第III族氮化物半导体层，其中所述第二导电型第III族氮化物半导体层的与所述支持体的相对侧是(000-1)侧，并且所述第III族氮化物半导体器件在所述第二导电型第III族氮化物半导体层的(000-1)面侧的规定区域内具有多个圆顶状圆形凸部，并在所述规定区域的上表面上具有电极。
(5)根据上述(4)所述的第III族氮化物半导体器件，其中所述第二导电型是n型。
(6)根据上述(4)或(5)所述的第III族氮化物半导体器件，其中所述电极是Ti/Al电极。
(7)一种具有第III族氮化物半导体层的第III族氮化物半导体器件的制造方法，其包含下述步骤：在所述第III族氮化物半导体层的(000-1)面侧的规定区域内进行各向异性蚀刻以形成多个多角锥形突起；在所述规定区域上进行各向同性蚀刻以将所述突起变成圆顶状圆形凸部；和在所述具有凸部的规定区域的上表面上形成电极。
(8)根据上述(7)所述的第III族氮化物半导体器件的制造方法，其中所述各向异性蚀刻是使每个突起的表面为除(000-1)面以外的刻面的湿法蚀刻。
(9)根据上述(8)所述的第III族氮化物半导体器件的制造方法，其中所述刻面是(10-1-1)面、(10-1-2)面和(10-1-3)面之一。
(10)根据上述(8)或(9)所述的第III族氮化物半导体器件的制造方法，其中在所述各向异性蚀刻中使用碱性溶液。
(11)根据上述(8)至(10)任一项所述的第III族氮化物半导体器件的制造方法，其中所述各向同性蚀刻是使每个凸部的表面为刻面无法确定的随机表面的干法蚀刻。
(12)根据上述(7)至(11)任一项所述的第III族氮化物半导体器件的制造方法，其中形成所述电极的步骤包含：在所述规定区域的上表面上形成保护膜；将抗蚀剂施涂到所述保护膜上，并通过光刻法除去电极形成区域的抗蚀剂；除去所述电极形成区域的保护膜；和在所述电极形成区域内形成电极。
(13)一种第III族氮化物半导体器件的制造方法，其包含下述步骤：依序在生长用基板上形成剥离层、第二导电型第III族氮化物半导体层、活性层和第一导电型第III族氮化物半导体层；在所述第一导电型第III族氮化物半导体层上形成支持体；除去所述剥离层，由此将所述生长用基板与所述第二导电型第III族氮化物半导体层分离；在所述(000-1)面侧的露出的第二导电型第III族氮化物半导体层的规定区域上进行各向异性蚀刻，由此形成多个多角锥形突起；在所述规定区域上进行各向同性蚀刻并将所述突起变成多个圆顶状圆形凸部；和在所述具有凸部的规定区域的上表面上形成电极。
发明的效果
对于本发明的第III族氮化物半导体器件，在第III族氮化物半导体层的(000-1)面侧的规定区域内设置多个圆顶状圆形凸部，并在所述规定区域的上表面上设置电极。由此在所述第III族氮化物半导体层和电极之间产生良好的欧姆接触；因此，可获得能够在较低电压下工作的第III族氮化物半导体器件。
此外，根据本发明的第III族氮化物半导体器件的制造方法，使在所述第III族氮化物半导体层的(000-1)面侧的规定区域进行各向异性蚀刻，接着各向同性蚀刻；如此可有效地形成上述圆顶状圆形凸部。结果，获得所述第III族氮化物半导体层(000-1)面侧与电极之间良好的欧姆接触，这使得能够获得可在较低电压下工作的第III族氮化物半导体器件。
附图说明
图1是根据本发明的一个实施方案的第III族氮化物半导体器件100的示意性截面图。
图2(A)至2(G)是说明根据本发明的一个实施方案的第III族氮化物半导体器件的制造方法的步骤的示意性截面图。
图3(A)和3(B)分别是示意性说明图2(E)和2(F)中所示的步骤中n型第III族氮化物层110的表面形状的截面图。图3(C)是说明图3(B)中凸部的测定方法的示意图。
图4(A)和4(B)各自示意性示出常规第III族氮化物半导体器件中的n型第III族氮化物层110的表面形状。
图5(A)至5(F)是说明电极形成方法的一个实例的示意性截面图。
图6(A)和6(B)是实施例1的SEM图像。图6(A)示出在n侧电极形成之前在倾斜视角下拍摄的n型第III族氮化物层的表面。图6(B)示出在n侧电极形成后拍摄的电极形成表面附近的横截面。
图7(A)和7(B)是比较例3的SEM图像。图7(A)示出在n侧电极形成之前在倾斜视角下拍摄的n型第III族氮化物层的表面。图7(B)示出在n侧电极形成后拍摄的电极形成表面附近的横截面。
图8(A)和8(B)是比较例4的SEM图像。图8(A)示出在n侧电极形成之前在倾斜视角下拍摄的n型第III族氮化物层的表面。图8(B)示出在n侧电极形成后拍摄的电极形成表面附近的横截面。
图9(A)和9(B)是实施例6的SEM图像。图9(A)示出在n侧电极形成之前在倾斜视角下拍摄的n型第III族氮化物层的表面。图9(B)示出在n侧电极形成后拍摄的电极形成表面附近的横截面。
图10(A)和10(B)是实施例7的SEM图像。图10(A)示出在n侧电极形成之前在倾斜视角下拍摄的n型第III族氮化物层的表面。图10(B)示出在n侧电极形成后拍摄的电极形成表面附近的横截面。
图11是比较例5的SEM图像，其示出在n侧电极形成之前在倾斜视角下拍摄的n型第III族氮化物层的表面。
具体实施方式
以下参考所述附图更详细地描述本发明。注意，在半导体器件的示意性截面图中，为了说明，在厚度方向上放大了除支持体以外的层；因此，所图示的层与所图示的支持体的比例与实际比例不一致。
(第III族氮化物半导体器件)
参考图1，描述本发明的一个实施方案第III族氮化物半导体器件100(以下也简称为"器件"100)。所述器件100含有支持体116；和依次位于所述支持体116上的p型第III族氮化物半导体层114(以下简称为"p层")、活性层112和n型第III族氮化物半导体层110(以下简称为"n层")。n侧电极128位于所述n层110上，并电连接至所述n层。此外，所述支持体116是导电的，并且还充当电连接至p层114的p侧电极。注意，以下描述位于n层110的周面上的超晶格缓冲层108和AlN缓冲层106；以及覆盖所述半导体层的周面和支持体116的表面边缘的掩模118。
在此，对于n层110的一对表面，在支持体116侧上的表面为(0001)面，而在支持体116的相对侧上的表面为(000-1)面。在n层110的(000-1)面侧的规定区域120内设置多个圆顶状圆形凸部124，而在所述规定区域的上表面上设置n侧电极128。
本发明人发现，该结构导致n层110和n侧电极128之间改进的欧姆接触，并且与以下描述的图4(B)中所示的情况相比，或以下描述的图4(A)中所示的情况相比，该结构允许所述器件在更低的电压下工作，在图4(B)中，n层110的(000-1)面侧是平坦的且露出(000-1)面；在图4(A)中，多角锥形突起是在n层110的(000-1)面侧上且露出除(000-1)面以外的刻面。
(第III族氮化物半导体器件的制造方法)
参考图2(A)至2(G)和图3(A)至3(C)，描述根据本发明的一个实施方案的第III族氮化物半导体器件的制造方法，所述方法使得能够优选制造上述器件100。首先，如图2(A)所示，在生长用基板102上形成剥离层104；在其上依次形成AlN缓冲层106和超晶格缓冲层108；和依序在其上形成n型第III族氮化物半导体层110、活性层112和p型第III族氮化物半导体层114。形成超晶格缓冲层108，以减少与在其上形成的n层110的晶格失配，并提高n层110的晶体品质。
随后，在层叠的半导体层106至114中的网格图形中形成凹槽，其中在底部露出所述生长用基板102，由此形成相互独立的半导体结构。图2(B)仅示出一个由凹槽划分的半导体结构。随后，如图2(B)所示，在p层114上形成支持体116。所述支持体116在以下描述的生长用基板102剥离之后支承所述层叠的半导体层。
接着，如图2(C)所示，通过化学剥离法除去剥离层104，由此将生长用基板102与n层110、超晶格缓冲层108和AlN缓冲层106等剥离。
随后，如图2(D)所示，形成掩模118，以覆盖AlN缓冲层106的表面边缘、所述半导体层的周面和支持体116的表面边缘。所述掩模118由SiO2或SiN等的绝缘膜构成，其保护所覆盖的部分免于以下描述的各向异性蚀刻和各向同性蚀刻。
接着，如图2(E)所示，在未被掩模118覆盖而露出的规定区域120的AlN缓冲层106上进行各向异性蚀刻，例如使用碱性溶液如2.38质量％氢氧化四甲基铵(TMAH)溶液的湿法蚀刻。随着蚀刻进行，将AlN缓冲层106和超晶格层108除去，从而露出n层110。
此时，露出层110的(000-1)面侧。当使第III族氮化物半导体外延生长时，如上所述，使层在c轴方向上生长，所生长的层的表面为称作Ga面的(0001)面，而在相对侧(与支持体接触的侧面)上形成称作N面的(000-1)面。因此，在图2(A)中的层形成阶段中，n层110的与超晶格缓冲层108接触的面为(000-1)面，而在其上将生长活性层112的面为(0001)面。
在图2(E)中，随后在(000-1)面侧的露出的n层110的规定区域120上进行各向异性蚀刻。此外，如图3(A)所示，在n层110的(000-1)面侧上进行各向异性蚀刻时，在n层110的表面上形成多个多角锥形突起122。由于第III族氮化物半导体为六方晶系，因此通常形成六角锥形突起。所述各向异性蚀刻是使每个突起122的表面为除(000-1)面以外的刻面的湿法蚀刻。已有报道，在如在该实施方案中所述蚀刻剂为碱性溶液的情况下，将突起122露出的刻面为(10-1-1)面或与前述面相当的其它面。
接着，如图2(F)所示，在规定区域120上进行各向同性蚀刻。如图3(B)所示，随即将多个突起122变成多个圆顶状圆形凸部124。所述各向同性蚀刻例如是干法蚀刻如反应性离子蚀刻(RIE)。作为各向同性蚀刻的结果，图3(B)中所示的各凸部124的表面变成刻面无法确定的随机表面。
在n层110在(000-1)面侧上具有图3(B)中的凸部124的状态下，如图2(G)所示，在n层110的规定区域120的上表面上形成n侧电极128。通过上述步骤，完成该实施方案的器件100。
对这种器件100及其这种制造方法的实施方案中固有的本发明的特征与操作和效果一起进行说明。
根据本发明的第III族氮化物半导体器件的制造方法特征在于包括下述步骤：如图2(E)至2(G)以及图3(A)和3(B)所示，在第III族氮化物半导体层的(000-1)面侧的规定区域上进行各向异性蚀刻，由此形成多个多角锥形突起；在所述规定区域上进行各向同性蚀刻，由此将所述突起变成多个圆顶状圆形凸部；和在所述具有凸部的规定区域的上表面上形成电极。此外，本发明的第III族氮化物半导体器件可通过例如上述制造方法来获得，其特征在于，在第III族氮化物半导体层的(000-1)面侧的规定区域内具有多个圆顶状圆形凸部；和在所述规定区域的上表面上具有电极。
如果仅通过各向同性蚀刻进行如图2(E)所示的n层110的表面露出步骤，则如图4(B)所示，n层110的表面是平坦的且露出(000-1)面。此外，如果仅通过各向异性蚀刻进行相同的步骤，则如图4(A)所示，n层110的表面具有多角锥形(六角锥状)突起122。据报道，各突起122的表面是(10-1-1)面或与其相当的面。根据本发明人进行的研究，当在上述两种中每一种的n层110的表面上形成n侧电极时，在任一情况下都无法获得充分的欧姆接触。在任一情况下，n侧电极两点间的电压的测量结果均为高电压。这表示所述器件能够工作的电压也是高电压。
另一方面，如在该器件100中，当在(000-1)面侧的具有多个圆顶状圆形凸部124的n层110表面上设置n侧电极时，获得良好的欧姆接触，并且n侧电极两点间的电压充分低于上述两种情形。随即，通过在第III族氮化物半导体层的(000-1)面侧的规定区域上进行各向异性蚀刻和随后的各向同性蚀刻，有效地形成这种凸部表面。通过这种器件100及其这种制造方法，可实现第III族氮化物半导体层的(000-1)面侧与电极之间的良好欧姆接触，这允许所述器件在较低电压下工作。
注意，并未完全阐明由上述特征的n侧电极两点间的电压降低的作用；然而，至少所述作用和与n层的n侧电极接触的面积之间的关系似乎比较小。在图4(A)中的情形与图3中本发明的情形之间，n层的表面积似乎没有很大不同；然而，在n侧电极上的两个点的电压之间的差异非常大。
此外，在该制造方法中，在各向异性蚀刻和随后的各向同性蚀刻之前，为了完全或部分除去AlN层106和超晶格缓冲层108，可以进行各向同性蚀刻。
在蓝宝石基板上形成AlN膜的蓝宝石基板或AlN模板基板优选用作生长用基板102。可根据要形成的剥离层的种类、由第III族氮化物半导体制成的半导体层压体的Al、Ga和In的组成和LED晶片的品质和成本等进行选择。
对剥离层104的材料没有特别的限制，只要其能够溶于蚀刻剂，例如，其可以是由除第III族金属以外的金属或此类金属的氮化物如CrN制成的缓冲层。
可通过例如MOCVD法在剥离层104上依次外延生长AlN缓冲层106、超晶格缓冲层108、n层110、活性层112和p层114。通过交替层叠具有不同Al组成x的两种AlxGa1-xN(0≤x≤1)层，形成超晶格缓冲层108。所述n层110和p层114由给定的第III族氮化物半导体如AlInGaN系半导体制成，并且由在其间具有活性层的包覆层和与n侧电极和p侧电极接触的各个接触层构成。所述活性层112可以是由第III族氮化物半导体形成的具有多量子阱(MQW)结构的发光层。在这种情况下，所述器件100是LED。通常，AlN缓冲层106、超晶格缓冲层108、n层110、活性层112和p层114的膜厚度分别约为0.6μm至2μm、0.6μm至3μm、1μm至4μm、1nm至100nm和0.1μm至1μm。
所述支持体116可以是通过粘合法或湿法或干法镀覆形成的导电性硅基板、CuW合金基板或Mo基板。例如，使用Cu或Au电镀；Cu、Ni或Au等可用作连接层。所述支持体116也可以充当p侧电极。
对可用于化学剥离法的蚀刻剂没有特别的限制。当剥离层是CrN时，可使用对CrN具有选择性的蚀刻剂，例如硝酸铈(IV)铵溶液或高锰酸钾系溶液。在剥离层是ScN、Hf或Zr的情况下，可使用具有选择性的酸性蚀刻剂。
对于掩模118，例如，可使用SiO2或SiN。对形成方法没有特别的限制。例如，在通过CVD法在AlN缓冲层106的整个表面、所述半导体层的周面和支持体116的表面边缘上沉积SiO2后，形成仅露出规定区域120的金属掩模(例如，Ni)，并通过RIE蚀刻所述规定区域120中的SiO2。如此可获得图2(D)中所示状态。
对各向异性蚀刻没有特别的限制，只要可在第III族氮化物半导体层的(000-1)面侧上形成多角锥形凸部即可。例如，其可以是使用碱性溶液如2.38质量％氢氧化四甲基铵(TMAH)溶液、NaOH溶液或KOH溶液的湿法蚀刻。在那种情况下，各凸部为六角锥形状，并且所述凸部的表面(六角锥的六个侧面)为平面，该表面主要是(10-1-1)面。注意，还存在记载在使用其它蚀刻剂(磷酸等)时，出现(10-1-2)面和(10-1-3)面的文献(Appl.Phys.Lett.,Vol.73,No.18,1998年11月2日)。然而，由于各凸部的角度大且谷深，因而更优选(10-1-1)面。
对各向异性蚀刻的处理条件也没有特别的限制，只要可在第III族氮化物半导体层的(000-1)面侧上形成多角锥形凸部。在该实施方案中，要求除去AlN缓冲层106和超晶格缓冲层108并在n层110上形成凸部。虽然其也取决于AlN缓冲层106和超晶格缓冲层108的厚度，但在使用2.38质量％TMAH溶液的情况下，各向异性蚀刻的处理时间优选为1分钟以上，更优选在5分钟至60分钟的范围内。
当在平面上进行各向同性蚀刻时，不管表面内的位置，均以相同速率进行蚀刻。然而，当如在该制造方法中，在图3(A)中的具有多角锥形凸部的表面上进行蚀刻时，与在各凸部的底部相比，蚀刻可能在物理吸附和分离容易发生的各凸部的顶部更快地进行。因此，在该制造方法中，各向异性蚀刻然后各向同性蚀刻，能够将突起122变成顶部为圆形的凸部124。
关于凸部的尺寸，高度为0.1μm至3μm，但不需要均匀。凸部分布在已通过各向异性蚀刻和各向同性蚀刻处理的整个区域中；然而，也存在凸部没有均匀分布的区域。圆形形状仍然是均匀的；因此，分布在通过各向异性蚀刻和各向同性蚀刻处理的整个区域内的圆形凸部均具有圆顶形状，并且如图3(B)所示，在邻接的凸部124之间形成的底部126均具有陡峭的角度。
由于在两步蚀刻的第一步中进行各向异性蚀刻，因而所述谷底部126具有陡峭的角度。换句话说，与使用掩模图案等形成凸部的情形相比，在本发明中，通过组合各向异性蚀刻和各向同性蚀刻在最大3μm的大深度下形成的谷底部均形成由各向异性蚀刻形成的陡峭的角度，从而具有精细且更复杂的随机表面。因此，与欧姆电极接触的随机表面的面积也较大，显著地提高欧姆接触性。
凸部124具有谷底部126，所述谷底部126具有部分继承通过各向异性蚀刻获得的形状规则性的陡峭的角度。因此，如图3(C)所示，在凸部124之一的横截面中，可画出三角形，其具有连接两个谷底部126的线作为底边和连接从底边至凸部顶部的高度(h)的三分之一(h/3)处平行于所述底边画出的线与谷底部126之间的交点的直线作为侧边。因此，"圆顶状圆形"在此表示相对于从外切三角形的底边至其顶部的高度，从所述底边至凸部顶部的高度小，即相对于外切三角形的底边与朝向其顶部的线之间的角度θ1，所述三角形的底边与朝向凸部顶部的线之间的角度θ2小，并且从所述底边至凸部顶部所形成的形状是非直线的。上述两个角度(平均值)之间的差值(θ1-θ2)为例如3度至30度。注意，各凸部的横截面优选具有从凸部外侧的从底边朝向凸部顶部的圆形形状。
对于各向同性蚀刻，例如可使用干法蚀刻如反应性离子蚀刻(RIE)。对于RIE，当蚀刻氮化物半导体时，可使用氯气、四氯化硅、三氯化硼等气体。
考虑到确保形成具有如上所述的圆顶形状的凸部，虽然其也取决于除时间以外的条件，但是各向同性蚀刻的处理时间优选为3分钟以上，更优选5分钟以上。
对于n侧电极128的电极材料，使用Al、Cr、Ti、Ni、Pt或Au等；然而，由于能够容易获得稳定的欧姆特性，因而优选使用Ti/Al电极。例如可通过溅射形成这种Ti/Al电极。
注意，在该实施方案中，第一导电型是p型，而第二导电型是n型。防止电流扩散的p型层具有高电阻，因此通过在光提取侧上设置具有较低电阻的n型层能够容易提高发光效率。
对图2(G)所示的n侧电极128的形成方法没有特别的限制，所述n侧电极128可通过使用抗蚀剂作为掩模的剥离法来形成。当使用该剥离法时，特别优选图5(A)至5(E)所示的方法。图5(A)至5(F)是n层110上电极形成区域放大的截面图。
首先，如图5(A)所示，至少在n层110的规定区域120的上表面上形成保护膜130。如同掩模118，所述保护膜130是通过CVD法沉积SiO2或SiN绝缘膜而形成的。
接着，如图5(B)所示，将抗蚀剂132施涂到保护膜130上，并如图5(C)所示，通过光刻法除去电极形成区域134的抗蚀剂。此时，n层110的表面被保护膜130覆盖，因此用于除去抗蚀剂的碱性溶液如2.38质量％TMAH不会接触n层110。因此，可优选保持n层110的表面状态，即各凸部124的表面是通过各向同性蚀刻形成的随机表面的状态。
随后，如图5(D)所示，除去电极形成区域134的保护膜130。可使用能够蚀刻BHF或HF等保护膜但不侵蚀n层110的给定蚀刻剂进行所述除去。
接着，如图5(E)所示，通过溅射，在电极形成区域134形成n侧电极128如Ti/Al电极。注意，如图5(F)所示，沉积在抗蚀剂132上的电极材料可在使用丙酮等除去抗蚀剂132的同时被除去。
最后，为了形成n层与n侧电极之间的良好欧姆接触，在真空中约400℃至600℃的温度下，进行退火。
以上示出典型实施方案的实例，但本发明并不限于那些实施方案。在不背离权利要求的范围的情况下，可视情况改变本发明。
实施例
(实施例1)
通过图2(A)至2(G)和图3(A)至3(C)所示的方法，制造图1所示的第III族氮化物半导体LED器件。具体地，首先，通过MOCVD法在蓝宝石生长用基板上制造AlN单晶层(厚度：1μm)，以形成AlN(0001)模板。在该生长用基板上，通过溅射沉积Sc(厚度：8nm)，然后在MOCVD装置内使沉积的Sc氮化，由此形成作为剥离层的ScN层。
然后，在所述剥离层上依次层叠AlN层(厚度：1μm)、超晶格缓冲层(AlN/GaN层压体，厚度：1μm)、n型第III族氮化物半导体层(Al0.3Ga0.7N层，厚度：2μm)、发光层(AlInGaN系MQW层，厚度：0.2μm)、p型第III族氮化物半导体层(Al0.3Ga0.7N层，厚度：0.4μm)、p型GaN接触层(厚度：0.05μm)作为半导体层。
然后，通过RIE部分除去所述半导体层使所述蓝宝石基板部分露出，以形成网格图形的凹槽，由此形成多个各自具有正方形横向截面的独立半导体结构。
在所述p型接触层上形成p型欧姆电极(Ni/Au，厚度：200/3000埃)。在所述p型欧姆电极上，形成接合层(Ti/Pt/Au，厚度：100/2000/7000埃)。然后，通过热压结合法将所述基板的接合层与所述半导体结构接合，将设置有厚度为100/2000/1000/2000/7000埃的Ti/Pt/Au/Sn/Au作为接合层的支持体的Si基板与所述半导体结构结合。
然后，通过化学剥离法剥离所述蓝宝石生长用基板。使用对ScN层具有选择性的硝酸铈(IV)铵液体溶液作为蚀刻剂。
接着，通过等离子增强CVD法，在AlN缓冲层的整个表面、所述半导体层的周面和所述支持体的表面边缘上沉积SiO2(厚度：3μm)，然后通过溅射形成Ni掩模。通过光刻法形成抗蚀图形并通过湿法蚀刻仅将要露出n层的Ni膜部分除去，形成Ni掩模。然后，通过蚀刻除去经RIE露出的SiO2。
接着，描述n层表面的形成方法。使用形成的SiO2作为掩模，在表1中所示条件下，进行蚀刻，以除去AlN缓冲层和超晶格缓冲层并露出n层的表面。在表1中的各向异性蚀刻中，使用2.38质量％TMAH溶液。此外，表1中的各向同性蚀刻是下述具体条件下的RIE：压力为0.1Pa，ICP和BIAS的输出为400W，Cl2气体为7.5sccm和BCl3气体为7.5sccm。如表1所述，在实施例1中，在40℃下进行各向异性蚀刻10分钟，然后进行RIE20分钟。然后，使用纯水进行清洗。注意，在生长用基板剥离的侧面上进行上述蚀刻，露出的n层为n层的(000-1)面侧。
随后，通过下述方法在露出的n层上形成Ti/Al电极。首先，通过等离子增强CVD，在露出的n层上沉积SiO2(厚度：0.1μm)。然后，将光致抗蚀剂施涂到所述SiO2上，并通过光刻法除去电极形成区域的抗蚀剂。使用2.38质量％TMAH溶液除去所述抗蚀剂。随后，通过使用BHF溶液的1分钟处理，除去电极形成区域中的SiO2。然后，通过溅射形成Ti/Al(厚度：20nm/600nm)电极。用丙酮除去光致抗蚀剂和沉积在其上的Ti/Al。最后，在真空中400℃下，进行退火。在实施例1中，由于SiO2充当保护膜，因而在除去抗蚀剂时，没有在n层上进行用TMAH溶液的各向异性蚀刻。
(实施例2至7和比较例1至4)
除n层表面的形成方法如表1所述以外，以与实施例1中相同的方法制造第III族氮化物半导体LED器件。
(比较例5)
除使用表1中描述的n层表面的形成方法和在Ti/Al电极形成中没有进行SiO2形成和除去以外，以与实施例1中相同的方法制造第III族氮化物半导体LED器件。在那种情况下，在除去电极形成区域中的抗蚀剂时，2.38质量％TMAH溶液与n层接触；因此，在n层形成方法之后，在电极形成区域的n层表面上进行另一各向异性蚀刻步骤。
[表1]
<用SEM观察>
在各个试验实施例中，在形成n侧电极之前的n层表面形成方法之后，通过扫描电子显微镜(SEM)，在倾斜视角下观察n层的表面。此外，在n侧电极形成和随后的热处理之后，拍摄形成n侧电极的表面附近的显微照片。图6至10分别示出代表性的实施例1、比较例3、比较例4、实施例6和实施例7的SEM图像。图(A)是在n侧电极形成之前在倾斜视角拍摄的图像，而图(B)各自示出在n侧电极形成和热处理之后的截面图像。图11示出在比较例5的n侧电极形成之前的倾斜视角下拍摄的图像。
在实施例1中，如图6(A)和6(B)所示，在n层表面上观察到多个圆顶状圆形凸部。此外，从图6(B)明显看出，邻接的凸部之间形成的谷底部具有陡峭的角度。为了测量圆形度，对所述凸部画出图3(C)所描述的三角形。对总共10个凸部的每一个，测定三角形底边与朝向三角形顶部的线之间的角度θ1和三角形底边与朝向凸部顶部画出的直线之间的角度θ2，以求出平均值。在实施例1中，θ1为62度，而θ2为51度。在实施例6中，θ1为64度，而θ2为50度。实施例2至5和7示出几乎相同水平的角度。θ1约为60度，而θ2约为50度。
此外，在各向同性蚀刻处理时间为1分钟的实施例7中，如图10(A)和10(B)所示，混合存在圆顶状圆形凸部和仍然为三角形截面形状的凸部(图10(A)中较大的凸部，其比例约为1/3)。虽然当处理时间为1分钟时，形状变化不充分，但形成了圆顶状圆形凸部。因此，从与比较例2的对比明显可知，获得了降低电压的效果。另一方面，在各向同性蚀刻处理时间为5分钟以上的实施例1至6中，几乎所有凸部均是圆顶状圆形。此外，在各向异性蚀刻的情况下报道，认为实施例1至7中的各圆顶状圆形凸部的表面不是极性表面或半极性表面。所述表面明显是刻面无法确定的随机表面。
在比较例3中，在各向异性蚀刻之后没有进行各向同性蚀刻；因此，如图7(A)和7(B)所示，在n层的表面上形成多个六角锥状突起。已有报道称，(10-1-1)面由于湿法蚀刻而露出，因此可从图7中推断出，突起的侧面相对于底边的角度为60度，所述突起的表面为(10-1-1)面。比较例1和2的情况也如此。
在比较例4中，仅进行各向同性蚀刻，因此如图8(A)和8(B)所示，n层的表面是平坦的且露出(000-1)面。
注意，在比较例5中，在形成n层的方法之后，当通过光刻法除去将形成Ti/Al电极的区域中的抗蚀剂时，使n层表面的电极形成区域与2.38质量％TMAH溶液接触，由此进行各向异性蚀刻。结果，如图11所示，在除去电极形成区域的抗蚀剂后，在n层表面上的凸部的顶部上形成更微小的突起，因此所述凸部不再是圆顶状圆形。由于通过各向同性蚀刻而露出的随机表面，似乎已经产生微小的凸部，优先蚀刻分子间结合弱的部分，所述部分容易用各向异性蚀刻溶液蚀刻。除去电极形成区域的抗蚀剂所需时间(各向异性蚀刻时间)较短，为90秒；然而，与实施例5相比，n侧电极两点间的电压更高，这表明，通过各向异性蚀刻改变了具有接触电阻降低效果的随机表面，并且在表面上再次形成主要通过各向异性蚀刻形成的面。
<n侧电极两点间的电压的测定>
以50μm间隔放置边长为100μm的正方形电极。测定20mA电流在所述电极之间流过时的电压。所述结果显示在表1中。
与比较例相比，在各实施例中，显著降低了n侧电极之间的电压。特别是，与实施例7中相比，在几乎所有凸部为圆顶状圆形的实施例1至6中，电压降低更多。
产业上的可利用性
根据本发明，可提供一种能够在较低电压下工作的第III族氮化物半导体器件以及所述第III族氮化物半导体器件的制造方法，在所述器件中，在第III族氮化物半导体层的(000-1)面侧与电极之间实现良好的欧姆接触。
附图标记翻译
100：第III族氮化物半导体器件
102：生长用基板
104：剥离层
106：AlN缓冲层
108：超晶格缓冲层
110：n型(第二导电型)第III族氮化物半导体层
112：活性层
114：P型(第一导电型)第III族氮化物半导体层
116：支持体(p侧电极)
118：掩模
120：规定区域
122：多角锥形突起
124：凸部
126：谷底部
128：n侧电极
130：保护膜
132：抗蚀剂
134：电极形成区域

Claims (13)

1.一种具有第III族氮化物半导体层的第III族氮化物半导体器件，其包含：
在所述第III族氮化物半导体层的(000-1)面侧的规定区域内的多个圆顶状圆形凸部；和
在所述规定区域的上表面上的电极。
2.根据权利要求1所述的第III族氮化物半导体器件，其中在邻接的凸部之间形成的谷底部具有陡峭的角度。
3.根据权利要求1或2所述的第III族氮化物半导体器件，其中每个所述凸部的表面是刻面无法确定的随机表面。
4.一种第III族氮化物半导体器件，其包含：
支持体；和
依次位于所述支持体上的第一导电型第III族氮化物半导体层、活性层和和第二导电型第III族氮化物半导体层；
其中，所述第二导电型第III族氮化物半导体层的与所述支持体的相对侧是(000-1)面侧，和
所述第III族氮化物半导体器件在所述第二导电型第III族氮化物半导体层的(000-1)面侧的规定区域内具有多个圆顶状圆形凸部，并在所述规定区域的上表面上具有电极。
5.根据权利要求4所述的第III族氮化物半导体器件，其中所述第二导电型是n型。
6.根据权利要求4或5所述的第III族氮化物半导体器件，其中所述电极是Ti/Al电极。
7.一种具有第III族氮化物半导体层的第III族氮化物半导体器件的制造方法，其包含下述步骤：
在所述第III族氮化物半导体层的(000-1)面侧的规定区域上进行各向异性蚀刻以形成多个多角锥形突起；
在所述规定区域上进行各向同性蚀刻以将所述突起变成圆顶状圆形凸部；和
在所述具有凸部的规定区域的上表面上形成电极。
8.根据权利要求7所述的第III族氮化物半导体器件的制造方法，其中所述各向异性蚀刻是使每个所述突起的表面为除(000-1)面以外的刻面的湿法蚀刻。
9.根据权利要求8所述的第III族氮化物半导体器件的制造方法，其中所述刻面是(10-1-1)面、(10-1-2)面和(10-1-3)面之一。
10.根据权利要求8或9所述的第III族氮化物半导体器件的制造方法，其中在所述各向异性蚀刻中使用碱性溶液。
11.根据权利要求8至10任一项所述的第III族氮化物半导体器件的制造方法，其中所述各向同性蚀刻是使每个所述凸部的表面为刻面无法确定的随机表面的干法蚀刻。
12.根据权利要求7至11任一项所述的第III族氮化物半导体器件的制造方法，其中形成所述电极的步骤包含：
在所述规定区域的上表面上形成保护膜；
将抗蚀剂施涂到所述保护膜上，并通过光刻法除去电极形成区域的抗蚀剂；
除去所述电极形成区域的保护膜；和
在所述电极形成区域内形成电极。
13.一种第III族氮化物半导体器件的制造方法，其包含下述步骤：
依序在生长用基板上形成剥离层、第二导电型第III族氮化物半导体层、活性层和第一导电型第III族氮化物半导体层；
在所述第一导电型第III族氮化物半导体层上形成支持体；
除去所述剥离层，由此将所述生长用基板与所述第二导电型第III族氮化物半导体层分离；
在所述(000-1)面侧的露出的第二导电型第III族氮化物半导体层的规定区域上进行各向异性蚀刻，由此形成多个多角锥形突起；
在所述规定区域上进行各向同性蚀刻并将所述突起变成多个圆顶状圆形凸部；和
在所述具有凸部的规定区域的上表面上形成电极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111681946A (zh) * 2020-05-21 2020-09-18 东莞市中镓半导体科技有限公司 氮化镓单晶衬底的制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102108196B1 (ko) * 2013-04-05 2020-05-08 서울바이오시스 주식회사 성장 기판이 분리된 자외선 발광소자 및 그 제조 방법
US9537066B2 (en) 2013-07-30 2017-01-03 Dowa Electronics Materials Co., Ltd. Method of manufacturing semiconductor light emitting device, and semiconductor light emitting device
JP6160501B2 (ja) 2014-02-12 2017-07-12 豊田合成株式会社 半導体装置の製造方法
JP6731590B2 (ja) * 2016-05-02 2020-07-29 国立大学法人大阪大学 窒化物結晶基板の製造方法
WO2018222938A1 (en) * 2017-06-02 2018-12-06 Corning Incorporated Fluidic assembly substrates and methods for making such
DE102021204214A1 (de) 2021-04-28 2022-11-03 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikales GaN-Leistungshalbleiterbauelement und Verfahren zum Herstellen eines vertikalen GaN-Leistungshalbleiterbauelements

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1672704A2 (en) * 2004-12-20 2006-06-21 Sumitomo Electric Industries, Ltd. Light emitting device
CN1866557A (zh) * 2005-05-17 2006-11-22 住友电气工业株式会社 发光器件及其制造方法,以及氮化物半导体衬底
CN1947269A (zh) * 2004-04-27 2007-04-11 信越半导体株式会社 发光元件的制造方法及发光元件
JP2011192880A (ja) * 2010-03-16 2011-09-29 Toshiba Corp 半導体発光素子及び液晶表示装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420735B2 (en) * 1997-05-07 2002-07-16 Samsung Electronics Co., Ltd. Surface-emitting light-emitting diode
KR101030068B1 (ko) 2002-07-08 2011-04-19 니치아 카가쿠 고교 가부시키가이샤 질화물 반도체 소자의 제조방법 및 질화물 반도체 소자
JP2004071657A (ja) * 2002-08-01 2004-03-04 Nec Corp Ｉｉｉ族窒化物半導体素子、ｉｉｉ族窒化物半導体基板およびｉｉｉ族窒化物半導体素子の製造方法
WO2005106972A1 (de) 2004-04-29 2005-11-10 Osram Opto Semiconductors Gmbh Verfahren zum herstellen eines strahlungsemittierenden halbleiterchips
KR100610639B1 (ko) 2005-07-22 2006-08-09 삼성전기주식회사 수직 구조 질화갈륨계 발광다이오드 소자 및 그 제조방법
JP2007103891A (ja) 2005-09-06 2007-04-19 Showa Denko Kk 窒化ガリウム系化合物半導体発光素子及びその製造方法
JP2008130799A (ja) 2006-11-21 2008-06-05 Sharp Corp 半導体発光素子および半導体発光素子の製造方法
US8552445B2 (en) * 2007-12-28 2013-10-08 Nichia Corporation Semiconductor light emitting device and method for manufacturing the same
JP5282503B2 (ja) 2008-09-19 2013-09-04 日亜化学工業株式会社 半導体発光素子
JP5343225B2 (ja) * 2008-12-16 2013-11-13 スタンレー電気株式会社 Ｉｉ−ｖｉ族またはｉｉｉ−ｖ族化合物系半導体発光素子用エピタキシャルウエハ、および、その製造方法
JP2010205988A (ja) * 2009-03-04 2010-09-16 Panasonic Corp 窒化物半導体素子及びその製造方法
JP5725927B2 (ja) 2010-05-18 2015-05-27 ソウル バイオシス カンパニー リミテッドＳｅｏｕｌ Ｖｉｏｓｙｓ Ｃｏ．，Ｌｔｄ． 高効率発光ダイオード及びその製造方法
TW201230384A (en) * 2010-10-28 2012-07-16 Univ California Method for fabrication of (Al, In, Ga) nitride based vertical light emitting diodes with enhanced current spreading of n-type electrode
JP5702165B2 (ja) * 2011-01-26 2015-04-15 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 表面粗化による高効率窒化ガリウムベースの発光ダイオード
TWI422068B (zh) * 2011-02-18 2014-01-01 Univ Nat Cheng Kung 粗化方法及具粗化表面之發光二極體製備方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1947269A (zh) * 2004-04-27 2007-04-11 信越半导体株式会社 发光元件的制造方法及发光元件
EP1672704A2 (en) * 2004-12-20 2006-06-21 Sumitomo Electric Industries, Ltd. Light emitting device
CN1866557A (zh) * 2005-05-17 2006-11-22 住友电气工业株式会社 发光器件及其制造方法,以及氮化物半导体衬底
JP2011192880A (ja) * 2010-03-16 2011-09-29 Toshiba Corp 半導体発光素子及び液晶表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111681946A (zh) * 2020-05-21 2020-09-18 东莞市中镓半导体科技有限公司 氮化镓单晶衬底的制备方法

Also Published As

Publication number Publication date
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