WO2013099264A1 - 固体撮像素子および撮像装置 - Google Patents

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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present invention relates to a solid-state imaging device and an imaging apparatus.
  • the solid-state imaging device which is one embodiment of the present invention includes a pixel portion and an output portion.
  • the pixel unit includes a first pixel and a second pixel that is different from the first pixel.
  • the output unit includes a first capacitor to which the first pixel signal read from the first pixel is input, a second capacitor to which the second pixel signal read from the second pixel is input, a first capacitor, And an operational amplifier that outputs an output signal corresponding to the second capacitor.
  • a solid-state imaging device includes a pixel unit, a first output unit, a second output unit, and a control unit.
  • the pixel unit includes a first pixel and a second pixel that is different from the first pixel.
  • the first output unit includes a first capacitor, a second capacitor, and a first operational amplifier that outputs a first output signal corresponding to the first capacitor and the second capacitor.
  • the second output unit includes a third capacitor, a fourth capacitor, and a second operational amplifier that outputs a second output signal corresponding to the third capacitor and the fourth capacitor.
  • the control unit switches between the first mode and the second mode.
  • the first pixel signal read from the first pixel is input to the first capacitor, and the second pixel signal read from the second pixel is input to the second capacitor.
  • the first pixel signal is input to the first capacitor and the second capacitor, and the second pixel signal is input to the third capacitor and the fourth capacitor.
  • FIG. 1 is a schematic block diagram schematically showing an electronic camera according to a first embodiment.
  • 1 is a circuit diagram showing a schematic configuration of the solid-state imaging device in FIG. Circuit diagram showing the pixel in FIG. Circuit diagram showing pixel according to modification
  • a circuit diagram showing a part of the upper signal output circuit in FIG. Circuit diagram showing another part of the upper signal output circuit in FIG. 2 is a circuit diagram showing still another part of the upper signal output circuit in FIG.
  • FIG. 5 is a circuit diagram showing a specific example of an operational amplifier constituting the amplification unit in FIG.
  • FIG. 5 is a circuit diagram showing a state when the amplifier in FIG. 5 is not added.
  • FIG. 5 is a circuit diagram showing a state at the time of addition of the amplification unit in FIG.
  • FIG. 2 is a timing chart showing the state of a control signal in the horizontal pixel non-addition readout mode of the solid-state imaging device shown in FIG.
  • the circuit diagram which shows a part of upper signal output circuit of the solid-state image sensor used with the electronic camera by 2nd Embodiment The circuit diagram which shows the other part of the upper signal output circuit of the solid-state image sensor used with the electronic camera by 2nd Embodiment Operation explanatory diagram schematically showing a characteristic operation of the horizontal pixel non-addition readout mode of the solid-state imaging device used in the electronic camera according to the second embodiment.
  • Timing chart showing the state of the control signal in the horizontal pixel non-addition readout mode of the solid-state imaging device used in the electronic camera according to the second embodiment
  • Timing chart showing the state of the control signal in the horizontal pixel addition reading mode of the solid-state imaging device used in the electronic camera according to the second embodiment
  • the block diagram which shows the structural example of the solid-state image sensor in 3rd Embodiment.
  • the figure which shows the circuit structural example of operational amplifier OP The figure which shows the example of the signal reading from the pixel array in normal reading mode The figure which shows the operation state of the 1st signal output circuit in normal read mode The figure which shows the example of the signal readout from the pixel array in mixed readout mode The figure which shows the operation state of the 1st signal output circuit in mixed readout mode The figure which shows another example of the circuit structural example of operational amplifier OP The figure which shows another example of the circuit structural example of operational amplifier OP The figure which shows the structural example of an imaging device The figure which shows the modification of pixel PX The figure which shows the modification of pixel PX
  • FIG. 1 is a schematic block diagram schematically showing an electronic camera 1 as an imaging apparatus according to the first embodiment.
  • the electronic camera 1 according to this embodiment is configured as a single-lens reflex digital camera, for example.
  • the imaging device according to the present invention is not limited to this, and can be applied to other electronic cameras such as a compact camera, an electronic camera mounted on a mobile phone, and various imaging devices such as a film camera.
  • the photographing lens 2 is attached to the electronic camera 1.
  • the photographing lens 2 is driven by a lens control unit 2a for focus and diaphragm.
  • the imaging surface of the solid-state imaging device 3 is arranged.
  • the solid-state imaging device 3 is driven by a command from the imaging control unit 4 and outputs an image signal.
  • the imaging control unit 4 controls the solid-state imaging device 3 so as to perform a horizontal pixel addition readout operation to be described later while performing a so-called rolling electronic shutter, for example.
  • the imaging control unit 4 does not depend on horizontal pixel addition after exposure with a mechanical shutter (not shown) after, for example, so-called global reset that resets all pixels simultaneously.
  • the solid-state imaging device 3 is controlled so as to obtain image signals of all pixels.
  • Each image signal is subjected to signal processing such as black level clamping processing by the signal processing unit 5, is A / D converted by the A / D conversion unit 6, and is temporarily stored in the memory 7.
  • the memory 7 is connected to the bus 8.
  • the bus 8 is also connected to a lens control unit 2a, an imaging control unit 4, a CPU 9, a display unit 10 such as a liquid crystal display panel, a recording unit 11, an image compression unit 12, an image processing unit 13, and the like.
  • An operation unit 9 a such as a release button is connected to the CPU 9.
  • a recording medium 11a is detachably attached to the recording unit 11.
  • the CPU 9 in the electronic camera 1 drives the imaging control unit 4 in accordance with the instruction of the electronic viewfinder mode or moving image shooting by the operation of the operation unit 9a.
  • the imaging control unit 4 controls the solid-state imaging device 3 so as to perform a horizontal pixel addition readout operation to be described later while performing, for example, a rolling electronic shutter. At this time, the focus and the aperture are appropriately adjusted by the lens control unit 2a.
  • the image signal obtained by adding the horizontal pixels obtained from the solid-state imaging device 3 is stored in the memory 7.
  • the CPU 9 displays an image signal added with horizontal pixels on the display unit 10 and records the image signal added with horizontal pixels on the recording medium 11a during moving image shooting.
  • the CPU 9 stores image signals not subjected to horizontal pixel addition in the memory 7 and then performs image processing as necessary based on commands from the operation unit 9a.
  • the desired processing is performed by the unit 13 and the image compression unit 12, and the processed signal is output to the recording unit 11 and recorded on the recording medium 11a.
  • FIG. 2 is a circuit diagram showing a schematic configuration of the solid-state imaging device 3 in FIG.
  • the solid-state imaging device 3 is configured as a CMOS type solid-state imaging device, but may be configured as another XY address type solid-state imaging device.
  • the solid-state imaging device 3 includes a pixel unit 21, a plurality of horizontal control signal lines 22, a vertical scanning circuit 23, a plurality of vertical signal lines V1 to Vm, and a column direction (The upper signal output circuit 24 and the lower signal output circuit 25 are arranged on both sides in the vertical direction (vertical direction in FIG. 2).
  • the pixel unit 21 is arranged in a two-dimensional matrix in n rows and k columns, and an effective pixel unit 21A composed of effective pixels PX that outputs pixel signals according to incident light, and a two-dimensional matrix in n rows (m ⁇ k) columns. And an OB pixel unit 21B composed of optical black pixels (OB pixels) OB that generate black level signals.
  • the OB pixel unit 21B is disposed on the right side in FIG. 2 in the row direction (horizontal direction, left-right direction in FIG. 2) of the region of the effective pixel unit 21A.
  • the OB pixel unit 21B may be arranged on the left side in FIG. 2 of the effective pixel unit 21A, or may be arranged on both the left and right sides in FIG. 2 of the effective pixel unit 21A.
  • a horizontal control signal line 22 connected to the vertical scanning circuit 23 is arranged in each row of the pixel unit 21.
  • Each horizontal control signal line 22 supplies control signals (control signals ⁇ SEL, ⁇ RES, ⁇ TX, which will be described later) output from the vertical scanning circuit 23 to the respective rows of the pixels PX, OB.
  • the plurality of vertical signal lines V1 to Vk are provided for each column of the effective pixels PX, and receive signals from the effective pixels PX in the corresponding column.
  • the plurality of vertical signal lines Vk + 1 to Vm are provided for each column of the OB pixels OB, and receive signals from the OB pixels OB in the corresponding column.
  • the vertical signal lines Vk + 1 to Vm are OB pixel vertical signal lines.
  • the upper ends of the vertical signal lines V1 to Vm (strictly speaking, in this embodiment, the upper ends of the vertical signal lines in the even-numbered columns of these vertical signal lines) are connected to the upper signal output circuit 24. .
  • the lower ends of the vertical signal lines V1 to Vm are connected to the lower signal output circuit 25.
  • the vertical signal line in the first column is denoted by reference numeral V1
  • the vertical signal line in the mth column is denoted by reference numeral Vm
  • a constant current source 26 is connected to each of the vertical signal lines V1 to Vm (see FIGS. 5 and 6 described later).
  • the constant current source 26 may be connected to the upper end side and the lower end side of each vertical signal line V1 to Vm, and two constant current sources 26 may be connected to each vertical signal line V1 to Vm. .
  • the current value per constant current source is set to 1 ⁇ 2 times the current value required per vertical signal line.
  • the vertical signal lines V1 to Vm are disclosed, for example, in FIGS. 4 and 5 of Japanese Patent Application Laid-Open No. 2010-263443.
  • a clip circuit may be provided.
  • each pixel PX on the light incident side of each pixel PX, a plurality of types of color filters that transmit light of different color components are arranged in a color array having a repetition cycle of 2 rows and 2 columns.
  • the pixel PX outputs an electrical signal corresponding to each color by color separation with a color filter.
  • a Bayer arrangement is adopted as the above-described color arrangement, and red (R), green (Gr, Gb), and blue (B) color filters are applied to each pixel PX according to the Bayer arrangement.
  • R and Gr color filters are alternately arranged in odd rows of the effective pixel portion 21A
  • Gb and B filters are alternately arranged in even rows of the effective pixel portion 21A.
  • the green filter is arrange
  • the effective pixel unit 21A can acquire a color image at the time of imaging.
  • a color filter is arranged in the OB pixel portion 21B as well as the effective pixel portion 21A.
  • the OB pixel OB outputs a black level, it is not always necessary to dispose a color filter in the OB pixel portion 21B.
  • the color of the color filter is also shown in each pixel PX and OB.
  • FIG. 3 is a circuit diagram showing the pixels PX and OB in FIG.
  • each pixel PX includes a photodiode PD as a photoelectric conversion unit and a charge-voltage conversion unit that receives the charge and converts the charge into a voltage, similarly to a pixel of a general CMOS solid-state imaging device.
  • a floating diffusion FD As a floating diffusion FD, a reset transistor RES for resetting the potential of the floating diffusion FD, a selection transistor SEL for supplying a signal corresponding to the potential of the floating diffusion FD to the vertical signal lines V1 to Vm, and a floating diffusion from the photodiode PD
  • a transfer transistor TX serving as a charge transfer unit that transfers charges to the FD
  • an amplification transistor AMP serving as an amplification unit that outputs the above-described signal corresponding to the potential of the floating diffusion FD are connected as shown in FIG. It has been.
  • VDD is a power supply potential.
  • the transistors AMP, TX, RES, and SEL of the pixels PX and OB are all nMOS transistors.
  • the OB pixel OB has the same structure as the effective pixel PX except that the photodiode PD is shielded from light.
  • the OB pixel OB may have a structure in which the photodiode PD is removed from the effective pixel PX, for example.
  • the gates of the transfer transistors TX are commonly connected to each row, and a control signal ⁇ TX for controlling the transfer transistors TX is supplied from the vertical scanning circuit 23 to the gates.
  • the gates of the reset transistors RES are commonly connected to each row, and a control signal ⁇ RES for controlling the reset transistors RES is supplied from the vertical scanning circuit 23 to the reset transistors RES.
  • the gates of the selection transistors SEL are commonly connected to each row, and a control signal ⁇ SEL for controlling the selection transistors SEL is supplied from the vertical scanning circuit 23 to the selection transistors SEL.
  • the photodiode PD of each pixel PX generates a signal charge according to the amount of incident light (subject light).
  • the transfer transistor TX is turned on during the high level period of the control signal ⁇ TX, and transfers the charge of the photodiode PD to the floating diffusion FD.
  • the reset transistor RES is turned on during the high level period (period of the power supply potential VDD) of the control signal ⁇ RES, and resets the floating diffusion FD.
  • the amplification transistor AMP has its drain connected to the power supply potential VDD, its gate connected to the floating diffusion FD, its source connected to the drain of the selection transistor SEL, and a constant current source 26 (not shown in FIG. 3). 5 and FIG. 6) is configured as a source follower circuit.
  • the amplification transistor AMP outputs a read signal to the vertical signal lines V1 to Vm via the selection transistor SEL according to the voltage value of the floating diffusion FD.
  • the selection transistor SEL is turned on during the high level period of the control signal ⁇ SEL, and connects the source of the amplification transistor AMP to the vertical signal lines V1 to Vm.
  • the vertical scanning circuit 23 in FIG. 2 receives the control signal from the imaging control unit 4 in FIG. 1 and outputs control signals ⁇ SEL, ⁇ RES, and ⁇ TX for each row of the pixels PX and OB, and the rolling electronic shutter. And a still image read operation by global reset using a mechanical shutter. Since these specific operations are known, the description thereof is omitted here.
  • the configuration of the pixels PX and OB is not limited to the configuration shown in FIG.
  • the configuration shown in FIG. 4 may be adopted as the configuration of the pixels PX and OB.
  • FIG. 4 is a circuit diagram illustrating the pixels PX and OB according to the modification. 4, elements that are the same as or correspond to those in FIG. 3 are given the same reference numerals, and redundant descriptions thereof are omitted.
  • the configuration shown in FIG. 4 is different from the configuration shown in FIG. 3 in that for each of two adjacent pixels PX and OB in the column direction, the two pixels PX and OB are a set of floating diffusion FD, amplification transistor AMP, and reset.
  • the transistor RES and the selection transistor SEL are shared.
  • the vertical scanning circuit 23 is configured to output control signals ⁇ SEL, ⁇ RES, ⁇ TX1, and ⁇ TX2 as shown in FIG. 4 instead of the control signals ⁇ SEL, ⁇ RES, and ⁇ TX as shown in FIG.
  • the vertical scanning circuit 23 is configured to output control signals ⁇ SEL, ⁇ RES, ⁇ TX1, and ⁇ TX2 as shown in FIG. 4 instead of the control signals ⁇ SEL, ⁇ RES, and ⁇ TX as shown in FIG.
  • FIG. 4 two pixels PX and OB sharing one set of floating diffusion FD, amplification transistor AMP, reset transistor RES, and selection transistor SEL are shown as a pixel block BL.
  • the photodiode PD and the transfer transistor TX of the upper pixels PX and OB in the pixel block BL are denoted by reference symbols PD1, OB1 and TX1, respectively, and the photodiodes of the lower pixels PX and OB in the pixel block BL are shown.
  • the diode PD and the transfer transistor TX are indicated by symbols PD2 and TX2, respectively, to distinguish them.
  • control signal supplied to the gate of the transfer transistor TX1 is ⁇ TX1
  • control signal supplied to the gate electrode of the transfer transistor TX2 is ⁇ TX2.
  • j represents a pixel row
  • j represents a row of the pixel block BL.
  • One row of the pixel block BL corresponds to two rows of the pixels PX and OB.
  • the vertical scanning circuit 23 receives the control signal from the imaging control unit 4 in FIG. 1 and outputs control signals ⁇ SEL, ⁇ RES, ⁇ TX1, and ⁇ TX2 for each row of the pixels PX and OB, respectively.
  • control signals ⁇ SEL, ⁇ RES, ⁇ TX1, and ⁇ TX2 for each row of the pixels PX and OB, respectively.
  • FIG. 5 shows a part of the upper signal output circuit 24 in FIG. 2 (corresponding to the vertical signal lines V2, V4, V6 of the second column, the fourth column, and the sixth column of the effective pixel portion 21A, respectively.
  • FIG. 3 is a circuit diagram showing three switch groups (each switch group is composed of switches S1 to S6) and three amplifiers CA1 to CA3).
  • FIG. 6 shows three switch groups (each switch provided corresponding to each of the other parts of the upper signal output circuit 24 in FIG. 2 (the k + 2 column, the k + 4 column, and the k + 6 column of the OB pixel unit 21B).
  • the group includes switches S1 to S6.) And three amplifying sections CA (k / 2) +1, CA (k / 2) +2, CA (k / 2) +3).
  • FIG. 7 is a diagram showing a further part of the upper signal output circuit 24 in FIG. 2 (k / each provided corresponding to the vertical signal lines in the even-numbered columns from the second column to the k-th column of the effective pixel portion 21A.
  • the output signals of the two amplifiers CA1 to CA (k / 2) and the vertical signal lines of the even-numbered columns from the (k + 2) th column to the m-th column of the OB pixel unit 21B are provided (m -K) / 2 sampling units CDS1 to CDS (m / 2), horizontal scanning circuit 31 and the like for sampling and holding the output signals of the two amplification units CA (k / 2) +1 to CA (m / 2), respectively)
  • FIG. 1 The output signals of the two amplifiers CA1 to CA (k / 2) and the vertical signal lines of the even-numbered columns from the (k + 2) th column to the m-th column of the OB pixel unit 21B are provided (m -K) / 2 sampling units CDS
  • the upper signal output circuit 24 is provided corresponding to each of the even-numbered vertical signal lines V2, V4,..., Vk of the effective pixel portion 21A.
  • Each of the amplifiers CA1 to CA has the same configuration, and has p (three in this embodiment) input capacitors C1 to C3, an operational amplifier OP, a feedback capacitor Cf, and a column.
  • a column amplifier reset switch CARST that resets the column amplifier in response to the unpreset signal ⁇ CARST.
  • One end of each of the input capacitors C1 to C3 is connected to the inverting input terminal (first input terminal) of the operational amplifier OP.
  • a feedback capacitor Cf and a column amplifier reset switch CARST are connected in parallel between the inverting input terminal of the operational amplifier OP and the output terminal of the operational amplifier OP.
  • a predetermined potential Vref is applied to a non-inverting input terminal (second input terminal) of the operational amplifier OP.
  • the column amplifier reset switch CARST is composed of a MOS transistor, and is turned on when the column amplifier reset signal ⁇ CARST is at a high level, and turned off when the column amplifier reset signal ⁇ CARST is at a low level.
  • the gates of the column amplifier reset switches CARST of the amplification units CA1 to CA (k / 2) are connected in common, and a column amplifier reset signal ⁇ CARST is supplied from the imaging control unit 4 thereto.
  • an operational amplifier (hereinafter referred to as an “operational amplifier with a standby function”) that can be in an operation state and an operation stop state with lower power consumption than the above-described operation state in accordance with the operation control signal ⁇ STBY. Is used).
  • the entire amplification unit having the operational amplifier OP is also in the operation state and the operation stop state.
  • FIG. 8 is a circuit diagram showing a specific example of an operational amplifier OP which is an operational amplifier with a standby function.
  • the operational amplifier OP is composed of pMOS transistors T1 to T4 and nMOS transistors T5 to T8.
  • a standby function is realized by adding transistors T3, T4, and T7 to transistors T1, T2, T5, T6, and T8 that form a general configuration of an operational amplifier.
  • VIN_P, VIN_N, and VOUT indicate a non-inverting input terminal, an inverting input terminal, and an output terminal of the operational amplifier OP, respectively.
  • VBIAS is a bias voltage input terminal to which a current source bias voltage from a bias circuit (not shown) is applied.
  • STBY is a terminal (operation control signal input terminal) to which an operation control signal ⁇ STBY is input
  • STBY_N is a terminal to which an inverted signal of the operation control signal ⁇ STBY is input.
  • the operation control signal ⁇ STBY is input for each group. That is, the operation stop signal input terminals of the first group amplifiers CA1, CA4, CA7,... Are connected in common, and the operation control signal ⁇ STBY1 is supplied from the imaging control unit 4 thereto.
  • the operation control signal ⁇ STBY2 is supplied from the imaging control unit 4 thereto.
  • the operation stop signal input terminals of the third group amplifiers CA3, CA6, CA9,... are connected in common, and an operation control signal ⁇ STBY3 is supplied from the image pickup control unit 4 thereto.
  • the switches S1 to S6 in each of the above k / 2 switch groups are composed of nMOS transistors.
  • the switch S5 in each of the k / 2 switch groups described above is connected between the other end of the input capacitor C2 of the amplification unit provided corresponding to the same vertical signal line as the switch group and the vertical signal line. Turn on and off.
  • the switch S5 of the switch group corresponding to the vertical signal line V4 includes the other end of the input capacitor C2 of the amplifier CA2 provided corresponding to the same vertical signal line V4 as the switch group, and the vertical signal line V4. Turn on and off.
  • the switch S4 of each of the k / 2 switch groups described above corresponds to the other end of the input capacitor C1 of the amplifier provided corresponding to the same vertical signal line as the switch group and the switch group. ON / OFF between the vertical signal line two lines before the vertical signal line to be performed.
  • the switch S4 of the switch group corresponding to the vertical signal line V4 corresponds to the other end of the input capacitor C1 of the amplifier CA2 provided corresponding to the same vertical signal line V4 as the switch group.
  • the vertical signal line V2 that is two lines before the vertical signal line V4 is turned on / off. As shown in FIG. 5, since there is no vertical signal line to be connected when the switch S4 of the switch group corresponding to the vertical signal line V2 is on, one of the switches S4 is in a floating state.
  • the switch S6 of each of the k / 2 switch groups described above corresponds to the other end of the input capacitor C3 of the amplifier provided corresponding to the same vertical signal line as the switch group, and the switch group.
  • the second vertical signal line with respect to the vertical signal line to be turned on is turned on / off.
  • the switch S4 of the switch group corresponding to the vertical signal line V4 corresponds to the other end of the input capacitor C3 of the amplifier CA2 provided corresponding to the same vertical signal line V4 as the switch group.
  • the second vertical signal line V6 is turned on / off with respect to the vertical signal line V4.
  • the switch S6 of the switch group corresponding to the vertical signal line Vk is not the vertical signal line of the effective pixel portion 21A, but is connected to the vertical signal line Vk + 2 of the OB pixel portion 21B.
  • one of the switches S6 in the switch group corresponding to the vertical signal line Vk may be in a floating state without being connected to the vertical signal line Vk + 2.
  • the gates of the switches S4 to S6 of the switch group corresponding to the above-mentioned first group amplifiers CA1, CA4, CA7,... Are connected in common, and a control signal ⁇ 1 is supplied from the imaging control unit 4 thereto.
  • the gates of the amplification units CA2, CA5, CA8,... Of the second group are connected in common, and a control signal ⁇ 2 is supplied from the imaging control unit 4 thereto.
  • the gates of the third group amplifiers CA3, CA6, CA9,... are connected in common, and a control signal ⁇ 3 is supplied from the imaging control unit 4 thereto.
  • Each of the switches S4 to S6 is turned on when the control signals ⁇ 1 to ⁇ 3 supplied to its gate are at a high level (H), while the control signals ⁇ 1 to ⁇ 3 supplied to its gate are at a low level (L). Turn off.
  • the switches S1 to S3 of each of the k / 2 switch groups described above are connected to the other end of the input capacitors C1 to C3 of the amplifier provided corresponding to the same vertical signal line as the switch group and the vertical switch.
  • the signal line is turned on / off.
  • the switches S1 to S3 of the switch group corresponding to the vertical signal line V4 are connected to the other end of the input capacitors C1 to C3 of the amplifier CA2 provided corresponding to the same vertical signal line V4 as the switch group and the vertical signal line.
  • the signal line V4 is turned on / off.
  • the gates of the switches S1 to S3 of the k / 2 switch group described above are connected in common, and a control signal ⁇ N is supplied from the imaging control unit 4 thereto.
  • Each of the switches S1 to S3 is turned on when the control signal ⁇ N supplied to its gate is at a high level, and turned off when the control signal ⁇ N supplied to its gate is at a low level.
  • the switches S4 to S6 are composed of p (three in the present embodiment) vertical signal lines and p (three in the present embodiment) input capacitance C1.
  • P three in the present embodiment
  • first switches that are turned on and off between C3 and C3 are configured.
  • the switches S1 to S3 include p (three in this embodiment) second switches that turn on and off between only one vertical signal line and the input capacitors C1 to C3. It is composed.
  • the switches S1 to S6 have p (three in the present embodiment) signals on the vertical signal lines corresponding to the control signals ⁇ 1 to ⁇ 3 and ⁇ N (three in the present embodiment).
  • Switches S4 to S6 are on and switches S1 to S3 are off
  • switches S1 to S3 are off
  • p signals on only one vertical signal line Signal supply to be switched to a second signal supply state (switches S1 to S3 are on and switches S4 to S6 are off) that are commonly supplied to (in this embodiment, three) input capacitors C1 to C3 Part.
  • FIG. 9 is a circuit diagram showing a state (the above-described second signal supply state) when any one of the amplifying units CA1 to CA (k / 2) is not added.
  • FIG. 10 is a circuit diagram showing a state (the above-described first signal supply state) at the time of addition of any one of the amplifying units CA1 to CA (k / 2). 9 and 10, the line for supplying the operation control signal ⁇ STBY is omitted.
  • the capacitance values of the input capacitors C1 to C3 and the feedback capacitor Cf are also denoted by the same symbols C1 to C3 and Cf, respectively.
  • the switches S1 to S3 of the corresponding switch group are on and the switches S4 to S6 are off, so that the input capacitors C1 to C3 are connected in parallel as shown in FIG.
  • the signal of one vertical signal line to be input is input to the input capacitors C1 to C3 connected in parallel as the input voltage Vi.
  • the input voltage Vi is a signal of the vertical signal line V4.
  • the inversion gain ⁇ (C1 + C2 + C3) / Cf ⁇ is obtained by the ratio of the parallel combined capacitance (C1 + C2 + C3) of the input capacitors C1 to C3 and the feedback capacitor Cf.
  • an amplified output based on the change ⁇ Vi of the signal Vi of the corresponding vertical signal line, that is, a signal in a non-added state of one vertical signal line is obtained as the output signal Vout.
  • the amplifying unit CA in the present embodiment the amplifying unit modified so that the input capacitors C1 to C3 are a single input capacitor and the single input capacitor is fixedly connected to a predetermined vertical signal line, This is known as a so-called column amplifier. Since the timing of the signal ⁇ CARST in this embodiment may be performed at the same timing as that of the known column amplifier, the description thereof is omitted. This is the same in the case of the state of FIG.
  • the switches S4 to S6 of the corresponding switch group are on and the switches S1 to S3 are off, so that the input sides of the input capacitors C1 to C3 are electrically connected as shown in FIG.
  • the signals of the corresponding three vertical signal lines are input to the input capacitors C1 to C3 as input voltages Va, Vb, and Vc, respectively.
  • the amplifier CA is the amplifier CA2
  • the input voltage Va is a signal on the vertical signal line V2
  • the input voltage Vb is a signal on the vertical signal line V4
  • the input voltage Vc is a signal on the vertical signal line V6.
  • Vout is [Vref ⁇ [ ⁇ (C1 / Cf) ⁇ ⁇ Va ⁇ + ⁇ (C2 / Cf) ⁇ ⁇ Vb ⁇ + ⁇ (C3 / Cf) ⁇ ⁇ Vc ⁇ ]].
  • the output voltage Vout is [Vref ⁇ ⁇ (C / Cf) ⁇ ( ⁇ Va + ⁇ Vb + ⁇ Vc) ⁇ ], and an inversion gain is obtained by adding ⁇ Va, ⁇ Vb, and ⁇ Vc without weighting. be able to.
  • ⁇ Va, ⁇ Vb, and ⁇ Vc can be weighted and added using a desired weighting factor.
  • the capacitance value of the input capacitor C2 to which the signal of the vertical signal line located at the center thereof is supplied is the above-mentioned p number.
  • the capacitance values of the input capacitors C1 and C3 to which the signals of the vertical signal lines located in the center of the vertical signal lines are supplied are set.
  • the weighting of the signal of the central vertical line signal existing at the center of gravity of the signal after the addition is made heavier than the signal of the vertical signal line at a position far from the center, the image quality after the addition can be improved.
  • the present invention is not limited to this.
  • the upper signal output circuit 24 is provided corresponding to the vertical signal lines Vk + 2, Vk + 4,..., Vm in the even-numbered columns of the OB pixel unit 21B.
  • ⁇ (M / 2) ⁇ (k / 2) ⁇ switch groups each comprising switches S1 to S6 and ⁇ (m / 2) ⁇ (k / 2) ⁇ amplifiers CA (k / 2) +1 to CA (m / 2).
  • These are for the OB pixel OB, and are provided corresponding to the vertical signal lines V2, V4,..., Vk of the even-numbered columns of the effective pixel portion 21A described with reference to FIG. .., S6, and k / 2 switch groups and k / 2 amplifiers CA1 to CA (k / 2) are configured in the same manner.
  • the horizontal pixel addition and the horizontal pixel non-addition are switched for the effective pixel PX, while the OB pixel OB is always read as the horizontal pixel non-addition and signals of all columns of the OB pixel OB are read out. It is configured as follows.
  • the OB pixel switch group in the OB pixel switch group, the high level is fixedly applied to the gates of the switches S1 to S3, the switches S1 to S3 are always turned on, and the low level is fixedly applied to the gates of the switches S4 to S6. Accordingly, the switches S4 to S6 are always turned off. Accordingly, the OB pixel amplification units CA (k / 2) +1 to CA (m / 2) are fixed in the non-addition state shown in FIG. In order to realize the same electrical connection state as this, the OB pixel switch group may be removed and the portions connected by the switches S1 to S3 in the on state may be connected by wiring. However, in this case, since the uniformity of the circuit is lowered and an offset or the like is likely to occur in the signal, it is preferable to provide an OB pixel switch group as in this embodiment.
  • the operational control signal ⁇ STBY-OB independent of the operation control signals ⁇ STBY1 to ⁇ STBY3 is supplied to the operational amplifiers OP of the OB pixel amplification units CA (k / 2) +1 to CA (m / 2).
  • the OB pixel amplifying units CA (k / 2) +1 to CA (m / 2) can be always operated independently of the amplifying units CA1 to CA (k / 2) described above.
  • the upper signal output circuit 24 includes sampling units CDS1 to CDS (m / 2) provided corresponding to the amplifying units CA1 to CA (m / 2), respectively, and a horizontal scanning circuit 31. And horizontal signal lines 32N and 32S, horizontal line reset transistors RTHS and RTHN, and output amplifiers APS and APN.
  • the horizontal scanning circuit 31 Under the control of the imaging control unit 4, the horizontal scanning circuit 31 outputs a horizontal scanning signal ⁇ H for each of the sampling units CDS1 to CDS (m / 2) or for each selected one, thereby performing horizontal scanning. Take control. (m / 2) attached to ⁇ H indicates a signal in the m-th column.
  • Each sampling unit CDS1 to CDS (m / 2) has a first capacitor CS and a second capacitor CN.
  • the first capacitor CS is a capacitor that stores optical signals and the like.
  • the second capacitor CN is a capacitor for accumulating a differential signal including a noise component to be subtracted from the above-described optical signal or the like.
  • Each sampling unit CDS1 to CDS (m / 2) has first and second input switches TVS and TVN and first and second output switches THS and THN.
  • Each sampling unit CDS1 to CDS (m / 2) samples and holds the output signal Vout of the corresponding amplifying unit CA1 to CA (m / 2) according to the control signals ⁇ TVN and ⁇ TVS, and horizontally holds the held signal.
  • the horizontal signal lines 32N and 32S are supplied.
  • the optical signal and the like and the difference signal output to the horizontal signal lines 32N and 32S are amplified through the output amplifiers APS and APN, respectively, and output to the signal processing unit 5 in FIG.
  • the signal processing unit 5 obtains the difference between the outputs of the output amplifiers APS and APN using a differential amplifier or the like. Thereby, correlated double sampling is realized.
  • sampling units CDS1 to CDS (m / 2) are provided to remove the offset of the amplification units CA1 to CA (m / 2).
  • the horizontal line reset transistors RTHS and RTHN reset the horizontal signal lines 32S and 32N to a predetermined potential Vref0 at a predetermined timing in accordance with the horizontal line reset control signal ⁇ RTH.
  • sampling units CDS1 to CDS (m / 2) themselves are known, a detailed description thereof will be omitted.
  • the lower signal output circuit 25 in FIG. 2 is a circuit obtained by vertically inverting the upper signal output circuit 24.
  • the portions connected to the even-numbered vertical signal lines V 2, V 4,..., Vm in the upper signal output circuit 24 are the odd-numbered vertical signal lines in the pixel unit 21.
  • Vm ⁇ 1 are connected to V1, V3,.
  • the signal output circuit is divided into the upper signal output circuit 24 and the lower signal output circuit 25 as described above, the space can be used effectively, and both processes are performed in parallel. This can increase the processing speed.
  • the signal output circuit may be arranged only on either the upper side or the lower side.
  • an operation mode (hereinafter referred to as “horizontal pixel non-addition readout mode”) in which signals of all pixels PX are read out without horizontal pixel addition during normal main shooting (still image shooting) or the like is performed. Is called.
  • FIG. 11 is an operation explanatory diagram schematically showing a characteristic operation of the horizontal pixel non-addition readout mode of the solid-state imaging device 3 shown in FIG.
  • FIG. 12 is a timing chart showing the state of the control signal in the horizontal pixel non-addition readout mode of the solid-state imaging device 3 shown in FIG.
  • the upper and lower control signals ⁇ N (of the upper signal output circuit 24 and the lower signal output circuit 25) are maintained at a high level, while the upper and Lower control signals ⁇ 1, ⁇ 2, and ⁇ 3 are maintained at a low level. Therefore, the upper and lower effective pixel amplifying units CA1 to CA (k / 2) are all maintained in the non-addition state shown in FIG.
  • the upper and lower OB pixel amplifying units CA (k / 2) +1 to CA (m / 2) are originally fixed in the non-addition state shown in FIG.
  • the vertical signal lines V2, V4,..., Vm in the even-numbered columns are connected to the upper amplification units CA1 to CA (m / 2) in FIG. It is connected to the input section in the non-addition state shown.
  • the odd-numbered vertical signal lines V1, V3,..., Vm ⁇ 1 are connected to the lower amplification units CA1 to CA (m / 2). 9 are connected to the non-addition state input units shown in FIG.
  • the upper and lower operation control signals ⁇ STBY1 to ⁇ STBY3 and ⁇ STBY-OB are maintained at a low level, and all the upper and lower amplification units CA1 to CA1- CA (m / 2) is maintained in the operating state.
  • the vertical scanning circuit 23 sequentially selects one row at a time from the first row to the n-th row under the control of the imaging control unit 4, and each pixel PX in the row to be read , OB are output to the vertical signal lines V1 to Vm of the corresponding column.
  • the vertical signal lines V2, V4,..., Vm in the even-numbered columns are provided with Gr pixels (Gr color filters provided in the corresponding columns).
  • the signals of the effective pixels PX and OB pixels OB) are output, and the signals of the R pixels of the corresponding columns are output to the vertical signal lines V1, V3,.
  • the Gr pixel signals output to the even-numbered vertical signal lines V2, V4,..., Vm are in the non-adding state and the operating state of the upper amplifiers CA1 to CA (m / 2), and after being sampled by the upper sampling units CDS1 to CDS (m / 2), all the sampled Gr pixel signals are sequentially output by the upper horizontal scanning circuit 31 to output amplifiers APS, APN. Is output from.
  • the R pixel signals output to the odd-numbered vertical signal lines V1, V3,..., Vm ⁇ 1 are in the non-addition state and the operation state of the lower amplification units CA1 to CA shown in FIG.
  • the signals of the B pixels in the corresponding column are output to the vertical signal lines V2, V4,.
  • the signals of the Gb pixels in the corresponding column are output to the odd-numbered vertical signal lines V1, V3,.
  • the B pixel signals output to the vertical signal lines V2, V4,..., Vm in the even-numbered columns are in the non-addition state shown in FIG. 2), and after being sampled by the upper sampling units CDS1 to CDS (m / 2), all the sampled B pixel signals are sequentially output by the upper horizontal scanning circuit 31 to output amplifiers APS and APN. Is output from.
  • the Gb pixel signals output to the odd-numbered vertical signal lines V1, V3,..., Vm ⁇ 1 are in the non-addition state and the operation state of the lower amplification units CA1 to CA shown in FIG. After being amplified by (m / 2), after being sampled by the lower sampling units CDS1 to CDS (m / 2), the signals of all the sampled Gb pixels are sequentially transmitted by the lower horizontal scanning circuit 31. Output from the output amplifiers APS and APN.
  • an operation mode (hereinafter referred to as “horizontal pixel addition readout mode”) in which the signal of the effective pixel PX is read by adding the horizontal pixel is performed in the electronic viewfinder mode or the moving image shooting mode.
  • FIG. 13 is an operation explanatory diagram schematically showing a characteristic operation of the horizontal pixel addition readout mode of the solid-state imaging device 3 shown in FIG.
  • FIG. 14 is a timing chart showing the state of the control signal in the horizontal pixel addition readout mode of the solid-state imaging device 3 shown in FIG.
  • the upper and lower control signals ⁇ N are maintained at a low level. Accordingly, the upper and lower effective pixel amplification units CA1 to CA (k / 2) are all maintained in the addition state shown in FIG.
  • the upper and lower OB pixel amplifying units CA (k / 2) +1 to CA (m / 2) are originally fixed in the non-addition state shown in FIG.
  • the upper control signal ⁇ 2 is maintained at a high level, and the upper control signals ⁇ 1 and ⁇ 3 are maintained at a low level. Accordingly, the upper effective pixel amplifiers CA2, CA5, CA8, The signals of the vertical signal lines to be added are determined, and for example, the signals of the vertical signal lines V2, V4, V6 are added in the upper effective pixel amplifier CA2.
  • the lower control signal ⁇ 1 is maintained at a high level, and the lower control signals ⁇ 2, ⁇ 3 are maintained at a low level.
  • the signals of the vertical signal lines to be added are determined. For example, the signals of the vertical signal lines V5, V7, and V9 are added in the lower effective pixel amplifier CA4.
  • the upper control signals ⁇ STBY2, ⁇ STBY-OB are maintained at a low level, and the upper ⁇ STBY1, ⁇ STBY3 are maintained at a high level. Therefore, in the upper signal output circuit 24, only the effective pixel amplification units CA2, CA5, CA8,... Are maintained in the active state with respect to the effective pixel unit 21A, and the remaining effective pixel amplification units CA1, CA3, CA4, and CA6. , CA7, CA9,... Are kept in a stopped state.
  • the upper OB pixel amplification units CA (k / 2) +1 to CA (m / 2) are maintained in the operating state.
  • the lower control signals ⁇ STBY1, ⁇ STBY-OB are maintained at a low level, and the lower ⁇ STBY2, ⁇ STBY3 are maintained at a high level. Therefore, in the lower signal output circuit 25, only the effective pixel amplifiers CA1, CA4, CA7,... Are maintained in the active state with respect to the effective pixel unit 21A, and the remaining effective pixel amplifiers CA2, CA3, CA5,. CA6, CA8, CA9,... Are maintained in a stopped state.
  • the lower OB pixel amplifier CA (k / 2) +1 to CA (m / 2) is maintained in the operating state.
  • the vertical scanning circuit 23 sequentially selects one row at a time from the first row to the n-th row under the control of the imaging control unit 4, and each pixel PX, The OB signal is output to the vertical signal lines V1 to Vm in the corresponding column.
  • the vertical signal lines V2, V4,..., Vm in the even-numbered columns are provided with Gr pixels (Gr color filters provided in the corresponding columns).
  • the signals of the effective pixels PX and OB pixels OB) are output, and the signals of the R pixels of the corresponding columns are output to the vertical signal lines V1, V3,.
  • the Gr pixel signals output to the vertical signal lines V2, V4,..., Vk of the even columns are in the addition state shown in FIG.
  • the signals of three Gr pixels that do not overlap each other are added by CA8,.
  • the intervals in the row direction between the gravity center positions of the Gr pixels after the addition are equal pitches.
  • the Gr pixel signals output to the vertical signal lines Vk + 2,..., Vm in the even-numbered columns are in the non-addition state shown in FIG. 9 and the upper OB pixel CA (k / 2) +1 in the operating state. Amplified by ⁇ CA (m / 2).
  • the output signals of the upper amplifying sections CA1 to CA (m / 2) including these significant signals are sampled by the upper sampling sections CDS1 to CDS (m / 2), and then the sampled signals are The signals are sequentially output from the output amplifiers APS and APN by the horizontal scanning circuit 31.
  • the upper horizontal scanning circuit 31 may output all the sampled signals (read all columns), or output from the upper effective pixel amplifiers CA2, CA5, CA8,. Only the signal (addition signal of Gr pixel) and the output signal (addition signal of Gr pixel) of the upper OB pixel CA (k / 2) +1 to CA (m / 2) are selectively output (column selection read). You may do it. In the former case, unnecessary signals need not be used in the subsequent circuit.
  • the R pixel signals output to the odd-numbered vertical signal lines V1, V3,..., Vk ⁇ 1 are in the addition state shown in FIG. , CA4, CA7,..., Add three R pixel signals that do not overlap each other.
  • the intervals in the row direction between the centroid positions of the R pixels after addition are equal pitches, and the centroid positions of the signals of the R pixels after addition and the Gr pixels after addition described above.
  • the interval between the signal and the center of gravity of the signal is also equal.
  • the R pixel signals output to the odd-numbered vertical signal lines Vk + 1,..., Vm ⁇ 1 are in the non-addition state shown in FIG. 2) Amplified by +1 to CA (m / 2).
  • the output signals of the lower amplification units CA1 to CA (m / 2) including these significant signals are sampled by the lower sampling units CDS1 to CDS (m / 2), and then the sampled signals are The signals are sequentially output from the output amplifiers APS and APN by the lower horizontal scanning circuit 31.
  • the lower horizontal scanning circuit 31 may output all the sampled signals (read all columns), or lower effective pixel amplification units CA1, CA4, CA7,...
  • Output signal (R pixel addition signal) and lower OB pixel CA (k / 2) +1 to CA (m / 2) output signals (R pixel addition signal) are selectively output (columns). (Selective reading). In the former case, unnecessary signals need not be used in the subsequent circuit.
  • the signals of the B pixels in the corresponding column are output to the vertical signal lines V2, V4,.
  • the signals of the Gb pixels in the corresponding column are output to the odd-numbered vertical signal lines V1, V3,.
  • the B pixel signals output to the vertical signal lines V2, V4,..., Vk in the even columns are in the addition state shown in FIG.
  • CA8 Signals of three B pixels that do not overlap each other are added.
  • the intervals in the row direction between the barycentric positions of the B pixels after addition are equal pitches.
  • the B pixel signals output to the vertical signal lines Vk + 2,..., Vm in the even-numbered columns are in the non-addition state shown in FIG. 9 and the upper OB pixel CA (k / 2) +1 in the operating state. Amplified by ⁇ CA (m / 2).
  • the output signals of the upper amplifying sections CA1 to CA (m / 2) including these significant signals are sampled by the upper sampling sections CDS1 to CDS (m / 2), and then the sampled signals are The signals are sequentially output from the output amplifiers APS and APN by the horizontal scanning circuit 31.
  • the upper horizontal scanning circuit 31 may output all the sampled signals (read all columns), or output from the upper effective pixel amplifiers CA2, CA5, CA8,. Only the signal (addition signal of Gr pixel) and the output signal (addition signal of B pixel) of CA (k / 2) +1 to CA (m / 2) for the upper OB pixel are selectively output (column selection readout). You may do it. In the former case, unnecessary signals need not be used in the subsequent circuit.
  • the Gb pixel signals output to the odd-numbered vertical signal lines V1, V3,..., Vk ⁇ 1 are in the addition state shown in FIG. , CA4, CA7,..., Three Gb pixel signals that do not overlap each other are added.
  • the intervals in the row direction between the centroid positions of the Gb pixels after the addition are equal pitches, and the centroid positions of the signals of the Gb pixels after the addition and the B pixels after the addition described above.
  • the interval between the signal and the center of gravity of the signal is also equal.
  • the Gb pixel signals output to the odd-numbered vertical signal lines Vk + 1,..., Vm ⁇ 1 are in the non-addition state shown in FIG. 2) Amplified by +1 to CA (m / 2).
  • the output signals of the lower amplification units CA1 to CA (m / 2) including these significant signals are sampled by the lower sampling units CDS1 to CDS (m / 2), and then the sampled signals are The signals are sequentially output from the output amplifiers APS and APN by the lower horizontal scanning circuit 31.
  • the lower horizontal scanning circuit 31 may output all the sampled signals (read all columns), or lower effective pixel amplification units CA1, CA4, CA7,... Output signal (Gb pixel addition signal) and the lower OB pixel CA (k / 2) +1 to CA (m / 2) output signals (Gb pixel addition signal) are selectively output (columns). (Selective reading). In the former case, unnecessary signals need not be used in the subsequent circuit.
  • the signals of the effective pixels PX can be read by horizontal addition, while the signals of all the OB pixels OB can be read without adding the horizontal pixels.
  • the vertical scanning circuit 23 reads out one row at a time. However, reading may be performed every three rows and thinned out in the vertical direction.
  • the solid-state imaging device 3 may be configured so that pixels in the vertical direction can be added, and pixel addition reading can be performed in the vertical direction as well. These points are the same in the second embodiment described later.
  • the amplifying units C1 to Ck have not only an amplification function but also a horizontal pixel addition function (addition state function shown in FIG. 10), a dedicated addition circuit for adding horizontal pixel signals.
  • the pixel signals in the horizontal direction can be added without using.
  • the amplification units (upper effective pixel amplification units CA1, CA3, CA4, CA6, CA7, CA9,.
  • the effective pixel amplifiers CA2, CA3, CA5, CA6, CA8, CA9,...) are maintained in the operation stop state with low power consumption, so that the power consumption can be reduced.
  • the intervals in the row direction between the barycentric positions of the pixels of each color after addition are equal pitches, and the barycenters of the pixels of different colors after addition.
  • the intervals between the positions in the row direction are equal pitches. Therefore, according to the present embodiment, moire and false colors are unlikely to occur.
  • the horizontal pixel addition readout mode described above may be modified as follows. That is, the upper and lower control signals ⁇ N are maintained at a low level, the upper and lower control signals ⁇ 1 to ⁇ 3 are maintained at a high level, and the upper and lower control signals ⁇ STBY1 to ⁇ STBY3 and ⁇ STBY-OB are set to a low level. You may maintain the level.
  • signals from pixels in p columns (three columns in this example) provided with color filters of the same color and adjacent in the row direction in the p columns (three columns in this example) are the upper and lower effective pixel amplification units CA1 to CA (k / 2). Obtained from each.
  • the upper and lower horizontal scanning circuits 31 read out all the output signals of the sampled upper and lower effective pixel amplifiers CA1 to CA (k / 2).
  • FIG. 15 is a circuit diagram showing a part of the upper signal output circuit 24 of the solid-state imaging device used in the electronic camera according to the second embodiment, and corresponds to FIG.
  • FIG. 16 is a circuit diagram showing another part of the upper signal output circuit 24 of the solid-state imaging device used in the electronic camera according to the second embodiment, and corresponds to FIG. 15 and 16, the same or corresponding elements as those in FIGS. 5 and 6 are denoted by the same reference numerals, and redundant description thereof is omitted.
  • the upper signal output circuit 24 corresponds to m / 2 amplifying units CA1 to CA (m / 2), respectively, and corresponds to m / 2 switch groups each including switches S1 to S6.
  • m / 2 vertical line selection switch group line selection unit, each consisting of switches S7 to S9, is added.
  • the switches S7 to S9 of each vertical line selection switch group are connected to the vertical signal lines V2, V4,..., Vm of even columns in the upper signal output circuit 24 in the first embodiment described above.
  • the vertical signal line is provided so as to be selectively connected to any one of the vertical signal line, the vertical signal line immediately before the vertical signal line, and the vertical signal line after the vertical signal line.
  • the switches S7 to S9 of the vertical line selection switch group corresponding to the amplifier CA1 are connected to the vertical signal line V2 in the upper signal output circuit 24 in the first embodiment described above. Are connected to any one of the vertical signal line V2, the vertical signal line V1 immediately before the vertical signal line V2, and the vertical signal line V4 after the vertical signal line V2. It has been.
  • the switch S7 of the switches S7 to S9 of the vertical line selection switch group is selectively turned on, the location connected to the vertical signal line V2 in the upper signal output circuit 24 in the first embodiment described above is selected. Are selectively connected to the vertical signal line V1 on the first column side.
  • the switch S8 of the switches S7 to S9 of this vertical line selection switch group When the switch S8 of the switches S7 to S9 of this vertical line selection switch group is selectively turned on, the location connected to the vertical signal line V2 in the upper signal output circuit 24 in the first embodiment described above is selected.
  • the second is selectively connected to the vertical signal line V2 on the second column side.
  • the switch S9 of the switches S7 to S9 of this vertical line selection switch group is selectively turned on, the location connected to the vertical signal line V2 in the upper signal output circuit 24 in the first embodiment described above is selected.
  • the third is selectively connected to the vertical signal line V4 on the third column side.
  • the switches S7 to S9 of the vertical line selection switch group corresponding to the amplification unit CA2 in the upper signal output circuit 24 are connected to the vertical signal line V4 in the upper signal output circuit 24 in the first embodiment described above. So as to be selectively connected to any one of the vertical signal line V4, the vertical signal line V3 immediately preceding the vertical signal line V4, and the vertical signal line V6 subsequent to the vertical signal line V4. Is provided.
  • the switch S7 of the switches S7 to S9 of the vertical line selection switch group is selectively turned on, the location connected to the vertical signal line V4 in the upper signal output circuit 24 in the first embodiment described above is selected. Are selectively connected to the vertical signal line V3 on the first column side.
  • the switches S7 to S9 in each of the above-mentioned m / 2 vertical line selection switch groups are composed of nMOS transistors.
  • a switch S7 of each vertical line selection switch group is connected in common, and a control signal ⁇ SEL7 is supplied from the imaging control unit 4 thereto.
  • a switch S8 of each vertical line selection switch group is connected in common, and a control signal ⁇ SEL8 is supplied from the imaging control unit 4 thereto.
  • a switch S9 of each vertical line selection switch group is connected in common, and a control signal ⁇ SEL9 is supplied from the imaging control unit 4 thereto.
  • Each of the switches S7 to S8 is turned on when the control signals ⁇ SEL7 to ⁇ SEL9 supplied to its gate are at a high level, and turned off when the control signals ⁇ SEL7 to ⁇ SEL9 supplied to its gate are at a low level.
  • the lower signal output circuit 25 is a circuit obtained by simply inverting the upper signal output circuit 24 described above.
  • an operation mode (hereinafter referred to as “horizontal pixel non-addition readout mode”) in which signals of all the pixels PX are read out without horizontal pixel addition during normal main shooting (still image shooting) or the like. Done.
  • FIG. 17 is an operation explanatory view schematically showing a characteristic operation of the horizontal pixel non-addition readout mode of the solid-state imaging device 3 in the present embodiment, and corresponds to FIG.
  • FIG. 18 is a timing chart showing the state of the control signal in the horizontal pixel non-addition readout mode of the solid-state imaging device 3 in the present embodiment, and corresponds to FIG.
  • the upper and lower control signals ⁇ SEL9 are maintained at a low level, and when the odd-numbered row is to be read, the upper control signal ⁇ SEL7 is set to a low level.
  • the lower control signal ⁇ SEL7 is set to the high level and the upper control signal ⁇ SEL8 is set to the high level while the lower control signal ⁇ SEL8 is set to the low level, the even-numbered rows are to be read.
  • the upper control signal ⁇ SEL7 is set to high level while the lower control signal ⁇ SEL7 is set to low level, and the upper control signal ⁇ SEL8 is set to low level while the lower control signal ⁇ SEL8 is set to high level.
  • an operation mode (hereinafter referred to as “horizontal pixel addition reading mode”) in which the signal of the effective pixel PX is read by adding the horizontal pixel is performed in the electronic viewfinder mode or moving image shooting.
  • FIG. 19 is an operation explanatory diagram schematically showing a characteristic operation of the horizontal pixel addition reading mode of the solid-state imaging device 3 in the present embodiment, and corresponds to FIG.
  • FIG. 20 is a timing chart showing the state of the control signal in the horizontal pixel addition readout mode of the solid-state imaging device 3 in the present embodiment, and corresponds to FIG.
  • the upper and lower control signals ⁇ N are maintained at a low level
  • the upper and lower control signals ⁇ 1 are maintained at a high level
  • the upper and lower control signals ⁇ N are maintained.
  • Lower control signals ⁇ 2 and ⁇ 3 are maintained at low level
  • upper and lower control signals ⁇ STBY1 and ⁇ STBY-OB are maintained at low level
  • upper and lower ⁇ STBY2 and ⁇ STBY3 are maintained at high level.
  • the upper and lower control signals ⁇ SEL8 are maintained at the low level and the odd-numbered row is the readout target
  • the upper side The control signal ⁇ SEL7 is set to low level while the lower control signal ⁇ SEL7 is set to high level
  • the upper control signal ⁇ SEL9 is set to high level while the lower control signal ⁇ SEL9 is set to low level.
  • the upper control signal ⁇ SEL7 is set to the high level while the lower control signal ⁇ SEL7 is set to the low level
  • the upper control signal ⁇ SEL9 is set to the low level while the lower control signal ⁇ SEL7 is set to the low level.
  • the control signal ⁇ SEL9 is set to the high level.
  • the upper control signal ⁇ SEL8 is maintained at a high level
  • the upper control signals ⁇ SEL7 and ⁇ SEL9 are maintained at a low level
  • the lower control signal ⁇ SEL7 is maintained at a high level
  • the upper control signal By maintaining ⁇ SEL8 and ⁇ SEL9 at a low level, the solid-state imaging device 3 in the present embodiment is in exactly the same connection state as the solid-state imaging device 3 in the first embodiment described above. Therefore, also in this embodiment, the horizontal pixel non-addition readout mode and the horizontal pixel addition readout mode in the first embodiment described above can be realized by maintaining such a connection state.
  • FIG. 21 is a block diagram illustrating a configuration example of the solid-state imaging device according to the third embodiment.
  • the solid-state imaging device according to the third embodiment is an XY address type solid-state imaging device formed on a silicon substrate using a CMOS (complementary metal oxide semiconductor) process.
  • the solid-state imaging device of the third embodiment is mounted on an imaging device such as a digital still camera or a video camera (a configuration example of the imaging device will be described later).
  • the solid-state imaging device of the third embodiment has an operation mode (normal readout mode) for reading out electrical signals of each pixel independently, and an operation mode (mixed readout mode) for reading out electrical signals mixed from a plurality of pixels.
  • an operation mode normal readout mode
  • an operation mode mixed readout mode
  • the solid-state imaging device 111 includes a pixel array 112, a plurality of horizontal control signal lines 113, a vertical scanning circuit 114, a plurality of vertical signal lines 115, a first signal output circuit 116, a second signal output circuit 117, And an image sensor control circuit 118.
  • the pixel array 112 has a plurality of pixels PX that convert incident light into electrical signals.
  • the pixels PX of the pixel array 112 are arranged in a matrix in the first direction D1 and the second direction D2 on the light receiving surface.
  • the first direction D1 and the second direction D2 are also referred to as a row direction D1 and a column direction D2, respectively.
  • the arrangement of the pixels PX is simplified, but it goes without saying that a larger number of pixels are arranged on the light receiving surface of the actual solid-state imaging device.
  • each pixel PX On the front surface of each pixel PX, a plurality of types of color filters that transmit light of different color components are arranged in a predetermined color arrangement. Therefore, the pixel PX outputs an electrical signal corresponding to each color by color separation with a color filter.
  • red (R), green (Gr, Gb), and blue (B) color filters are arranged in each pixel PX according to a 2-by-2 Bayer array. Thereby, the pixel array 112 can acquire a color image at the time of imaging.
  • the pixels PX having red (R), green (Gr, Gb), and blue (B) filters are also referred to as red pixels (R), blue pixels (B), and green pixels (Gr, Gb), respectively.
  • red pixels (R) and green pixels (Gr) are alternately arranged in odd rows of the pixel array 112. Further, for example, in even rows of the pixel array 112, green pixels (Gb) and blue pixels (B) are alternately arranged.
  • green pixels (Gb) and red pixels (R) are alternately arranged.
  • blue pixels (B) and green pixels (Gr) are alternately arranged.
  • Each horizontal control signal line 113 supplies control signals (a selection signal ⁇ SEL, a reset signal ⁇ RST, and a transfer signal ⁇ TX, which will be described later) output from the vertical scanning circuit 114 to the pixel groups arranged in the row direction D1.
  • control signals a selection signal ⁇ SEL, a reset signal ⁇ RST, and a transfer signal ⁇ TX, which will be described later
  • each column of the pixel array 112 vertical signal lines 115 that are examples of signal readout lines are arranged.
  • the plurality of pixels PX arranged in the column direction D2 are connected to each other by a vertical signal line 115 provided for each column. That is, the pixel array 112 outputs output signals from a plurality of pixels PX arranged in the same column via a common vertical signal line 115.
  • the odd-numbered vertical signal lines 115 corresponding to the green pixel (Gb) and the red pixel (R) are connected to the first signal output circuit 116 located on the lower side of FIG.
  • the even-numbered vertical signal lines 115 corresponding to the blue pixel (B) and the green pixel (Gr) are respectively connected to the second signal output circuit 17 located on the upper side of FIG.
  • the pixel PX includes a photodiode PD, a transfer transistor TX, a reset transistor RST, an amplification transistor AMP, a selection transistor SEL, and a floating diffusion FD.
  • the photodiode PD generates a signal charge by photoelectric conversion according to the amount of incident light.
  • the transfer transistor TX is turned on during the high level period of the transfer signal ⁇ TX, and transfers the signal charge accumulated in the photodiode PD to the floating diffusion FD.
  • the source of the transfer transistor TX is a photodiode PD, and the drain of the transfer transistor TX is a floating diffusion FD.
  • the floating diffusion FD is a diffusion region formed by introducing impurities into a semiconductor substrate, for example.
  • the floating diffusion FD is connected to the gate of the amplification transistor AMP and the source of the reset transistor RST.
  • the reset transistor RST is turned on during the high level period of the reset signal ⁇ RST, and resets the floating diffusion FD to the power supply voltage VDD.
  • the amplification transistor AMP has a drain connected to the power supply voltage VDD, a gate connected to the floating diffusion FD, a source connected to the drain of the selection transistor SEL, and a constant current source connected to the vertical signal line 115.
  • a source follower circuit having a load 119 (not shown in FIG. 21) is configured.
  • the amplification transistor AMP outputs a read voltage via the selection transistor SEL according to the voltage value of the floating diffusion FD.
  • the selection transistor SEL is turned on during a high level period of the selection signal ⁇ SEL, and connects the source of the amplification transistor AMP to the vertical signal line 115.
  • Each vertical signal line 115 is connected to a clip circuit 120 (not shown in FIG. 21) for clipping the voltage of the vertical signal line 115 to a predetermined value.
  • the clipping circuit 120 includes a transistor MCL1 that generates a clipping voltage and a transistor MCL2 that controls ON / OFF of clipping.
  • the clip circuit 120 is formed by cascode-connecting the transistors MCL1 and MCL2, connecting the drain of the transistor MCL1 to the power supply voltage VDD, and connecting the source of the transistor MCL2 to the vertical signal line 115.
  • the first signal output circuit 116 and the second signal output circuit 117 are arranged in parallel up and down across the pixel array 112.
  • the first signal output circuit 116 is a circuit that is arranged on the lower side of FIG. 21 and reads out the image signals (Gb or R) of the odd columns of the pixel array 112 for each color in the row direction D1.
  • the second signal output circuit 117 is arranged on the upper side of FIG. 21 and reads out the image signals (B or Gr) of the even-numbered columns of the pixel array 112 for each color in the row direction D1.
  • the image signal can be read from the pixel array 112 at high speed.
  • first signal output circuit 116 and the second signal output circuit 117 are arranged in the crossing direction (row direction D1) with respect to the extending direction of the vertical signal line 115 (column direction D2) in the mixed readout mode.
  • Image signals are mixed and read from the plurality of pixels PX.
  • the first signal output circuit 116 and the second signal output circuit 117 in the third embodiment read out signals for three pixels of the same color in the row direction D1 in the mixed readout mode (details of the mixed readout). Will be described later).
  • the image sensor control circuit 118 supplies control signals to the vertical scanning circuit 114, the first signal output circuit 116, and the second signal output circuit 117, respectively.
  • control signal described above may be supplied from a control unit of an imaging apparatus on which the solid-state imaging device of the third embodiment is mounted.
  • the image sensor control circuit 118 can be omitted from the solid-state image sensor 111.
  • the configuration example of the first signal output circuit 116 and the second signal output circuit 117 will be described in more detail with reference to FIG.
  • the second signal output circuit 117 has the same basic configuration as the first signal output circuit 116 except that the even-numbered vertical signal lines 115 are connected. Therefore, in the following example, an example of the first signal output circuit 116 will be shown, and any redundant description regarding the second signal output circuit 117 will be omitted.
  • the first signal output circuit 116 includes a mixed readout control unit 121, a column amplifier 122, a sample hold unit 123, and a horizontal scanning circuit 124.
  • One set of each of the mixed readout control unit 121, the column amplifier 122, and the sample hold unit 123 is provided for one vertical signal line 115. Further, only one horizontal scanning circuit 124 is provided in the first signal output circuit 116.
  • the element corresponding to the 3m-2nd (eg, 1, 4, 7th) of the odd-numbered column is suffixed with the symbol a, and the odd-numbered column of 3m-1
  • the element corresponding to the th (for example, 2, 5 and 8th) is suffixed with b, and the element corresponding to the 3mth (for example, 3, 6, 9th) of the odd column is suffixed with c.
  • m is a natural number excluding 0).
  • the mixed readout control units 121a to 121c are circuits that switch on / off the mixed readout of the pixel PX. For example, in the normal reading mode, the mixed reading control unit 121 reads the output signal of the pixel PX from only a predetermined odd number column of the pixel array 112. On the other hand, in the mixed readout mode, the mixed readout control unit 121 mixes and reads output signals from pixels PX for three columns adjacent in the row direction D1 among the odd columns of the pixel array 112.
  • the mixed readout control unit 121a is connected to the mode selection signal line ⁇ N and the phase selection signal line ⁇ 1.
  • the mixed readout control unit 121b is connected to the mode selection signal line ⁇ N and the phase selection signal line ⁇ 2.
  • the mixed readout control unit 121c is connected to the mode selection signal line ⁇ N and the phase selection signal line ⁇ 3. Then, the mixed read controllers 121a to 121c in the mixed read mode operate independently in response to the phase selection signals ⁇ 1 to ⁇ 3.
  • the first mixed readout control unit 121a corresponding to the 3m-2th column described above includes transistors Ma1 to Ma6 and capacitors Ca1 to Ca3.
  • the transistors Ma1 to Ma3, the transistors Ma4 to Ma6, and the capacitors Ca1 to Ca3 are arranged in parallel, three by three.
  • the gates of the transistors Ma1 to Ma3 are all connected to a common mode selection signal line ⁇ N that instructs mode switching.
  • the sources of the transistors Ma1 to Ma3 are all connected to the vertical signal line 115 corresponding to the 3m-2nd column of the odd number column.
  • the gates of the transistors Ma4 to Ma6 are all connected to the phase selection signal line ⁇ 1.
  • the source of the transistor Ma4 is connected to the vertical signal line 115 corresponding to the adjacent 3m-th column.
  • the source of the transistor Ma5 is connected to the vertical signal line 115 corresponding to the 3m-2nd column.
  • the source of the transistor Ma6 is connected to the vertical signal line 115 corresponding to the adjacent 3m ⁇ 1th column.
  • the drains of the transistors Ma1 and Ma4 are all connected to the capacitor Ca1
  • the drains of the transistors Ma2 and Ma5 are both connected to the capacitor Ca2
  • the drains of the transistors Ma3 and Ma6 are all connected to the capacitor Ca3.
  • These capacitors Ca1 to Ca3 are connected to the first column amplifier 122a in the subsequent stage and serve as the input capacitance of the first column amplifier 122a.
  • the second mixed readout control unit 121b corresponding to the above-mentioned 3m-1th column has transistors Mb1 to Mb6 and capacitors Cb1 to Cb3.
  • the transistors Mb1 to Mb3, the transistors Mb4 to Mb6, and the capacitors Cb1 to Cb3 are each arranged in parallel.
  • the gates of the transistors Mb1 to Mb3 are all connected to the common mode selection signal line ⁇ N described above.
  • the sources of the transistors Mb1 to Mb3 are all connected to the vertical signal line 115 corresponding to the 3m-1st column of the odd columns.
  • the gates of the transistors Mb4 to Mb6 are all connected to the phase selection signal line ⁇ 2.
  • the source of the transistor Mb4 is connected to the vertical signal line 115 corresponding to the adjacent 3m-2nd column.
  • the source of the transistor Mb5 is connected to the vertical signal line 115 corresponding to the 3m-1st column.
  • the source of the transistor Mb6 is connected to the vertical signal line 115 corresponding to the adjacent 3m-th column.
  • the drains of the transistors Mb1 and Mb4 are all connected to the capacitor Cb1, the drains of the transistors Mb2 and Mb5 are both connected to the capacitor Cb2, and the drains of the transistors Mb3 and Mb6 are all connected to the capacitor Cb3.
  • These capacitors Cb1 to Cb3 are connected to the second column amplifier 122b in the subsequent stage, and become the input capacitors of the second column amplifier 122b.
  • the third mixed readout control unit 121c corresponding to the 3m-th column includes transistors Mc1 to Mc6 and capacitors Cc1 to Cc3.
  • the transistors Mc1 to Mc3, the transistors Mc4 to Mc6, and the capacitors Cc1 to Cc3 are each arranged in parallel.
  • the gates of the transistors Mc1 to Mc3 are all connected to the common mode selection signal line ⁇ N described above.
  • Each source of the transistors Mc1 to Mc3 is connected to the vertical signal line 115 corresponding to the 3m-th column of the odd-numbered column.
  • the gates of the transistors Mc4 to Mc6 are all connected to the phase selection signal line ⁇ 3.
  • the source of the transistor Mc4 is connected to the vertical signal line 115 corresponding to the adjacent 3m-1th column.
  • the source of the transistor Mc5 is connected to the vertical signal line 115 corresponding to the 3m-th column.
  • the source of the transistor Mc6 is connected to the vertical signal line 115 corresponding to the adjacent 3m-2nd column.
  • the drains of the transistors Mc1 and Mc4 are all connected to the capacitor Cc1
  • the drains of the transistors Mc2 and Mc5 are both connected to the capacitor Cc2
  • the drains of the transistors Mc3 and Mc6 are all connected to the capacitor Cc3.
  • These capacitors Cc1 to Cc3 are connected to the third column amplifier 122c at the subsequent stage and serve as the input capacitors of the third column amplifier 122c.
  • the column amplifier 122 is an inverting amplifier having, for example, an operational amplifier OP which is an example of an amplifying unit, a feedback capacitor Cf, and a control switch Sf, and outputs an output signal output from the pixel PX via the vertical signal line 115. Invert amplification for each column.
  • an operational amplifier OP which is an example of an amplifying unit, a feedback capacitor Cf, and a control switch Sf, and outputs an output signal output from the pixel PX via the vertical signal line 115. Invert amplification for each column.
  • a constant potential Vref_PGA is supplied to the non-inverting input terminal of the operational amplifier OP.
  • the inverting input terminal of the operational amplifier OP is connected to the input capacitance of the mixed readout control unit 121.
  • each of the feedback capacitor Cf and the control switch Sf has one end connected to the output terminal of the operational amplifier OP and the other end connected to the inverting input terminal of the operational amplifier OP.
  • the column amplifier 122 is reset by turning on the control switch Sf.
  • the output terminal of the operational amplifier OP is connected to the sample hold unit 123 at the subsequent stage.
  • the operational amplifier OP has a built-in standby switch for selectively stopping the operation of the column amplifier 122 for each column.
  • the control signal line ⁇ STBY1 is connected to the operational amplifier OP.
  • the control signal line ⁇ STBY2 is connected to the operational amplifier OP.
  • the control signal line ⁇ STBY3 is connected to the operational amplifier OP.
  • control signals (standby signals) that define the standby period are independently input to the column amplifiers 122 in the odd columns adjacent in the row direction D1 through the control signal lines ⁇ STBY1, ⁇ STBY2, and ⁇ STBY3.
  • control signal lines ⁇ STBY1, ⁇ STBY2, and ⁇ STBY3 A circuit configuration example of an operational amplifier having a standby switch will be described later.
  • the sample hold unit 123 includes image signal selection switches MS1 and MS2, noise signal selection switches MN1 and MN2, and capacitors CTS and CTD.
  • the switches MS1 and MN1 are, for example, CMOS switches.
  • the image signal selection switch MS1 is turned on while the control signal ⁇ SigC is at a high level, and the signal input from the column amplifier 122 is output to the capacitor CTS.
  • the noise signal selection switch MN1 is turned on while the control signal ⁇ DarkC is at a high level, and outputs the signal input from the column amplifier 122 to the capacitor CTD. Note that the other ends of the capacitors CTS and CTD are both grounded.
  • common control signal lines ⁇ SigC and ⁇ DarkC are connected to each sample and hold unit 123 in order to suppress the number of control signal lines. Therefore, in the third embodiment, the image signal selection switch MS1 and the noise signal selection switch MN1 of the sample and hold unit 123 perform the same operation throughout the row direction D1.
  • the image signal output switch MS2 is turned on while the control signal ⁇ GH is at a high level, and outputs the voltage held in the capacitor CTS as the image signal OUTS.
  • the noise signal output switch MN2 is turned on while the control signal ⁇ GH is at a high level, and outputs the voltage held in the capacitor CTD as the noise signal OUTN.
  • the noise signal OUTN is, for example, an image signal (dark signal) immediately before the pixel PX is reset by the reset transistor RST and the transfer transistor TX is opened. Therefore, for example, the fixed noise component and the pixel reset noise component included in the image signal OUTS can be removed by subtracting the noise signal OUTN from the image signal OUTS.
  • the horizontal scanning circuit 124 sequentially turns on the image signal output switch MS2 and the noise signal output switch MN2 corresponding to each odd-numbered column in the row direction D1, and the signals OUTS held in the capacitors CTS and CTD, respectively. , OUTN are sequentially output. For example, when outputting the image signal OUTS and the noise signal OUTN corresponding to the signal read from the pixel PX in the m-th column, the horizontal scanning circuit 124 controls the control signal ⁇ GH (m) to a high level, and so on. The control signal ⁇ GH in this column is controlled to a low level.
  • VIN_P indicates a non-inverting input terminal
  • VIN_N indicates an inverting input terminal
  • VOUT indicates an output terminal
  • STBY is a standby terminal that receives a standby signal ( ⁇ STBY 1 to 3)
  • STBY_N is a standby terminal that receives the negative logic of the STBY.
  • a part of the sample hold unit 123 is also shown.
  • the operational amplifier OP shown in FIG. 24 has PMOS transistors T1 to T4 and NMOS transistors T5 to T9.
  • the operational amplifier OP shown in FIG. 24 has a PMOS transistor (T3, T4) that functions as a standby switch and a general NMOS input operational amplifier (configuration of T1, T2, T5, T6, T8, T9), respectively.
  • An NMOS transistor (T7) is added.
  • the NMOS transistors T8 and T9 constitute a cascode current source.
  • the transistors T3 and T4 which are the standby switches on the PMOS side are turned off during the standby period (when STBY is at a high level). Each of the transistors T3 and T4 receives STBY at the gate.
  • the source of the transistor T3 is connected to the drain of the transistor T1 and the gates of the transistors T1 and T2.
  • the drain of the transistor T3 is connected to the drain of the transistor T5.
  • the source of the transistor T4 is connected to the drain of the transistor T2.
  • the drain of the transistor T4 is connected to the drain of the transistor T6 and the output terminal VOUT.
  • the transistor T4 is disposed between the PMOS transistor T2 and the output terminal VOUT, and is connected to the power supply voltage VDD across the transistor T2. Note that the transistor T3 is provided to maintain circuit symmetry. In the configuration of FIG. 24, since the transistors T1 and T2 are directly connected to the power supply voltage VDD, the operational amplifier OP is hardly affected by the IR drop due to the resistance of the transistors T3 and T4 added as standby switches. .
  • the transistor T7 which is a standby switch on the NMOS side, is turned off during the standby period (when STBY_N is at a low level).
  • the transistor T7 receives STBY negative logic (STBY_N) at the gate.
  • the drain of the transistor T7 is connected to the sources of the transistors T5 and T6, respectively, and is connected to the output terminal VOUT across the transistor T6.
  • the source of the transistor T7 is connected to the drain of the transistor T8, and is grounded across the transistors T8 and T9.
  • the transistors T3 and T4 are turned off during standby, and the current from the power supply voltage VDD to the output terminal VOUT is cut off. Further, the transistor T7 is turned off during standby, and the current from the output terminal VOUT to GND is cut off. As a result, the column amplifier 122 enters a standby state. In this standby period, the output terminal of the operational amplifier OP is in a floating state. Therefore, in the operational amplifier OP in the third embodiment described above, the capacity of the operational amplifier OP to the sample and hold unit 123 is not required even when the subsequent sample and hold unit 123 is operating during the standby period of the column amplifier 122. No charge is charged.
  • FIG. 25 is a diagram illustrating an example of signal readout from the pixel array 112 in the normal readout mode.
  • signals are read out from all the pixels of the pixel array 112 is shown, but signals may be read out by thinning out rows and columns at predetermined intervals.
  • the red pixel (R) signal is sequentially read from the first signal output circuit 116
  • the green pixel (Gr) is read from the second signal output circuit 117.
  • the green pixel (Gb) signal is sequentially read out from the first signal output circuit 116
  • the blue pixel (B) signal is read out from the second signal output circuit 117.
  • the image sensor control circuit 118 sets the mode selection signal ⁇ N to a high level, and sets the phase selection signals ⁇ 1, ⁇ 2, and ⁇ 3 and the standby signals ⁇ STBY1, ⁇ STBY2, and ⁇ STBY3 to a low level.
  • FIG. 26 is a diagram illustrating an operation state of the first signal output circuit 116 in the normal read mode.
  • a control signal line indicating a high level and a signal line for outputting a signal from the pixel PX to the operational amplifier OP are indicated by bold lines in the drawing.
  • the transistors Ma1 to Ma3 are all turned on, while the transistors Ma4 to Ma6 are all turned off.
  • the signal charge is accumulated in the capacitors Ca1 to Ca3 via the transistors Ma1 to Ma3.
  • the output signal read from the pixel PX is inverted and amplified by the column amplifier 122 in the corresponding column and output to the sample hold unit 123 in the subsequent stage.
  • signals are also read out in the other columns of the first signal output circuit 116 (3m-1st and 3mth odd columns) and each column of the second signal output circuit 117 in the same manner as described above.
  • the solid-state imaging device 111 in the normal readout mode can independently read out the signal of each pixel PX.
  • FIG. 27 is a diagram illustrating an example of signal readout from the pixel array 112 in the mixed readout mode.
  • an image with a reduced noise component can be obtained while suppressing generation of moire and false colors compared to simple thinning readout by performing mixed readout of signals for three pixels of the same color in the row direction D1. Can do.
  • the signal sampling position is determined so that the barycentric positions of the color pixels at the time of mixed readout maintain a Bayer array.
  • the signals of the first green pixel (Gb) and red pixel (R) are generated by mixing the signals in the first and third columns (note that the green pixel further in the left direction in the first column in the figure). (Gb) If there are red pixels (R), these signals are also mixed).
  • the barycentric position of the first green pixel (Gb) and red pixel (R) that have been mixed and read is the first column of the pixel array 112.
  • the signals of the first blue pixel (B) and green pixel (Gb) are generated by mixing the signals in the second, fourth and sixth columns.
  • the barycentric position of the first blue pixel (B) and green pixel (Gb) that have been mixed and read is the fourth column of the pixel array 112.
  • the image sensor control circuit 118 sets the mode selection signal ⁇ N of the first signal output circuit 116 and the second signal output circuit 117 to a low level. Further, the image sensor control circuit 118 sets the phase selection signal ⁇ 1 and the standby signals ⁇ STBY2 and ⁇ STBY3 to the high level and the phase selection signals ⁇ 2 and ⁇ 3 and the standby signal ⁇ STBY1 to the low level for the first signal output circuit 116. Level.
  • the image sensor control circuit 118 sets the phase selection signal ⁇ 2 and the standby signals ⁇ STBY1 and ⁇ STBY3 to high levels, and sets the phase selection signals ⁇ 1 and ⁇ 3 and the standby signal ⁇ STBY2 to low. Level.
  • FIG. 28 is a diagram illustrating an operation state of the first signal output circuit 116 in the mixed normal read mode.
  • the transistors Ma1 to Ma3, Mb1 to Mb3, and Mc1 to Mc3 shown in FIG. 28 are all turned off.
  • phase selection signal ⁇ 1 is at a high level
  • the transistors Ma4 to Ma6 of the first mixed readout control unit 121a shown in FIG. 28 are all turned on.
  • the signal charge of the vertical signal line 115 corresponding to the 3m-2nd column is accumulated in the capacitor Ca2 through the transistor Ma5. Further, the signal charge of the vertical signal line 115 corresponding to the 3m ⁇ 1th column is accumulated in the capacitor Ca3 via the transistor Ma6. Further, the signal charge of the vertical signal line 115 corresponding to the 3m-th column is accumulated in the capacitor Ca1 through the transistor Ma4.
  • the column amplifier 122 at the rear stage of the first mixed readout control unit 21a is in an operating state. For this reason, the signal charges for the three pixels of the same color in the same row accumulated in the capacitors Ca1 to Ca3 are collectively inverted and amplified by the column amplifier 122a, and the mixed read of the output signal is performed.
  • phase selection signals ⁇ 2 and ⁇ 3 are at a low level, the transistors Mb4 to Mb6 and Mc4 to Mc6 shown in FIG. 28 are all turned off. Therefore, no signal is output from the second mixed readout control unit 121b and the third mixed readout control unit 121c to the subsequent circuit. Since the standby signals ⁇ STBY2 and ⁇ STBY3 are at a high level, both the column amplifier 122b and the column amplifier 122c are in a standby state (in FIG. 28, the column amplifiers 122b and 122c in the standby state are indicated by hatching).
  • the sample hold unit 123 in the third embodiment is operated by the common control signals ⁇ SigC and ⁇ Dark throughout the row direction D1. Therefore, in the mixed readout mode, even if the column amplifier 122b and the column amplifier 122c are in a standby state, the sample hold unit 123 at the subsequent stage may operate. However, as described above, unnecessary charges are not charged from the column amplifier 122 of the third embodiment to the capacitor of the sample hold unit 123 at the subsequent stage.
  • the first mixed readout control unit 121 and the third mixed readout control unit 121 are in a standby state, and the second mixed readout control unit 121 performs the above mixed readout. Will be performed. Since the operation of the second signal output circuit 117 in the mixed readout mode is almost the same as the operation of the first signal output circuit 116, the duplicate description is omitted.
  • FIG. 29 shows another example of the circuit configuration example of the operational amplifier OP in the third embodiment.
  • FIG. 29 is a modification of the operational amplifier OP shown in FIG. 24, and is different only in that the positions of the transistors T1 and T2 and the transistors T3 and T4 are interchanged. In FIG. 29, duplicate description of elements common to FIG. 24 is omitted.
  • the transistor T4 is disposed between the power supply voltage VDD of the operational amplifier OP and the PMOS transistor T2, and is connected to the output terminal VOUT across the transistor T2. Note that the transistor T3 is provided to maintain circuit symmetry.
  • the same effect as that of the above-described configuration of FIG. 24 can be obtained.
  • the operating points of the transistors T1 and T2 change due to the influence of IR drop due to the resistance of the transistors T3 and T4 added as standby switches.
  • the transistors T3 and T4 are directly connected to the power supply voltage VDD, and the transistors T3 and T4 do not become a load of the output of the operational amplifier OP. Therefore, according to the configuration of FIG. 29, the stabilization time of the operational amplifier OP can be shortened compared to the configuration of FIG.
  • FIG. 30 shows another example of the circuit configuration example of the operational amplifier OP in the third embodiment.
  • FIG. 30 is a modification of the operational amplifier OP shown in FIG. 29, in which a standby switch is provided in a double cascode type operational amplifier.
  • the transistor T4 is disposed between the power supply voltage VDD of the operational amplifier OP and the PMOS transistor T2, and the transistor T3 is provided to maintain circuit symmetry. ing.
  • duplicate description of elements common to FIG. 29 is omitted.
  • a PMOS transistor T11 and an NMOS transistor T13 are connected between the transistor T1 and the transistor T5, respectively.
  • a PMOS transistor T12 and an NMOS transistor T14 are connected between the transistor T2 and the transistor T4, respectively.
  • the gates of the transistors T1 and T2 are connected between the drains of the transistors T11 and T13, and the output terminal VOUT is connected between the drains of the transistors T12 and T14.
  • the voltage VBIAS_PGAP is supplied to the gates of the transistors T11 and T12.
  • the voltage VBIAS_PGAN is supplied to the gates of the transistors T13 and T14.
  • a bias voltage is independently supplied to VBIAS_PGAP and VBIAS_PGAN.
  • the ground voltage is supplied as VBIAS_PGAP to the gates of the transistors T11 and T12
  • the power supply voltage is supplied as VBIAS_PGAN to the gates of the transistors T13 and T14. Accordingly, during the voltage follower operation, the transistors T11 to T14 are in a state equivalent to a simple resistance.
  • FIG. 31 is a diagram illustrating a configuration example of an electronic camera that is an example of an imaging apparatus.
  • the electronic camera includes an imaging optical system 131, the solid-state imaging device 132 of the third embodiment, an analog front-end circuit 133 (AFE circuit), an image processing unit 134, a monitor 135, a recording I / F 136, and the like.
  • the control unit 137 and the operation unit 138 are provided.
  • the solid-state imaging device 132, the analog front end circuit 133, the image processing unit 134, and the operation unit 138 are each connected to the control unit 137.
  • the imaging optical system 131 includes a plurality of lenses including, for example, a zoom lens and a focus lens. For the sake of simplicity, the imaging optical system 131 is shown as a single lens in FIG.
  • the solid-state imaging device 132 images the image of the subject by the light beam that has passed through the imaging optical system 131.
  • the output of this image sensor is connected to an analog front end circuit 133.
  • the solid-state imaging device 132 shoots a still image for recording or a moving image that accompanies recording in a nonvolatile storage medium (139) in accordance with an input from the operation unit 138.
  • the solid-state imaging device 132 continuously captures images for observation (through images) at predetermined intervals even during standby for recording still images for recording.
  • the through-image data (or the moving image data) acquired in time series is used for moving image display on the monitor 135 and various arithmetic processes by the control unit 137.
  • the electronic camera may record a through image during moving image shooting.
  • the analog front end circuit 133 is a circuit that sequentially performs analog signal processing and A / D conversion processing on an image signal input in a pipeline manner.
  • the output of the analog front end circuit 133 is connected to the image processing unit 134.
  • the image processing unit 134 performs image processing (color interpolation processing, gradation conversion processing, contour enhancement processing, white balance adjustment, etc.) on the digital image signal input from the analog front end circuit 133. Note that a monitor 135 and a recording I / F 136 are connected to the image processing unit 134.
  • the monitor 135 is a display device that displays various images.
  • the monitor 135 performs moving image display (viewfinder display) of a through image under the shooting mode under the control of the control unit 137.
  • the recording I / F 136 has a connector for connecting a nonvolatile storage medium 139. Then, the recording I / F 136 executes data writing / reading with respect to the storage medium 139 connected to the connector.
  • the storage medium 139 includes a hard disk, a memory card incorporating a semiconductor memory, or the like.
  • FIG. 31 illustrates a memory card as an example of the storage medium 139.
  • the control unit 137 is a processor that comprehensively controls the operation of the electronic camera.
  • the operation unit 138 receives an instruction to acquire a recording still image (for example, a full press operation of the release button) from the user.
  • the amplifying units CA1 to CA can be switched between the operation state and the operation stop state.
  • the amplifiers CA1 to CA (m / 2) do not necessarily have to be switched to a low power consumption operation stop state.
  • the solid-state imaging device of each of the above-described embodiments is an example in which the color arrangement of the color filter is a Bayer arrangement.
  • the color arrangement of the color filter is not limited to the Bayer arrangement.
  • the present invention includes a solid-state imaging device having a color filter of another color arrangement having a repetition period of 2 rows and 2 columns (for example, a complementary color filter using magenta, green, cyan, and yellow), and a color filter. It can also be applied to a so-called black and white solid-state image sensor.
  • the number of p described above is an example of three. However, in the present invention, the number of p described above may be two or more. However, the number of p described above is preferably an odd number. This is because if the number of p described above is an odd number, the position of the signal centroid after the addition coincides with the position of the centroid before the addition, so that moire or the like is difficult to occur.
  • the image pickup device of the present invention may be a digital output as a column ADC system in which an AD converter is disposed in each of the amplification units CA.
  • the solid-state imaging device of the present invention may be a digital output as a column ADC system in which an AD converter is disposed in each column amplifier 116.
  • a digital front end DFE may be disposed instead of the analog front end AFE 133 in the imaging apparatus.
  • all the vertical signal lines 115 may be connected to the first signal output circuit 116 and the second signal output circuit 117, respectively.
  • column selectors are provided in the first signal output circuit 116 and the second signal output circuit 117, respectively, and odd column reading and even column reading are performed between the first signal output circuit 116 and the second signal output circuit 117. May be switched alternately for each line. In this case, for example, since the signal of the green pixel (Gr, Gb) can be read out through the same column amplifier 122, the level difference of the signal of the green pixel (Gr, Gb) can be reduced.
  • (Supplement 7) In the above-described embodiment, an example in which one pixel includes four transistors has been described. However, in the solid-state imaging device of the present invention, the reset transistor RST, the amplification transistor AMP, and the selection transistor SEL are shared between a plurality of pixels (for example, a 2.5Tr configuration including two transistors and five transistors, or four pixels). 1.75Tr configuration having seven transistors).
  • FIG. 32 shows a modification of the pixel PX.
  • the configuration of the pixel PX shown in FIG. 32 is that the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the floating diffusion FD are shared by two pixels (PX1 to PX2) adjacent in the column direction D2 of the pixel array. Is the same as the pixel PX of FIG. 32 described above.
  • a plurality of floating diffusions FD adjacent to each other in the column direction D2 may be connected by a switch, and addition reading in the column direction D2 may be enabled (illustration is omitted in this case).
  • FIG. 33 shows a modification of the pixel PX.
  • the configuration of the pixel PX shown in FIG. 33 is that the amplification transistor AMP, the selection transistor SEL, the reset transistor RST, and the floating diffusion FD are shared by four pixels (PX1 to PX4) adjacent in the column direction D2 of the pixel array. Is the same as the pixel PX of FIG. 32 described above.
  • the configuration of the electronic camera has been described as an example of the imaging apparatus.
  • the image pickup apparatus of the present invention may be an on-chip integrated solid-state image pickup device and various signal processing circuits.

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Abstract

　固体撮像素子は、画素部と、出力部とを備える。画素部は、第１画素と、第１画素とは異なる第２画素とを有する。出力部は、第１画素から読み出された第１画素信号が入力される第１容量と、第２画素から読み出された第２画素信号が入力される第２容量と、第１容量及び前記第２容量に応じた出力信号を出力する演算増幅器とを有する。

Description

固体撮像素子および撮像装置
　本発明は、固体撮像素子および撮像装置に関する。
　従来から、動画時に撮像素子画素数よりも縮小した画像を得るべく、動画撮影時に垂直方向及び水平方向に画素を間引いて読み出す固体撮像素子が提案されている（例えば、特許文献１参照）。
特開平１１－１９６３３２号公報
　しかしながら、従来の固体撮像素子では、水平方向に画素を間引いて読み出すので、水平方向に関してモアレや偽色が発生し易い。
　これに対し、水平方向に画素を間引く代わりに、水平方向の画素信号を加算すると、水平方向に関するモアレや偽色が発生し難くなる。また、これに限らず、種々の理由で、水平方向の画素信号を加算することが要請される場合もあり得る。
　そこで、水平方向の画素信号の加算を行う加算回路を固体撮像素子に搭載することが考えられる。しかし、水平方向の画素信号の加算を行う専用の加算回路を設けてしまうと、その設置スペースが増大してしまうなどの不都合が生ずる。
　本発明の一態様である固体撮像素子は、画素部と、出力部とを備える。画素部は、第１画素と、第１画素とは異なる第２画素とを有する。出力部は、第１画素から読み出された第１画素信号が入力される第１容量と、第２画素から読み出された第２画素信号が入力される第２容量と、第１容量及び第２容量に応じた出力信号を出力する演算増幅器とを有する。
　本発明の他の態様である固体撮像素子は、画素部と、第１出力部と、第２出力部と、制御部とを備える。画素部は、第１画素と、第１画素とは異なる第２画素とを有する。第１出力部は、第１容量と、第２容量と、第１容量及び第２容量に応じた第１出力信号を出力する第１演算増幅器とを有する。第２出力部は、第３容量と、第４容量と、第３容量及び第４容量に応じた第２出力信号を出力する第２演算増幅器とを有する。制御部は、第１モードと第２モードとを切り替える。第１モードでは、第１画素から読み出された第１画素信号を第１容量に入力させ、かつ第２画素から読み出された第２画素信号を第２容量に入力させる。第２モードでは、第１画素信号を第１容量及び第２容量に入力させ、かつ第２画素信号を第３容量及び第４容量に入力させる。
第１の実施形態による電子カメラを模式的に示す概略ブロック図 図１中の固体撮像素子の概略構成を示す回路図 図２中の画素を示す回路図 変形例による画素を示す回路図 図２中の上側信号出力回路の一部分を示す回路図 図２中の上側信号出力回路の他の部分を示す回路図 図２中の上側信号出力回路の更に他の部分を示す回路図 図５中の増幅部を構成する演算増幅器の具体例を示す回路図 図５中の増幅部の非加算時の状態を示す回路図 図５中の増幅部の加算時の状態を示す回路図 図２に示す固体撮像素子の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図 図２に示す固体撮像素子の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャート 図２に示す固体撮像素子の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図 図２に示す固体撮像素子の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャート 第２の実施形態による電子カメラで用いられる固体撮像素子の上側信号出力回路の一部分を示す回路図 第２の実施形態による電子カメラで用いられる固体撮像素子の上側信号出力回路の他の部分を示す回路図 第２の実施形態による電子カメラで用いられる固体撮像素子の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図 第２の実施形態による電子カメラで用いられる固体撮像素子の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャート 第２の実施形態による電子カメラで用いられる固体撮像素子の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図 第２の実施形態による電子カメラで用いられる固体撮像素子の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャート 第３の実施形態での固体撮像素子の構成例を示すブロック図 画素ＰＸの回路構成例を示す図 第１信号出力回路の構成例を示す図 演算増幅器ＯＰの回路構成例を示す図 通常読み出しモードでの画素アレイからの信号読み出しの例を示す図 通常読み出しモードでの第１信号出力回路の動作状態を示す図 混合読み出しモードでの画素アレイからの信号読み出しの例を示す図 混合読み出しモードでの第１信号出力回路の動作状態を示す図 演算増幅器ＯＰの回路構成例の別例を示す図 演算増幅器ＯＰの回路構成例の別例を示す図 撮像装置の構成例を示す図 画素ＰＸの変形例を示す図 画素ＰＸの変形例を示す図
　以下、本発明による固体撮像素子及び撮像装置について、図面を参照して説明する。
　＜第１の実施形態＞
　図１は、第１の実施形態による撮像装置としての電子カメラ１を模式的に示す概略ブロック図である。
　本実施形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成される。しかし、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラや、フィルムカメラなどの種々の撮像装置に適用することができる。
　電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部２ａによってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子３の撮像面が配置される。
　固体撮像素子３は、撮像制御部４の指令によって駆動され、画像信号を出力する。電子ビューファインダーモード時や動画撮影時などでは、撮像制御部４は、例えばいわゆるローリング電子シャッタを行いつつ後述する水平画素加算の読み出し動作を行うように固体撮像素子３を制御する。また、通常の本撮影時（静止画撮影時）などでは、撮像制御部４は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、水平画素加算によらない全画素の画像信号を得るように固体撮像素子３を制御する。いずれの画像信号も、信号処理部５によって黒レベルクランプ処理等の信号処理が行われた後、Ａ／Ｄ変換部６によりＡ／Ｄ変換され、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部２ａ、撮像制御部４、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部９ａが接続される。また、記録部１１には記録媒体１１ａが着脱自在に装着される。
　電子カメラ１内のＣＰＵ９は、操作部９ａの操作により電子ビューファインダーモードや動画撮影などが指示されると、それに合わせて撮像制御部４を駆動する。撮像制御部４は、例えばローリング電子シャッタを行いつつ後述する水平画素加算の読み出し動作を行うように固体撮像素子３を制御する。このとき、レンズ制御部２ａによって、フォーカスや絞りが適宜調整される。固体撮像素子３から得られた水平画素加算された画像信号は、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時には水平画素加算された画像信号を表示部１０に画像表示させ、動画撮影時には水平画素加算された画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、水平画素加算されていない画像信号がメモリ７に蓄積された後に、操作部９ａの指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。
　図２は、図１中の固体撮像素子３の概略構成を示す回路図である。本実施形態では、固体撮像素子３は、ＣＭＯＳ型の固体撮像素子として構成されているが、他のＸＹアドレス型固体撮像素子として構成してもよい。
　固体撮像素子３は、図２に示すように、画素部２１と、複数の水平制御信号線２２と、垂直走査回路２３と、複数の垂直信号線Ｖ１～Ｖｍと、画素部２１の列方向（垂直方向、図２中上下方向）の両側にそれぞれ配置された上側信号出力回路２４及び下側信号出力回路２５と、を有している。
　画素部２１は、ｎ行ｋ列に２次元マトリクス状に配置され入射光に応じた画素信号を出力する有効画素ＰＸからなる有効画素部２１Ａと、ｎ行（ｍ－ｋ）列に２次元マトリクス状に配置され黒レベルの信号を生成するオプチカルブラック画素（ＯＢ画素）ＯＢからなるＯＢ画素部２１Ｂとを有している。本実施形態では、ＯＢ画素部２１Ｂは、有効画素部２１Ａの領域の行方向（水平方向、図２中左右方向）の図２中右側に配置されている。もっとも、ＯＢ画素部２１Ｂは、有効画素部２１Ａの図２中左側に配置してもよいし、有効画素部２１Ａの図２中左右両側に配置してもよい。
　画素部２１の各行には、垂直走査回路２３に接続された水平制御信号線２２がそれぞれ配置されている。各々の水平制御信号線２２は、垂直走査回路２３から出力される制御信号（後述する制御信号φＳＥＬ，φＲＥＳ，φＴＸ）を、画素ＰＸ，ＯＢの各行にそれぞれ供給する。
　複数の垂直信号線Ｖ１～Ｖｋは、有効画素ＰＸの列毎に設けられ、対応する列の有効画素ＰＸからの信号を受け取る。また、複数の垂直信号線Ｖｋ＋１～Ｖｍは、ＯＢ画素ＯＢの列毎に設けられ、対応する列のＯＢ画素ＯＢからの信号を受け取る。垂直信号線Ｖｋ＋１～Ｖｍは、ＯＢ画素用垂直信号線である。垂直信号線Ｖ１～Ｖｍの上端（厳密に言うと、本実施形態では、それらの垂直信号線のうちの偶数番目の列の垂直信号線の上端）が、上側信号出力回路２４に接続されている。垂直信号線Ｖ１～Ｖｍの下端（厳密に言うと、本実施形態では、それらの垂直信号線のうちの奇数番目の列の垂直信号線の下側）が、下側信号出力回路２５に接続されている。ここでは、１列目の垂直信号線には符号Ｖ１を付し、ｍ列目の垂直信号線には符号Ｖｍを付し、他の垂直信号線についても同様である。各垂直信号線Ｖ１～Ｖｍには、定電流源２６が接続されている（後述する図５及び図６参照）。なお、定電流源２６を各垂直信号線Ｖ１～Ｖｍの上端側及び下端側にそれぞれ接続して、各垂直信号線Ｖ１～Ｖｍに対して２つずつの定電流源２６を接続してもよい。この場合は、定電流源１つ当たりの電流値を、垂直信号線１本当たりに必要な電流値の１／２倍とする。
　なお、必要に応じて、いわゆる横スミアや黒太陽を防止するため、各垂直信号線Ｖ１～Ｖｍに対して、例えば特開２０１０－２６３４４３号公報の図４及び図５に開示されているようなクリップ回路を設けてもよい。
　本実施形態では、各々の画素ＰＸの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、２行２列の繰り返し周期を持つ色配列で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。本実施形態では、図２に示すように、上述の色配列としてベイヤ配列が採用され、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタがベイヤ配列に従って各画素ＰＸに配置されている。すなわち、有効画素部２１Ａの奇数行にはＲ，Ｇｒのカラーフィルタが交互に並ぶとともに、有効画素部２１Ａの偶数行にはＧｂ，Ｂのフィルタが交互に並んでいる。そして、有効画素部２１Ａ全体では緑色のフィルタが市松模様をなすように配置されている。これにより、有効画素部２１Ａは、撮像時にカラーの画像を取得することができる。本実施形態では、ＯＢ画素部２１Ｂにも有効画素部２１Ａと同様に、カラーフィルタが配置されている。もっとも、ＯＢ画素ＯＢは黒レベルを出力するものであるので、ＯＢ画素部２１Ｂには必ずしもカラーフィルタを配置する必要はない。なお、図２では、各々の画素ＰＸ，ＯＢにカラーフィルタの色を併せて表記している。
　図３は、図２中の画素ＰＸ，ＯＢを示す回路図である。本実施形態では、各画素ＰＸは、一般的なＣＭＯＳ型固体撮像素子の画素と同様に、光電変換部としてのフォトダイオードＰＤと、電荷を受け取って上述の電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＥＳと、フローティングディフュージョンＦＤの電位に応じた信号を垂直信号線Ｖ１～Ｖｍに供給する選択トランジスタＳＥＬと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位に応じた上述の信号を出力する増幅部としての増幅トランジスタＡＭＰとを有し、図３に示すように、接続されている。図３において、ＶＤＤは電源電位である。なお、本実施形態では、画素ＰＸ，ＯＢのトランジスタＡＭＰ，ＴＸ，ＲＥＳ，ＳＥＬは、全てｎＭＯＳトランジスタである。
　本実施形態では、ＯＢ画素ＯＢは、フォトダイオードＰＤが遮光される点を除いて有効画素ＰＸと同じ構造を有している。もっとも、ＯＢ画素ＯＢは、例えば、有効画素ＰＸからフォトダイオードＰＤを取り除いた構造を有していてもよい。
　転送トランジスタＴＸのゲートは行毎に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路２３から供給される。リセットトランジスタＲＥＳのゲートは行毎に共通に接続され、そこには、リセットトランジスタＲＥＳを制御する制御信号φＲＥＳが垂直走査回路２３から供給される。選択トランジスタＳＥＬのゲートは行毎に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路２３から供給される。各制御信号φＴＸを行毎に区別する場合、ｊ行目の制御信号φＴＸは符号φＴＸ（ｊ）で示す。この点は、制御信号φＲＥＳ，φＳＥＬについても同様である。
　各画素ＰＸのフォトダイオードＰＤは、入射光の光量（被写体光）に応じて信号電荷を生成する。転送トランジスタＴＸは、制御信号φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＥＳは、制御信号φＲＥＳのハイレベル期間（電源電位ＶＤＤの期間）にオンし、フローティングディフュージョンＦＤをリセットする。
　増幅トランジスタＡＭＰは、そのドレインが電源電位ＶＤＤに接続され、そのゲートがフローティングディフュージョンＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源２６（図３では図示せず、図５及び図６を参照）を負荷とするソースフォロア回路を構成している。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線Ｖ１～Ｖｍに読み出し信号を出力する。選択トランジスタＳＥＬは、制御信号φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線Ｖ１～Ｖｍに接続する。
　図２中の垂直走査回路２３は、図１中の撮像制御部４からの制御信号を受けて、画素ＰＸ，ＯＢの行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸをそれぞれ出力し、ローリング電子シャッタによる動作や、メカニカルシャッタを利用したグローバルリセットによる静止画読み出し動作などを実現する。それらの具体的な動作については公知であるため、ここではその説明は省略する。
　画素ＰＸ，ＯＢの構成は、前述した図３に示す構成に限らない。例えば、画素ＰＸ，ＯＢの構成として、図４に示す構成を採用してもよい。図４は、変形例による画素ＰＸ，ＯＢを示す回路図である。図４において、図３中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
　図４に示す構成が図３に示す構成と異なる所は、列方向に隣り合う２つの画素ＰＸ，ＯＢ毎に、当該２つの画素ＰＸ，ＯＢが１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有している点である。この変形例では、垂直走査回路２３は、図３に示すような制御信号φＳＥＬ，φＲＥＳ，φＴＸに代えて、図４に示すような制御信号φＳＥＬ，φＲＥＳ，φＴＸ１，φＴＸ２を出力するように構成される。
　図４では、１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有する２つの画素ＰＸ，ＯＢを、画素ブロックＢＬとして示している。また、図３では、画素ブロックＢＬ内の上側の画素ＰＸ，ＯＢのフォトダイオードＰＤ及び転送トランジスタＴＸをそれぞれ符号ＰＤ１，ＯＢ１，ＴＸ１で示し、画素ブロックＢＬ内の下側の画素ＰＸ，ＯＢのフォトダイオードＰＤ及び転送トランジスタＴＸをそれぞれ符号ＰＤ２，ＴＸ２で示し、両者を区別している。また、転送トランジスタＴＸ１のゲートに供給される制御信号をφＴＸ１とし、転送トランジスタＴＸ２のゲート電極に供給される制御信号をφＴＸ２とし、両者を区別している。なお、図３ではｊは画素行を示しているが、図４ではｊは画素ブロックＢＬの行を示している。画素ブロックＢＬの１行は、画素ＰＸ，ＯＢの２行に相当している。
　この変形例では、垂直走査回路２３は、図１中の撮像制御部４からの制御信号を受けて、画素ＰＸ，ＯＢの行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸ１，φＴＸ２をそれぞれ出力することで、ローリング電子シャッタによる動作や、メカニカルシャッタを利用したグローバルリセットによる静止画読み出し動作などを実現することができる。
　図５は、図２中の上側信号出力回路２４の一部分（有効画素部２１Ａの２列目、４列目及び６列目の垂直信号線Ｖ２，Ｖ４，Ｖ６にそれぞれ対応して設けられた、３つのスイッチ群（各スイッチ群はスイッチＳ１～Ｓ６からなる。）及び３つの増幅部ＣＡ１～ＣＡ３）を示す回路図である。
　図６は、図２中の上側信号出力回路２４の他の部分（ＯＢ画素部２１Ｂのｋ＋２列目、ｋ＋４列目及びｋ＋６列目にそれぞれ対応して設けられた、３つのスイッチ群（各スイッチ群はスイッチＳ１～Ｓ６からなる。）及び３つの増幅部ＣＡ（ｋ／２）＋１，ＣＡ（ｋ／２）＋２，ＣＡ（ｋ／２）＋３）を示す回路図である。図６において、図５中の要素と同一又は対応する要素には同一符号を付している。
　図７は、図２中の上側信号出力回路２４の更に他の部分（有効画素部２１Ａの２列目からｋ列目までの偶数列目の垂直信号線にそれぞれ対応して設けられたｋ／２個の増幅部ＣＡ１～ＣＡ（ｋ／２）の出力信号、及び、ＯＢ画素部２１Ｂのｋ＋２列目からｍ列目までの偶数列目の垂直信号線にそれぞれ対応して設けられた（ｍ－ｋ）／２個の増幅部ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）の出力信号を、それぞれサンプルホールドするサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）、水平走査回路３１など）を示す回路図である。
　本実施形態では、図５にその一部を示すように、上側信号出力回路２４は、有効画素部２１Ａの偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋにそれぞれ対応して設けられた、各々がスイッチＳ１～Ｓ６からなるｋ／２個のスイッチ群及びｋ／２個の増幅部ＣＡ１～ＣＡ（ｋ／２）を有している。
　各増幅部ＣＡ１～ＣＡ（ｋ／２）は、同一の構成を有し、ｐ個（本実施形態では、３個）の入力容量Ｃ１～Ｃ３と、演算増幅器ＯＰと、帰還容量Ｃｆと、カラムアンプリセット信号φＣＡＲＳＴに応じてカラムアンプをリセットするカラムアンプリセットスイッチＣＡＲＳＴと、を有している。演算増幅器ＯＰの反転入力端子（第１の入力端子）に、各入力容量Ｃ１～Ｃ３の一方端部が接続されている。演算増幅器ＯＰの反転入力端子と演算増幅器ＯＰの出力端子との間に、帰還容量Ｃｆ及びカラムアンプリセットスイッチＣＡＲＳＴが並列に接続されている。演算増幅器ＯＰの非反転入力端子（第２の入力端子）には、所定電位Ｖｒｅｆが印加されている。カラムアンプリセットスイッチＣＡＲＳＴは、ＭＯＳトランジスタで構成され、カラムアンプリセット信号φＣＡＲＳＴがハイレベルの場合にオンする一方、カラムアンプリセット信号φＣＡＲＳＴがローレベルの場合にオフする。各増幅部ＣＡ１～ＣＡ（ｋ／２）のカラムアンプリセットスイッチＣＡＲＳＴのゲートは共通に接続され、そこには、カラムアンプリセット信号φＣＡＲＳＴが撮像制御部４から供給される。
　本実施形態では、演算増幅器ＯＰとして、作動制御信号φＳＴＢＹに応じて作動状態と上述の作動状態に比べて低消費電力の作動停止状態とになり得る演算増幅器（以下、「スタンバイ機能付き演算増幅器」と呼ぶ。）ものが、用いられている。演算増幅器ＯＰの作動状態と作動停止状態に応じて、演算増幅器ＯＰを有する増幅部全体としても作動状態と作動停止状態となる。
　図８は、スタンバイ機能付き演算増幅器とした演算増幅器ＯＰの具体例を示す回路図である。この例では、演算増幅器ＯＰは、ｐＭＯＳトランジスタＴ１～Ｔ４及びｎＭＯＳトランジスタＴ５～Ｔ８で構成されている。本例では、演算増幅器の一般的な構成をなすトランジスタＴ１，Ｔ２，Ｔ５，Ｔ６，Ｔ８に対して、トランジスタＴ３，Ｔ４，Ｔ７が追加されることでスタンバイ機能が実現されている。図８において、ＶＩＮ＿Ｐ、ＶＩＮ＿Ｎ、ＶＯＵＴは、演算増幅器ＯＰの非反転入力端子、反転入力端子及び出力端子をそれぞれ示している。ＶＢＩＡＳは、図示しないバイアス回路からの電流源用バイアス電圧が印加されるバイアス電圧入力端子である。
　図８において、ＳＴＢＹは作動制御信号φＳＴＢＹが入力される端子（作動制御信号入力端子）、ＳＴＢＹ＿Ｎは作動制御信号φＳＴＢＹの反転信号が入力される端子である。作動制御信号φＳＴＢＹがハイレベルになると、トランジスタＴ３，Ｔ４，Ｔ７がオフし、演算増幅器ＯＰを流れる電流が遮断されて演算増幅器ＯＰが作動停止状態となり、出力端子ＶＯＵＴはフローティングになる。図５等では、作動制御信号φＳＴＢＹに相当する作動制御信号φＳＴＢＹ１～φＳＴＢＹ３のみが演算増幅器ＯＰに供給されるものとして記載され、作動制御信号φＳＴＢＹ＿Ｎに相当する反転作動制御信号が演算増幅器ＯＰに供給される制御線等の図示は省略している。以下の説明では、作動制御信号φＳＴＢＹのみについて言及し、反転作動制御信号への言及は省略する。
　増幅部ＣＡ１～ＣＡ（ｋ／２）を、対応する垂直信号線がｐ×２本（本実施形態では、ｐ＝３で、６本）の周期をなすｐ個（本実施形態では、３個）のグループに分けたとき、すなわち、増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の第１グループと、増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の第２グループと、増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の第３グループに分けたとき、各グループ毎に作動制御信号φＳＴＢＹが入力される。つまり、第１グループの増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の作動停止信号入力端子が共通に接続され、そこには、作動制御信号φＳＴＢＹ１が撮像制御部４から供給される。第２グループの増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の作動停止信号入力端子が共通に接続され、そこには、作動制御信号φＳＴＢＹ２が撮像制御部４から供給される。第３グループの増幅部ＣＡ３，ＣＡ６，ＣＡ９，…の作動停止信号入力端子が共通に接続され、そこには、作動制御信号φＳＴＢＹ３が撮像制御部４から供給される。
　上述のｋ／２個のスイッチ群の各々の群のスイッチＳ１～Ｓ６は、ｎＭＯＳトランジスタで構成されている。上述のｋ／２個のスイッチ群の各々の群のスイッチＳ５は、当該スイッチ群と同じ垂直信号線に対応して設けられた増幅部の入力容量Ｃ２の他方端部と当該垂直信号線との間をオンオフする。例えば、垂直信号線Ｖ４に対応するスイッチ群のスイッチＳ５は、当該スイッチ群と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の入力容量Ｃ２の他方端部と当該垂直信号線Ｖ４との間をオンオフする。
　上述のｋ／２個のスイッチ群の各々の群のスイッチＳ４は、当該スイッチ群と同じ垂直信号線に対応して設けられた増幅部の入力容量Ｃ１の他方端部と、当該スイッチ群が対応する垂直信号線に対して２本前の垂直信号線との間を、オンオフする。例えば、垂直信号線Ｖ４に対応するスイッチ群のスイッチＳ４は、当該スイッチ群と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の入力容量Ｃ１の他方端部と、当該スイッチ群が対応する垂直信号線Ｖ４に対して２本前の垂直信号線Ｖ２との間を、オンオフする。なお、図５に示すように、垂直信号線Ｖ２に対応するスイッチ群のスイッチＳ４がオン時に接続すべき垂直信号線が存在しないので、そのスイッチＳ４の一方はフローティング状態にされている。
　上述のｋ／２個のスイッチ群の各々の群のスイッチＳ６は、当該スイッチ群と同じ垂直信号線に対応して設けられた増幅部の入力容量Ｃ３の他方端部と、当該スイッチ群が対応する垂直信号線に対して２本後の垂直信号線との間を、オンオフする。例えば、垂直信号線Ｖ４に対応するスイッチ群のスイッチＳ４は、当該スイッチ群と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の入力容量Ｃ３の他方端部と、当該スイッチ群が対応する垂直信号線Ｖ４に対して２本後の垂直信号線Ｖ６との間を、オンオフする。なお、図面には示していないが、垂直信号線Ｖｋに対応するスイッチ群のスイッチＳ６は、有効画素部２１Ａの垂直信号線ではないが、ＯＢ画素部２１Ｂの垂直信号線Ｖｋ＋２と接続されている。もっとも、垂直信号線Ｖｋに対応するスイッチ群のスイッチＳ６の一方は、垂直信号線Ｖｋ＋２と接続せずに、フローティング状態にしてもよい。
　上述の第１グループの増幅部ＣＡ１，ＣＡ４，ＣＡ７，…に対応するスイッチ群のスイッチＳ４～Ｓ６のゲートが共通に接続され、そこには、制御信号φ１が撮像制御部４から供給される。第２グループの増幅部ＣＡ２，ＣＡ５，ＣＡ８，…のゲートが共通に接続され、そこには、制御信号φ２が撮像制御部４から供給される。第３グループの増幅部ＣＡ３，ＣＡ６，ＣＡ９，…のゲートが共通に接続され、そこには、制御信号φ３が撮像制御部４から供給される。各スイッチＳ４～Ｓ６は、そのゲートに供給される制御信号φ１～φ３がハイレベル（Ｈ）の場合にオンする一方、そのゲートに供給される制御信号φ１～φ３がローレベル（Ｌ）の場合にオフする。
　上述のｋ／２個のスイッチ群の各々の群のスイッチＳ１～Ｓ３は、当該スイッチ群と同じ垂直信号線に対応して設けられた増幅部の入力容量Ｃ１～Ｃ３の他方端部と当該垂直信号線との間をそれぞれオンオフする。例えば、垂直信号線Ｖ４に対応するスイッチ群のスイッチＳ１～Ｓ３は、当該スイッチ群と同じ垂直信号線Ｖ４に対応して設けられた増幅部ＣＡ２の入力容量Ｃ１～Ｃ３の他方端部と当該垂直信号線Ｖ４との間をオンオフする。
　上述のｋ／２個のスイッチ群のスイッチＳ１～Ｓ３のゲートが共通に接続され、そこには、制御信号φＮが撮像制御部４から供給される。各スイッチＳ１～Ｓ３は、そのゲートに供給される制御信号φＮがハイレベルの場合にオンする一方、そのゲートに供給される制御信号φＮがローレベルの場合にオフする。
　先の説明からわかるように、各スイッチ群において、スイッチＳ４～Ｓ６は、ｐ本（本実施形態では、３本）の垂直信号線とｐ個（本実施形態では、３個）の入力容量Ｃ１～Ｃ３との間をそれぞれオンオフするｐ個（本実施形態では、３個）の第１のスイッチを構成している。また、各スイッチ群において、スイッチＳ１～Ｓ３は、１本のみの垂直信号線と入力容量Ｃ１～Ｃ３との間をそれぞれオンオフするｐ個（本実施形態では、３個）の第２のスイッチを構成している。各スイッチ群において、スイッチＳ１～Ｓ６は、制御信号φ１～φ３，φＮに応じて、ｐ本（本実施形態では、３本）の垂直信号線の信号を、ｐ個（本実施形態では、３個）の入力容量Ｃ１～Ｃ３にそれぞれ供給する第１の信号供給状態（スイッチＳ４～Ｓ６がオンでスイッチＳ１～Ｓ３がオフの状態）と、１本のみの垂直信号線の信号を、ｐ個（本実施形態では、３個）の入力容量Ｃ１～Ｃ３に共通して供給する第２の信号供給状態（スイッチＳ１～Ｓ３がオンでスイッチＳ４～Ｓ６がオフの状態）とに、切り替える信号供給部を構成している。
　図９は、上述の増幅部ＣＡ１～ＣＡ（ｋ／２）のうちの任意の１つの増幅部ＣＡの非加算時の状態（上述の第２の信号供給状態）を示す回路図である。図１０は、上述の増幅部ＣＡ１～ＣＡ（ｋ／２）のうちの任意の１つの増幅部ＣＡの加算時の状態（上述の第１の信号供給状態）を示す回路図である。図９及び図１０では、作動制御信号φＳＴＢＹを供給するラインは省略している。以下の説明において、入力容量Ｃ１～Ｃ３及び帰還容量Ｃｆの容量値も、それぞれ同じ符号Ｃ１～Ｃ３，Ｃｆで表記する。
　上述の第２の信号供給状態では、対応するスイッチ群のスイッチＳ１～Ｓ３がオンでスイッチＳ４～Ｓ６がオフであるので、図９に示すように、入力容量Ｃ１～Ｃ３が並列接続され、対応する１本の垂直信号線の信号が、入力電圧Ｖｉとして、並列接続された入力容量Ｃ１～Ｃ３へ入力される。例えば、増幅部ＣＡが増幅部ＣＡ２である場合には、入力電圧Ｖｉは垂直信号線Ｖ４の信号となる。
　この場合、信号φＣＡＲＳＴがハイレベルになると、カラムアンプリセットスイッチＣＡＲＳＴがオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにリセットされる。その後、信号φＣＡＲＳＴがローレベルにされてカラムアンプリセットスイッチＣＡＲＳＴがオフした状態において、入力電圧ＶｉがΔＶｉだけ変化すると、演算増幅器ＯＰの出力端子の信号（出力電圧）Ｖｏｕｔは、［Ｖｒｅｆ－｛（Ｃ１＋Ｃ２＋Ｃ３）／Ｃｆ｝×ΔＶｉ］となる。このように、カラムアンプリセットスイッチＣＡＲＳＴがオフすると、入力容量Ｃ１～Ｃ３の並列合成容量（Ｃ１＋Ｃ２＋Ｃ３）と帰還容量Ｃｆの比で反転ゲイン｛－（Ｃ１＋Ｃ２＋Ｃ３）／Ｃｆ｝が得られる。
　したがって、図９に示す状態では、対応する垂直信号線の信号Ｖｉの変化分ΔＶｉよる増幅出力、すなわち、１本の垂直信号線の非加算状態の信号が、出力信号Ｖｏｕｔとして得られる。
　なお、本実施形態における増幅部ＣＡにおいて、入力容量Ｃ１～Ｃ３を単一の入力容量とし、その単一の入力容量を所定の垂直信号線に固定して接続するように変形した増幅部が、いわゆるカラムアンプとして知られている。本実施形態における信号φＣＡＲＳＴのタイミングは、その公知のカラムアンプと同様のタイミングで行えばよいので、その説明は省略する。この点は、図１０の状態の場合も同じである。
　上述の第１の信号供給状態では、対応するスイッチ群のスイッチＳ４～Ｓ６がオンでスイッチＳ１～Ｓ３がオフであるので、図１０に示すように、入力容量Ｃ１～Ｃ３の入力側がそれぞれ電気的に分離され、対応する３本の垂直信号線の信号がそれぞれ、入力電圧Ｖａ，Ｖｂ，Ｖｃとして、入力容量Ｃ１～Ｃ３へそれぞれ入力される。例えば、増幅部ＣＡが増幅部ＣＡ２である場合には、入力電圧Ｖａは垂直信号線Ｖ２の信号、入力電圧Ｖｂは垂直信号線Ｖ４の信号、入力電圧Ｖｃは垂直信号線Ｖ６の信号となる。
　この場合、信号φＣＡＲＳＴがハイレベルになると、カラムアンプリセットスイッチＣＡＲＳＴがオンして演算増幅器ＯＰの反転入力端子と出力端子との間が短絡し、演算増幅器ＯＰの出力端子が所定電位Ｖｒｅｆにリセットされる。その後、信号φＣＡＲＳＴがローレベルにされてカラムアンプリセットスイッチＣＡＲＳＴがオフした状態において、入力電圧Ｖａ，Ｖｂ，ＶｃがそれぞれΔＶａ，ΔＶｂ，ΔＶｃだけ変化すると、演算増幅器ＯＰの出力端子の信号（出力電圧）Ｖｏｕｔは、［Ｖｒｅｆ－［｛（Ｃ１／Ｃｆ）×ΔＶａ｝＋｛（Ｃ２／Ｃｆ）×ΔＶｂ｝＋｛（Ｃ３／Ｃｆ）×ΔＶｃ｝］］となる。このように、カラムアンプリセットスイッチＣＡＲＳＴがオフすると、｛（Ｃ１／Ｃｆ）×ΔＶａ｝と｛（Ｃ２／Ｃｆ）×ΔＶｂ｝と｛（Ｃ３／Ｃｆ）×ΔＶｃ｝を加算した反転ゲイン［｛（Ｃ１／Ｃｆ）×ΔＶａ｝＋｛（Ｃ２／Ｃｆ）×ΔＶｂ｝＋｛（Ｃ３／Ｃｆ）×ΔＶｃ｝］が得られる。
　例えば、Ｃ１＝Ｃ２＝Ｃ３＝Ｃとすると、出力電圧Ｖｏｕｔは、［Ｖｒｅｆ－｛（Ｃ／Ｃｆ）×（ΔＶａ＋ΔＶｂ＋ΔＶｃ）｝］となり、ΔＶａとΔＶｂとΔＶｃとを重み付けなしに加算した反転ゲインを得ることができる。
　Ｃ１，Ｃ２，Ｃ３の値の関係を適宜設定することで、ΔＶａとΔＶｂとΔＶｃとを所望の重み係数による重み付け加算を行うことができる。例えば、Ｃ１＝Ｃ３＝ＣかつＣ２＝α・Ｃ（α＞１）とすれば、ΔＶａ及びΔＶｃに比べてΔＶｂの重みづけを重くした重みづけ加算を行うことできる。この場合、加算するｐ本（本実施形態では、３本）の垂直信号線のうち、それらの中央に位置する垂直信号線の信号が供給される入力容量Ｃ２の容量値は、上述のｐ本の垂直信号線のうちのそれらの中央に位置する垂直信号線の信号が供給される入力容量Ｃ１，Ｃ３の容量値よりも大きい設定されることになる。この場合、加算後の信号の重心に存在する中央の垂直線信号の信号の重み付けが中央から遠い位置の垂直信号線の信号よりも重くされるので、加算後の画質の向上を図ることができる。もっとも、これに限らず、例えば、Ｃ１＝Ｃ２＝Ｃ３としてもよい。
　このように、図１０に示す状態では、対応する３本の垂直信号線の信号Ｖａ，Ｖｂ，Ｖｃの変化分ΔＶａ，ΔＶｂ，ΔＶｃの重み付けあり又は重み付けなしの加算による増幅出力、すなわち、３本の垂直信号線の加算状態の信号が、出力信号Ｖｏｕｔとして得られる。
　ここで、図６を参照する。本実施形態では、図６にその一部を示すように、上側信号出力回路２４は、ＯＢ画素部２１Ｂの偶数列目の垂直信号線Ｖｋ＋２，Ｖｋ＋４，…，Ｖｍにそれぞれ対応して設けられた、各々がスイッチＳ１～Ｓ６からなる｛（ｍ／２）－（ｋ／２）｝個のスイッチ群及び｛（ｍ／２）－（ｋ／２）｝個の増幅部ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）を有している。これらは、ＯＢ画素ＯＢ用であり、図５に関連して説明した有効画素部２１Ａの偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋにそれぞれ対応して設けられた、各々がスイッチＳ１～Ｓ６からなるｋ／２個のスイッチ群及びｋ／２個の増幅部ＣＡ１～ＣＡ（ｋ／２）と、それぞれ同様に構成されている。
　ただし、本実施形態では、有効画素ＰＸについては水平画素加算と水平画素非加算とを切り替えるのに対し、ＯＢ画素ＯＢについては常に、水平画素非加算として、ＯＢ画素ＯＢの全列の信号を読み出すように構成されている。
　すなわち、ＯＢ画素用スイッチ群では、スイッチＳ１～Ｓ３のゲートに固定的にハイレベルが印加されて常時スイッチＳ１～Ｓ３がオンするとともに、スイッチＳ４～Ｓ６のゲートに固定的にローレベルが印加されて常時スイッチＳ４～Ｓ６がオフする。これにより、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）は、図９に示す非加算状態に固定されている。なお、これと同じ電気的接続状態を実現するべく、ＯＢ画素用スイッチ群を取り除いて、オン状態のスイッチＳ１～Ｓ３で接続される箇所を配線で接続してもよい。しかし、この場合には、回路の均一性が低下し、信号にオフセット等が生じ易いので、本実施形態のようにＯＢ画素用スイッチ群を設けることが好ましい。
　また、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）の演算増幅器ＯＰには、作動制御信号φＳＴＢＹ１～φＳＴＢＹ３とは独立した作動制御信号φＳＴＢＹ－ＯＢが供給されており、ＯＢ画素用増幅部ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）を、前述した増幅部ＣＡ１～ＣＡ（ｋ／２）から独立して、常時作動状態にし得るようになっている。
　図７に示すように、上側信号出力回路２４は、前述した増幅部ＣＡ１～ＣＡ（ｍ／２）にそれぞれ対応して設けられたサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）と、水平走査回路３１と、水平信号線３２Ｎ，３２Ｓと、水平線リセットトランジスタＲＴＨＳ，ＲＴＨＮと、出力アンプＡＰＳ，ＡＰＮとを有している。
　水平走査回路３１は、撮像制御部４の制御下で、サンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）の各々毎にあるいはそのうちの選択されたもの毎に、水平走査信号φＨを出力し、水平走査の制御を行う。φＨに付した（ｍ／２）はｍ列目の信号であることを示している。
　サンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）には、対応する増幅部ＣＡ１～ＣＡ（ｍ／２）の演算増幅器ＯＰの出力端子が接続されている。各サンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）は、第１の容量ＣＳと、第２の容量ＣＮとを有している。本実施形態では、第１の容量ＣＳは、光信号等を蓄積する容量である。第２の容量ＣＮは、上述の光信号等から差し引くべきノイズ成分を含む差分用信号を蓄積する容量である。また、各サンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）は、第１及び第２の入力スイッチＴＶＳ，ＴＶＮと、第１及び第２の出力スイッチＴＨＳ，ＴＨＮとを有している。各サンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）は、対応する増幅部ＣＡ１～ＣＡ（ｍ／２）の出力信号Ｖｏｕｔを制御信号φＴＶＮ，φＴＶＳに従ってサンプリングして保持するとともに、当該保持された信号を水平走査回路３１からの水平走査信号φＨに従って水平信号線３２Ｎ，３２Ｓへ供給する。水平信号線３２Ｎ，３２Ｓに出力された光信号等及び差分用信号はそれぞれ出力アンプＡＰＳ，ＡＰＮを介して増幅され、図１中の信号処理部５へ出力される。信号処理部５は、出力アンプＡＰＳ，ＡＰＮの出力間の差分を、差動アンプ等によって得る。これにより相関２重サンプリングが実現される。なお、そのような差動アンプ等は、固体撮像素子３に搭載してもよい。このサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）は、増幅部ＣＡ１～ＣＡ（ｍ／２）のオフセットを取り除くために設けられている。なお、水平線リセットトランジスタＲＴＨＳ，ＲＴＨＮは水平信号線３２Ｓ，３２Ｎをそれぞれ水平線リセット制御信号φＲＴＨに従って所定タイミングで所定電位Ｖｒｅｆ０にリセットする。
　このようなサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）自体については、公知であるので、その詳細な説明は省略する。
　図面には示していないが、図２中の下側信号出力回路２５は、上側信号出力回路２４を上下反転させた回路である。ただし、下側信号出力回路２５では、上側信号出力回路２４において偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍにそれぞれ接続されている箇所は、画素部２１において奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ－１にそれぞれ接続される。
　本実施形態では、このように、信号出力回路が上側信号出力回路２４と下側信号出力回路２５とに分けられているので、スペースを有効に活用することができるとともに、両者の処理を並行して行うことで処理の高速化を図ることができる。もっとも、本発明では、信号出力回路を上側又は下側のいずれか一方側にのみ配置してもよい。
　次に、図２に示す固体撮像素子３の動作例について説明する。
　本実施形態では、通常の本撮影時（静止画撮影時）などにおいて、全画素ＰＸの信号を水平画素非加算で読み出す動作モード（以下、「水平画素非加算読み出しモード」と呼ぶ。）が行われる。
　図１１は、図２に示す固体撮像素子３の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。図１２は、図２に示す固体撮像素子３の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートである。
　水平画素非加算読み出しモードでは、図１２に示すように、上側及び下側の（上側信号出力回路２４及び下側信号出力回路２５の）制御信号φＮがハイレベルに維持される一方で、上側及び下側の制御信号φ１，φ２，φ３がローレベルに維持される。したがって、上側及び下側の有効画素用増幅部ＣＡ１～ＣＡ（ｋ／２）はいずれも、図９に示す非加算状態に維持される。上側及び下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）は、そもそも図９に示す非加算状態に固定されている。
　水平画素非加算読み出しモードでは、図１１からも理解できるように、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍが、上側の増幅部ＣＡ１～ＣＡ（ｍ／２）の、図９に示す非加算状態の入力部に、それぞれ接続される。また、水平画素非加算読み出しモードでは、図１１からも理解できるように、奇数列の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ－１が、下側の増幅部ＣＡ１～ＣＡ（ｍ／２）の、図９に示す非加算状態の入力部に、それぞれ接続される。
　また、水平画素非加算読み出しモードでは、図１２に示すように、上側及び下側の作動制御信号φＳＴＢＹ１～φＳＴＢＹ３，φＳＴＢＹ－ＯＢがローレベルに維持され、上側及び下側の全ての増幅部ＣＡ１～ＣＡ（ｍ／２）は作動状態に維持される。
　そして、水平画素非加算読み出しモードでは、撮像制御部４による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸ，ＯＢの信号が、対応する列の垂直信号線Ｖ１～Ｖｍに出力される。
　図１１に示すように、奇数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＧｒ画素（Ｇｒカラーフィルタが設けられた有効画素ＰＸ及びＯＢ画素ＯＢ）の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ－１には、対応する列のＲ画素の信号が出力される。偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍに出力されたＧｒ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である上側の増幅部ＣＡ１～ＣＡ（ｍ／２）によって増幅された後に、上側のサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＧｒ画素の信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ－１に出力されたＲ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である下側の増幅部ＣＡ１～ＣＡ（ｍ／２）によって増幅された後に、下側のサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＲ画素の信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。
　図１１に示すように、偶数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＢ画素の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ－１には、対応する列のＧｂ画素の信号が出力される。偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍに出力されたＢ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である上側の増幅部ＣＡ１～ＣＡ（ｍ／２）によって増幅された後に、上側のサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＢ画素の信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ－１に出力されたＧｂ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である下側の増幅部ＣＡ１～ＣＡ（ｍ／２）によって増幅された後に、下側のサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた全てのＧｂ画素の信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。
　このようにして、水平画素非加算読み出しモードでは、全ての画素ＰＸ，ＯＢの信号を水平加算することなく読み出すことができる。
　本実施形態では、電子ビューファインダーモード時や動画撮影時などにおいて、有効画素ＰＸの信号を水平画素加算して読み出す動作モード（以下、「水平画素加算読み出しモード」と呼ぶ。）が行われる。
　図１３は、図２に示す固体撮像素子３の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図である。図１４は、図２に示す固体撮像素子３の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートである。
　水平画素加算読み出しモードでは、図１４に示すように、上側及び下側の制御信号φＮがローレベルに維持される。したがって、上側及び下側の有効画素用増幅部ＣＡ１～ＣＡ（ｋ／２）はいずれも、図１０に示す加算状態に維持される。一方、上側及び下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）は、そもそも図９に示す非加算状態に固定されている。
　水平画素加算読み出しモードでは、上側の制御信号φ２がハイレベルに維持され、上側の制御信号φ１，φ３がローレベルに維持され、これ応じて、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…で加算される垂直信号線の信号が定まり、例えば、上側の有効画素用増幅部ＣＡ２では垂直信号線Ｖ２，Ｖ４，Ｖ６の信号が加算される。一方、下側の制御信号φ１がハイレベルに維持され、下側の制御信号φ２，φ３がローレベルに維持され、これ応じて、下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…で加算される垂直信号線の信号が定まり、例えば、下側の有効画素用増幅部ＣＡ４では垂直信号線Ｖ５，Ｖ７，Ｖ９の信号が加算される。
　水平画素加算読み出しモードでは、図１４に示すように、上側の制御信号φＳＴＢＹ２，φＳＴＢＹ－ＯＢがローレベルに維持され、上側のφＳＴＢＹ１，φＳＴＢＹ３がハイレベルに維持される。したがって、上側信号出力回路２４では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ１，ＣＡ３，ＣＡ４，ＣＡ６，ＣＡ７，ＣＡ９，…は作動停止状態に維持される。上側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）は、作動状態に維持される。
　水平画素加算読み出しモードでは、図１４に示すように、下側の制御信号φＳＴＢＹ１，φＳＴＢＹ－ＯＢがローレベルに維持され、下側のφＳＴＢＹ２，φＳＴＢＹ３がハイレベルに維持される。したがって、下側信号出力回路２５では、有効画素部２１Ａに関しては、有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…のみが作動状態に維持され、残りの有効画素用増幅部ＣＡ２，ＣＡ３，ＣＡ５，ＣＡ６，ＣＡ８，ＣＡ９，…は作動停止状態に維持される。下側のＯＢ画素用増幅部ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）は、作動状態に維持される。
　そして、水平画素加算読み出しモードでは、撮像制御部４による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸ，ＯＢの信号が、対応する列の垂直信号線Ｖ１～Ｖｍに出力される。
　図１３に示すように、奇数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＧｒ画素（Ｇｒカラーフィルタが設けられた有効画素ＰＸ及びＯＢ画素ＯＢ）の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ－１には、対応する列のＲ画素の信号が出力される。
　偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＧｒ画素の信号は、図１０に示す加算状態となっていてかつ作動状態にある上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…によって、互いに重複しない３つのＧｒ画素の信号ずつ加算される。図１３から理解できるように、加算後の各Ｇｒ画素の重心位置同士の行方向の間隔は等ピッチである。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＧｒ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である上側のＯＢ画素用ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む上側の増幅部ＣＡ１～ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の出力信号（Ｇｒ画素の加算信号）と上側ＯＢ画素用ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）の出力信号（Ｇｒ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。
　奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｋ－１に出力されたＲ画素の信号は、図１０に示す加算状態となっていてかつ作動状態である下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…によって、互いに重複しない３つのＲ画素の信号ずつ加算される。図１３から理解できるように、加算後の各Ｒ画素の重心位置同士の行方向の間隔は等ピッチであるとともに、加算後の各Ｒ画素の信号の重心位置と前述した加算後の各Ｇｒ画素の信号の重心位置との間隔も等ピッチである。奇数列目の垂直信号線Ｖｋ＋１，…，Ｖｍ－１に出力されたＲ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である下側のＯＢ画素用ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む下側の増幅部ＣＡ１～ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の出力信号（Ｒ画素の加算信号）と下側のＯＢ画素用ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）の出力信号（Ｒ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。
　図１３に示すように、偶数行目が読み出し対象となっている場合には、偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｍには、対応する列のＢ画素の信号が出力され、奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｍ－１には、対応する列のＧｂ画素の信号が出力される。
　偶数列目の垂直信号線Ｖ２，Ｖ４，…，Ｖｋに出力されたＢ画素の信号は、図１０に示す加算状態となっていてかつ作動状態にある上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…によって、互いに重複しない３つのＢ画素の信号ずつ加算される。図１３から理解できるように、加算後の各Ｂ画素の重心位置同士の行方向の間隔は等ピッチである。偶数列目の垂直信号線Ｖｋ＋２，…，Ｖｍに出力されたＢ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である上側のＯＢ画素用ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む上側の増幅部ＣＡ１～ＣＡ（ｍ／２）の出力信号は、上側のサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が上側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、上側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、上側の有効画素用増幅部ＣＡ２，ＣＡ５，ＣＡ８，…の出力信号（Ｇｒ画素の加算信号）と上側ＯＢ画素用ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）の出力信号（Ｂ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。
　奇数列目の垂直信号線Ｖ１，Ｖ３，…，Ｖｋ－１に出力されたＧｂ画素の信号は、図１０に示す加算状態となっていてかつ作動状態である下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…によって、互いに重複しない３つのＧｂ画素の信号ずつ加算される。図１３から理解できるように、加算後の各Ｇｂ画素の重心位置同士の行方向の間隔は等ピッチであるとともに、加算後の各Ｇｂ画素の信号の重心位置と前述した加算後の各Ｂ画素の信号の重心位置との間隔も等ピッチである。奇数列目の垂直信号線Ｖｋ＋１，…，Ｖｍ－１に出力されたＧｂ画素の信号は、図９に示す非加算状態となっていてかつ作動状態である下側のＯＢ画素用ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）によって増幅される。これらの有意の信号を含む下側の増幅部ＣＡ１～ＣＡ（ｍ／２）の出力信号は、下側のサンプリング部ＣＤＳ１～ＣＤＳ（ｍ／２）によりサンプリングされた後に、このサンプリングされた信号が下側の水平走査回路３１によって順次出力アンプＡＰＳ，ＡＰＮから出力される。このとき、下側の水平走査回路３１は、このサンプリングされた全ての信号を出力させる（全列読み出しする）ようにしてもよいし、下側の有効画素用増幅部ＣＡ１，ＣＡ４，ＣＡ７，…の出力信号（Ｇｂ画素の加算信号）と下側のＯＢ画素用ＣＡ（ｋ／２）＋１～ＣＡ（ｍ／２）の出力信号（Ｇｂ画素の加算信号）のみを選択的に出力させる（列選択読み出しする）ようにしてもよい。前者の場合は、後段の回路で不要信号は使用しなければよい。
　このようにして、水平画素加算読み出しモードでは、有効画素ＰＸの信号を水平加算して読み出すことができる一方で、全てのＯＢ画素ＯＢの信号を水平画素加算することなく読み出すことができる。
　このようにして読み出した信号から最終的な動画像等を得るには、例えば、図１中の信号処理部５あるいは画像処理部１３で、垂直方向の３画素加算処理を行ってもよい。あるいは、前述した例では、垂直走査回路２３によって１行ずつ読み出されているが、３行おきに読み出し、垂直方向は間引き読み出ししてもよい。あるいは、固体撮像素子３を垂直方向の画素加算し得るように構成しておき、垂直方向も画素加算読み出ししてもよい。これらの点は、後述する第２の実施形態についても同様である。
　なお、本実施形態では、水平画素非加算読み出しモード及び水平画素加算読み出しモードのいずれにおいても、制御信号φ３がローレベルに維持されているので、それに対応するスイッチＳ４～Ｓ６（図５参照）を取り除いてもよい。しかし、この場合には、回路の均一性が低下し、信号にオフセット等が生じ易いので、本実施形態のように制御信号φ３に対応するスイッチＳ４～Ｓ６を設けることが好ましい。
　本実施形態によれば、増幅部Ｃ１～Ｃｋが増幅機能のみならず水平画素加算機能（図１０に示す加算状態の機能）をも担うので、水平方向の画素信号の加算を行う専用の加算回路を用いることなく、水平方向の画素信号を加算することができる。
　また、本実施形態によれば、水平画素加算読み出しモードにおいて、必要な信号の処理に関与しない増幅部（上側の有効画素用増幅部ＣＡ１，ＣＡ３，ＣＡ４，ＣＡ６，ＣＡ７，ＣＡ９，…及び下側の有効画素用増幅部ＣＡ２，ＣＡ３，ＣＡ５，ＣＡ６，ＣＡ８，ＣＡ９，…）は、消費電力の少ない作動停止状態に維持されるので、低消費電力化を図ることができる。
　さらに、本実施形態では、前述したように、水平画素加算読み出しモードにおいて、加算後の各色の画素の重心位置同士の行方向の間隔は等ピッチであるとともに、加算後の異なる色の画素の重心位置同士の行方向の間隔は等ピッチである。したがって、本実施形態によれば、モアレや偽色が発生し難い。
　ところで、上述の水平画素加算読み出しモードを次のように変形してもよい。すなわち、上側及び下側の制御信号φＮをローレベルに維持し、上側及び下側の制御信号φ１～φ３をハイレベルに維持し、上側及び下側の制御信号φＳＴＢＹ１～φＳＴＢＹ３，φＳＴＢＹ－ＯＢをローレベルに維持してもよい。
　この場合、同色のカラーフィルタが設けられたｐ列（本例では３列）ずつの画素であって行方向に隣り合うｐ列（本例では３列）の画素からの信号であって順次行方向の両側へ２列分だけずれたｐ列（本例では３列）ずつの画素からの信号をそれぞれ加算した信号が、上側及び下側の有効画素用増幅部ＣＡ１～ＣＡ（ｋ／２）の各々から得られる。この場合、上側及び下側の水平走査回路３１は、サンプリングされた上側及び下側の有効画素用増幅部ＣＡ１～ＣＡ（ｋ／２）の全ての出力信号を読み出すようにする。
　この変形例では、水平方向に関して画像縮小効果は得られないものの、水平方向に関して光学ローパスフィルタ効果と同様の効果を得ることができる。
　＜第２の実施形態＞
　図１５は、第２の実施形態による電子カメラで用いられる固体撮像素子の上側信号出力回路２４の一部分を示す回路図であり、図５に対応している。図１６は、第２の実施形態による電子カメラで用いられる固体撮像素子の上側信号出力回路２４の他の部分を示す回路図であり、図６に対応している。図１５及び図１６において、図５及び図６中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
　本実施形態が上述の第１の実施形態と異なる所は以下に説明する点である。
　本実施形態では、上側信号出力回路２４において、ｍ／２個の増幅部ＣＡ１～ＣＡ（ｍ／２）にそれぞれ対応し各々がスイッチＳ１～Ｓ６からなるｍ／２個のスイッチ群にそれぞれ対応して、各々がスイッチＳ７～Ｓ９からなるｍ／２個の垂直線選択用スイッチ群（ライン選択部）が追加されている。
　各垂直線選択用スイッチ群のスイッチＳ７～Ｓ９は、上述の第１の実施形態において上側信号出力回路２４において偶数列の各垂直信号線Ｖ２，Ｖ４，…，Ｖｍに接続されている箇所を、当該垂直信号線、当該垂直信号線の１本前の垂直信号線及び当該垂直信号線の２本後の垂直信号線のいずれかに選択的に接続し得るように設けられている。
　例えば、上側信号出力回路２４において増幅部ＣＡ１に対応する垂直線選択スイッチ群のスイッチＳ７～Ｓ９は、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、当該垂直信号線Ｖ２、当該垂直信号線Ｖ２の１本前の垂直信号線Ｖ１及び当該垂直信号線Ｖ２の２本後の垂直信号線Ｖ４のいずれかに選択的に接続し得るように設けられている。この垂直線選択スイッチ群のスイッチＳ７～Ｓ９のうちのスイッチＳ７が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、選択肢の中で最も１列目側の垂直信号線Ｖ１に選択的に接続する。この垂直線選択スイッチ群のスイッチＳ７～Ｓ９のうちのスイッチＳ８が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、選択肢の中で２番目に１列目側の垂直信号線Ｖ２に選択的に接続する。この垂直線選択スイッチ群のスイッチＳ７～Ｓ９のうちのスイッチＳ９が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ２に接続されている箇所を、選択肢の中で３番目に１列目側の垂直信号線Ｖ４に選択的に接続する。
　また、例えば、上側信号出力回路２４において増幅部ＣＡ２に対応する垂直線選択スイッチ群のスイッチＳ７～Ｓ９は、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、当該垂直信号線Ｖ４、当該垂直信号線Ｖ４の１本前の垂直信号線Ｖ３及び当該垂直信号線Ｖ４の２本後の垂直信号線Ｖ６のいずれかに選択的に接続し得るように設けられている。この垂直線選択スイッチ群のスイッチＳ７～Ｓ９のうちのスイッチＳ７が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、選択肢の中で最も１列目側の垂直信号線Ｖ３に選択的に接続する。この垂直線選択スイッチ群のスイッチＳ７～Ｓ９のうちのスイッチＳ８が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、選択肢の中で２番目に１列目側の垂直信号線Ｖ４に選択的に接続する。この垂直線選択スイッチ群のスイッチＳ７～Ｓ９のうちのスイッチＳ９が選択的にオンすると、上述の第１の実施形態において上側信号出力回路２４において垂直信号線Ｖ４に接続されている箇所を、選択肢の中で３番目に１列目側の垂直信号線Ｖ６に選択的に接続する。
　上述のｍ／２個の垂直線選択用スイッチ群の各々の群のスイッチＳ７～Ｓ９は、ｎＭＯＳトランジスタで構成されている。各垂直線選択用スイッチ群のスイッチＳ７が共通に接続され、そこには、制御信号φＳＥＬ７が撮像制御部４から供給される。各垂直線選択用スイッチ群のスイッチＳ８が共通に接続され、そこには、制御信号φＳＥＬ８が撮像制御部４から供給される。各垂直線選択用スイッチ群のスイッチＳ９が共通に接続され、そこには、制御信号φＳＥＬ９が撮像制御部４から供給される。各スイッチＳ７～Ｓ８は、そのゲートに供給される制御信号φＳＥＬ７～φＳＥＬ９がハイレベルの場合にオンする一方、そのゲートに供給される制御信号φＳＥＬ７～φＳＥＬ９がローレベルの場合にオフする。
　本実施形態では、下側信号出力回路２５は、上述した上側信号出力回路２４を単に上下反転させた回路である。
　次に、本実施形態における固体撮像素子３の動作例について説明する。
　本実施形態においても、通常の本撮影時（静止画撮影時）などにおいて、全画素ＰＸの信号を水平画素非加算で読み出す動作モード（以下、「水平画素非加算読み出しモード」と呼ぶ。）が行われる。
　図１７は、本実施形態における固体撮像素子３の水平画素非加算読み出しモードの特徴的な動作を模式的に示す動作説明図であり、図１１に対応している。図１８は、本実施形態おける固体撮像素子３の水平画素非加算読み出しモードでの制御信号の状態を示すタイミングチャートであり、図１２に対応している。
　本実施形態における水平画素非加算読み出しモードが上述の第１の実施形態における水平画素非加算読み出しモードと異なる所は以下の点のみである。
　本実施形態における水平画素非加算読み出しモードでは、上側及び下側の制御信号φＳＥＬ９はローレベルに維持され、奇数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ７をローレベルにする一方で下側の制御信号φＳＥＬ７をハイレベルにするとともに、上側の制御信号φＳＥＬ８をハイレベルにする一方で下側の制御信号φＳＥＬ８をローレベルにし、偶数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ７をハイレベルにする一方で下側の制御信号φＳＥＬ７をローレベルにするとともに、上側の制御信号φＳＥＬ８をローレベルにする一方で下側の制御信号φＳＥＬ８をハイレベルにする。
　これにより、図１７から理解できるように、図１１と異なり、Ｇｒ画素の信号のみならずＧｂ画素の信号も上側の増幅部から出力され、隣接するＧｒ画素の信号及びＧｂ画素の信号が同一の上側の増幅部で処理される。したがって、本実施形態における水平画素非加算読み出しモードでは、図１１の場合のように隣接するＧｒ画素の信号及びＧｂ画素の信号が上側と下側の互いに異なる増幅部で処理される場合に比べて、増幅部間のレベル差の影響を受け難くなる。
　本実施形態においても、電子ビューファインダーモード時や動画撮影時などにおいて、有効画素ＰＸの信号を水平画素加算して読み出す動作モード（以下、「水平画素加算読み出しモード」と呼ぶ。）が行われる。
　図１９は、本実施形態における固体撮像素子３の水平画素加算読み出しモードの特徴的な動作を模式的に示す動作説明図であり、図１３に対応している。図２０は、本実施形態おける固体撮像素子３の水平画素加算読み出しモードでの制御信号の状態を示すタイミングチャートであり、図１４に対応している。
　本実施形態における水平画素加算読み出しモードでは、図２０に示すように、上側及び下側の制御信号φＮがローレベルに維持され、上側及び下側の制御信号φ１がハイレベルに維持され、上側及び下側の制御信号φ２，φ３がローレベルに維持され、上側及び下側の制御信号φＳＴＢＹ１，φＳＴＢＹ－ＯＢがローレベルに維持され、上側及び下側のφＳＴＢＹ２，φＳＴＢＹ３がハイレベルに維持される。
　また、本実施形態における水平画素加算読み出しモードでは、図２０に示すように、上側及び下側の制御信号φＳＥＬ８がローレベルに維持され、奇数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ７をローレベルにする一方で下側の制御信号φＳＥＬ７をハイレベルにするとともに、上側の制御信号φＳＥＬ９をハイレベルにする一方で下側の制御信号φＳＥＬ９をローレベルにし、偶数行目が読み出し対象となっている場合には、上側の制御信号φＳＥＬ７をハイレベルにする一方で下側の制御信号φＳＥＬ７をローレベルにするとともに、上側の制御信号φＳＥＬ９をローレベルにする一方で下側の制御信号φＳＥＬ９をハイレベルにする。
　これにより、図１９から理解できるように、図１３と異なり、Ｇｒ画素の信号のみならずＧｂ画素の信号も上側の上側信号出力回路２４から出力される。このとき、加算後の各色の画素の重心位置同士の行方向の間隔は等ピッチであるとともに、加算後の異なる色の画素の重心位置同士の行方向の間隔は等ピッチである。
　ところで、本実施形態では、上側の制御信号φＳＥＬ８をハイレベルに維持し、上側の制御信号φＳＥＬ７，φＳＥＬ９をローレベルに維持し、下側の制御信号φＳＥＬ７をハイレベルに維持し、上側の制御信号φＳＥＬ８，φＳＥＬ９をローレベルに維持することで、本実施形態における固体撮像素子３は上述の第１の実施形態における固体撮像素子３と全く同じ接続状態となる。したがって、本実施形態においても、このような接続状態を維持することで、上述の第１の実施形態における水平画素非加算読み出しモード及び水平画素加算読み出しモードを実現することができる。
　＜第３の実施形態の説明＞
　図２１は、第３の実施形態での固体撮像素子の構成例を示すブロック図である。第３の実施形態での固体撮像素子は、シリコン基板上にＣＭＯＳ（相補性金属酸化膜半導体）プロセスを使用して形成されたＸＹアドレス型の固体撮像素子である。第３の実施形態の固体撮像素子は、例えば、デジタルスチルカメラやビデオカメラなどの撮像装置に実装される（なお、撮像装置の構成例は後述する）。
　また、第３の実施形態の固体撮像素子は、各画素の電気信号を独立に読み出す動作モード（通常読み出しモード）と、複数の画素から電気信号を混合して読み出す動作モード（混合読み出しモード）を有している。
　固体撮像素子１１１は、画素アレイ１１２と、複数の水平制御信号線１１３と、垂直走査回路１１４と、複数の垂直信号線１１５と、第１信号出力回路１１６と、第２信号出力回路１１７と、撮像素子制御回路１１８とを有している。
　画素アレイ１１２は、入射光を電気信号に変換する複数の画素ＰＸを有している。画素アレイ１１２の画素ＰＸは、受光面上で第１方向Ｄ１および第２方向Ｄ２にマトリクス状に配置されている。以下、第１方向Ｄ１および第２方向Ｄ２を、行方向Ｄ１および列方向Ｄ２ともそれぞれ称する。なお、図２１では画素ＰＸの配列を簡略化して示すが、実際の固体撮像素子の受光面にはさらに多数の画素が配列されることはいうまでもない。
　ここで、各々の画素ＰＸの前面には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが所定の色配列で配置されている。そのため、画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。例えば、第３の実施形態においては赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタが２行２列のベイヤ配列にしたがって各画素ＰＸに配置されている。これにより、画素アレイ１１２は、撮像時にカラーの画像を取得することができる。以下、赤（Ｒ）、緑（Ｇｒ、Ｇｂ）、青（Ｂ）のフィルタを有する画素ＰＸを、それぞれ赤画素（Ｒ）、青画素（Ｂ）、緑画素（Ｇｒ、Ｇｂ）とも称する。
　行方向Ｄ１に着目した場合、例えば、画素アレイ１１２の奇数行では、赤画素（Ｒ）と、緑画素（Ｇｒ）とが交互に配置されている。また、例えば、画素アレイ１１２の偶数行では、緑画素（Ｇｂ）と、青画素（Ｂ）とが交互に配置されている。
　また、列方向Ｄ２に着目した場合、例えば、画素アレイ１１２の奇数列では、緑画素（Ｇｂ）と、赤画素（Ｒ）とが交互に配置されている。また、例えば、画素アレイ１１２の偶数列では、青画素（Ｂ）と、緑画素（Ｇｒ）とが交互に配置されている。
　また、画素アレイ１１２の各行には、垂直走査回路１１４に接続された水平制御信号線１１３がそれぞれ配置されている。各々の水平制御信号線１１３は、垂直走査回路１１４から出力される制御信号（後述の選択信号φＳＥＬ、リセット信号φＲＳＴ、転送信号φＴＸ）を、行方向Ｄ１に並ぶ画素群にそれぞれ供給する。
　また、画素アレイ１１２の各列には、信号読み出し線の一例である垂直信号線１１５がそれぞれ配置されている。列方向Ｄ２に配置された複数の画素ＰＸは、列毎に設けられた垂直信号線１１５により互いに接続されている。すなわち、画素アレイ１１２は、同じ列に配置された複数の画素ＰＸからの出力信号を共通の垂直信号線１１５を介して出力する。
　なお、第３の実施形態では、緑画素（Ｇｂ）および赤画素（Ｒ）に対応する奇数列の垂直信号線１１５は、図２１の下側に位置する第１信号出力回路１１６にそれぞれ接続される。また、青画素（Ｂ）および緑画素（Ｇｒ）に対応する偶数列の垂直信号線１１５は、図２１の上側に位置する第２信号出力回路１７にそれぞれ接続される。
　ここで、図２２を参照しつつ、画素ＰＸの回路構成例を説明する。
　画素ＰＸは、フォトダイオードＰＤと、転送トランジスタＴＸと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、フローティングディフュージョンＦＤとをそれぞれ有している。
　フォトダイオードＰＤは、入射光の光量に応じて光電変換により信号電荷を生成する。転送トランジスタＴＸは、転送信号φＴＸの高レベル期間にオンし、フォトダイオードＰＤに蓄積された信号電荷をフローティングディフュージョンＦＤに転送する。
　転送トランジスタＴＸのソースはフォトダイオードＰＤであり、転送トランジスタＴＸのドレインはフローティングディフュージョンＦＤである。フローティングディフュージョンＦＤは、例えば、半導体基板に不純物を導入して形成された拡散領域である。なお、フローティングディフュージョンＦＤは、増幅トランジスタＡＭＰのゲートと、リセットトランジスタＲＳＴのソースとにそれぞれ接続されている。
　リセットトランジスタＲＳＴは、リセット信号φＲＳＴの高レベル期間にオンし、フローティングディフュージョンＦＤを電源電圧ＶＤＤにリセットする。また、増幅トランジスタＡＭＰは、ドレインが電源電圧ＶＤＤに接続され、ゲートがフローティングディフュージョンＦＤにそれぞれ接続され、ソースが選択トランジスタＳＥＬのドレインに接続されており、垂直信号線１１５に接続された定電流源１１９（図２１では不図示）を負荷とするソースフォロア回路を構成する。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して読み出し電圧を出力する。選択トランジスタＳＥＬは、選択信号φＳＥＬの高レベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線１１５に接続する。
　なお、各垂直信号線１１５には、垂直信号線１１５の電圧を所定値にクリップするクリップ回路１２０（図２１では不図示）がそれぞれ接続されている。例えば、クリップ回路１２０は、クリップ電圧を生成するトランジスタＭＣＬ１と、クリップのオン／オフを制御するトランジスタＭＣＬ２とを有している。なお、クリップ回路１２０は、トランジスタＭＣＬ１、ＭＣＬ２をカスコード接続するとともに、トランジスタＭＣＬ１のドレインを電源電圧ＶＤＤに接続し、トランジスタＭＣＬ２のソースを垂直信号線１１５に接続して形成される。
　図２１に戻って、第１信号出力回路１１６および第２信号出力回路１１７は、画素アレイ１１２を隔てて上下に並列して配置されている。第１信号出力回路１１６は、図２１の下側に配置されており、画素アレイ１１２の奇数列の画像信号（ＧｂまたはＲ）を行方向Ｄ１に向けて色毎に読み出す回路である。また、第２信号出力回路１１７は、図２１の上側に配置されており、画素アレイ１１２の偶数列の画像信号（ＢまたはＧｒ）を行方向Ｄ１に向けて色毎に読み出す回路である。このように、画素アレイ１１２の両側（上下）にそれぞれ信号出力回路を設けることで、画素アレイ１１２から画像信号を高速に読み出すことができる。
　また、第１信号出力回路１１６および第２信号出力回路１１７は、混合読み出しモードのときに、垂直信号線１１５の延長方向（列方向Ｄ２）に対して交差方向（行方向Ｄ１）に配置される複数の画素ＰＸから画像信号を混合して読み出す。なお、第３の実施形態での第１信号出力回路１１６および第２信号出力回路１１７は、混合読み出しモードのときに、行方向Ｄ１における同色３画素分の信号を混合読み出しする（混合読み出しの詳細は後述する）。
　撮像素子制御回路１１８は、垂直走査回路１１４、第１信号出力回路１１６、第２信号出力回路１１７に対して、それぞれ制御信号を供給する。
　なお、上述の制御信号は、第３の実施形態の固体撮像素子が実装される撮像装置の制御部から供給されてもよい。上記の場合には、固体撮像素子１１１から撮像素子制御回路１１８を省略することができる。
　以下、図２３を参照しつつ、第１信号出力回路１１６、第２信号出力回路１１７の構成例をより詳細に説明する。ここで、第２信号出力回路１１７は、偶数列の垂直信号線１１５が接続される点を除いて第１信号出力回路１１６と基本構成が同一である。そのため、以下の例では第１信号出力回路１１６の例を示し、第２信号出力回路１１７に関する重複説明はいずれも省略する。
　第１信号出力回路１１６は、混合読み出し制御部１２１と、カラムアンプ１２２と、サンプルホールド部１２３と、水平走査回路１２４とを有している。混合読み出し制御部１２１、カラムアンプ１２２、サンプルホールド部１２３は、１本の垂直信号線１１５に対してそれぞれ１組ずつ設けられる。また、水平走査回路１２４は、第１信号出力回路１１６内に１つのみ設けられる。
　なお、第１信号出力回路１１６の以下の説明では、奇数列の３ｍ－２番目（例えば１，４，７番目）に対応する要素には末尾に符号ａを付し、奇数列の３ｍ－１番目（例えば２，５，８番目）に対応する要素には末尾に符号ｂを付し、奇数列の３ｍ番目（例えば３，６，９番目）に対応する要素には末尾に符号ｃを付す（但し、ｍは０を除く自然数）。
　混合読み出し制御部１２１ａ～ｃは、画素ＰＸの混合読み出しのオン／オフを切り替える回路である。例えば、通常読み出しモードの場合、混合読み出し制御部１２１は、画素アレイ１１２の所定の奇数列のみから画素ＰＸの出力信号を読み出す。一方、混合読み出しモードの場合、混合読み出し制御部１２１は、画素アレイ１１２の奇数列のうち行方向Ｄ１に隣接する３列分の画素ＰＸから出力信号を混合して読み出す。
　なお、混合読み出し制御部１２１ａは、モード選択信号線φＮおよび位相選択信号線φ１に接続されている。混合読み出し制御部１２１ｂは、モード選択信号線φＮおよび位相選択信号線φ２に接続されている。混合読み出し制御部１２１ｃは、モード選択信号線φＮおよび位相選択信号線φ３に接続されている。そして、混合読み出しモードでの混合読み出し制御部１２１ａ～ｃは、位相選択信号φ１～φ３を受けてそれぞれ独立に動作する。
　上述の３ｍ－２番目の列に対応する第１の混合読み出し制御部１２１ａは、トランジスタＭａ１～Ｍａ６と、容量Ｃａ１～Ｃａ３とを有している。トランジスタＭａ１～Ｍａ３、トランジスタＭａ４～Ｍａ６、容量Ｃａ１～Ｃａ３は、それぞれ３つずつ並列に配置される。
　トランジスタＭａ１～Ｍａ３の各ゲートは、モード切り替えを指示する共通のモード選択信号線φＮにいずれも接続される。また、トランジスタＭａ１～Ｍａ３の各ソースは、奇数列の３ｍ－２番目の列に対応する垂直信号線１１５にいずれも接続される。
　また、トランジスタＭａ４～Ｍａ６の各ゲートは、位相選択信号線φ１にいずれも接続されている。また、トランジスタＭａ４のソースは、隣接する３ｍ番目の列に対応する垂直信号線１１５に接続される。トランジスタＭａ５のソースは、３ｍ－２番目の列に対応する垂直信号線１１５に接続される。トランジスタＭａ６のソースは、隣接する３ｍ－１番目の列に対応する垂直信号線１１５に接続される。
　また、トランジスタＭａ１，Ｍａ４のドレインはいずれも容量Ｃａ１に接続され、トランジスタＭａ２，Ｍａ５のドレインはいずれも容量Ｃａ２に接続され、トランジスタＭａ３，Ｍａ６のドレインはいずれも容量Ｃａ３に接続される。これらの容量Ｃａ１～Ｃａ３は、後段の第１のカラムアンプ１２２ａに接続され、第１のカラムアンプ１２２ａの入力容量となる。
　上述の３ｍ－１番目の列に対応する第２の混合読み出し制御部１２１ｂは、トランジスタＭｂ１～Ｍｂ６と、容量Ｃｂ１～Ｃｂ３とを有している。トランジスタＭｂ１～Ｍｂ３、トランジスタＭｂ４～Ｍｂ６、容量Ｃｂ１～Ｃｂ３は、それぞれ３つずつ並列に配置される。
　トランジスタＭｂ１～Ｍｂ３の各ゲートは、上述した共通のモード選択信号線φＮにいずれも接続される。また、トランジスタＭｂ１～Ｍｂ３の各ソースは、奇数列の３ｍ－１番目の列に対応する垂直信号線１１５にいずれも接続される。
　また、トランジスタＭｂ４～Ｍｂ６の各ゲートは、位相選択信号線φ２にいずれも接続されている。また、トランジスタＭｂ４のソースは、隣接する３ｍ－２番目の列に対応する垂直信号線１１５に接続される。トランジスタＭｂ５のソースは、３ｍ－１番目の列に対応する垂直信号線１１５に接続される。トランジスタＭｂ６のソースは、隣接する３ｍ番目の列に対応する垂直信号線１１５に接続される。
　また、トランジスタＭｂ１，Ｍｂ４のドレインはいずれも容量Ｃｂ１に接続され、トランジスタＭｂ２，Ｍｂ５のドレインはいずれも容量Ｃｂ２に接続され、トランジスタＭｂ３，Ｍｂ６のドレインはいずれも容量Ｃｂ３に接続される。これらの容量Ｃｂ１～Ｃｂ３は、後段の第２のカラムアンプ１２２ｂに接続され、第２のカラムアンプ１２２ｂの入力容量となる。
　上述の３ｍ番目の列に対応する第３の混合読み出し制御部１２１ｃは、トランジスタＭｃ１～Ｍｃ６と、容量Ｃｃ１～Ｃｃ３とを有している。トランジスタＭｃ１～Ｍｃ３、トランジスタＭｃ４～Ｍｃ６、容量Ｃｃ１～Ｃｃ３は、それぞれ３つずつ並列に配置される。
　トランジスタＭｃ１～Ｍｃ３の各ゲートは、上述した共通のモード選択信号線φＮにいずれも接続される。また、トランジスタＭｃ１～Ｍｃ３の各ソースは、奇数列の３ｍ番目の列に対応する垂直信号線１１５にいずれも接続される。
　また、トランジスタＭｃ４～Ｍｃ６の各ゲートは、位相選択信号線φ３にいずれも接続されている。また、トランジスタＭｃ４のソースは、隣接する３ｍ－１番目の列に対応する垂直信号線１１５に接続される。トランジスタＭｃ５のソースは、３ｍ番目の列に対応する垂直信号線１１５に接続される。トランジスタＭｃ６のソースは、隣接する３ｍ－２番目の列に対応する垂直信号線１１５に接続される。
　また、トランジスタＭｃ１，Ｍｃ４のドレインはいずれも容量Ｃｃ１に接続され、トランジスタＭｃ２，Ｍｃ５のドレインはいずれも容量Ｃｃ２に接続され、トランジスタＭｃ３，Ｍｃ６のドレインはいずれも容量Ｃｃ３に接続される。これらの容量Ｃｃ１～Ｃｃ３は、後段の第３のカラムアンプ１２２ｃに接続され、第３のカラムアンプ１２２ｃの入力容量となる。
　カラムアンプ１２２は、例えば、増幅部の一例である演算増幅器ＯＰと、帰還容量Ｃｆと、制御スイッチＳｆとを有する反転増幅器であり、垂直信号線１１５を介して画素ＰＸから出力される出力信号を列ごとに反転増幅する。
　演算増幅器ＯＰの非反転入力端子には、一定の電位Ｖｒｅｆ＿ＰＧＡが供給される。演算増幅器ＯＰの反転入力端子は、混合読み出し制御部１２１の入力容量と接続される。また、帰還容量Ｃｆおよび制御スイッチＳｆは、いずれも一端が演算増幅器ＯＰの出力端子に接続され、いずれも他端が演算増幅器ＯＰの反転入力端子に接続される。なお、カラムアンプ１２２のリセットは、制御スイッチＳｆをオンすることで行われる。なお、演算増幅器ＯＰの出力端子は、後段のサンプルホールド部１２３に接続される。
　また、演算増幅器ＯＰは、カラムアンプ１２２の動作を列ごとに選択的に停止させるためのスタンバイスイッチを内蔵している。例えば、上述の３ｍ－２番目の列に対応するカラムアンプ１２２では、演算増幅器ＯＰに制御信号線φＳＴＢＹ１がそれぞれ接続されている。上述の３ｍ－１番目の列に対応するカラムアンプ１２２では、演算増幅器ＯＰに制御信号線φＳＴＢＹ２がそれぞれ接続されている。上述の３ｍ番目の列に対応するカラムアンプ１２２では、演算増幅器ＯＰに制御信号線φＳＴＢＹ３がそれぞれ接続されている。すなわち、制御信号線φＳＴＢＹ１、φＳＴＢＹ２、φＳＴＢＹ３により、行方向Ｄ１に隣接する各奇数列のカラムアンプ１２２には、スタンバイ期間を規定する制御信号（スタンバイ信号）がそれぞれ独立に入力される。なお、スタンバイスイッチを有する演算増幅器の回路構成例については後述する。
　サンプルホールド部１２３は、画像信号選択スイッチＭＳ１、ＭＳ２と、ノイズ信号選択スイッチＭＮ１、ＭＮ２と、容量ＣＴＳ、ＣＴＤとを有している。なお、スイッチＭＳ１、ＭＮ１は例えばＣＭＯＳスイッチである。
　例えば、画像信号選択スイッチＭＳ１は、制御信号φＳｉｇＣが高レベルの期間にオンし、カラムアンプ１２２から入力された信号を容量ＣＴＳに出力する。また、例えば、ノイズ信号選択スイッチＭＮ１は、制御信号φＤａｒｋＣが高レベルの期間にオンし、カラムアンプ１２２から入力された信号を容量ＣＴＤに出力する。なお、容量ＣＴＳ、ＣＴＤの他端はいずれも接地されている。
　第３の実施形態の例では、制御信号線の本数を抑制するために、各サンプルホールド部１２３には、共通の制御信号線φＳｉｇＣ、φＤａｒｋＣが接続されている。そのため、第３の実施形態では、行方向Ｄ１の全体にわたって、サンプルホールド部１２３の画像信号選択スイッチＭＳ１およびノイズ信号選択スイッチＭＮ１が同じ動作をする。
　一方、画像信号出力スイッチＭＳ２は、制御信号φＧＨが高レベルの期間にオンし、容量ＣＴＳに保持された電圧を画像信号ＯＵＴＳとして出力する。また、ノイズ信号出力スイッチＭＮ２は、制御信号φＧＨが高レベルの期間にオンし、容量ＣＴＤに保持された電圧をノイズ信号ＯＵＴＮとして出力する。ここで、ノイズ信号ＯＵＴＮは、例えば、画素ＰＸがリセットトランジスタＲＳＴによりリセットされ転送トランジスタＴＸが開く直前の画像信号（暗信号）である。したがって、例えば、画像信号ＯＵＴＳに含まれる固定ノイズ成分及び画素のリセットノイズ成分は、画像信号ＯＵＴＳからノイズ信号ＯＵＴＮを減算することで除去できる。
　水平走査回路１２４は、制御信号φＧＨを用いて、各奇数列に対応する画像信号出力スイッチＭＳ２およびノイズ信号出力スイッチＭＮ２を行方向Ｄ１へ順次オンし、容量ＣＴＳ、ＣＴＤにそれぞれ保持された信号ＯＵＴＳ、ＯＵＴＮを順次出力する。例えば、ｍ列目の画素ＰＸから読み出された信号に対応する画像信号ＯＵＴＳ、ノイズ信号ＯＵＴＮをそれぞれ出力するとき、水平走査回路１２４は、制御信号φＧＨ（ｍ）を高レベルに制御し、他の列の制御信号φＧＨを低レベルに制御する。
　次に、図２４を参照しつつ、第３の実施形態での演算増幅器ＯＰの回路構成例を説明する。なお、図２４では、帰還容量Ｃｆおよび制御スイッチＳｆの図示を省略する。また、図２４の例において、「ＶＩＮ＿Ｐ」は非反転入力端子を示し、「ＶＩＮ＿Ｎ」は反転入力端子を示し、「ＶＯＵＴ」は出力端子を示す。また、「ＳＴＢＹ」はスタンバイ信号（φＳＴＢＹ１～３）を受けるスタンバイ端子であり、「ＳＴＢＹ＿Ｎ」は上記のＳＴＢＹの負論理を受けるスタンバイ端子である。なお、図２４では、サンプルホールド部１２３の一部を併せて示す。
　図２４に示す演算増幅器ＯＰは、ＰＭＯＳトランジスタＴ１～Ｔ４と、ＮＭＯＳトランジスタＴ５～Ｔ９とを有している。図２４に示す演算増幅器ＯＰは、一般的なＮＭＯＳ入力の演算増幅器（Ｔ１、Ｔ２、Ｔ５、Ｔ６、Ｔ８、Ｔ９の構成）に対して、それぞれスタンバイスイッチとして機能するＰＭＯＳトランジスタ（Ｔ３、Ｔ４）およびＮＭＯＳトランジスタ（Ｔ７）が付加されている。なお、ＮＭＯＳトランジスタＴ８、Ｔ９は、カスコード型電流源を構成する。
　ＰＭＯＳ側のスタンバイスイッチであるトランジスタＴ３、Ｔ４は、スタンバイ期間（ＳＴＢＹが高レベルのとき）にオフとなる。上記のトランジスタＴ３、Ｔ４は、いずれもゲートでＳＴＢＹを受けている。トランジスタＴ３のソースは、トランジスタＴ１のドレインおよびトランジスタＴ１、Ｔ２のゲートと接続されている。トランジスタＴ３のドレインは、トランジスタＴ５のドレインと接続されている。また、トランジスタＴ４のソースは、トランジスタＴ２のドレインと接続されている。トランジスタＴ４のドレインは、トランジスタＴ６のドレインおよび出力端子ＶＯＵＴに接続されている。
　このように、トランジスタＴ４は、ＰＭＯＳのトランジスタＴ２と出力端子ＶＯＵＴとの間に配置されており、トランジスタＴ２を隔てて電源電圧ＶＤＤと接続されている。なお、トランジスタＴ３は、回路の対称性を保つために設けられている。図２４の構成では、トランジスタＴ１、Ｔ２は電源電圧ＶＤＤに直接接続されているので、演算増幅器ＯＰは、スタンバイスイッチとして付加されたトランジスタＴ３、Ｔ４の抵抗によるＩＲドロップの影響をほぼ受けずにすむ。
　また、ＮＭＯＳ側のスタンバイスイッチであるトランジスタＴ７は、スタンバイ期間（ＳＴＢＹ＿Ｎが低レベルのとき）にオフとなる。上記のトランジスタＴ７は、ゲートでＳＴＢＹの負論理（ＳＴＢＹ＿Ｎ）を受けている。トランジスタＴ７のドレインは、トランジスタＴ５、Ｔ６のソースとそれぞれ接続されており、トランジスタＴ６を隔てて出力端子ＶＯＵＴと接続されている。トランジスタＴ７のソースは、トランジスタＴ８のドレインと接続されており、トランジスタＴ８、Ｔ９を隔てて接地されている。
　上記の演算増幅器ＯＰでは、スタンバイのときにトランジスタＴ３、Ｔ４がオフとなり、電源電圧ＶＤＤから出力端子ＶＯＵＴへの電流が遮断される。また、スタンバイのときにトランジスタＴ７がオフとなり、出力端子ＶＯＵＴからＧＮＤへの電流が遮断される。これにより、カラムアンプ１２２はスタンバイ状態となる。このスタンバイ期間において、演算増幅器ＯＰの出力端子はフローティング状態となる。よって、上述した第３の実施形態での演算増幅器ＯＰでは、カラムアンプ１２２のスタンバイ期間に後段のサンプルホールド部１２３が動作している場合においても、演算増幅器ＯＰからサンプルホールド部１２３の容量に不要な電荷の充電が行われることはない。
　これに対して、ＰＭＯＳ側のスタンバイスイッチ（トランジスタＴ３、Ｔ４）がない場合を比較例として説明する（比較例の図示は省略する）。この比較例の場合、スタンバイのときにＮＭＯＳ側のスタンバイスイッチがオフとなる。これにより、出力端子ＶＯＵＴからＧＮＤへの電流が遮断されて、カラムアンプ１２２はスタンバイ状態となる。しかし、スタンバイ期間には、電源電圧ＶＤＤからＰＭＯＳトランジスタを介して出力端子側に電流が流れこんでしまう。例えば、カラムアンプ１２２のスタンバイ期間に後段のサンプルホールド部１２３が動作している場合、比較例の構成ではサンプルホールド部１２３の容量に不要な電荷が充電されてしまうので、理想的なスタンバイ状態とはならないことが分かる。
　以下、第３の実施形態の固体撮像素子１１１での読み出し動作例を説明する。
　（通常読み出しモードの場合）
　図２５は、通常読み出しモードでの画素アレイ１１２からの信号読み出しの例を示す図である。図２５の例では、画素アレイ１１２の全ての画素から信号を読み出す場合を示すが、所定の間隔で行および列を間引きして信号を読み出してもよい。
　通常読み出しモードにおいて、画素アレイ１１２の奇数行の画素から信号を読み出すときには、第１信号出力回路１１６から赤画素（Ｒ）の信号が順次読み出されるとともに、第２信号出力回路１１７から緑画素（Ｇｒ）の信号が順次読み出される。また、画素アレイ１１２の偶数行の画素から信号を読み出すときには、第１信号出力回路１１６から緑画素（Ｇｂ）の信号が順次読み出されるとともに、第２信号出力回路１１７から青画素（Ｂ）の信号が順次読み出される。
　なお、撮像素子制御回路１１８は、通常読み出しモードの場合、モード選択信号φＮを高レベルとし、位相選択信号φ１、φ２、φ３およびスタンバイ信号φＳＴＢＹ１、φＳＴＢＹ２、φＳＴＢＹ３をいずれも低レベルとする。
　ここで、画素アレイ１１２の奇数列の画像信号を読み出す場合を説明する。図２６は、通常読み出しモードでの第１信号出力回路１１６の動作状態を示す図である。なお、以下の動作例の説明では、高レベルを示す制御信号線と、画素ＰＸから演算増幅器ＯＰまでの信号が出力される信号線とを図中太線で示す。
　例えば、上述の３ｍ－２番目の列に対応する第１の混合読み出し制御部１２１ａでは、トランジスタＭａ１～Ｍａ３がいずれもオンとなる一方で、トランジスタＭａ４～Ｍａ６はいずれもオフとなる。これにより、３ｍ－２番目の列の画素ＰＸから信号が出力されると、その信号電荷はトランジスタＭａ１～Ｍａ３を介して容量Ｃａ１～Ｃａ３に蓄積される。
　また、各奇数列のカラムアンプ１２２はいずれも動作状態にあるため、画素ＰＸから読み出された出力信号は、対応する列のカラムアンプ１２２で反転増幅され、後段のサンプルホールド部１２３に出力される。
　なお、第１信号出力回路１１６の他の列（３ｍ－１番目、３ｍ番目の奇数列）や、第２信号出力回路１１７の各列においても、上記と同様に信号の読み出しが行われる。以上のように、通常読み出しモードでの固体撮像素子１１１は、各画素ＰＸの信号をそれぞれ独立に読み出すことができる。
　（混合読み出しモードの場合）
　図２７は、混合読み出しモードでの画素アレイ１１２からの信号読み出しの例を示す図である。混合読み出しモードでは、行方向Ｄ１における同色３画素分の信号を混合読み出しすることで、単純な間引き読み出しと比べて、モアレや偽色の発生を抑制しつつ、ノイズ成分を低減した画像を得ることができる。
　上記の混合読み出しモードでは、混合読み出し時の各色画素の重心位置がベイヤ配列を維持するように、信号のサンプリング位置が決定される。
　図２７において、１番目の緑画素（Ｇｂ）、赤画素（Ｒ）の信号は１，３列目の信号を混合して生成される（なお、図中１列目の左方向にさらに緑画素（Ｇｂ）、赤画素（Ｒ）がある場合、これらの信号もさらに混合される）。そして、混合読み出しされた１番目の緑画素（Ｇｂ）、赤画素（Ｒ）の重心位置は画素アレイ１１２の１列目となる。一方、図２７において、１番目の青画素（Ｂ）、緑画素（Ｇｂ）の信号は２，４，６列目の信号を混合して生成される。そして、混合読み出しされた１番目の青画素（Ｂ）、緑画素（Ｇｂ）の重心位置は画素アレイ１１２の４列目となる。
　混合読み出しモードにおいて上記の読み出しを行うために、撮像素子制御回路１１８は、第１信号出力回路１１６および第２信号出力回路１１７のモード選択信号φＮをいずれも低レベルとする。また、撮像素子制御回路１１８は、第１信号出力回路１１６について、位相選択信号φ１とスタンバイ信号φＳＴＢＹ２、φＳＴＢＹ３とをいずれも高レベルとし、位相選択信号φ２、φ３とスタンバイ信号φＳＴＢＹ１とをいずれも低レベルとする。一方、撮像素子制御回路１１８は、第２信号出力回路１１７について、位相選択信号φ２とスタンバイ信号φＳＴＢＹ１、φＳＴＢＹ３とをいずれも高レベルとし、位相選択信号φ１、φ３とスタンバイ信号φＳＴＢＹ２とをいずれも低レベルとする。
　ここで、画素アレイ１１２の奇数列の画像信号を読み出す場合を説明する。図２８は、混合通常読み出しモードでの第１信号出力回路１１６の動作状態を示す図である。
　上記の場合、モード選択信号φＮは低レベルであるため、図２８に示すトランジスタＭａ１～Ｍａ３、Ｍｂ１～Ｍｂ３、Ｍｃ１～Ｍｃ３は、いずれもオフとなる。
　また、位相選択信号φ１は高レベルであるため、図２８に示す第１の混合読み出し制御部１２１ａのトランジスタＭａ４～Ｍａ６はいずれもオンとなる。
　そのため、行方向Ｄ１に向けて奇数列の画素ＰＸから信号を読み出すと、３ｍ－２番目の列に対応する垂直信号線１１５の信号電荷は、トランジスタＭａ５を介して容量Ｃａ２に蓄積される。また、３ｍ－１番目の列に対応する垂直信号線１１５の信号電荷は、トランジスタＭａ６を介して容量Ｃａ３に蓄積される。また、３ｍ番目の列に対応する垂直信号線１１５の信号電荷は、トランジスタＭａ４を介して容量Ｃａ１に蓄積される。
　また、スタンバイ信号φＳＴＢＹ１は低レベルであるため、第１の混合読み出し制御部２１ａの後段のカラムアンプ１２２は動作状態にある。そのため、容量Ｃａ１～Ｃａ３に蓄積された同じ行の同色３画素分の信号電荷はまとめてカラムアンプ１２２ａで反転増幅され、出力信号の混合読み出しがなされる。
　一方、位相選択信号φ２、φ３は低レベルであるため、図２８に示すトランジスタＭｂ４～Ｍｂ６、Ｍｃ４～Ｍｃ６はいずれもオフになる。そのため、第２の混合読み出し制御部１２１ｂおよび第３の混合読み出し制御部１２１ｃからは、後段の回路に信号が出力されない。また、スタンバイ信号φＳＴＢＹ２、φＳＴＢＹ３は高レベルであるため、カラムアンプ１２２ｂ、カラムアンプ１２２ｃはいすれもスタンバイ状態となる（図２８において、スタンバイ状態のカラムアンプ１２２ｂ，１２２ｃをハッチングで示す）。
　ところで、第３の実施形態でのサンプルホールド部１２３は、行方向Ｄ１の全体にわたって、共通の制御信号φＳｉｇＣ、φＤａｒｋによって動作する。そのため、混合読み出しモードにおいて、カラムアンプ１２２ｂ、カラムアンプ１２２ｃがスタンバイ状態であっても、その後段のサンプルホールド部１２３が動作する場合がある。しかし、上述するように、第３の実施形態のカラムアンプ１２２から後段のサンプルホールド部１２３の容量に不要な電荷の充電が行われることはない。
　なお、混合読み出しモードでの第２信号出力回路１１７では、第１の混合読み出し制御部１２１および第３の混合読み出し制御部１２１がスタンバイ状態となり、第２の混合読み出し制御部１２１で上記の混合読み出しが行われることとなる。混合読み出しモードでの第２信号出力回路１１７の動作は、第１信号出力回路１１６の動作とほぼ共通するので重複説明を省略する。
　＜第３の実施形態の変形例１＞
　図２９は、第３の実施形態での演算増幅器ＯＰの回路構成例の別例を示している。
　図２９の構成は、図２４に示す演算増幅器ＯＰの変形例であって、トランジスタＴ１、Ｔ２とトランジスタＴ３、Ｔ４との位置が入れ替わっている点のみ相違する。なお、図２９において、図２４と共通する要素の重複説明は省略する。
　図２９の例において、トランジスタＴ４は、演算増幅器ＯＰの電源電圧ＶＤＤとＰＭＯＳのトランジスタＴ２との間に配置されており、トランジスタＴ２を隔てて出力端子ＶＯＵＴと接続されている。なお、トランジスタＴ３は、回路の対称性を保つために設けられている。
　かかる図２９の構成によっても、上述の図２４の構成と同様の効果を得ることができる。特に、図２９の構成では、スタンバイスイッチとして付加されたトランジスタＴ３、Ｔ４の抵抗によるＩＲドロップの影響で、トランジスタＴ１、Ｔ２の動作点が変化する。しかし、図２９の構成ではトランジスタＴ３、Ｔ４が電源電圧ＶＤＤに直接接続されており、トランジスタＴ３、Ｔ４が演算増幅器ＯＰの出力の負荷とはならない。そのため、図２９の構成によれば、図２４の構成と比べて演算増幅器ＯＰの静定時間を短縮できる。
　＜第３の実施形態の変形例２＞
　図３０は、第３の実施形態での演算増幅器ＯＰの回路構成例の別例を示している。
　図３０の構成は、図２９に示す演算増幅器ＯＰの変形例であって、ダブルカスコードタイプの演算増幅器にスタンバイスイッチを設けた例である。図３０の例では、図２９と同様に、トランジスタＴ４は、演算増幅器ＯＰの電源電圧ＶＤＤとＰＭＯＳのトランジスタＴ２との間に配置されており、回路の対称性を保つためにトランジスタＴ３が設けられている。なお、図３０において、図２９と共通する要素の重複説明は省略する。
　図３０の例では、トランジスタＴ１とトランジスタＴ５との間に、ＰＭＯＳトランジスタＴ１１とＮＭＯＳトランジスタＴ１３とがそれぞれ接続されている。また、トランジスタＴ２とトランジスタＴ４との間に、ＰＭＯＳトランジスタＴ１２とＮＭＯＳトランジスタＴ１４とがそれぞれ接続されている。なお、図３０の例では、トランジスタＴ１、Ｔ２のゲートは、トランジスタＴ１１、Ｔ１３のドレイン間に接続されており、出力端子ＶＯＵＴはトランジスタＴ１２、Ｔ１４のドレイン間に接続されている。
　トランジスタＴ１１、Ｔ１２の各ゲートには、電圧ＶＢＩＡＳ＿ＰＧＡＰが供給される。また、トランジスタＴ１３、Ｔ１４の各ゲートには、電圧ＶＢＩＡＳ＿ＰＧＡＮが供給される。スイッチトキャパシタアンプ動作時には、ＶＢＩＡＳ＿ＰＧＡＰ、ＶＢＩＡＳ＿ＰＧＡＮには独立してバイアス電圧が供給される。また、ボルテージフォロワー動作時には、トランジスタＴ１１、Ｔ１２の各ゲートにＶＢＩＡＳ＿ＰＧＡＰとして接地電圧が供給され、トランジスタＴ１３、Ｔ１４の各ゲートにＶＢＩＡＳ＿ＰＧＡＮとして電源電圧が供給される。これにより、ボルテージフォロワー動作時には、トランジスタＴ１１～Ｔ１４は単なる抵抗と等価の状態となる。
　かかる図３０の構成例によっても、上述の図２９の構成と同様の効果を得ることができる。
　＜撮像装置の構成例＞
　図３１は、撮像装置の一例である電子カメラの構成例を示す図である。
　電子カメラは、撮像光学系１３１と、上記の第３の実施形態の固体撮像素子１３２と、アナログフロントエンド回路１３３（ＡＦＥ回路）と、画像処理部１３４と、モニタ１３５と、記録Ｉ／Ｆ１３６と、制御部１３７と、操作部１３８とを有している。ここで、固体撮像素子１３２、アナログフロントエンド回路１３３、画像処理部１３４、操作部１３８はそれぞれ制御部１３７と接続されている。
　撮像光学系１３１は、例えばズームレンズやフォーカスレンズを含む複数のレンズで構成されている。なお、簡単のため、図３１では撮像光学系１３１を１枚のレンズで図示する。
　固体撮像素子１３２は、撮像光学系１３１を通過した光束による被写体の結像を撮像する。この撮像素子の出力はアナログフロントエンド回路１３３に接続されている。
　電子カメラの撮影モードにおいて、固体撮像素子１３２は、操作部１３８の入力に応じて、不揮発性の記憶媒体（１３９）への記録を伴う記録用静止画像や動画像を撮影する。また、固体撮像素子１３２は、記録用静止画像の撮影待機時にも所定間隔ごとに観測用の画像（スルー画像）を連続的に撮影する。時系列に取得されたスルー画像のデータ（あるいは上記の動画像のデータ）は、モニタ１３５での動画表示や制御部１３７による各種の演算処理に使用される。なお、動画撮影時に、電子カメラはスルー画像を記録するようにしてもよい。
　アナログフロントエンド回路１３３は、パイプライン式に入力される画像信号に対して、アナログ信号処理、Ａ／Ｄ変換処理を順次施す回路である。アナログフロントエンド回路１３３の出力は画像処理部１３４に接続される。
　画像処理部１３４は、アナログフロントエンド回路１３３から入力されるデジタルの画像信号に対して画像処理（色補間処理、階調変換処理、輪郭強調処理、ホワイトバランス調整など）を行う。なお、画像処理部１３４には、モニタ１３５および記録Ｉ／Ｆ１３６が接続される。
　モニタ１３５は、各種の画像を表示する表示デバイスである。例えば、モニタ１３５は、制御部１３７の制御により、撮影モード下でのスルー画像の動画表示（ビューファインダ表示）を行う。
　記録Ｉ／Ｆ１３６は、不揮発性の記憶媒体１３９を接続するためのコネクタを有している。そして、記録Ｉ／Ｆ１３６は、コネクタに接続された記憶媒体１３９に対してデータの書き込み／読み込みを実行する。上記の記憶媒体１３９は、ハードディスクや、半導体メモリを内蔵したメモリカードなどで構成される。なお、図３１では記憶媒体１３９の一例としてメモリカードを図示する。
　制御部１３７は、電子カメラの動作を統括的に制御するプロセッサである。操作部１３８は、記録用静止画像の取得指示（例えばレリーズ釦の全押し操作）をユーザから受け付ける。
　＜実施形態の補足事項＞
　（補足１）：例えば、上述の第１、第２の実施形態では、増幅部ＣＡ１～ＣＡ（ｍ／２）は、作動状態と作動停止状態とを切り替えられるものであったが、本発明では、増幅部ＣＡ１～ＣＡ（ｍ／２）は必ずしも低消費電力の作動停止状態に切り替えられなくてもよい。
　（補足２）：また、上述の各実施形態の固体撮像素子は、カラーフィルタの色配列がベイヤ配列である例であった。しかし、本発明では、カラーフィルタの色配列は、ベイヤ配列に限らない。本発明は、２行２列の繰り返し周期を持つ他の色配列のカラーフィルタ（例えば、マゼンタ、グリーン、シアン及びイエローを用いる補色系カラーフィルタなど）などを有する固体撮像素子や、カラーフィルタを有しないいわゆる白黒の固体撮像素子にも適用することができる。
　（補足３）：上述の第１、第２の実施形態では、上述のｐの数が３の例であった。しかし、本発明では、上述のｐの数は２以上であればよい。もっとも、上述のｐの数は、奇数であることが好ましい。上述のｐの数が奇数であれば、加算後の信号重心の位置が加算前の重心の位置と一致するため、モアレ等が発生し難くなるからである。
　（補足４）：上述の第１、第２の実施形態では、固体撮像素子は水平走査回路でＡＰＳ，ＡＰＮをアナログ信号のまま出力する構成を説明した。しかし、本発明の撮像素子は、増幅部ＣＡそれぞれにＡＤ変換器を配置したカラムＡＤＣ方式として、デジタル出力としてもよい。
　（補足５）：上述の第３の実施形態において、固体撮像素子は水平走査回路でＯＵＴＳ，ＯＵＴＮをアナログ信号のまま出力する構成を説明した。しかし、本発明の固体撮像素子は、カラムアンプ１１６のそれぞれにＡＤ変換器を配置したカラムＡＤＣ方式として、デジタル出力としてもよい。その場合は、撮像装置において、アナログフロントエンドＡＦＥ１３３の代わりに、デジタルフロントエンドＤＦＥを配置すればよい。
　（補足６）：上述の実施形態において、第１信号出力回路１１６、第２信号出力回路１１７にそれぞれ全ての垂直信号線１１５を接続してもよい。このとき、第１信号出力回路１１６、第２信号出力回路１１７にそれぞれカラムセレクタを設け、第１信号出力回路１１６、第２信号出力回路１１７との間で、奇数列の読み出しと偶数列の読み出しとを１行毎に交互に切り替えてもよい。この場合、例えば、緑画素（Ｇｒ、Ｇｂ）の信号を、同じカラムアンプ１２２を介して読み出すことができるので、緑画素（Ｇｒ、Ｇｂ）の信号のレベル差を小さくできる。
　（補足７）：上述の実施形態では、１画素が４つのトランジスタで構成される例を説明した。しかし、本発明の固体撮像素子は、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを複数の画素間で共有するもの（例えば、２画素で５つのトランジスタを有する２．５Ｔｒ構成、または４画素で７つのトランジスタを有する１．７５Ｔｒ構成）であってもよい。
　図３２は、画素ＰＸの変形例を示している。図３２に示した画素ＰＸの構成は、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびフローティングディフュージョンＦＤが、画素アレイの列方向Ｄ２に隣接する２画素（ＰＸ１～ＰＸ２）で共用されている点を除いて、上述した図３２の画素ＰＸと同様である。なお、図に示す画素ＰＸについて、列方向Ｄ２に隣接する複数のフローティングディフュージョンＦＤをスイッチで接続し、さらに列方向Ｄ２での加算読み出しを可能としてもよい（この場合の図示は省略する）。
　図３３は、画素ＰＸの変形例を示している。図３３に示した画素ＰＸの構成は、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびフローティングディフュージョンＦＤが、画素アレイの列方向Ｄ２に隣接する４画素（ＰＸ１～ＰＸ４）で共用されている点を除いて、上述した図３２の画素ＰＸと同様である。
　（補足７）：上述の実施形態では、撮像装置の一例として電子カメラの構成を説明した。しかし、本発明の撮像装置は、固体撮像素子と各種の信号処理回路とをオンチップで一体化したものであってもよい。
　以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲が、その精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図する。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物によることも可能である。
１…電子カメラ、２１…画素部、２１Ａ…有効画素部、２１Ｂ…ＯＢ画素部、ＰＸ…有効画素、ＯＢ…ＯＢ画素、ＣＡ１～ＣＡ（ｍ／２）…増幅部、Ｖ１～Ｖｍ…垂直信号線、Ｃ１～Ｃ３…入力容量、１１１…固体撮像素子、１１２…画素アレイ、１１３…水平制御信号線、１１４…垂直走査回路、１１５…垂直信号線、１１６…第１信号出力回路、１１７…第２信号出力回路、１１８…撮像素子制御回路、１１９…定電流源、１２０…クリップ回路、１２１…混合読み出し制御部、１２２…カラムアンプ、１２３…サンプルホールド部、１２４…水平走査回路、１３１…撮像光学系、１３２…固体撮像素子、１３３…アナログフロントエンド回路、１３４…画像処理部、１３５…モニタ、１３６…記録Ｉ／Ｆ、１３７…制御部、１３８…操作部、１３９…記憶媒体

Claims (16)

  1. 　第１画素と前記第１画素とは異なる第２画素とを有する画素部と、
    　前記第１画素から読み出された第１画素信号が入力される第１容量と前記第２画素から読み出された第２画素信号が入力される第２容量と前記第１容量及び前記第２容量に応じた出力信号を出力する演算増幅器とを有する出力部と、
    を備えることを特徴とする固体撮像素子。
  2. 　請求項１に記載の固体撮像素子において、
    　前記第１容量の容量と前記第２容量の容量とは同一の容量を有することを特徴とする固体撮像素子。
  3. 　請求項１または請求項２に記載の固体撮像素子において、
    　前記画素部は、前記第１画素及び第２画素とは異なる第３画素を更に備え、
    　前記出力部は、前記第３画素から読み出された第３画素信号が入力される第３容量を更に備え、前記演算増幅器は前記第１容量、前記第２容量及び前記第３容量に応じた出力信号を出力することを特徴とする固体撮像素子。
  4. 　請求項３に記載の固体撮像素子において、
    　前記第３容量の容量は、前記第１容量の容量及び前記第２容量の容量と同一の容量を有することを特徴とする固体撮像素子。
  5. 　請求項３に記載の固体撮像素子において、
    　前記画素部は、複数の画素が行列状に配置され、かつ前記第３画素は行方向において前記第１画素と前記第２画素との間に配置され、
    　前記第３容量の容量は、前記第１容量の容量及び前記第２容量の容量よりも大きい容量を有することを特徴とする固体撮像素子。
  6. 　請求項３から請求項５のいずれか１項に記載の固体撮像素子において、
    　前記第１画素、前記第２画素及び前記第３画素はそれぞれ同一の分光感度を有する第１フィルタを含むことを特徴とする固体撮像素子。
  7. 　請求項６に記載の固体撮像素子において、
    　前記画素部は、
    　前記第１フィルタとは異なる分光感度を有する第２フィルタを含み、前記行方向において前記第１画素と前記第３画素との間に配置される第４画素と、
    　前記第１フィルタとは異なる分光感度を有する第３フィルタを含み、前記行方向において前記第２画素と前記第３画素との間に配置される第５画素と、を更に備え、
    　前記第２フィルタと前記第３フィルタとは同一の分光感度を有することを特徴とする固体撮像素子。
  8. 　第１画素と前記第１画素とは異なる第２画素とを有する画素部と、
    　第１容量と第２容量と前記第１容量及び前記第２容量に応じた第１出力信号を出力する第１演算増幅器とを有する第１出力部と、
    　第３容量と第４容量と前記第３容量及び前記第４容量に応じた第２出力信号を出力する第２演算増幅器とを有する第２出力部と、
    　前記第１画素から読み出された第１画素信号を前記第１容量に入力させ、かつ前記第２画素から読み出された第２画素信号を前記第２容量に入力させる第１モードと前記第１画素信号を前記第１容量及び前記第２容量に入力させ、かつ前記第２画素信号を前記第３容量及び前記第４容量に入力させる第２モードとを切り替える制御部と、を備えることを特徴とする固体撮像素子。
  9. 　請求項８に記載の固体撮像素子において、
    　前記第２出力部は、第１モードの場合に前記第１出力部よりも消費電力が低いことを特徴とする固体撮像素子。
  10. 　請求項９に記載の固体撮像素子において、
    　前記第２演算増幅部は、電源電圧が供給される電源供給部と、前記第２出力信号を出力する出力部と、前記第１モードの場合に前記電源供給部と前記出力部との間を非導通状態にさせ、かつ前記第２モードの場合に前記電源供給部と前記出力部との間を導通状態にさせる第１切替制御部と、を含むことを特徴とする固体撮像素子。
  11. 　請求項１０に記載の固体撮像素子において、
    　前記第２演算増幅部は、接地電圧に接続される接地部と、前記第１モードの場合に前記出力部と前記接地部との間を非導通状態にさせ、かつ前記第２モードの場合に前記出力部と前記接地部との間を導通状態にさせる第２切替制御部と、を含むことを特徴とする固体撮像素子。
  12. 　請求項１１に記載の固体撮像素子において、
    　前記第１切替制御部は、ＰＭＯＳで形成され、
    　前記第２切替制御部は、ＮＭＯＳで形成されていることを特徴とする固体撮像素子。
  13. 　請求項８から請求項１２のいずれか１項に記載の固体撮像素子において、
    　前記第１容量の容量と前記第２容量の容量とは同一の容量を有し、
    　前記第３容量の容量と前記第４容量の容量とは同一の容量を有することを特徴とする固体撮像素子。
  14. 　請求項８から請求項１２のいずれか１項に記載の固体撮像素子において、
    　前記第１容量の容量と前記第２容量の容量とは異なる容量を有し、
    　前記第３容量の容量と前記第４容量の容量とは異なる容量を有することを特
    徴とする固体撮像素子。
  15. 　請求項８から請求項１４のいずれか１項に記載の固体撮像素子において、
    　前記第１画素と前記第２画素とはそれぞれ同一の分光感度を有するフィルタを含むことを特徴とする固体撮像素子。
  16. 　請求項１から請求項１５のいずれか１項に記載の固体撮像素子を備えたことを特徴とする撮像装置。
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