WO2013042741A1 - 電子回路 - Google Patents

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匡司 林口
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ローム株式会社
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Definitions

  • This invention relates to an electronic circuit such as a three-phase inverter circuit or an H-bridge circuit.
  • MOSFETs Metal-Oxide-Semiconductor Field Effect Transistors
  • DMOSFETs Double Diffused MOSFETs
  • IGBTs Insulated Gate Bipolar Transistors
  • a gate drive signal is supplied to the gate terminal of the MOSFET or IGBT via a gate resistor.
  • FIG. 5 is a graph showing the relationship between the gate resistance and the switching loss (DMOS Eoff) and the surge voltage when the DMOSFET is turned off, and the relationship between the gate resistance and the switching loss (IGBT Eoff) and the surge voltage when the IGBT is turned off. It is.
  • the gate resistance dependency of the switching loss at the time of turn-off is low. Further, in the IGBT, the increase amount of the surge voltage with respect to the increase in the gate resistance is small.
  • the DMOSFET by reducing the gate resistance, the switching loss at the turn-off time can be greatly reduced as compared with the IGBT.
  • the DMOSFET if the gate resistance is reduced, the drain current change rate di / dt at the turn-off time is increased, and thus a large surge voltage is generated.
  • FIG. 4 of Patent Document 1 below shows a single DC input to which a three-phase high-side IGBT collector is connected to suppress a surge voltage in a three-phase inverter circuit having six IGBTs.
  • a configuration is disclosed in which a snubber circuit is connected between a terminal P and a single DC input terminal N to which the emitters of low-side IGBTs for three phases are connected.
  • An object of the present invention is to provide an electronic circuit that can reduce a switching loss at the time of turn-off of a MOSFET and reduce a surge voltage.
  • the electronic circuit according to the present invention includes a plurality of series circuits in which two MOSFETs are connected in series, a first power supply terminal is connected to one end of each series circuit, and a second power supply is connected to the other end of each series circuit.
  • An electronic circuit to which a terminal is connected, one end of which is connected to each first power supply terminal, and constitutes a part of an external wiring for connecting each first power supply terminal to one terminal of a power supply A first bus bar, a second bus bar having one end connected to each of the second power terminals, and constituting a part of external wiring for connecting the second power terminals to the other terminal of the power source; Provided for each series circuit, between the first bus bar connected to the series circuit via the first power supply terminal and the second bus bar connected to the series circuit via the second power supply terminal And a snubber circuit connected to the.
  • each snubber circuit is connected to a portion near the first power supply terminal in the corresponding first bus bar, and the other end of each snubber circuit is close to the second power supply terminal in the corresponding second bus bar. Connected to the part.
  • the snubber circuit connected to is provided, the surge voltage applied to the MOSFET when the MOSFET is turned off can be reduced. Further, since one end of the snubber circuit is connected to a portion near the first power supply terminal in the corresponding first bus bar, the inductance of the portion between the connection position of the snubber circuit and the first power supply terminal in the first bus bar is reduced. can do.
  • each snubber circuit since the other end of each snubber circuit is connected to a portion near the second power supply terminal in the corresponding second bus bar, the inductance of the portion between the connection position of the snubber circuit and the second power supply terminal in the second bus bar. Can be reduced. As a result, when the MOSFET is turned off, the inductance (excluding the inductance in which energy is absorbed by the snubber circuit) that causes generation of the surge voltage applied to the MOSFET can be reduced.
  • the arbitrary series circuit the first and second power supply terminals connected to both ends of the series circuit, the first and second bus bars connected to the first power supply terminal, and the first and second bus bars connected to the first and second power supply terminals.
  • an inductance between a connection point between the first bus bar and one end of the snubber circuit and the first power supply terminal, and a connection point between the second bus bar and the other end of the snubber circuit And the second power supply terminal, and the sum of the inductance of the series circuit between the first power supply terminal and the second power supply terminal is 40 nH or less.
  • one end of the snubber circuit is at a first position closest to one end of the first bus bar on the first power supply terminal side and the outer end of the first power supply terminal on the first bus bar. On the other hand, it is connected to a second position separated by a first predetermined distance in a direction away from the first power supply terminal.
  • the first predetermined distance is set such that the inductance of the portion from the first position to the second position in the first bus bar is 6.25 nH or less. Further, the other end of the snubber circuit is away from the second power supply terminal with respect to the third position closest to the one end of the second busbar on the second power supply terminal side and the outer end of the second power supply terminal. And a fourth position separated by a second predetermined distance. The second predetermined distance is set such that the inductance of the portion from the third position to the fourth position in the second bus bar is 6.25 nH or less.
  • each of the MOSFETs is a SiC-MOSFET made of a semiconductor material mainly containing SiC.
  • FIG. 1 is an electric circuit diagram showing a three-phase inverter circuit according to an embodiment of the present invention.
  • FIG. 2 is a schematic perspective view showing an appearance of the U-phase module of FIG.
  • FIG. 3 is a plan view mainly showing the external wiring connected to the power supply terminal of the module and the snubber circuit connected thereto.
  • FIG. 4 is a graph showing measurement results of switching loss (mJ) and drain current change rate di / dt (A / ns) at the time of turn-off of the MOSFET for each of the samples a to g.
  • FIG. 5 is a graph showing the relationship between the gate resistance and the switching loss and surge voltage when the DMOSFET is turned off, and the relationship between the gate resistance and the switching loss and surge voltage when the IGBT is turned off.
  • FIG. 1 is an electric circuit diagram showing a three-phase inverter circuit 1 according to an embodiment of the present invention.
  • the three-phase inverter circuit 1 is a circuit for driving a three-phase brushless motor 8 (hereinafter referred to as “electric motor”).
  • the electric motor 8 includes a stator having a U-phase field coil 8U, a V-phase field coil 8V, and a W-phase field coil 8W, and a rotor to which a permanent magnet is fixed.
  • Three-phase inverter circuit 1 includes a U-phase module 3, a V-phase module 4, and a W-phase module 5.
  • the U-phase module 3 includes a first power supply terminal (P terminal) 31, a second power supply terminal (N terminal) 32, an output terminal (OUT terminal) 33, two gate terminals 34 and 37, and two sources. Terminals 35 and 38 and two source sense terminals 36 and 39 are provided.
  • the V-phase module 4 includes a first power supply terminal (P terminal) 41, a second power supply terminal (N terminal) 42, an output terminal (OUT terminal) 43, two gate terminals 44 and 47, and two sources. Terminals 45 and 48 and two source sense terminals 46 and 49 are provided.
  • the W-phase module 5 includes a first power supply terminal (P terminal) 51, a second power supply terminal (N terminal) 52, an output terminal (OUT terminal) 53, two gate terminals 54 and 57, and two sources. Terminals 55 and 58 and two source sense terminals 56 and 59 are provided.
  • the first power supply terminals 31, 41, 51 of each module 3, 4, 5 are connected to the positive terminal of the power supply 6 (DC power supply) via an external wiring.
  • the first power supply terminal 31 of the U-phase module 3 is connected to the positive terminal of the power supply 6 through the first external wiring 61.
  • the first power supply terminal 41 of the V-phase module 4 is connected to the intermediate portion of the first external wiring 61 via the second external wiring 62.
  • the first power supply terminal 51 of the W-phase module 5 is connected to the intermediate portion of the first external wiring 61 via the third external wiring 63.
  • the second power supply terminals 32, 42, and 52 of the modules 3, 4, and 5 are connected to the negative terminal of the power supply 6 through external wiring.
  • the second power supply terminal 32 of the U-phase module 3 is connected to the negative electrode terminal of the power supply 6 via the fourth external wiring 64.
  • the second power supply terminal 42 of the V-phase module 4 is connected to an intermediate portion of the fourth external wiring 64 through the fifth external wiring 65.
  • the second power supply terminal 52 of the W-phase module 5 is connected to an intermediate portion of the fourth external wiring 64 through the sixth external wiring 66.
  • Each external wiring 61 to 66 has parasitic inductance.
  • a smoothing capacitor 7 is connected to the power source 6 in parallel.
  • the output terminals 33, 43, 53 of the modules 3, 4, 5 are respectively connected to the U-phase field windings 8U, V of the electric motor 8 via seventh, eighth and ninth external wirings 67, 68, 69, respectively.
  • the phase field winding 8V and the W phase field winding 8W are connected.
  • a control unit (not shown) is connected to the gate terminals 34, 37, 44, 47, 54, 57 of each module 3, 4, 5 and the source sense terminals 36, 39, 46, 49, 56, 59.
  • a gate drive signal is supplied to the gate terminals 34, 37, 44, 47, 54, and 57 of the modules 3, 4, and 5 through gate resistors (not shown) by the control unit.
  • the U-phase module 3 includes a high-side first MOSFET 11 and a low-side second MOSFET 12 connected in series thereto.
  • the MOSFETs 11 and 12 each include a first PN junction diode (body diode) 11a and a second PN junction diode 12a.
  • the anodes of the respective PN junction diodes 11 a and 12 a are electrically connected to the sources of the corresponding MOSFETs 11 and 12, and the cathodes are electrically connected to the drains of the corresponding MOSFETs 11 and 12.
  • the MOSFETs 11 and 12 include current detection units 11b and 12b, respectively.
  • the drain of the first MOSFET 11 is connected to the first power supply terminal 31 of the U-phase module 3 via the connection metal member 71.
  • the source of the first MOSFET 11 is connected to the output terminal 33 of the U-phase module 3 via the connection metal member 72.
  • the connection metal members 71 and 72 have parasitic inductances L11 and L12, respectively.
  • the source of the first MOSFET 11 is further connected to the source terminal 35 of the U-phase module 3.
  • the current detection unit 11 b is connected to the source sense terminal 36 of the U-phase module 3.
  • the gate of the first MOSFET 11 is connected to the gate terminal 34 of the U-phase module 3.
  • the drain of the second MOSFET 12 is connected to the output terminal 33 of the U-phase module 3 via the connection metal member 73.
  • the source of the second MOSFET 12 is connected to the second power supply terminal 32 of the U-phase module 3 via a connection metal member 74.
  • the connection metal members 73 and 74 have parasitic inductances L13 and L14, respectively.
  • the source of the second MOSFET 12 is further connected to the source terminal 38 of the U-phase module 3.
  • the current detection unit 12 b is connected to the source sense terminal 39 of the U-phase module 3.
  • the gate of the second MOSFET 12 is connected to the gate terminal 37 of the U-phase module 3.
  • the V-phase module 4 includes a high-side third MOSFET 13 and a low-side fourth MOSFET 14 connected in series thereto.
  • MOSFETs 13 and 14 incorporate third and fourth PN junction diodes (body diodes) 13a and 14a, respectively.
  • the anodes of the respective PN junction diodes 13 a and 14 a are electrically connected to the sources of the corresponding MOSFETs 13 and 14, and the cathodes are electrically connected to the drains of the corresponding MOSFETs 13 and 14.
  • the MOSFETs 13 and 14 include current detection units 13b and 14b, respectively.
  • the drain of the third MOSFET 13 is connected to the first power supply terminal 41 of the V-phase module 4 via the connection metal member 75.
  • the source of the third MOSFET 13 is connected to the output terminal 43 of the V-phase module 4 via a connection metal member 76.
  • the connection metal members 75 and 76 have parasitic inductances L15 and L16, respectively.
  • the source of the third MOSFET 13 is further connected to the source terminal 45 of the V-phase module 4.
  • the current detection unit 13 b is connected to the source sense terminal 46 of the V-phase module 4.
  • the gate of the third MOSFET 13 is connected to the gate terminal 44 of the V-phase module 4.
  • the drain of the fourth MOSFET 14 is connected to the output terminal 43 of the V-phase module 4 via a connection metal member 77.
  • the source of the fourth MOSFET 14 is the connection metal member 7. 8 is connected to the second power supply terminal 42 of the V-phase module 4.
  • the connection metal members 77 and 78 have parasitic inductances L17 and L18, respectively.
  • the source of the fourth MOSFET 14 is further connected to the source terminal 48 of the V-phase module 4.
  • the current detection unit 14 b is connected to the source sense terminal 49 of the V-phase module 4.
  • the gate of the fourth MOSFET 14 is connected to the gate terminal 47 of the V-phase module 4.
  • the W-phase module 5 includes a high-side fifth MOSFET 15 and a low-side sixth MOSFET 16 connected in series thereto.
  • MOSFETs 15 and 16 include fifth and sixth PN junction diodes (body diodes) 15a and 16a, respectively.
  • the anodes of the respective PN junction diodes 15 a and 16 a are electrically connected to the sources of the corresponding MOSFETs 15 and 16, and the cathodes thereof are electrically connected to the drains of the corresponding MOSFETs 15 and 16.
  • the MOSFETs 15 and 16 include current detection units 15b and 16b, respectively.
  • the drain of the fifth MOSFET 15 is connected to the first power supply terminal 51 of the W-phase module 5 via the connection metal member 79.
  • the source of the fifth MOSFET 15 is connected to the output terminal 53 of the W-phase module 5 via the connection metal member 80.
  • the connection metal members 79 and 80 have parasitic inductances L19 and L20, respectively.
  • the source of the fifth MOSFET 15 is further connected to the source terminal 55 of the W-phase module 5.
  • the current detection unit 15 b is connected to the source sense terminal 56 of the W-phase module 5.
  • the gate of the fifth MOSFET 15 is connected to the gate terminal 54 of the W-phase module 5.
  • the drain of the sixth MOSFET 16 is connected to the output terminal 53 of the W-phase module 5 via the connection metal member 81.
  • the source of the sixth MOSFET 16 is connected to the second power supply terminal 52 of the W-phase module 5 via the connection metal member 82.
  • the connection metal members 81 and 82 have parasitic inductances L21 and L22, respectively.
  • the source of the sixth MOSFET 16 is further connected to the source terminal 58 of the W-phase module 5.
  • the current detection unit 16 b is connected to the source sense terminal 59 of the W-phase module 5.
  • the gate of the sixth MOSFET 16 is connected to the gate terminal 57 of the W-phase module 5.
  • the first to sixth MOSFETs 11 to 16 are, for example, SiC-MOSFETs such as SiC-DMOSFET using SiC (silicon carbide) which is an example of a compound semiconductor as a semiconductor material. From the capacitor 91 between the portion near the first power supply terminal 31 of the U-phase module 3 in the first external wiring 61 and the portion near the second power supply terminal 32 of the U-phase module 3 in the fourth external wiring 64. A snubber circuit is connected.
  • a connection point between the first external wiring 61 and the capacitor 91 is defined as a connection point A1.
  • An inductance L1a is parasitic in a portion between the positive electrode terminal of the power supply 6 and the connection point A1 in the first external wiring 61, and in a portion between the connection point A1 and the first power supply terminal 31 in the first external wiring 61.
  • the inductance L1b is parasitic.
  • a connection point between the fourth external wiring 64 and the capacitor 91 is defined as a connection point A4.
  • An inductance L4a is parasitic in the portion between the negative electrode terminal of the power source 6 and the connection point A4 in the fourth external wiring 64, and in the portion between the connection point A4 and the second power supply terminal 32 in the fourth external wiring 64.
  • An inductance L4b is parasitic.
  • a snubber circuit is connected between the portion near the first power supply terminal 41 of the V-phase module 4 in the second external wiring 62 and the portion near the second power supply terminal 42 of the V-phase module 4 in the fifth external wiring 65 from the capacitor 92.
  • a connection point between the second external wiring 62 and the capacitor 92 is defined as a connection point A2.
  • An inductance L2b is parasitic on the portion of the second external wiring 62 between the connection point A2 and the first power supply terminal 41, and the inductance L2a is parasitic on the remaining portion.
  • a connection point between the fifth external wiring 65 and the capacitor 92 is defined as a connection point A5.
  • An inductance L5b is parasitic on the portion of the fifth external wiring 65 between the connection point A5 and the second power supply terminal 42, and the inductance L5a is parasitic on the remaining portion.
  • a connection point between the third external wiring 62 and the capacitor 92 is defined as a connection point A3.
  • An inductance L3b is parasitic on the portion of the third external wiring 63 between the connection point A3 and the first power supply terminal 51, and the inductance L3a is parasitic on the remaining portion.
  • a connection point between the sixth external wiring 66 and the capacitor 93 is a connection point A6.
  • An inductance L6b is parasitic on the portion of the sixth external wiring 66 between the connection point A6 and the second power supply terminal 52, and an inductance L6a is parasitic on the remaining portion.
  • Capacitors (snubber circuits) 91 to 93 are provided to suppress a surge voltage.
  • FIG. 2 is a schematic perspective view showing the appearance of the U-phase module 3 of FIG.
  • the U-phase module 3 includes a heat sink 21, a substrate (not shown) fixed to the heat sink 21, MOSFETs 11 and 12, base ends of the terminals 31 to 39, and one surface of the heat sink 21. And a case 22 that accommodates the substrate.
  • the case 22 is formed in a substantially rectangular shape in plan view.
  • the output terminal 33 of the module 3 is bifurcated in the case 22 and has two flat branches. The end portions 33 a and 33 b of the branch portions penetrate the upper surface of the case 22 and are exposed to the outside of the case 22.
  • front end portions 33 a and 33 b are arranged along the upper surface of the case 22 on both sides of one end portion of the upper surface of the case 22.
  • the first power supply terminal 31 and the second power supply terminal 32 of the module 3 have a flat plate shape, and tip portions 31 a and 32 a penetrate the upper surface of the case 22 and are exposed to the outside of the case 22.
  • These front end portions 31 a and 32 a are arranged along the upper surface of the case 22 on both sides of the other end of the upper surface of the case 22.
  • One gate terminal 34, source terminal 35, and source sense terminal 36 of the module 3 are rod-shaped, and tip portions 34 a, 35 a, 36 a penetrate the upper surface of the case 22 and protrude outward from the case 22. Yes. These tip portions 34 a, 35 a, and 36 a are disposed adjacent to the tip portion 31 a of the first power supply terminal 31 on the upper surface of the case 22.
  • the other gate terminal 37, source terminal 38, and source sense terminal 39 of the module 3 are rod-shaped, and tip portions 37 a, 38 a, 39 a penetrate the upper surface of the case 22 and protrude outward from the case 22. .
  • These front end portions 37 a, 38 a, and 39 a are disposed adjacent to one front end portion 33 b of the output terminal 33 on the upper surface of the case 22.
  • FIG. 3 is a plan view mainly showing the external wiring connected to the power supply terminals 31, 32, 41, 42, 51, and 52 of the modules 2, 3, and 4 and the snubber circuit connected thereto.
  • Each module 3, 4, 5 is attached to a cooling plate 201.
  • the output terminal 33 of the U-phase module 3 is connected to the U-phase field winding 8 U of the electric motor 8 via the external wiring 67.
  • the output terminal 43 of the V-phase module 4 is connected to the V-phase field winding 8V of the electric motor 8 via the external wiring 68.
  • the output terminal 53 of the W-phase module 5 is connected to the W-phase field winding 8 ⁇ / b> W of the electric motor 8 via the external wiring 69.
  • One end of the bus bar 61a is screwed to the first power supply terminal 31 of the U-phase module 3.
  • the other end of the bus bar 61a is connected to the positive terminal of the power source 6 through the connection line 61b.
  • the first external wiring 61 of FIG. 1 is configured by the bus bar 61a and the connection line 61b.
  • One end of a bus bar 64a is screwed to the second power supply terminal 31 of the U-phase module 3.
  • the other end of the bus bar 64a is connected to the negative terminal of the power source 6 through the connection line 64b.
  • the bus bar 64a and the connection line 64b constitute the fourth external wiring 64 in FIG.
  • a smoothing capacitor 7 is connected to the power source 6 in parallel.
  • bus bar 62 (corresponding to the second external wiring 62 in FIG. 1) is screwed to the first power supply terminal 41 of the V-phase module 4.
  • the other end of the bus bar 62 is connected to an intermediate portion of the bus bar 61a.
  • One end of a bus bar 65 (corresponding to the fifth external wiring 65 in FIG. 1) is screwed to the second power supply terminal 42 of the V-phase module 4.
  • the other end of the bus bar 65 is connected to an intermediate part of the bus bar 64a.
  • bus bar 63 (corresponding to the third external wiring 63 in FIG. 1) is screwed to the first power supply terminal 51 of the W-phase module 5.
  • the other end of the bus bar 63 is connected to an intermediate part of the bus bar 61a.
  • One end of a bus bar 66 (corresponding to the sixth external wiring 66 in FIG. 1) is screwed to the second power supply terminal 62 of the W-phase module 5.
  • the other end of the bus bar 66 is connected to an intermediate part of the bus bar 64a.
  • a capacitor 91 is connected between a portion of the bus bar 61a near the first power supply terminal 31 and a portion of the bus bar 64a close to the second power supply terminal 32.
  • a capacitor 92 is connected between a portion of the bus bar 62 near the first power supply terminal 41 and a portion of the bus bar 65 near the second power supply terminal 42.
  • a capacitor 93 is connected between a portion of the bus bar 63 near the first power supply terminal 51 and a portion of the bus bar 66 near the second power supply terminal 52.
  • each capacitor 91, 92, 93 is one end (position A) on the first power supply terminal 31, 41, 51 side in the corresponding bus bar 61a, 62, 63 and the first power supply in the corresponding bus bar 61a, 62, 63.
  • position C a position separated by a predetermined distance x in a direction away from the first power supply terminal 31, 41, 51 with respect to a position (position B) closest to the outer end of the terminals 31, 41, 51
  • a ⁇ It is preferably connected to the region S) between C.
  • each capacitor 91, 92, 93 is one end (position A) on the second power supply terminal 32, 42, 52 side of the corresponding bus bar 64a, 65, 66 and the corresponding bus bar 64a, 65, 66.
  • position C that is a predetermined distance x away from the position (position B) closest to the outer end of the second power terminals 32, 42, 52 in the direction away from the second power terminals 32, 42, 52. It is preferable that they are connected to each other (region S between A and C).
  • the predetermined distance x is preferably set such that the inductance of the portion from the position B to the position C in the bus bars 61a, 62, 63, 64a, 65, and 66 is 6.25 (nH) or less. .
  • x is set in this way, as will be described later, it is possible to reduce both the switching loss when the MOSFET is turned off and the surge voltage applied to the MOSFET.
  • the two bus bars 61a and 64a connected to the two power supply terminals 31 and 32 of the module 3 are arranged so that their intermediate portions overlap each other in plan view so that their inductance components are offset. It is preferable. Similarly, it is preferable that the two bus bars 62 and 65 connected to the two power supply terminals 41 and 42 of the module 4 are arranged so that the intermediate portions thereof overlap each other in plan view. Similarly, it is preferable that the two bus bars 63 and 66 connected to the two power terminals 51 and 52 of the module 5 are arranged so that the intermediate portions thereof overlap each other in plan view.
  • a current change rate (di / dt) of the drain current of the MOSFET 11 and a surge voltage (Ls ⁇ di / dt) due to a predetermined parasitic inductance Ls of the circuit wiring are applied to the MOSFET 11.
  • the inductance Lst causing the surge voltage applied to the MOSFET 11 is the connection point between the fourth external wiring 64 and the fifth wiring 65 and the negative terminal of the power supply 6.
  • the inductance L4a between the connection point A4 in the fourth external wiring 64 and the negative terminal of the power supply 6, and the power supply 6 in the first external wiring 61 are provided.
  • the energy accumulated in the inductance L1a between the positive electrode terminal and the connection point A1 is absorbed by the capacitor 91.
  • the inductance Lsn causing the generation of the surge voltage applied to the MOSFET 11 includes the inductance L1b between the connection point A1 and the first power supply terminal 31 in the first external wiring 61, and the connection metal members 71, 72, 73 and 74, and the sum of the inductance L4b between the connection point A4 and the second power supply terminal 31 in the fourth external wiring 64. That is, the inductance Lsn that causes the generation of the surge voltage applied to the MOSFET 11 is significantly reduced as compared with the inductance Lst when the snubber circuits 91 to 93 are not provided. For this reason, the surge voltage applied to the MOSFET 11 is significantly reduced as compared with the case where the snubber circuits 91 to 93 are not provided.
  • the load current flows back through the closed circuit including the connection between the first power supply terminal 41, the second external wiring 62, and the connection point of the first external wiring 61 with the second external wiring 62 and the first power supply terminal 31.
  • a current change rate (di / dt) of the drain current of the MOSFET 14 and a surge voltage (Ls ⁇ di / dt) due to a predetermined parasitic inductance Ls of the circuit wiring are applied to the MOSFET 14.
  • the inductance Lst causing the surge voltage applied to the MOSFET 14 is a connection point between the positive terminal of the power source 6 and the second wiring 62 in the first external wiring 61.
  • the inductance Lsn causing the generation of the surge voltage applied to the MOSFET 14 is the inductance L2b between the connection point A2 and the first power supply terminal 41 in the second external wiring 62, and the connection metal members 75, 76, 77 and 78, and the inductance L5b of the portion between the second power supply terminal 42 and the connection point A5 in the fifth external wiring 65 is the sum of the inductances L15, L16, L17, and L18. That is, the inductance Lsn that causes the generation of the surge voltage applied to the MOSFET 14 is significantly reduced as compared with the inductance Lst when the snubber circuits 91 to 93 are not provided. For this reason, the surge voltage applied to the MOSFET 14 is greatly reduced as compared with the case where the snubber circuits 91 to 93 are not provided.
  • the inductance Lsn causing the generation of the surge voltage applied to the MOSFET 11 is the sum of L1b, L11 to L12 (internal inductance in the U-phase module 3), and L4b.
  • the inductance Lsn causing generation of the surge voltage applied to the MOSFET 11 is the sum of L2b, L15 to L18 (internal inductance in the V-phase module 4), and L5b.
  • an inductance Lsn that causes a surge voltage applied to the MOSFET (hereinafter, sometimes referred to as “Lsn U ”). Is the sum of L1b, L11 to L12 (internal inductance in the U-phase module 3), and L4b. Further, when either one of the MOSFETs 13 and 14 in the V-phase module 4 is turned off, an inductance Lsn that causes generation of a surge voltage applied to the MOSFET (hereinafter sometimes referred to as “Lsn V ”). Is the sum of L2b, L15 to L18 (internal inductance in the V-phase module 4) and L5b.
  • an inductance Lsn that causes generation of a surge voltage applied to the MOSFET Is the sum of L3b, L19 to L22 (internal inductance in W-phase module 5) and L6b.
  • Lsn U , Lsn V, and Lsn W are substantially equal.
  • Lsn U , Lsn V , and Lsn W are preferably 40 (nH) or less, as will be described later.
  • the inductance Lsn (excluding the inductance that absorbs the energy stored by the snubber circuits 91 to 93) that causes the surge voltage applied to the MOSFET, the greater the change rate di / dt of the drain current of the MOSFET. Since di falls quickly, the switching loss when the MOSFET is turned off is small. For this reason, by reducing the inductance Lsn that causes the generation of the surge voltage, it is possible to reduce the switching loss when the MOSFET is turned off and to reduce the surge voltage.
  • the snubber circuits 91, 92, 93 are connected.
  • the inductances L1b, L2b, and L3b of the external wiring portion between each one end and the first power supply terminals 31, 41, and 51 can be reduced.
  • the other ends of the capacitors 91, 92, 93 are connected to positions close to the second power supply terminals 32, 42, 52 in the external wirings 64, 65, 66, respectively.
  • the inductances L4b, L5b, and L6b of the external wiring portion between the other end and the second power supply terminals 32, 42, and 52 can be reduced.
  • the inductance Lsn that causes generation of a surge voltage applied to the MOSFET can be reduced. Thereby, the switching loss at the time of turn-off of the MOSFET can be reduced and the surge voltage can be reduced.
  • the relationship between the inductance Lsn causing generation of the surge voltage applied to the turned-off MOSFET and the switching loss and drain current change rate di / dt at the turn-off of the MOSFET will be described.
  • a plurality of samples a to g having different inductances Lsn were prepared. Specifically, by changing the distance from one end on the power supply terminal 31, 32, 41, 42, 51, 52 side of the bus bars 61a, 64a, 62, 65, 63, 66 to the connection position of the capacitors 91-93. A plurality of samples a to g having different inductances Lsn were prepared.
  • the distance from the one end on the power supply terminal 31, 32, 41, 42, 51, 52 side of the bus bars 61a, 64a, 62, 65, 63, 66 to the connection position of the capacitors 91 to 93 is shortest in the sample a,
  • the length is set to be longer in the order of b, c, d, e, f, and g.
  • both ends of the capacitors 91 to 93 are connected to the power supply terminals 31, 32, 41, 42, 51, 52 side of the corresponding bus bars 61a, 64a, 62, 65, 63, 66, respectively. It is connected between one end (position A) and a position (position B) corresponding to the outer end of the power supply terminals 31, 32, 41, 42, 51, 52 (between AB).
  • both ends of the capacitors 91 to 93 are positions corresponding to the outer ends of the power supply terminals 31, 32, 41, 42, 51, 52 in the corresponding bus bars 61a, 64a, 62, 65, 63, 66. It is connected to a position farther from the power supply terminals 31, 32, 41, 42, 51, 52 than (position B).
  • the inductances L1b, L4b, L2b, L5b, L3b, and L5b increase in the order of a, b, c, d, e, f, and g.
  • the inductance Lsn causing the generation of the surge voltage applied to the turned-off MOSFET increases in the order of a, b, c, d, e, f, and g.
  • the MOSFET 11 is turned off from the state in which the MOSFET 11 and the MOSFET 14 are turned on, and the gate is set so that the surge voltage (Lsn ⁇ di / dt) applied to the MOSFET 11 when the turn off is a predetermined value.
  • the resistance was adjusted.
  • the MOSFET 11 is turned off from the state in which the MOSFET 11 and the MOSFET 14 are turned on, and the switching loss (mJ) when the MOSFET 11 is turned off and the drain current of the MOSFET 11
  • the rate of change di / dt (A / ns) was measured.
  • the power supply voltage V was 600 (V) and the power supply current I was 100 (A).
  • the gate resistance was adjusted so that the surge voltage was approximately 156 (V). Table 1 and FIG. 4 show the measurement results.
  • black triangles ( ⁇ ) indicate switching losses
  • white triangles ( ⁇ ) indicate di / dt.
  • the capacitor 91 When the capacitor 91 is connected between one end (position A) of the bus bars 61a and 64a on the power supply terminals 31 and 32 side and the position closest to the outer ends of the power terminals 31 and 32 (position B), the connection It is assumed that the inductances L1b and L4b between the connection point of the capacitor 91 and the power supply terminals 31 and 32 in the bus bars 61a and 64a are constant regardless of the position. Further, L1b and L4b in the sample a are small, and the inductance (L11 + L12 + L13 + L14) in the module 3 is considered to be substantially equal to the inductance Lsn for the sample a.
  • the inductance inside the module 4 and the inductance inside the module 5 are about 27.5 (nH)
  • the inductance Lsn V and the inductance Lsn W may be about 40 (nH) or less, respectively.
  • each of the MOSFETs 11, 12, 13, and 14 is a SiC device, but may be a Si device using Si (silicon) as a semiconductor material.
  • this invention is applicable also to electronic circuits other than three-phase inverter circuits, such as an H bridge circuit.

Abstract

　ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減できる電子回路を提供する。 バスバー６１ａにおけるＵ相用モジュール３の第１電源端子３１寄りの部分と、バスバー６４ａにおけるＵ相用モジュール３の第２電源端子３２寄りの部分との間に、コンデンサ９１が接続されている。バスバー６２におけるＶ相用モジュール４の第１電源端子４１寄りの部分と、バスバー６５におけるＶ相用モジュール４の第２電源端子４２寄りの部分との間に、コンデンサ９２が接続されている。バスバー６３におけるＷ相用モジュール５の第１電源端子５１寄りの部分と、バスバー６６におけるＷ相用モジュール５の第２電源端子５２寄りの部分との間に、コンデンサ９３が接続されている。

Description

電子回路
　この発明は、三相インバータ回路、Ｈブリッジ回路等の電子回路に関する。
　ＤＭＯＳＦＥＴ（Double Diffused MOSFET）等のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）は、三相インバータ回路、Ｈブリッジ回路等の電子回路のスイッチング素子として用いられている。ＭＯＳＦＥＴまたはＩＧＢＴのゲート端子には、ゲート抵抗を介してゲート駆動信号が供給される。
　図５は、ゲート抵抗とＤＭＯＳＦＥＴのターンオフ時のスイッチング損失（ＤＭＯＳ　Ｅoff）およびサージ電圧との関係と、ゲート抵抗とＩＧＢＴのターンオフ時のスイッチング損失（ＩＧＢＴ　Ｅoff）およびサージ電圧との関係とを示すグラフである。
　ＩＧＢＴでは、ターンオフ時のスイッチング損失のゲート抵抗依存性は低い。また、ＩＧＢＴでは、ゲート抵抗の増加に対するサージ電圧の増加量も少ない。これに対して、ＤＭＯＳＦＥＴでは、ゲート抵抗を小さくすることによって、ＩＧＢＴに比べて、ターンオフ時のスイッチング損失を大幅に低減することができる。その一方で、ＤＭＯＳＦＥＴでは、ゲート抵抗を小さくすると、ターンオフ時のドレイン電流の変化率ｄｉ／ｄｔが大きくなるため、大きなサージ電圧が発生する。
　下記特許文献１の図４には、６個のＩＧＢＴを備えた三相インバータ回路において、サージ電圧を抑制するために、３相分のハイサイド側ＩＧＢＴのコレクタが接続された単一の直流入力端子Ｐと、３相分のローサイド側ＩＧＢＴのエミッタが接続された単一の直流入力端子Ｎとの間に、スナバ回路が接続された構成が開示されている。
特開平７－１２２７０８号公報
　この発明の目的は、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減できる電子回路を提供することである。
　この発明の電子回路は、２個のＭＯＳＦＥＴが直列に接続された直列回路を複数組備え、各直列回路の一端には第１電源端子が接続され、各直列回路の他端には第２電源端子が接続されている電子回路であって、前記各第１電源端子に一端部が接続され、前記各第１電源端子を電源の一方の端子に接続するための外部配線の一部を構成する第１バスバーと、前記各第２電源端子に一端部が接続され、前記各第２電源端子を前記電源の他方の端子に接続するための外部配線の一部を構成する第２バスバーと、前記直列回路毎に設けられ、その直列回路に前記第１電源端子を介して接続された前記第１バスバーと、その直列回路に前記第２電源端子を介して接続された前記第２バスバーとの間に接続されたスナバ回路とを備えている。前記各スナバ回路の一端は、対応する前記第１バスバーにおける前記第１電源端子寄りの部分に接続され、前記各スナバ回路の他端は、対応する前記第２バスバーにおける前記第２電源端子寄りの部分に接続されている。
　この発明では、直列回路毎に設けられ、その直列回路に第１電源端子を介して接続された第１バスバーと、その直列回路に第２電源端子を介して接続された第２バスバーとの間に接続されたスナバ回路を備えているので、ＭＯＳＦＥＴのターンオフ時にそのＭＯＳＦＥＴに印加されるサージ電圧を低減することができる。
　また、スナバ回路の一端は、対応する第１バスバーにおける第１電源端子寄りの部分に接続されているので、第１バスバーにおけるスナバ回路の接続位置と第１電源端子との間部分のインダクタンスを小さくすることができる。また、各スナバ回路の他端は、対応する第２バスバーにおける第２電源端子寄りの部分に接続されているので、第２バスバーにおけるスナバ回路の接続位置と第２電源端子との間部分のインダクタンスを小さくすることができる。これにより、ＭＯＳＦＥＴがターンオフした場合に、そのＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンス（スナバ回路によってエネルギーが吸収されるインダクタンスを除く）を低減させることができる。
　各スナバ回路のバスバーとの接続位置を変化させ、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧が一定となるようにゲート抵抗を変化させた場合、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスが小さいほど、ターンオフ時のスイッチング損失が小さくなる。この発明では、前記インダクタンスを低減することができるので、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減できる。
　この発明の一実施形態では、任意の前記直列回路とその両端に接続された前記第１および第２電源端子とそれらに接続された前記第１および第２バスバーとそれらの間に接続された前記スナバ回路との組み合わせにおいて、前記第１バスバーにおける前記スナバ回路の一端との接続点と前記第１電源端子との間部分のインダクタンスと、前記第２バスバーにおける前記スナバ回路の他端との接続点と前記第２電源端子との間部分のインダクタンスと、前記第１電源端子と前記第２電源端子間の前記直列回路のインダクタンスとの和が４０ｎＨ以下である。
　この構成では、前記組み合わせ内の直列回路に含まれる２つのＭＯＳＦＥＴのうちのいずれか一方がターンオフしたときに、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスを４０ｎＨ以下に低減できるので、当該ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減できる。
　この発明の一実施形態では、前記スナバ回路の一端は、前記第１バスバーにおける前記第１電源端子側の一端と、前記第１バスバーにおける前記第１電源端子の外端に最も近い第１位置に対して前記第１電源端子から遠ざかる方向に第１所定距離だけ離れた第２位置との間に接続されている。そして、前記第１所定距離は前記第１バスバーにおける前記第１位置から前記第２位置までの部分のインダクタンスが６．２５ｎＨ分以下となるように設定されている。また、前記スナバ回路の他端は、前記第２バスバーにおける前記第２電源端子側の一端と、前記第２電源端子の外端に最も近い第３位置に対して前記第２電源端子から遠ざかる方向に第２所定距離だけ離れた第４位置との間に接続されている。そして、前記第２所定距離は前記第２バスバーにおける前記第３位置から前記第４位置までの部分のインダクタンスが６．２５ｎＨ分以下となるように設定されている。
　この構成では、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスを低減できるので、当該ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減できる。
　この発明の一実施形態では、前記各ＭＯＳＦＥＴが、ＳｉＣを主とする半導体材料で作成されたＳｉＣ－ＭＯＳＦＥＴである。
図１は、本発明の一実施形態に係る三相インバータ回路を示す電気回路図である。 図２は、図１のＵ相用モジュールの外観を示す図解的な斜視図である。 図３は、主として、モジュールの電源端子に接続された外部配線と、それに接続されたスナバ回路とを示す平面図である。 図４は、各サンプルａ～ｇに対するＭＯＳＦＥＴのターンオフ時のスイッチング損失（ｍＪ）およびドレイン電流の変化率ｄｉ／ｄｔ（Ａ／ｎｓ）の測定結果を示すグラフである。 図５は、ゲート抵抗とＤＭＯＳＦＥＴのターンオフ時のスイッチング損失およびサージ電圧との関係と、ゲート抵抗とＩＧＢＴのターンオフ時のスイッチング損失およびサージ電圧との関係とを示すグラフである。
　以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
　図１は、本発明の一実施形態に係る三相インバータ回路１を示す電気回路図である。
　この三相インバータ回路１は、三相ブラシレスモータ８（以下、「電動モータ」という）を駆動するための回路である。電動モータ８は、Ｕ相界磁コイル８ＵとＶ相界磁コイル８ＶとＷ相界磁コイル８Ｗを有するステータと、永久磁石が固定されたロータとを備えている。
　三相インバータ回路１は、Ｕ相用モジュール３と、Ｖ相用モジュール４と、Ｗ相用モジュール５とを含む。Ｕ相用モジュール３は、第１電源端子（Ｐ端子）３１と、第２電源端子（Ｎ端子）３２と、出力端子（ＯＵＴ端子）３３と、２つのゲート端子３４，３７と、２つのソース端子３５，３８と、２つのソースセンス端子３６，３９とを備えている。
　Ｖ相用モジュール４は、第１電源端子（Ｐ端子）４１と、第２電源端子（Ｎ端子）４２と、出力端子（ＯＵＴ端子）４３と、２つのゲート端子４４，４７と、２つのソース端子４５，４８と、２つのソースセンス端子４６，４９とを備えている。Ｗ相用モジュール５は、第１電源端子（Ｐ端子）５１と、第２電源端子（Ｎ端子）５２と、出力端子（ＯＵＴ端子）５３と、２つのゲート端子５４，５７と、２つのソース端子５５，５８と、２つのソースセンス端子５６，５９とを備えている。
　各モジュール３，４，５の第１電源端子３１，４１，５１は、外部配線を介して電源６（直流電源）の正極端子に接続されている。具体的には、Ｕ相用モジュール３の第１電源端子３１は、第１外部配線６１を介して、電源６の正極端子に接続されている。Ｖ相用モジュール４の第１電源端子４１は、第２外部配線６２を介して、第１外部配線６１の中間部に接続されている。Ｗ相用モジュール５の第１電源端子５１は、第３外部配線６３を介して、第１外部配線６１の中間部に接続されている。
　各モジュール３，４，５の第２電源端子３２，４２，５２は、外部配線を介して電源６の負極端子に接続されている。具体的には、Ｕ相用モジュール３の第２電源端子３２は、第４外部配線６４を介して、電源６の負極端子に接続されている。Ｖ相用モジュール４の第２電源端子４２は、第５外部配線６５を介して、第４外部配線６４の中間部に接続されている。Ｗ相用モジュール５の第２電源端子５２は、第６外部配線６６を介して、第４外部配線６４の中間部に接続されている。各外部配線６１～６６には、それぞれインダクタンスが寄生している。
　電源６には、平滑用コンデンサ７が並列に接続されている。各モジュール３，４，５の出力端子３３，４３，５３は、それぞれ第７、第８および第９の外部配線６７，６８，６９を介して電動モータ８のＵ相界磁巻線８Ｕ、Ｖ相界磁巻線８ＶおよびＷ相界磁巻線８Ｗに接続されている。各モジュール３，４，５のゲート端子３４，３７，４４，４７，５４，５７と、ソースセンス端子３６，３９，４６，４９、５６，５９には、図示しない制御ユニットが接続される。なお、各モジュール３，４，５のゲート端子３４，３７，４４，４７，５４，５７には、制御ユニットによって、それぞれ図示しないゲート抵抗を介してゲート駆動信号が供給される。
　Ｕ相用モジュール３は、ハイサイドの第１のＭＯＳＦＥＴ１１と、それに直列に接続されたローサイドの第２のＭＯＳＦＥＴ１２とを含む。ＭＯＳＦＥＴ１１，１２は、それぞれ第１のＰＮ接合ダイオード（ボディダイオード）１１ａおよび第２のＰＮ接合ダイオード１２ａを内蔵している。各ＰＮ接合ダイオード１１ａ，１２ａのアノードは対応するＭＯＳＦＥＴ１１，１２のソースに電気的に接続され、そのカソードは対応するＭＯＳＦＥＴ１１，１２のドレインに電気的に接続されている。また、ＭＯＳＦＥＴ１１，１２は、それぞれ電流検出部１１ｂ，１２ｂを備えている。
　第１のＭＯＳＦＥＴ１１のドレインは、接続金属部材７１を介してＵ相用モジュール３の第１電源端子３１に接続されている。第１のＭＯＳＦＥＴ１１のソースは、接続金属部材７２を介して、Ｕ相用モジュール３の出力端子３３に接続されている。接続金属部材７１，７２には、それぞれインダクタンスＬ１１，Ｌ１２が寄生している。第１のＭＯＳＦＥＴ１１のソースは、さらにＵ相用モジュール３のソース端子３５に接続されている。電流検出部１１ｂは、Ｕ相用モジュール３のソースセンス端子３６に接続されている。第１のＭＯＳＦＥＴ１１のゲートは、Ｕ相用モジュール３のゲート端子３４に接続されている。
　第２のＭＯＳＦＥＴ１２のドレインは、接続金属部材７３を介してＵ相用モジュール３の出力端子３３に接続されている。第２のＭＯＳＦＥＴ１２のソースは、接続金属部材７４を介して、Ｕ相用モジュール３の第２電源端子３２に接続されている。接続金属部材７３，７４には、それぞれインダクタンスＬ１３，Ｌ１４が寄生している。第２のＭＯＳＦＥＴ１２のソースは、さらにＵ相用モジュール３のソース端子３８に接続されている。電流検出部１２ｂは、Ｕ相用モジュール３のソースセンス端子３９に接続されている。第２のＭＯＳＦＥＴ１２のゲートは、Ｕ相用モジュール３のゲート端子３７に接続されている。
　Ｖ相用モジュール４は、ハイサイドの第３のＭＯＳＦＥＴ１３と、それに直列に接続されたローサイドの第４のＭＯＳＦＥＴ１４とを含む。ＭＯＳＦＥＴ１３，１４は、それぞれ第３および第４のＰＮ接合ダイオード（ボディダイオード）１３ａ，１４ａを内蔵している。各ＰＮ接合ダイオード１３ａ，１４ａのアノードは対応するＭＯＳＦＥＴ１３，１４のソースに電気的に接続され、そのカソードは対応するＭＯＳＦＥＴ１３，１４のドレインに電気的に接続されている。また、ＭＯＳＦＥＴ１３，１４は、それぞれ電流検出部１３ｂ，１４ｂを備えている。
　第３のＭＯＳＦＥＴ１３のドレインは、接続金属部材７５を介してＶ相用モジュール４の第１電源端子４１に接続されている。第３のＭＯＳＦＥＴ１３のソースは、接続金属部材７６を介して、Ｖ相用モジュール４の出力端子４３に接続されている。接続金属部材７５，７６には、それぞれインダクタンスＬ１５，Ｌ１６が寄生している。第３のＭＯＳＦＥＴ１３のソースは、さらにＶ相用モジュール４のソース端子４５に接続されている。電流検出部１３ｂは、Ｖ相用モジュール４のソースセンス端子４６に接続されている。第３のＭＯＳＦＥＴ１３のゲートは、Ｖ相用モジュール４のゲート端子４４に接続されている。
　第４のＭＯＳＦＥＴ１４のドレインは、接続金属部材７７を介してＶ相用モジュール４の出力端子４３に接続されている。第４のＭＯＳＦＥＴ１４のソースは、接続金属部材７
８を介して、Ｖ相用モジュール４の第２電源端子４２に接続されている。接続金属部材７７，７８には、それぞれインダクタンスＬ１７，Ｌ１８が寄生している。第４のＭＯＳＦＥＴ１４のソースは、さらにＶ相用モジュール４のソース端子４８に接続されている。電流検出部１４ｂは、Ｖ相用モジュール４のソースセンス端子４９に接続されている。第４のＭＯＳＦＥＴ１４のゲートは、Ｖ相用モジュール４のゲート端子４７に接続されている。
　Ｗ相用モジュール５は、ハイサイドの第５のＭＯＳＦＥＴ１５と、それに直列に接続されたローサイドの第６のＭＯＳＦＥＴ１６とを含む。ＭＯＳＦＥＴ１５，１６は、それぞれ第５および第６のＰＮ接合ダイオード（ボディダイオード）１５ａ，１６ａを内蔵している。各ＰＮ接合ダイオード１５ａ，１６ａのアノードは対応するＭＯＳＦＥＴ１５，１６のソースに電気的に接続され、そのカソードは対応するＭＯＳＦＥＴ１５，１６のドレインに電気的に接続されている。また、ＭＯＳＦＥＴ１５，１６は、それぞれ電流検出部１５ｂ，１６ｂを備えている。
　第５のＭＯＳＦＥＴ１５のドレインは、接続金属部材７９を介してＷ相用モジュール５の第１電源端子５１に接続されている。第５のＭＯＳＦＥＴ１５のソースは、接続金属部材８０を介して、Ｗ相用モジュール５の出力端子５３に接続されている。接続金属部材７９，８０には、それぞれインダクタンスＬ１９，Ｌ２０が寄生している。第５のＭＯＳＦＥＴ１５のソースは、さらにＷ相用モジュール５のソース端子５５に接続されている。電流検出部１５ｂは、Ｗ相用モジュール５のソースセンス端子５６に接続されている。第５のＭＯＳＦＥＴ１５のゲートは、Ｗ相用モジュール５のゲート端子５４に接続されている。
　第６のＭＯＳＦＥＴ１６のドレインは、接続金属部材８１を介してＷ相用モジュール５の出力端子５３に接続されている。第６のＭＯＳＦＥＴ１６のソースは、接続金属部材８２を介して、Ｗ相用モジュール５の第２電源端子５２に接続されている。接続金属部材８１，８２には、それぞれインダクタンスＬ２１，Ｌ２２が寄生している。第６のＭＯＳＦＥＴ１６のソースは、さらにＷ相用モジュール５のソース端子５８に接続されている。電流検出部１６ｂは、Ｗ相用モジュール５のソースセンス端子５９に接続されている。第６のＭＯＳＦＥＴ１６のゲートは、Ｗ相用モジュール５のゲート端子５７に接続されている。
　第１～第６のＭＯＳＦＥＴ１１～１６は、たとえば、化合物半導体の一例であるＳｉＣ（炭化シリコン）を半導体材料として用いたＳｉＣ－ＤＭＯＳＦＥＴ等のＳｉＣ－ＭＯＳＦＥＴである。
　第１外部配線６１におけるＵ相用モジュール３の第１電源端子３１寄りの部分と、第４外部配線６４におけるＵ相用モジュール３の第２電源端子３２寄りの部分との間に、コンデンサ９１からなるスナバ回路が接続されている。
　第１外部配線６１とコンデンサ９１との接続点を接続点Ａ１とする。第１外部配線６１における電源６の正極端子と接続点Ａ１との間部分にはインダクタンスＬ１ａが寄生しており、第１外部配線６１における接続点Ａ１と第１電源端子３１との間部分にはインダクタンスＬ１ｂが寄生している。第４外部配線６４とコンデンサ９１との接続点を接続点Ａ４とする。第４外部配線６４における電源６の負極端子と接続点Ａ４との間部分にはインダクタンスＬ４ａが寄生しており、第４外部配線６４における接続点Ａ４と第２電源端子３２との間部分にはインダクタンスＬ４ｂが寄生している。
　第２外部配線６２におけるＶ相用モジュール４の第１電源端子４１寄りの部分と、第５外部配線６５におけるＶ相用モジュール４の第２電源端子４２寄りの部分との間に、コンデンサ９２からなるスナバ回路が接続されている。
　第２外部配線６２とコンデンサ９２との接続点を接続点Ａ２とする。第２外部配線６２における接続点Ａ２と第１電源端子４１との間部分にはインダクタンスＬ２ｂが寄生しており、残りの部分にはインダクタンスＬ２ａが寄生している。第５外部配線６５とコンデンサ９２との接続点を接続点Ａ５とする。第５外部配線６５における接続点Ａ５と第２電源端子４２との間部分にはインダクタンスＬ５ｂが寄生しており、残りの部分にはインダクタンスＬ５ａが寄生している。
　第３外部配線６３におけるＷ相用モジュール５の第１電源端子５１寄りの部分と、第６外部配線６６におけるＷ相用モジュール５の第２電源端子５２寄りの部分との間に、コンデンサ９３からなるスナバ回路が接続されている。
　第３外部配線６２とコンデンサ９２との接続点を接続点Ａ３とする。第３外部配線６３における接続点Ａ３と第１電源端子５１との間部分にはインダクタンスＬ３ｂが寄生しており、残りの部分にはインダクタンスＬ３ａが寄生している。第６外部配線６６とコンデンサ９３との接続点を接続点Ａ６とする。第６外部配線６６における接続点Ａ６と第２電源端子５２との間部分にはインダクタンスＬ６ｂが寄生しており、残りの部分にはインダクタンスＬ６ａが寄生している。コンデンサ（スナバ回路）９１～９３は、サージ電圧を抑制するために設けられている。
　図２は、図１のＵ相用モジュール３の外観を示す図解的な斜視図である。
　Ｕ相用モジュール３は、放熱板２１と、放熱板２１に固定され、ＭＯＳＦＥＴ１１，１２、各端子３１～３９の基端等が固定された基板（図示略）と、放熱板２１の一方の表面に固定され、基板を収容するケース２２とを含む。ケース２２は、平面視において略矩形に形成されている。モジュール３の出力端子３３は、ケース２２内において二股に分岐しており、２つの平板状の枝部を有している。各枝部の先端部３３ａ，３３ｂは、ケース２２の上面を貫通して、ケース２２の外側に露出している。これらの先端部３３ａ，３３ｂは、それぞれケース２２上面の一端部の両側部において、ケース２２の上面に沿った状態で配置されている。モジュール３の第１電源端子３１および第２電源端子３２は平板状であり、その先端部３１ａ，３２ａは、ケース２２の上面を貫通して、ケース２２の外側に露出している。これらの先端部３１ａ，３２ａは、それぞれケース２２上面の他端部の両側部において、ケース２２の上面に沿った状態で配置されている。
　モジュール３の一方のゲート端子３４、ソース端子３５およびソースセンス端子３６は、棒状であり、その先端部３４ａ、３５ａ、３６ａは、ケース２２の上面を貫通して、ケース２２の外方に突出している。これらの先端部３４ａ、３５ａ、３６ａは、それぞれケース２２上面における第１電源端子３１の先端部３１ａに隣接して配置されている。モジュール３の他方のゲート端子３７、ソース端子３８およびソースセンス端子３９は、棒状であり、その先端部３７ａ、３８ａ、３９ａは、ケース２２の上面を貫通して、ケース２２外方に突出している。これらの先端部３７ａ、３８ａ、３９ａは、それぞれケース２２上面における出力端子３３の一方の先端部３３ｂに隣接して配置されている。
　Ｖ相用モジュール４およびＷ相用モジュール５の外観および構造も、Ｕ相用モジュール３の外観および構造と同様であるので、その説明を省略する。
　図３は、主として、モジュール２，３，４の電源端子３１，３２，４１，４２，５１，５２に接続された外部配線と、それに接続されたスナバ回路とを示す平面図である。
　各モジュール３，４，５は、冷却板２０１に取り付けられている。Ｕ相用モジュール３の出力端子３３は、外部配線６７を介して電動モータ８のＵ相界磁巻線８Ｕに接続されている。Ｖ相用モジュール４の出力端子４３は、外部配線６８を介して電動モータ８のＶ相界磁巻線８Ｖに接続されている。Ｗ相用モジュール５の出力端子５３は、外部配線６９を介して電動モータ８のＷ相界磁巻線８Ｗに接続されている。
　Ｕ相用モジュール３の第１電源端子３１には、バスバー６１ａの一端部がねじ止めされている。バスバー６１ａの他端部は、接続線６１ｂを介して電源６の正極端子に接続されている。バスバー６１ａと接続線６１ｂとによって、図１の第１外部配線６１が構成されている。Ｕ相用モジュール３の第２電源端子３１には、バスバー６４ａの一端部がねじ止めされている。バスバー６４ａの他端部は、接続線６４ｂを介して電源６の負極端子に接続されている。バスバー６４ａと接続線６４ｂとによって、図１の第４外部配線６４が構成されている。電源６には、平滑コンデンサ７が並列に接続されている。
　Ｖ相用モジュール４の第１電源端子４１には、バスバー６２（図１の第２外部配線６２に相当する）の一端部がねじ止めされている。バスバー６２の他端部は、バスバー６１ａの中間部に連結されている。Ｖ相用モジュール４の第２電源端子４２には、バスバー６５（図１の第５外部配線６５に相当する）の一端部がねじ止めされている。バスバー６５の他端部は、バスバー６４ａの中間部に連結されている。
　Ｗ相用モジュール５の第１電源端子５１には、バスバー６３（図１の第３外部配線６３に相当する）の一端部がねじ止めされている。バスバー６３の他端部は、バスバー６１ａの中間部に連結されている。Ｗ相用モジュール５の第２電源端子６２には、バスバー６６（図１の第６外部配線６６に相当する）の一端部がねじ止めされている。バスバー６６の他端部は、バスバー６４ａの中間部に連結されている。
　バスバー６１ａにおける第１電源端子３１寄りの部分と、バスバー６４ａにおける第２電源端子３２寄りの部分との間に、コンデンサ９１が接続されている。バスバー６２における第１電源端子４１寄りの部分と、バスバー６５における第２電源端子４２寄りの部分との間に、コンデンサ９２が接続されている。バスバー６３における第１電源端子５１寄りの部分と、バスバー６６における第２電源端子５２寄りの部分との間に、コンデンサ９３が接続されている。
　各コンデンサ９１，９２，９３の一端は、対応するバスバー６１ａ，６２，６３における第１電源端子３１，４１，５１側の一端（位置Ａ）と、対応するバスバー６１ａ，６２，６３における第１電源端子３１，４１，５１の外端に最も近い位置（位置Ｂ）に対して第１電源端子３１，４１，５１から遠ざかる方向に所定距離ｘだけ離れた位置（位置Ｃ）との間（Ａ－Ｃ間の領域Ｓ）に接続されることが好ましい。
　同様に、各コンデンサ９１，９２，９３の他端は、対応するバスバー６４ａ，６５，６６における第２電源端子３２，４２，５２側の一端（位置Ａ）と、対応するバスバー６４ａ，６５，６６における第２電源端子３２，４２，５２の外端に最も近い位置（位置Ｂ）に対して第２電源端子３２，４２，５２から遠ざかる方向に所定距離ｘだけ離れた位置（位置Ｃ）との間（Ａ－Ｃ間の領域Ｓ）に接続されることが好ましい。
　前記所定距離ｘは、バスバー６１ａ，６２，６３，６４ａ，６５，６６における位置Ｂから位置Ｃまでの部分のインダクタンスが６．２５（ｎＨ）以下となるような距離に設定されていることが好ましい。このようにｘを設定すると、後述するように、ＭＯＳＦＥＴがターンオフしたときのスイッチング損失および当該ＭＯＳＦＥＴに印加されるサージ電圧をともに低減させることが可能となる。
　なお、モジュール３の２つの電源端子３１，３２に接続された２つのバスバー６１ａ，６４ａは、それらのインダクタンス成分が相殺されるように、平面視においてその中間部が互いに上下に重なるように配置されることが好ましい。同様に、モジュール４の２つの電源端子４１，４２に接続された２つのバスバー６２，６５は、平面視においてその中間部が互いに上下に重なるように配置されることが好ましい。同様に、モジュール５の２つの電源端子５１，５２に接続された２つのバスバー６３，６６は、平面視においてその中間部が互いに上下に重なるように配置されることが好ましい。
　図１に戻り、ＭＯＳＦＥＴ１１～１６のうち、例えば、Ｕ相用モジュール３内のハイサイドのＭＯＳＦＥＴ１１とＶ相用モジュール４内のローサイドのＭＯＳＦＥＴ１４がオンされると、電源６の正極端子から、第１外部配線６１、第１電源端子３１、接続金属部材７１、ＭＯＳＦＥＴ１１、接続金属部材７２、出力端子３３、第７外部配線６７、電動モータ８のＵ相界磁巻線８ＵおよびＶ相界磁巻線８Ｖ、第８外部配線６８、出力端子４３、接続金属部材７７、ＭＯＳＦＥＴ１４、接続金属部材７８、第２電源端子４２、第５外部配線６５および第４外部配線６４を経て電源６の負極端子へと電流が流れる。
　この状態から、Ｕ相用モジュール３内のハイサイドのＭＯＳＦＥＴ１１がターンオフすると、出力端子３３、第７外部配線６７、電動モータ８のＵ相界磁巻線８ＵおよびＶ相界磁巻線８Ｖ、第８外部配線６８、出力端子４３、接続金属部材７７、ＭＯＳＦＥＴ１４、接続金属部材７８、第２電源端子４２、第５外部配線６５、第４外部配線６４における第５外部配線６５との接続点と第２出力端子３２との間部分、第２出力端子３２、接続金属部材７４、ＰＮ接合ダイオード１２ａおよび接続金属部材７３を含む閉回路を負荷電流が還流する。
　この場合、ＭＯＳＦＥＴ１１のドレイン電流の電流変化率（ｄｉ／ｄｔ）と、回路配線の所定の寄生インダクタンスＬｓによるサージ電圧（Ｌｓ・ｄｉ／ｄｔ）が、ＭＯＳＦＥＴ１１に印加される。
　スナバ回路９１～９３が設けられていない場合には、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｔは、第４外部配線６４における第５配線６５との接続点と電源６の負極端子との間のインダクタンス（Ｌ４ａの一部）と、第１外部配線６１のインダクタンス（Ｌ１ａ＋Ｌ１ｂ）と、接続金属部材７１，７２のインダクタンスＬ１１，Ｌ１２と、第４外部配線６４における第５配線６５との接続点と第２電源端子３２との間部分のインダクタンス（Ｌ４ａの一部とＬ４ｂとの和）と、接続金属部材７３，７４のインダクタンスＬ１３，Ｌ１４との和となる。
　この実施形態では、スナバ回路９１～９３が設けられているので、第４外部配線６４における接続点Ａ４と電源６の負極端子との間部分のインダクタンスＬ４ａと、第１外部配線６１における電源６の正極端子と接続点Ａ１との間部分のインダクタンスＬ１ａに蓄積されたエネルギーは、コンデンサ９１によって吸収される。この結果、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、第１外部配線６１における接続点Ａ１と第１電源端子３１との間部分のインダクタンスＬ１ｂと、接続金属部材７１，７２，７３，７４のインダクタンスＬ１１，Ｌ１２，Ｌ１３，Ｌ１４と、第４外部配線６４における接続点Ａ４と第２電源端子３１の間部分のインダクタンスＬ４ｂとの和となる。つまり、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、スナバ回路９１～９３が設けられてない場合のインダクタンスＬｓｔに比べて大幅に低減される。このため、ＭＯＳＦＥＴ１１に印加されるサージ電圧は、スナバ回路９１～９３が設けられてない場合に比べて大幅に低減される。
　ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４とがオンされている状態から、例えばＶ相用モジュール４内のローサイドのＭＯＳＦＥＴ１４がターンオフされると、第１電源端子３１、接続金属部材７１、ＭＯＳＦＥＴ１１、接続金属部材７２、出力端子３３、第７外部配線６７、電動モータ８のＵ相界磁巻線８ＵおよびＶ相界磁巻線８Ｖ、第８外部配線６８、出力端子４３、接続金属部材７６、ＰＮ接合ダイオード１３ａ、接続金属部材７５、第１電源端子４１、第２外部配線６２および第１外部配線６１における第２外部配線６２との接続点と第１電源端子３１との間部分を含む閉回路を負荷電流が還流する。
　この場合、ＭＯＳＦＥＴ１４のドレイン電流の電流変化率（ｄｉ／ｄｔ）と、回路配線の所定の寄生インダクタンスＬｓによるサージ電圧（Ｌｓ・ｄｉ／ｄｔ）が、ＭＯＳＦＥＴ１４に印加される。
　スナバ回路９１～９３が設けられていない場合には、ＭＯＳＦＥＴ１４に印加されるサージ電圧の発生原因となるインダクタンスＬｓｔは、第１外部配線６１における電源６の正極端子と第２配線６２との接続点との間のインダクタンス（Ｌ１ａの一部）と、接続金属部材７７，７８のインダクタンスＬ１７，Ｌ１８と、第５外部配線６５のインダクタンス（Ｌ５ａ＋Ｌ５ｂ）と、第４外部配線６４における第５外部配線６５との接続点と電源６の負極端子との間部分のインダクタンス（Ｌ４ａの一部）と、第２外部配線部材６２のインダクタンス（Ｌ２ａ＋Ｌ２ｂ）と、接続金属部材７５，７６のインダクタンスＬ１５，Ｌ１６との和となる。
　この実施形態では、スナバ回路９１～９３が設けられているので、第１外部配線６１における電源６の正極端子と第２配線６２との接続点との間部分のインダクタンス（Ｌ１ａの一部）と、第５外部配線６５における接続点Ａ５と第４外部配線６４との接続点との間部分のインダクタンスＬ５ａと、第４外部配線６４における第５外部配線６５との接続点と電源６の負極端子との間部分のインダクタンス（Ｌ４ａの一部）と、第２外部配線６２における第１外部配線６１との接続点と接続点Ａ２との間部分のインダクタンスＬ２ａに蓄積されたエネルギーは、コンデンサ９２によって吸収される。この結果、ＭＯＳＦＥＴ１４に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、第２外部配線６２における接続点Ａ２と第１電源端子４１との間部分のインダクタンスＬ２ｂと、接続金属部材７５，７６，７７，７８のインダクタンスＬ１５，Ｌ１６，Ｌ１７，Ｌ１８と、第５外部配線６５における第２電源端子４２と接続点Ａ５との間部分のインダクタンスＬ５ｂとの和となる。つまり、ＭＯＳＦＥＴ１４に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、スナバ回路９１～９３が設けられてない場合のインダクタンスＬｓｔに比べて大幅に低減される。このため、ＭＯＳＦＥＴ１４に印加されるサージ電圧は、スナバ回路９１～９３が設けられてない場合に比べて大幅に低減される。
　なお、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４とがオンされている状態から、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４の両方が同時にターンオフされた場合には、第４外部配線６４、第２電源端子３２、接続金属部材７４、ＰＮ接合ダイオード１２ａ、接続金属部材７３、出力端子３３、第７外部配線６７、電動モータ８のＵ相界磁巻線８ＵおよびＶ相界磁巻線８Ｖ、第８外部配線６８、出力端子４３、接続金属部材７６、ＰＮ接合ダイオード１３ａ、接続金属部材７５、第１電源端子４１、第２外部配線６２および第１外部配線６１における第２外部配線６２との接続点と電源６の正極端子との間部分に、第４外部配線６４から第１外部配線６１に向かう方向に負荷電流が流れる。
　この場合、コンデンサ９１，９２によって、外部配線に寄生されているインダクタンスに蓄積されたエネルギーのうちの大部分が吸収される。このため、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、Ｌ１ｂとＬ１１～Ｌ１２（Ｕ相用モジュール３内の内部インダクタンス）とＬ４ｂとの和となる。一方、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、Ｌ２ｂとＬ１５～Ｌ１８（Ｖ相用モジュール４内の内部インダクタンス）とＬ５ｂの和となる。
　つまり、Ｕ相用モジュール３内のＭＯＳＦＥＴ１１，１２のいずれか一方がターンオフしたときに、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（以下において、「ＬｓｎＵ」という場合がある）は、Ｌ１ｂとＬ１１～Ｌ１２（Ｕ相用モジュール３内の内部インダクタンス）とＬ４ｂとの和となる。
　また、Ｖ相用モジュール４内のＭＯＳＦＥＴ１３，１４のいずれか一方がターンオフしたときに、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（以下において、「ＬｓｎＶ」という場合がある）は、Ｌ２ｂとＬ１５～Ｌ１８（Ｖ相用モジュール４内の内部インダクタンス）とＬ５ｂの和となる。
　また、Ｗ相用モジュール５内のＭＯＳＦＥＴ１５，１６のいずれか一方がターンオフしたときに、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（以下において、「ＬｓｎＷ」という場合がある）は、Ｌ３ｂとＬ１９～Ｌ２２（Ｗ相用モジュール５内の内部インダクタンス）とＬ６ｂの和となる。この実施形態では、ＬｓｎＵとＬｓｎＶとＬｓｎＷとは、ほぼ等しい。ＬｓｎＵ，ＬｓｎＶ，ＬｓｎＷは、後述するように、４０（ｎＨ）以下であることが好ましい。
　前記三相インバータ回路１において、コンデンサ９１～９３の対応するバスバーへの接続位置を変化させ、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧が一定となるようにＭＯＳＦＥＴに対するゲート抵抗を変化させた場合、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（スナバ回路９１～９３によって蓄積されたエネルギーが吸収されるインダクタンスを除く）が小さいほど、当該ＭＯＳＦＥＴのドレイン電流の変化率ｄｉ／ｄｔが大きく（ｄｉの立下りが早く）なるため、当該ＭＯＳＦＥＴのターンオフ時のスイッチング損失は小さくなる。このため、サージ電圧の発生原因となるインダクタンスＬｓｎを小さくすることによって、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減させることができる。
　前記実施形態では、コンデンサ９１，９２，９３の一端は、それぞれ外部配線６１，６２，６３における第１電源端子３１，４１，５１寄りの位置に接続されているので、スナバ回路９１，９２，９３それぞれの一端と第１電源端子３１，４１，５１との間の外部配線部分のインダクタンスＬ１ｂ，Ｌ２ｂ，Ｌ３ｂを小さくできる。また、コンデンサ９１，９２，９３の他端は、それぞれ外部配線６４，６５，６６における第２電源端子３２，４２，５２寄りの位置に接続されているので、スナバ回路９１，９２，９３それぞれの他端と第２電源端子３２，４２，５２との間の外部配線部分のインダクタンスＬ４ｂ，Ｌ５ｂ，Ｌ６ｂを小さくできる。
　したがって、任意のＭＯＳＦＥＴがターンオフされた場合の、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎを小さくすることができる。これにより、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減させることができる。
　次に、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎと、ＭＯＳＦＥＴのターンオフ時のスイッチング損失およびドレイン電流の変化率ｄｉ／ｄｔとの関係について説明する。
　インダクタンスＬｓｎが異なる複数のサンプルａ～ｇを用意した。具体的には、バスバー６１ａ，６４ａ，６２，６５，６３，６６における電源端子３１，３２，４１，４２，５１，５２側の一端からコンデンサ９１～９３の接続位置までの距離を変化させることにより、インダクタンスＬｓｎが異なる複数のサンプルａ～ｇを用意した。
　バスバー６１ａ，６４ａ，６２，６５，６３，６６における電源端子３１，３２，４１，４２，５１，５２側の一端からコンデンサ９１～９３の接続位置までの距離は、サンプルａが最も短く、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの順に長くなるように設定されている。
　サンプルａでは、図３に示すように、各コンデンサ９１～９３の両端は、対応するバスバー６１ａ，６４ａ，６２，６５，６３，６６における電源端子３１，３２，４１，４２，５１，５２側の一端（位置Ａ）と電源端子３１，３２，４１，４２，５１，５２の外端に対応する位置（位置Ｂ）との間（Ａ－Ｂ間）に接続されている。サンプルｂ～ｇでは、各コンデンサ９１～９３の両端は、対応するバスバー６１ａ，６４ａ，６２，６５，６３，６６における電源端子３１，３２，４１，４２，５１，５２の外端に対応する位置（位置Ｂ）よりも電源端子３１，３２，４１，４２，５１，５２から離れた位置に接続されている。
　したがって、インダクタンスＬ１ｂ，Ｌ４ｂ、Ｌ２ｂ，Ｌ５ｂ、Ｌ３ｂ，Ｌ５ｂは、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの順に大きくなる。このため、ターンオフされたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの順に大きくなる。
　各サンプルａ～ｇについて、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４とがオンされている状態からＭＯＳＦＥＴ１１をターンオフさせ、ターンオフさせた際にＭＯＳＦＥＴ１１に印加されるサージ電圧（Ｌｓｎ・ｄｉ／ｄｔ）が所定値となるようにゲート抵抗を調整した。サージ電圧が所定値となるようにゲート抵抗を調整した後において、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４とがオンされている状態からＭＯＳＦＥＴ１１をターンオフさせ、ＭＯＳＦＥＴ１１のターンオフ時のスイッチング損失（ｍＪ）と、ＭＯＳＦＥＴ１１のドレイン電流の変化率ｄｉ／ｄｔ（Ａ／ｎｓ）とを測定した。この場合には、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、ＬｓｎＵ（＝Ｌ１ｂ＋Ｌ４ｂ＋Ｌ１１＋Ｌ１２＋Ｌ１３＋Ｌ１４）となる。
　なお、電源電圧Ｖは６００（Ｖ）とし、電源電流Ｉは１００（Ａ）とした。また、サージ電圧がほぼ１５６（Ｖ）となるように、ゲート抵抗を調整した。
　表１および図４は、測定結果を示している。
Figure JPOXMLDOC01-appb-T000001
　図４において、黒三角（▲）はスイッチング損失を示し、白三角（△）はｄｉ／ｄｔを示している。
　表１および図４から、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧が一定となるようにゲート抵抗を変化させた場合、インダクタンスＬｓｎ（この場合にはＬｓｎＵ）が、約４０（ｎＨ）以下であれば、ターンオフ時のＭＯＳＦＥＴのスイッチング損失を低く抑えることができることがわかる。
　サンプルａのインダクタンスＬｓｎが２７．５（ｎＨ）であるので、インダクタンスＬｓｎを約４０（ｎＨ）以下とするためには、サンプルａに対してインダクタンスＬｓｎの増加量が（４０－２７．５）＝１２．５（ｎＨ）以下であればよい。この場合のインダクタンスＬｓｎＵには、Ｌ１ｂとＬ４ｂとが含まれているので、サンプルａに対して、Ｌ１ｂおよびＬ４ｂの増加量がそれぞれ１２．５（ｎＨ）の１／２の６．２５（ｎＨ）以下であればよい。
　コンデンサ９１を、バスバー６１ａ，６４ａにおける電源端子３１，３２側の一端（位置Ａ）と電源端子３１，３２の外端に最も近い位置（位置Ｂ）との間に接続した場合には、その接続位置に係わらず、バスバー６１ａ，６４ａにおけるコンデンサ９１の接続点と電源端子３１，３２との間部分のインダクタンスＬ１ｂ，Ｌ４ｂは一定であると考えるものとする。また、サンプルａにおけるＬ１ｂおよびＬ４ｂは小さく、モジュール３内部のインダクタンス（Ｌ１１＋Ｌ１２＋Ｌ１３＋Ｌ１４）は、サンプルａに対するインダクタンスＬｓｎとほぼ等しいと考える。そうすると、モジュール３内部のインダクタンスが２７．５（ｎＨ）程度である場合には、インダクタンスＬｓｎＵを約４０（ｎＨ）以下とするためには、バスバー６１ａ，６４ａに対するコンデンサ９１の好ましい接続範囲（図３のＡ－Ｃ間の領域Ｓ）を規定するためのｘが６．２５（ｎＨ）以下であればよいことになる。
　同様な理由により、モジュール４内部のインダクタンスおよびモジュール５内部のインダクタンスが２７．５（ｎＨ）程度である場合には、インダクタンスＬｓｎＶおよびインダクタンスＬｓｎＷも、それぞれ約４０（ｎＨ）以下とすることが好ましい。したがって、バスバー６２，６５に対するコンデンサ９２の好ましい接続範囲（図３のＡ－Ｃ間の領域Ｓ）を規定するためのｘおよびバスバー６３，６６に対するコンデンサ９３の好ましい接続範囲（図３のＡ－Ｃ間の領域Ｓ）を規定するためのｘも６．２５（ｎＨ）以下であればよいことになる。
　以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、各ＭＯＳＦＥＴ１１，１２，１３，１４は、ＳｉＣデバイスであるが、Ｓｉ（シリコン）を半導体材料として用いたＳｉデバイスであってもよい。
　また、前述の実施形態では、この発明を三相インバータ回路に適用した場合について説明したが、この発明はＨブリッジ回路等の三相インバータ回路以外の電子回路にも適用することができる。
　その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
　　　１　インバータ回路
　　　３，４，５　モジュール
　　　１１～１４　ＭＯＳＦＥＴ
　　　１１ａ～１４ａ　ＰＮ接合ダイオード
　　　３１，４１，５１　第１電源端子
　　　３２，４２，５２　第２電源端子
　　　６１～６９　外部配線
　　　６１ａ，６２，６３，６４ａ，６５，６６　バスバー
　　　９１～９２　コンデンサ（スナバ回路）

Claims (4)

  1. 　２個のＭＯＳＦＥＴが直列に接続された直列回路を複数組備え、各直列回路の一端には第１電源端子が接続され、各直列回路の他端には第２電源端子が接続されている電子回路であって、
    　前記各第１電源端子に一端部が接続され、その第１電源端子を電源の一方の端子に接続するための外部配線の一部を構成する第１バスバーと、
    　前記各第２電源端子に一端部が接続され、その第２電源端子を前記電源の他方の端子に接続するための外部配線の一部を構成する第２バスバーと、
    　前記直列回路毎に設けられ、その直列回路に前記第１電源端子を介して接続された前記第１バスバーと、その直列回路に前記第２電源端子を介して接続された前記第２バスバーとの間に接続されたスナバ回路とを備えており、
    　前記各スナバ回路の一端は、対応する前記第１バスバーにおける前記第１電源端子寄りの部分に接続され、前記各スナバ回路の他端は、対応する前記第２バスバーにおける前記第２電源端子寄りの部分に接続されている電子回路。
  2. 　任意の前記直列回路とその両端に接続された前記第１および第２電源端子とそれらに接続された前記第１および第２バスバーとそれらの間に接続された前記スナバ回路との組み合わせにおいて、前記第１バスバーにおける前記スナバ回路の一端との接続点と前記第１電源端子との間部分のインダクタンスと、前記第２バスバーにおける前記スナバ回路の他端との接続点と前記第２電源端子との間部分のインダクタンスと、前記第１電源端子と前記第２電源端子間の前記直列回路のインダクタンスとの和が４０ｎＨ以下である、請求項１に記載の電子回路。
  3. 　前記スナバ回路の一端は、前記第１バスバーにおける前記第１電源端子側の一端と、前記第１バスバーにおける前記第１電源端子の外端に最も近い第１位置に対して前記第１電源端子から遠ざかる方向に第１所定距離だけ離れた第２位置との間に接続されており、前記第１所定距離は前記第１バスバーにおける前記第１位置から前記第２位置までの部分のインダクタンスが６．２５ｎＨ分以下となるように設定されており、
    　前記スナバ回路の他端は、前記第２バスバーにおける前記第２電源端子側の一端と、前記第２電源端子の外端に最も近い第３位置に対して前記第２電源端子から遠ざかる方向に第２所定距離だけ離れた第４位置との間に接続されており、前記第２所定距離は前記第２バスバーにおける前記第３位置から前記第４位置までの部分のインダクタンスが６．２５ｎＨ分以下となるように設定されている、請求項１または２に記載の電子回路。
  4. 　前記各ＭＯＳＦＥＴが、ＳｉＣを主とする半導体材料で作成されたＳｉＣ－ＭＯＳＦＥＴである、請求項１～３のいずれか一項に記載の電子回路。
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