JP2014090316A - ゲート駆動回路 - Google Patents

Abstract

【課題】部品点数及びコストを増加させることなく、ゲート電圧の振動を抑えつつ、スイッチング損失を低減すること。
【解決手段】ゲート駆動回路（１５）は、ゲートドライバ（１４）からゲートに対する出力電圧の印加によりコレクタ−エミッタ間のオンオフが切り換わる複数のスイッチング素子（Ｑ）を用いて三相モータ（１２）を駆動するものであって、ゲートドライバ（１４）とスイッチング素子（Ｑ）のゲートとの間に配置されたゲート抵抗（２１）と、ゲート抵抗（２１）に対して並列に接続され、ゲートドライバ（１４）からの出力電圧の印加によってオンオフする駆動用スイッチング素子（２２）とを備え、駆動用スイッチング素子（２２）は、オンオフの切り替えタイミングを遅らせる寄生容量を有する構成とした。
【選択図】図３

Description

本発明は、複数のスイッチング素子を組み合わせて、モータ等の誘導性負荷を駆動するゲート駆動回路に関する。

この種のゲート駆動回路として、複数のスイッチング素子のオン状態とオフ状態とを切り替えることでモータ等の誘導性負荷を駆動するものが知られている。各スイッチング素子にはゲート抵抗を介して出力電圧が印加され、コレクタ−エミッタ間が開放状態から短絡状態に切り替わることでスイッチングされる。このようなゲート駆動回路では、各スイッチング素子におけるスイッチング損失を低減することが望まれている。スイッチング損失は、コレクタ−エミッタ間を短絡させるオン状態とコレクタ−エミッタ間を開放するオフ状態との状態遷移区間に発生する損失である。

スイッチング損失は、スイッチング速度を高速化することによって低減することが可能である。スイッチング速度の高速化のためには、ゲート抵抗を小さくしてゲート電流を増加させる構成が考えられる。しかしながら、ゲート電流が増加すると、スイッチングの切り替わり時にゲート電圧が振動して回路の破損や不要な損失を招くおそれがある。また、スイッチング素子を用いたゲート駆動回路としては、ゲート電流の急激な上昇を抑えて回路の破損等を防止するもの（例えば、特許文献１参照）や、ゲートドライバにスイッチング素子を多段接続して、ゲート電流を増加させてスイッチングの高速化を図るものが提案されている（例えば、特許文献２参照）。

特許第３９４１３０９号公報 特開平０９−５１６６７号公報

特許文献１に記載のゲート駆動回路では、スイッチング素子のゲート電圧を検出して、基準電圧よりも大きいか否かに応じて出力電圧の上昇及び低下を調整している。このため、回路の破損等が防止されるものの、ゲート電圧を検出するための検出手段、ゲート電圧と基準電圧とを比較する比較回路、出力電圧の上昇及び低下を制御するための制御手段等が必要となる。よって、部品点数が多く回路構成が複雑となり、実装面積の大規模化及びコストが増大するという問題があった。また、特許文献２に記載のゲート駆動回路では、ゲート電流を増加させてスイッチング速度の高速化を図ることができるが、ゲート電圧の振動が全く考慮されていない。

本発明はこのような実情に鑑みてなされたものであり、部品点数及びコストを増加させることなく、ゲート電圧の振動を抑えつつ、スイッチング損失を低減することができるゲート駆動回路を提供することを目的とする。

本発明のゲート駆動回路は、ゲートドライバから制御端子に対する出力電圧の印加により第１の端子及び第２の端子間のオンオフが切り換わる複数のスイッチング素子を用いて、誘導性負荷を駆動するゲート駆動回路であって、前記ゲートドライバと前記スイッチング素子の制御端子との間に配置された第１の電流制限部と、前記第１の電流制限部に対して並列に接続され、前記ゲートドライバからの出力電圧の印加によってオンオフする駆動用スイッチング素子とを備え、前記駆動用スイッチング素子は、オンオフの切り替えタイミングを遅らせる寄生容量を有する。

この構成によれば、駆動用スイッチング素子がオンになるまでの寄生容量の充電時間では、第１の電流制限部を通じてゲートドライバからスイッチング素子の制御端子に出力電圧が印加される。このため、ゲート電圧の振動に影響を与えやすいスイッチング動作の前半ではゲート電流を制限できる。また、寄生容量の充電時間の経過後に駆動用スイッチング素子がオンになると、駆動用スイッチング素子を通じてゲートドライバからスイッチング素子の制御端子に出力電圧が印加される。このため、ゲート電圧の振動に影響が少ないスイッチング動作の後半ではゲート電流を増加させることができる。よって、ゲート電圧の振動を抑えつつ、スイッチング素子のターンオン時のスイッチング速度を高速化してスイッチング損失を低減できる。また、回路構成が煩雑になることがなく、部品点数の増加量も少ないため、回路規模を小さくしてコストを低減できる。

また本発明の上記ゲート駆動回路において、前記第１の電流制限部に対して並列に接続され、前記スイッチング素子から前記ゲートドライバに向けて電流を流すバイパス部を備える。この構成によれば、スイッチング素子のスイッチング動作のオフ時に、スイッチング素子の制御端子からゲートドライバに向けて電流を流すことができる。よって、ターンオフ時のスイッチング速度を高速化してスイッチング損失を低減できる。

また本発明の上記ゲート駆動回路において、前記バイパス部は、前記駆動用スイッチング素子のボディダイオードである。この構成によれば、部品点数を最小限にして、回路規模を小さくできる。

また本発明の上記ゲート駆動回路において、前記ゲートドライバと前記駆動用スイッチング素子との間に配置された第２の電流制限部を備える。この構成によれば、駆動用スイッチング素子のオン時において、スイッチング素子の制御端子に流れる電流を調整することができる。

また本発明の上記ゲート駆動回路において、前記ゲートドライバと前記駆動用スイッチング素子の制御端子との間に設けられたキャパシタを備える。この構成によれば、キャパシタの充電時間によって駆動用スイッチング素子がオンに切り替わるタイミングを調整することができる。

本発明によれば、ゲートドライバとスイッチング素子の制御端子との間に、電流制限部と並列に駆動用スイッチング素子を設けることで、部品点数及びコストを増加させることなく、ゲート電圧の振動を抑えつつ、スイッチング損失を低減することができる。

スイッチング損失の説明図である。 ゲート電圧の振動の説明図である。 本実施の形態のゲート駆動回路を適用したモータ駆動装置の全体図である。 比較例に係るゲート駆動回路を適用したモータ駆動装置の全体図である。 インバータブリッジ回路のスイッチング素子のターンオン動作の説明図である。 本実施の形態に係るゲート駆動回路の動作説明図である。 シミュレーション回路の回路図である。 シミュレーション結果の説明図である。

以下、本発明の実施の形態について添付図面を参照して詳細に説明する。最初に図１及び図２を参照して、スイッチング損失及びゲート電圧の振動について説明する。図１は、スイッチング損失の説明図である。図２は、ゲート電圧の振動の説明図である。

図１Ａに示すように、スイッチングは、コレクタ電圧の０［Ｖ］から主電圧への切り替わり、コレクタ電圧の主電圧から０［Ｖ］への切り替わりの状態遷移区間を示している。この状態遷移区間に生じる損失がスイッチング損失と呼ばれている。スイッチング素子Ｑのゲートに電圧が印加されると、コレクタ−エミッタ間が短絡される。コレクタ−エミッタ間の短絡により、コレクタ電圧が主電圧から０［Ｖ］に切り替わり、スイッチング素子Ｑがターンオンされる。また、スイッチング素子のゲートの電圧がオフにされると、コレクタ−エミッタ間が開放される。コレクタ−エミッタ間の開放により、コレクタ電圧が０［Ｖ］から主電圧に切り替わり、スイッチング素子がターンオフされる。

図１Ｂに示すように、スイッチングは、時間軸に対するコレクタ電圧の変化で表わされる。スイッチング損失は、コレクタ電圧及びコレクタ電流の波形で囲まれた図中の斜線の領域であり、コレクタ電圧とコレクタ電流の積で生じる。ここで、コレクタ電圧の傾きであるｄｖ／ｄｔがスイッチング速度であり、高速スイッチングよってｄｖ／ｄｔを大きくすることでスイッチング損失が低減される。また、主電圧の切り替わり時間が短くなることで、ターンオンとターンオフ間に設けられるデッドタイムも短くでき、リップル電流を低減できる。なお、デッドタイムとは、ブリッジ回路における上下アームのスイッチング素子（図３参照）をオフにして、同時オン状態をつくらないように設けられた時間である。

ところで、図１Ｃに示すように、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等のスイッチング素子Ｑは、固有の寄生容量を有している。寄生容量のうち、ゲート−エミッタ間のゲート容量Ｃ_ｇｓｓとコレクタ−ゲート間の帰還容量Ｃ_ｒｓｓがスイッチングでは重要であり、ゲート容量Ｃ_ｇｓｓと帰還容量Ｃ_ｒｓｓとを合わせたものが入力容量Ｃ_ｉｓｓとなる。スイッチングでは、この寄生容量の充電及び放電が行われている。具体的には、矢印Ｆ１に示すようにゲート電流ｉ_ｇによってゲート容量Ｃ_ｇｓｓに電荷が充電されて、コレクタ電流が流れ始める閾値までゲート電圧が高くなる。

コレクタ電流が流れ始めると、コレクタ電圧が主電圧から０［Ｖ］に低下するように変化して、スイッチング動作が開始される。コレクタ電圧が低下し始めると、矢印Ｆ２に示すように帰還容量Ｃ_ｒｓｓに充電されていた電荷がコレクタ−エミッタ間に流れ始める。これは、ターンオフ時では、ゲート電圧よりもコレクタ電圧が高く、コレクタ側から帰還容量Ｃ_ｒｓｓに電荷が充電されていたからである。そして、コレクタ電圧の低下によって矢印Ｆ３に示すようにゲート側からコレクタ方向にゲート電流が流れて、帰還容量Ｃ_ｒｓｓから電荷が放電される。その後、ゲートがプラス、コレクタがマイナスへ電位差が逆転しながら充電が進み、ゲート電圧がゲートドライバの出力電圧まで立ち上がり、スイッチング動作が完了する。

このときのコレクタ電圧Ｖ_ｃｅは、以下の式（１）で表わされる。ここで、Ｖ_ｔｈがコレクタ電流の流れ始めのゲート−エミッタ間の閾値電圧、Ｖ_Ｃｒｓｓが帰還容量の電圧、Ｃ_ｒｓｓが帰還容量、ｉ_ｇがゲート電流をそれぞれ示す。

スイッチング速度は、式（１）及び式（１）を変形した以下の式（２）で考えることができる。なお、式（２）においては、閾値電圧Ｖ_ｔｈがコレクタ電圧Ｖ_ｃｅに比べて十分に小さいため、閾値電圧Ｖ_ｔｈを省略して記載している。

このように、ゲート電流ｉ_ｇを大きくすることで、スイッチング速度を増加させてスイッチング損失を低減することが可能である。しかしながら、ゲート電流ｉ_ｇが大きくなると、図２Ａに示すようにゲート電圧が振動して、回路の破損や不要な損失を招くおそれがある。例えば、図２Ｂに示す回路において、スイッチング素子Ｑがターンオンになった瞬間には、転流ダイオードＤに対して逆向きに一時的なリカバリ電流（逆回復電流）が流れる。このため、スイッチング素子Ｑには、リカバリ電流の分だけ余計にコレクタ電流が流れることになり、このリカバリ電流と回路内の浮遊インダクタンスの存在によってゲート電圧の振動が引き起こされる。

図２Ｃに示すように、ゲート電圧が閾値に達する時間Ｔ１では、スイッチング素子Ｑにコレクタ電流が流れ始める。コレクタ電流が主電流に達する時間Ｔ２では、逆回復電荷によるリカバリ電流によって主電流を超えたコレクタ電流が流れ続ける。コレクタ電流がピーク値に達する時間Ｔ３では、転流ダイオードＤの逆電流の阻止能力が回復してリカバリ電流（コレクタ電流）が減少し始める。また、時間Ｔ３では、リカバリ電流と回路内の浮遊インダクタンスの影響によって、ゲート電圧が振動する。

このように、ゲート電圧はリカバリ電流によるコレクタ電流の増加に伴って激しく振動する。ゲート電圧の振動を抑えるためには、ゲート電流を小さくすることによって、スイッチング素子Ｑに流れ込むリカバリ電流（コレクタ電流）のピーク値を小さくする必要がある。上記したように、スイッチングの高速化を図るためにはゲート電流を大きくする必要があり、ゲート電圧の振動を抑えるためには逆にゲート電流を小さくする必要がある。よって、ゲート抵抗のみでゲート電流を制御するゲート駆動回路では、スイッチングの高速化に限界がある。

そこで、本実施の形態では、ゲート抵抗に駆動用スイッチング素子を並列に設けることによって、スイッチング素子Ｑに供給するゲート電流を段階的に大きくしている。すなわち、リカバリ電流に対する影響の大きなスイッチング動作の前半では、ゲート抵抗によってゲート電流を小さくする。これにより、ゲート電流の立ち上がりを抑えてリカバリ電流を抑えている。また、リカバリ電流に対する影響の小さなスイッチング動作の後半では、スイッチング素子をオンにしてゲート抵抗を迂回させてゲート電流を大きくする。これにより、スイッチングを高速化してスイッチング損失を低減している。このため、最小限の部品を追加することで、ゲート電圧の振動を抑えると共にスイッチング損失を低減することが可能になっている。

以下、図３及び図４を参照して、本実施の形態に係るゲート駆動回路について詳細に説明する。図３は、本実施の形態のゲート駆動回路を適用したモータ駆動装置の全体図である。図４は、比較例に係るゲート駆動回路を適用したモータ駆動装置の全体図である。なお、図３に示すモータ駆動装置は、一例を示すものであり、この構成に限定されるものではない。モータ駆動装置は、本発明のゲート駆動回路を備える構成であれば、どのような構成でもよい。また、本実施の形態では、駆動対象として三相モータを例示して説明するが、駆動対象はＬ成分を有する誘導性負荷であればよい。

図３に示すように、モータ駆動装置１は、直流母線１１からの直流を交流に変換して三相モータ１２に出力するインバータブリッジ回路１３と、インバータブリッジ回路１３に対して出力電圧を印加するゲートドライバ１４と、ゲートドライバ１４からの出力電圧を制御するゲート駆動回路１５とを備えている。インバータブリッジ回路１３は、直流母線１１に対して互いに並列に接続された三相分のハーフブリッジ回路１７を有している。Ｕ相のハーフブリッジ回路１７ｕは、上アームのスイッチング素子Ｑ１と下アームのスイッチング素子Ｑ２とを直列に接続して構成される。

同様に、Ｖ相のハーフブリッジ回路１７ｖは、上アームのスイッチング素子Ｑ３と下アームのスイッチング素子Ｑ４とを直列に接続して構成され、Ｗ相のハーフブリッジ回路１７ｗは、上アームのスイッチング素子Ｑ５と下アームのスイッチング素子Ｑ６とを直列に接続して構成される。各スイッチング素子Ｑ１−Ｑ６には、それぞれ導通方向が逆向きの転流ダイオードＤ１−Ｄ６が並列に接続されている。また、Ｕ相のスイッチング素子Ｑ１、Ｑ２の接続点、Ｖ相のスイッチング素子Ｑ３、Ｑ４の接続点、Ｗ相のスイッチング素子Ｑ５、Ｑ６の接続点は、それぞれ三相モータ１２の不図示の三相の励磁コイルを介して相互に接続されている。

スイッチング素子Ｑ１−Ｑ６は、いわゆるＩＧＢＴであり、ゲート（制御端子）にゲートドライバ１４からの出力電圧の印加ライン１８が接続されている（ここでは、Ｑ２の印加ライン８のみ図示）。スイッチング素子Ｑ１−Ｑ６のゲートには、ゲート駆動回路１５を通じてゲートドライバ１４から出力電圧が印加される。スイッチング素子Ｑ１−Ｑ６は、ゲートドライバ１４から出力電圧が印加されることで、オン状態とオフ状態とが切り替えられる。このスイッチング素子Ｑ１−Ｑ６のオンオフによって直流母線１１からの直流が交流に変換され、三相モータ１２に対して必要な電力が供給される。

ゲートドライバ１４は、プラス電源とアース又はマイナス電源との間に、一対のトランジスタＴ１、Ｔ２をプッシュプル接続して構成される。ゲート駆動回路１５は、ゲート抵抗２１（第１の電流制限部）の迂回経路を形成するように、ゲート抵抗２１に対して駆動用スイッチング素子２２が並列に接続される。駆動用スイッチング素子２２は、いわゆるＰチャネルＭＯＳ−ＦＥＴであり、ドレイン−ソース間を接続するボディダイオード２３（バイパス部）が設けられている。ボディダイオード２３は、駆動用スイッチング素子２２と導通方向が逆向きであり、スイッチング素子Ｑ２のゲートからゲートドライバ１４に向けて電流を流すように構成されている。

また、ゲート抵抗２１及び駆動用スイッチング素子２２のソースには、電流制限抵抗２４（第２の電流制限部）を介してゲートドライバ１４が接続される。ゲートドライバ１４と電流制限抵抗２４との接続点は、コンデンサ２６（キャパシタ）を介して駆動用スイッチング素子２２のゲートに接続される。駆動用スイッチング素子２２のゲートには、ゲート抵抗２５が接続されている。なお、駆動用スイッチング素子２２は、ＰチャネルＭＯＳ−ＦＥＴで構成したが、この構成に限定されない。駆動用スイッチング素子２２は、電流電圧を制御できる電流電圧制御素子であればよく、例えば、ＩＧＢＴ、バイポーラトランジスタでもよい。

また、本実施の形態では、インバータブリッジ回路１３として３相ブリッジ回路を構成しているが、単相ブリッジ回路でもよいし、スイッチング素子の素子数は特に限定されない。また、スイッチング素子Ｑ１−Ｑ６は、ＩＧＢＴで構成したが、この構成に限定されない。スイッチング素子Ｑ１−Ｑ６は、電流電圧を制御できる電流電圧制御素子であればよく、例えば、ＭＯＳＦＥＴ、バイポーラトランジスタでもよい。また、転流ダイオードＤ１−Ｄ６は、回生電流の経路を構成する素子であればよく、パワートランジスタに内蔵される寄生ダイオードを使用することもできる。さらに、インバータブリッジ回路１３は、モジュール部品で構成されてもよいし、ディスクリート部品で構成されてもよい。

ところで、図４に示すような比較例に係るモータ駆動装置においては、上記のゲート駆動回路１５の代わりにゲート抵抗２７を介して、スイッチング素子Ｑ２のゲートにゲートドライバ１４が接続される。このようなゲート抵抗２７のみでゲート電流が調整される構成では、スイッチング速度の調整に限界があり、スイッチング損失を十分に低減できない。これに対し、本実施の形態では、ゲート抵抗２１に駆動用スイッチング素子２２を並列に設けることで、スイッチング速度を適切に調整してスイッチング損失を低減することが可能になっている。

ここで、インバータブリッジ回路のスイッチング素子のターンオン動作について簡単に説明する。図５は、インバータブリッジ回路のスイッチング素子のターンオン動作の説明図である。

図５Ａに示すように、スイッチング素子Ｑ１、Ｑ２がターンオフに設定された状態では、出力電流が上アームの転流ダイオードＤに流れている。この状態で、スイッチング素子Ｑ２のゲート端子に出力電圧（例えば、１５［Ｖ］）が出力されると、スイッチング素子Ｑ２のゲート容量Ｃ_ｇｓｓに電荷が充電され始める。ゲート−エミッタ間のゲート電圧が閾値に達すると、徐々にコレクタ電流が流れ始める。コレクタ電流は、ｄｉ／ｄｔの傾きを持ちながら主電流に向かって変化する。

図５Ｂに示すように、スイッチング素子Ｑ２がターンオンすることにより、転流ダイオードＤ１には、逆回復電荷によるリカバリ電流（逆回復電流）が流れ始める。これにより、コレクタ電流が主電流に到達した後もリカバリ電流分流れ続ける。また、コレクタ電圧は、コレクタ電流が流れ始めると、ｄｖ／ｄｔの傾きを持ちながら飽和オン（０［Ｖ］）に向かって変化する。その時、ゲート電流は帰還容量Ｃ_ｒｓｓを介して流れるようになり、ゲートを充電する電流がほとんど流れなくなるため、ゲート電圧は略一定の電圧値を保ちながら動作する。その後、コレクタ電圧が更に低下（およそ２０［Ｖ］まで低下）すると、帰還容量Ｃ_ｒｓｓは大きくなっていく。帰還容量Ｃ_ｒｓｓが大きくなることで、ゲート電流が一定の場合には帰還容量Ｃ_ｒｓｓの充電時間が長くなり、コレクタ電圧の傾きが緩やかになる（図５Ｃの区間Ｂ後半参照）。

その後、コレクタ電圧が飽和し、帰還容量Ｃ_ｒｓｓに充分に充電がおこなわれると、ゲート電圧はゲートドライバの出力電圧である＋１５［Ｖ］に向けて緩やかに変化し始める（図５Ｃの区間Ｃ参照）。なお、スイッチング素子のターンオフ動作は、ターンオン動作の逆の動作であるため、ここでは説明を省略する。

図６を参照して、本実施の形態に係るゲート駆動回路の動作について説明する。図６は、本実施の形態に係るゲート駆動回路の動作説明図である。

まず、スイッチング素子Ｑ２のターンオン動作時のゲート駆動回路１５の動作について説明する。図６Ａに示すように、駆動用スイッチング素子２２がゲート−ソース間に寄生容量を有している。ターンオン動作の前半では、ゲートドライバ１４からの出力電圧により、駆動用スイッチング素子２２のゲート及びソースが寄生容量を介して略同電位に保たれる。このため、駆動用スイッチング素子２２はオフ状態で維持されている。駆動用スイッチング素子２２のオフ区間では、電流制限抵抗２４、ゲート抵抗２１を通じてスイッチング素子Ｑ２にゲート電流が供給される。スイッチング素子Ｑ２に供給される電流量は、ゲート抵抗２１によって小さく抑えられている。

図６Ｂに示すように、ターンオン動作の後半では、時間の経過により駆動用スイッチング素子２２の寄生容量及びコンデンサ２６が充電され、駆動用スイッチング素子２２のソースよりもゲートの電圧が低くなる。このため、駆動用スイッチング素子２２は、オフ状態からオン状態に切り換えられる。駆動用スイッチング素子２２のオン区間では、電流制限抵抗２４、駆動用スイッチング素子２２のソース−ドレイン間を通じてスイッチング素子Ｑ２にゲート電流が供給される。ゲート電流がゲート抵抗２１を迂回するため、スイッチング素子Ｑ２に供給される電流量が大きくなっている。

このように、本実施の形態に係るゲート駆動回路１５においては、駆動用スイッチング素子２２の寄生容量及びコンデンサ２６の充電時間を利用することで、ゲート電流を大きくするタイミングを遅らせている。これにより、リカバリ電流に対する影響が大きなスイッチング動作の前半では、ゲート電流が小さく抑えられてゲート電圧の振動が低減される。また、リカバリ電流に対する影響が小さなスイッチング動作の後半では、可能な限りのゲート電流がスイッチング素子Ｑ２に流されてスイッチングの高速化が実現される。

続いて、スイッチング素子Ｑ２のターンオフ時のゲート駆動回路１５の動作について説明する。図６Ｃに示すように、ゲートドライバ１４の出力電圧が０［Ｖ］になると、スイッチング素子Ｑ２側よりもゲートドライバ１４側の電圧が低くなる。このため、駆動用スイッチング素子２２のボディダイオード２３、電流制限抵抗２４を通じてゲートドライバ１４にゲート電流が引き込まれる。このとき、ゲート電流がゲート抵抗２１を通らないため、ゲートドライバ１４に引き込まれる電流量が大きくなる。このように、ターンオフにおいても、可能な限りゲートドライバ１４にゲート電流を流すようにして、スイッチングの高速化が実現される。

本実施の形態によれば、ターンオンでは最小限の部品の増加でよく、ターンオフでは駆動用スイッチング素子２２のボディダイオード２３を利用することで、新たに部品を増やす必要がない。よって、最小限の回路規模で、ゲート電圧の振動を抑えつつ、スイッチングの高速化を図ることが可能である。

図７及び図８を参照して、スイッチング動作のシミュレーション結果について説明する。図７は、シミュレーション回路の回路図である。図８は、シミュレーション結果の説明図である。なお、図８においては、シミュレーション回路を構成する各電子部品のパラメータを図中に記載している。以下のシミュレーションでは、ゲート抵抗なしの第１の回路（図７Ａ）、３０［Ω］のゲート抵抗を用いた第２の回路（図７Ｂ）、本提案の方式を適用した第３の回路（図７Ｃ）を用いて、スイッチング時のゲート電圧、ゲート電流、コレクタ電圧の各波形を測定した。また、スイッチング素子としてＩＧＢＴを使用し、駆動用スイッチング素子としてＰチャネルＭＯＳ−ＦＥＴを使用した。

図８Ａの左側は、ゲート抵抗を有さない第１の回路のターンオン時のシミュレーション結果である。４６０．００［μｓｅｃ］から４６０．０５［μｓｅｃ］の区間では、リカバリ電流の影響によりゲート電流が２．０［Ａ］付近まで急激に立ち上がった後に大きく振動し、ゲート電圧もゲート電圧は１５［Ｖ］付近まで立ち上がった後に大きく振動している。また、ゲート電流が大きいためコレクタ電圧が急激に立ち下がり、４００００［Ｖ／μｓｅｃ］のスイッチング速度が得られている。このように、ゲート抵抗を有さない回路では、ゲート電圧の振動が大きいものの、高速スイッチングが実現されている。

図８Ｂの左側は、３０［Ω］のゲート抵抗を有する第２の回路のターンオン時のシミュレーション結果である。４６０．００［μｓｅｃ］から４６０．０５［μｓｅｃ］の区間では、ゲート抵抗によってゲート電流の急激な立ち上がりが抑えられ、ゲート電圧が緩やかに上昇される。４６０．０５［μｓｅｃ］から４６０．１０［μｓｅｃ］の区間では、ゲート電流が小さく振動し、ゲート電圧は１４［Ｖ］付近まで立ち上がった後に振動している。また、ゲート電流が小さいためコレクタ電圧が緩やかに立ち下がり、４５４５［Ｖ／μｓｅｃ］のスイッチング速度が得られている。このように、第２の回路では、第１の回路と比較してゲート電圧の振動は抑えられるものの、スイッチング速度が遅くなっている。

図８Ｃの左側は、本提案の方式を適用した第３の回路のターンオン時のシミュレーション結果である。４６０．００［μｓｅｃ］から４６０．０５［μｓｅｃ］の区間では、ゲート抵抗によってゲート電流の急激な立ち上がりが抑えられ、ゲート電圧が緩やかに上昇される。４６０．０５［μｓｅｃ］から４６０．１０［μｓｅｃ］の区間では、ＭＯＳ−ＦＥＴがオンになりゲート抵抗を迂回することで、ゲート電流が急激に立ち上がった後に小さく振動している。このとき、ゲート電圧は、前半区間のゲート電流の立ち上がりが抑えられた分だけ振動が抑えられている。また、ゲート電流が大きいためコレクタ電圧が急激に立ち下がり、２００００［Ｖ／μｓｅｃ］のスイッチング速度が得られている。

前半区間でゲート電流が小さく抑えられ、その後、ＩＧＢＴに可能な限りゲート電流が供給されることがわかる。このように、第３の回路では、スイッチング速度に関しては第１の回路と同等の速度をできないものの、第２の回路よりも速いスイッチングを達成している。また、ゲート電圧の振動に関しては第１、第２の回路よりもゲート電圧の振動が抑えられている。以上から、ゲート抵抗にＰチャネルＭＯＳ−ＦＥＴを並列に設けることで、ゲート電圧の振動が抑えられ、スイッチング速度の向上によってスイッチング損失低減が実現可能なことが確認できた。

また、図８Ａ−Ｃの右側は、第１−第３の回路のターンオフ時のシミュレーション結果である。第１の回路及び第３の回路では、ゲート抵抗を介さずにターンオン時とは逆向きにゲート電流が流れるため、ゲート電流が急激に立ち下がっている。このため、第１の回路及び第３の回路は、ゲート抵抗を有する第２の回路と比較して、コレクタ電圧の傾きが大きい。よって、第３の回路は、第２の回路よりもスイッチング速度が速く、第１の回路と同等なスイッチング速度を達成することができた。よって、本提案の方式を適用した第３の回路では、ＰチャネルＭＯＳ−ＦＥＴのボディダイオードを利用することで、スイッチング速度を向上させて、スイッチング寝室低減が実現可能なことが確認できた。

以上のように、本実施の形態に係るゲート駆動回路によれば、駆動用スイッチング素子２２がオンになるまでの寄生容量の充電時間では、ゲート抵抗２１を通じてゲートドライバ１４からスイッチング素子Ｑのゲートに出力電圧が印加される。このため、ゲート電圧の振動に影響を与えやすいスイッチング動作の前半ではゲート電流を制限できる。また、寄生容量の充電時間の経過後に駆動用スイッチング素子２２がオンになると、駆動用スイッチング素子２２を通じてゲートドライバ１４からスイッチング素子のゲートに出力電圧が印加される。このため、ゲート電圧の振動に影響が少ないスイッチング動作の後半ではゲート電流を増加させることができる。よって、ゲート電圧の振動を抑えつつ、スイッチング素子Ｑのターンオン時のスイッチング速度を高速化してスイッチング損失を低減できる。また、回路構成が煩雑になることがなく、部品点数の増加量も少ないため、回路規模を小さくしてコストを低減できる。

なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状等については、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。

例えば、本実施の形態において、第１の電流制限部をゲート抵抗２１として説明したが、この構成に限定されない。第１の電流制限部は、ゲート電流を制限するものであればよく、例えば、ゲート抵抗２１の代わりにコイルを用いてもよい。

また、本実施の形態において、第２の電流制限部を電流制限抵抗２４として説明したが、この構成に限定されない。第２の電流制限部は、ゲート電流を制限するものであればよく、例えば、電流制限抵抗２４の代わりにコイルを用いてもよい。

また、本実施の形態において、バイパス部を駆動用スイッチング素子２２のボディダイオード２３として説明したが、この構成に限定されない。バイパス部は、スイッチング素子Ｑからゲートドライバ１４に向けて電流を流すものであればよく、例えば、駆動用スイッチング素子２２と別体のダイオードを用いてもよい。

また、本実施の形態において、ゲート駆動回路１５がコンデンサ２６を有する構成について説明したが、この構成に限定されない。駆動用スイッチング素子２２の寄生容量によって適切なタイミングで、駆動用スイッチング素子２２をオンにできれば、コンデンサ２６を設けなくてもよい。

以上説明したように、本発明は、部品点数及びコストを増加させることなく、ゲート電圧の振動を抑えつつ、スイッチング損失を低減することができるという効果を有し、特に、複数のスイッチング素子を組み合わせて、モータ等の誘導性負荷を駆動するゲート駆動回路に有用である。

１１ 直流母線
１２ 三相モータ
１３ インバータブリッジ回路
１４ ゲートドライバ
１５ ゲート駆動回路
１７ ハーフブリッジ回路
１８ 印加ライン
２１ ゲート抵抗（第１の電流制限部）
２２ 駆動用スイッチング素子
２３ ボディダイオード（バイパス部）
２４ 電流制限抵抗（第２の電流制限部）
２６ コンデンサ（キャパシタ）
Ｑ スイッチング素子
Ｄ 転流ダイオード

Claims (5)

1. ゲートドライバから制御端子に対する出力電圧の印加により第１の端子及び第２の端子間のオンオフが切り換わる複数のスイッチング素子を用いて、誘導性負荷を駆動するゲート駆動回路であって、
   前記ゲートドライバと前記スイッチング素子の制御端子との間に配置された第１の電流制限部と、
   前記第１の電流制限部に対して並列に接続され、前記ゲートドライバからの出力電圧の印加によってオンオフする駆動用スイッチング素子とを備え、
   前記駆動用スイッチング素子は、オンオフの切り替えタイミングを遅らせる寄生容量を有することを特徴とするゲート駆動回路。
2. 前記第１の電流制限部に対して並列に接続され、前記スイッチング素子から前記ゲートドライバに向けて電流を流すバイパス部を備えることを特徴とする請求項１に記載のゲート駆動回路。
3. 前記バイパス部は、前記駆動用スイッチング素子のボディダイオードであることを特徴とする請求項２に記載のゲート駆動回路。
4. 前記ゲートドライバと前記駆動用スイッチング素子との間に配置された第２の電流制限部を備えることを特徴とする請求項１から請求項３のいずれかに記載のゲート駆動回路。
5. 前記ゲートドライバと前記駆動用スイッチング素子の制御端子との間に設けられたキャパシタを備えることを特徴とする請求項１から請求項４のいずれかに記載のゲート駆動回路。

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