JP2011071863A - 時定数回路、スイッチ回路、ｄｃ／ｄｃコンバータ及び表示装置 - Google Patents

Abstract

【課題】単調に減衰するだけの出力電圧特性に比べて、急峻に減衰した後に緩やかに減衰する出力電圧特性が得られる時定数回路等を提供する。
【解決手段】時定数回路１０は、抵抗素子１１１と容量素子１２１との並列回路１３１，…が第一の端子１４と第二の端子１５との間に複数直列に接続されて成る直並列回路１６と、第二の端子１５に接続された第三の端子１７と第四の端子１８との間に接続された分圧用抵抗素子１９と、を備えている。並列回路１３１は抵抗素子１１１と容量素子１２１とから成り、並列回路１３２は抵抗素子１１２と容量素子１２２とから成り、・・・、並列回路１３ｎは抵抗素子１１ｎと容量素子１２ｎとから成る。ｎは、並列回路１３１〜１３ｎの数であり、２以上の整数である。
【選択図】図１

Description

本発明は、時間とともに減衰する電圧を出力する時定数回路、及びこれを備えたスイッチ回路等に関する。

近年、表示装置のパネルの高解像度化・大型化に伴い、表示装置内の消費電力もそれに追従して増える傾向にある。定常的に電源電圧を安定して供給するために、また過渡的な電流の応答にも安定して電源電圧を供給するためには、電荷を蓄積しておいて必要な時に放電するためのコンデンサが必要不可欠となる。

また、一方で安定な電源電圧を得るためにコンデンサの容量を大きくしていくと、電源起動時に大きな突入電流が発生するという問題が発生する。この問題は、特に表示装置の高解像度化や大型化が進むと、より顕著になる。

このような突入電流を抑制する時定数回路が、特許文献１に開示されている。この時定数回路は、ＦＥＴ（Field Effect Transistor）のゲート−ソース間にコンデンサ１つと抵抗器１つとを並列に配置し、ＦＥＴのゲート−グランド（ＧＮＤ：ground）間に抵抗器を１つ配置した構成である（図８参照）。この時定数回路によって、ＦＥＴ起動時のＦＥＴのゲート電位の変化を緩やかにすることにより、突入電流を低減する。なお、ＦＥＴのゲート−ＧＮＤ間には、ＦＥＴのゲート電位を確定するための分圧用抵抗器が配置される。

また、特許文献２には、ＦＥＴのゲート−ソース間電圧を制御する電圧制御回路が開示されている。この電圧制御回路は、突入電流を低減するために、オペアンプと抵抗器とコンデンサとを用いている。この電圧制御回路によって、ＦＥＴのゲート−ソース間電圧を制御することにより、ＦＥＴ起動時の突入電流を低減する。

特開２００３−１１１４６０（図１） 特開２００５−２２３８０４（図４）

表示装置を駆動するためのドライバＩＣ（Integrated Circuit）やタイミングコントローラ等の各種ＩＣは、異なる電圧値を出力する電源を必要とする。しかし、外部の電源から入力する電圧は使い易さから一種類の電圧値が要望されるため、その一種類の電圧値から複数の電圧値を生成する電源回路（ＤＣ（Direct Current）／ＤＣコンバータ）が用いられる。このＤＣ／ＤＣコンバータで生成された各電圧の出力タイミングに関しては、各種ＩＣの破壊及び誤動作を避けるために起動順序（電源シーケンス）を設定する必要がある。その起動順序については、通常、ＦＥＴ等のスイッチ機能を有する部品あるいは素子を利用して制御する。

ここで、ＦＥＴが起動する場合（ＦＥＴがＯＮする場合）、ＦＥＴの出力側に平滑コンデンサがあると、ＦＥＴがＯＮした直後にこのコンデンサへの急激な充電動作により過渡的に大きな電流（突入電流）が流れることになる。この突入電流が大きすぎると、ＦＥＴが破損したり、入力電源ラインの保護機能が誤動作したりする。また、その入力電源ラインの保護機能が誤動作に至らない場合でも、入力電圧の予期せぬ電圧値降下（電圧ドロップ）が起きたり、その電圧ドロップに伴いＤＣ／ＤＣコンバータの保護機能が誤動作したりする。

この突入電流を小さくするためには、ＦＥＴに電圧が印加された後のＦＥＴのゲート−ソース間の電圧変化を、ＦＥＴが緩やかに起動するよう、制御すればよい。例えば、特許文献２で開示されているように、ＦＥＴのゲート−ソース間に電圧制御回路を設ければよい。

しかし、この電圧制御回路を用いて、ＦＥＴのゲート−ソース間電圧を適切に制御するためには、回路規模が大きくなるという欠点がある。すなわち、特許文献２の構成では、オペアンプ１点、トランジスタ１点、コンデンサ１点及び抵抗器７点が必要になるので、回路規模が非常に大きくなる。回路規模が大きくなれば、その回路を搭載する基板の面積も大きくなり、全体としてコストも高くなる。

そこで、簡素な構成（受動素子のみ）で突入電流の低減を実現するため、特許文献１で開示されているように、ＦＥＴのゲート−ソース間に抵抗器１つとコンデンサ１つとから成る時定数回路を設けることにより、ＦＥＴを緩やかに起動する場合が多い（図８参照）。

ただし、突入電流を充分小さくするためには、抵抗器の抵抗値とコンデンサの容量値とによって決められる時定数の値を大きくする必要がある。ところが、この時定数を大きくすると、ＦＥＴの電圧を印加してから実際にＦＥＴが起動するまでの時間が長くなる。すなわち、ＤＣ／ＤＣコンバータの出力電圧の起動点が遅延する、という新たな問題が発生する。このことは、そのＤＣ／ＤＣコンバータを具備する表示装置において、各種ＩＣへ電圧を供給する電源の起動タイミングが遅延することを意味する。その結果、各種ＩＣを駆動するまでの時間が延びてしまい、電源を投入してから映像が表示されるまでの時間が長くなる。

このように、回路規模を大きくせずに極力突入電流が小さくなるように、ＦＥＴの起動タイミングを時定数回路によって緩やかにすると、突入電流を低減できるものの、今度は起動タイミングが遅れるという新たな問題が発生する。この起動タイミングが遅れると、表示装置では画像を表示するまでの時間が長くなるという問題が発生する。

これは、時定数回路の有する時定数に起因する。つまり、突入電流を確実に低減しようとすれば、時定数を大きくしてゲート電圧を緩やかに減衰する必要があり、その結果ＦＥＴの起動タイミングが遅れる。逆に、ＦＥＴの起動タイミングを速くしようとすれば、時定数を小さくしてゲート電圧を急峻に減衰する必要があり、その結果突入電流を十分に低減できなくなる。

そこで、本発明の目的は、単調に減衰するだけの出力電圧特性に比べて、急峻に減衰した後に緩やかに減衰する出力電圧特性が得られる時定数回路等を提供することにある。

本発明に係る時定数回路は、
抵抗素子と容量素子との並列回路が第一の端子と第二の端子との間に複数直列に接続されて成る直並列回路と、前記第二の端子に接続された第三の端子と第四の端子との間に接続された分圧用抵抗素子とを備え、
前記第一の端子と前記第二の端子とが入力端子であり、前記第三の端子と前記第四の端子とが出力端子である、
ことを特徴とする。

本発明によれば、抵抗素子と容量素子との並列回路を複数直列に接続した直並列回路を用いて時定数回路を構成したことにより、時定数回路の出力電圧を、急峻に減衰した後に緩やかに減衰する特性にすることができる。

実施形態１を示すブロック図である。 実施形態２を示すブロック図である。 実施形態３を示す回路図である。 実施形態３及び比較例におけるＦＥＴのゲート電位の変化を示すグラフ（その１）である。 実施形態３及び比較例におけるＦＥＴのゲート電位の変化を示すグラフ（その２）である。 実施形態４を示すブロック図である。 実施形態５を示す回路図である。 比較例を示す回路図である。 比較例におけるＦＥＴのゲート電位の変化を示すグラフである。 比較例におけるＤＣ／ＤＣコンバータの出力電圧起動点遅延の例を示すグラフであり、図１０［Ａ］は図９におけるＣ１００＝０．０１［μＦ］の場合に相当し、図１０［Ｂ］は図９におけるＣ１００＝０．１［μＦ］の場合に相当する。 実施形態３におけるＦＥＴのゲート電位についてのシミュレーション結果を示すグラフである。 実施形態３における抵抗素子及び容量素子に流れる電流についてのシミュレーション結果を示すグラフである。

＜実施形態１＞
図１は、本発明の実施形態１を示すブロック図である。以下、図１に基づき説明する。

本実施形態１の時定数回路１０は、抵抗素子１１１と容量素子１２１との並列回路１３１，…が第一の端子１４と第二の端子１５との間に複数直列に接続されて成る直並列回路１６と、第二の端子１５に接続された第三の端子１７と第四の端子１８との間に接続された分圧用抵抗素子１９と、を備えている。並列回路１３１は抵抗素子１１１と容量素子１２１とから成り、並列回路１３２は抵抗素子１１２と容量素子１２２とから成り、・・・、並列回路１３ｎは抵抗素子１１ｎと容量素子１２ｎとから成る。ｎは、並列回路１３１〜１３ｎの数であり、２以上の整数である。

そして、第一の端子１４と第二の端子１５との間に直流電圧Ｖ０が印加され、第三の端子１７と第四の端子１８との間から出力電圧Ｖ（ｔ）が得られるとき、出力電圧Ｖ（ｔ）は時定数が異なる複数の指数関数の和によって変化する。換言すると、第一の端子１４と第二の端子１５とが入力端子であり、第三の端子１７と第四の端子１８とが出力端子である。このとき、入力端子間に直流電圧Ｖ０を印加したとき、出力端子間から得られる出力電圧Ｖ（ｔ）は時定数が異なる複数の指数関数の和によって変化する。なお、直流電圧Ｖ０は、直流電源３２及びメインスイッチ３３によって供給される。

時定数回路１０において、直流電圧Ｖ０を印加した時を０とする時間をｔとすると、次のｎ階の定係数常微分方程式が成り立つ。
（ｄ／ｄｔ）ⁿＶ（ｔ）＋Ａ₁（ｄ／ｄｔ）^n-1Ｖ（ｔ）＋・・・＋Ａ_n-1（ｄ／ｄｔ）Ｖ（ｔ）＋Ａ_nＶ（ｔ）＋Ａ_n+1＝０ ・・・［１］
ここで、Ａ₁〜Ａ_n+1は定数である。

式［１］の解は、本実施形態１では次式となる。
Ｖ（ｔ）＝Ｂ₁exp（−ｃ₁ｔ）＋Ｂ₂exp（−ｃ₂ｔ）＋・・・＋Ｂ_nexp（−ｃ_nｔ）＋Ｂ_n+1 ・・・［２］
ここで、Ｂ₁〜Ｂ_n+1は定数であり、ｃ₁〜ｃ_nは減衰定数（時定数の逆数）である。

式［２］は、出力電圧Ｖ（ｔ）が複数の指数関数Ｂ₁exp（−ｃ₁ｔ），…の和の影響を受けることを示している。各指数関数は、単調に減衰する関数であるが、速く減衰するものもあれば遅く減衰するものもある。そのため、これらの和である出力電圧Ｖ（ｔ）は、直流電圧Ｖ０を印加した直後では速く減衰する指数関数の影響を受けるが、時間の経過とともに遅く減衰する指数関数の影響を受けるようになる。つまり、時定数回路１０によれば、並列回路が一つ（すなわちｎ＝１）しか無い時定数回路（特許文献１）で得られる出力電圧特性、すなわち単調に減衰するだけの出力電圧特性に比べて、急峻に減衰した後に緩やかに減衰する出力電圧Ｖ（ｔ）の特性が得られることになる。

抵抗素子１１１〜１１ｎ及び分圧用抵抗素子１９は、抵抗値を有する素子であればどのようなものでもよく、例えば個別部品の抵抗器、モノリシックＩＣ内に形成される抵抗器、抵抗器として動作するトランジスタなどが含まれる。容量素子１２１〜１２ｎは、容量値を有する素子であればどのようなものでもよく、例えば個別部品のコンデンサ、モノリシックＩＣ内に形成されるコンデンサ、コンデンサとして動作するダイオード、コンデンサと抵抗器との直列回路などが含まれる。

抵抗素子１１１〜１１ｎの抵抗値及び容量素子１２１〜１２ｎの容量値は、時定数が異なる複数の指数関数の和によって出力電圧Ｖ（ｔ）が変化すれば、すなわち式［１］の解がｎ重根にならなければ、どのような値でもよい。

本実施形態１のスイッチ回路２０は、時定数回路１０と、制御端子２１、第一の通電端子２２及び第二の通電端子２３を有する半導体スイッチ素子２４とを備えている。半導体スイッチ素子２４は、制御端子２１に一定電圧Ｖthが印加されると、第一の通電端子２２と第二の通電端子２３との間が導通するものである。そして、第一の端子１４が第一の通電端子２２に接続され、第三の端子１７が制御端子２１に接続されている。

時定数回路１０の作用によって、出力電圧Ｖ（ｔ）は急峻に減衰した後に緩やかに減衰する。また、半導体スイッチ素子２４は、制御端子２１の電圧が一定電圧Ｖthの近傍にあるとき、制御端子２１の電圧が緩やかに変化するほど緩やかに導通する性質を持つ。そこで、出力電圧Ｖ（ｔ）が急峻に減衰した後に一定電圧Ｖthに至るように、各条件を設定する。各条件とは、抵抗素子１１１〜１１ｎ及び分圧用抵抗素子１９の抵抗値、容量素子１２１〜１２ｎの容量値、一定電圧Ｖth、直流電圧Ｖ０などである。その結果、制御端子２１の電圧は、急峻に減衰した後、一定電圧Ｖthに至るとともに緩やかに減衰する。これにより、半導体スイッチ素子２４が速くかつ徐々に導通することになる。

半導体スイッチ素子２４は、例えばＦＥＴ、バイポーラトランジスタ、サイリスタなどであり、直流電圧Ｖ０が正であればｐチャネル型のＦＥＴ、ｐｎｐ型のバイポーラトランジスタなど適しており、直流電圧Ｖ０が負であればｎチャネル型のＦＥＴ、ｎｐｎ型のバイポーラトランジスタなど適している。

本実施形態１のＤＣ／ＤＣコンバータ３０は、スイッチ回路２０と、第二の通電端子２３と第四の端子１８との間に接続された平滑用容量素子３１と、を備えている。平滑用容量素子３１の出力側には、必要に応じて、定電圧電源用のＩＣや部品などが接続される。

半導体スイッチ素子２４が速く起動しかつ徐々に導通することにより、スイッチ回路２０の起動が遅れることなくかつ出力電圧Ｖout1が徐々に上昇する。そのため、ＤＣ／ＤＣコンバータ３０の出力電圧Ｖout2の起動点を遅延させることなく、平滑用容量素子３１への突入電流を十分に低減できる。

なお、本明細書でいう「端子」とは、単なる導電体も含み、物理的又は機械的な端子に限らない。同じく「接続」とは、電気的に同電位にすることであり、物理的又は機械的な接続に限らない。

＜実施形態２＞
図２は、本発明の実施形態２を示すブロック図である。以下、図２に基づき説明する。なお、図２において図１と同じ構成要素については、図１と同じ符号を付す。

本実施形態２の時定数回路４０は、実施形態１の構成において、直並列回路４６が第一の並列回路１３１と第二の並列回路１３２とから成ることを特徴とする。このとき、実施形態１で述べた式［２］における複数の指数関数の和から、近似的に第一の指数関数と第二の指数関数とが導出される。出力電圧Ｖ（ｔ）は、直流電圧Ｖ０が印加された直後から一定時間ｔ１までは第一の指数関数によって変化し、一定時間ｔ１以後は第二の指数関数によって変化する。

すなわち、式［１］は、ｎ＝２であるから、次のように２階の定係数常微分方程式となる。
（ｄ／ｄｔ）²Ｖ（ｔ）＋Ａ₁（ｄ／ｄｔ）Ｖ（ｔ）＋Ａ₂Ｖ（ｔ）＋Ａ₃＝０ ・・・［３］

式［３］の解は、本実施形態２では次式となる。
Ｖ（ｔ）＝Ｂ₁exp（−ｃ₁ｔ）＋Ｂ₂exp（−ｃ₂ｔ）＋Ｂ₃ ・・・［４］

式［４］は、出力電圧Ｖ（ｔ）が二つの指数関数Ｂ₁exp（−ｃ₁ｔ），Ｂ₂exp（−ｃ₂ｔ）の和の影響を受けることを示している。本実施形態２では、これらの指数関数のうち、相対的に、一方の指数関数が速く減衰し、他方の指数関数が遅く減衰する。そのため、出力電圧Ｖ（ｔ）は、直流電圧Ｖ０を印加した直後から一定時間ｔ１までは速く減衰する指数関数の影響を受けるが、一定時間ｔ１以後は遅く減衰する指数関数の影響を受けるようになる。

ここで、直流電圧Ｖ０を印加した直後から一定時間ｔ１までの出力電圧をＶ１（ｔ）、一定時間ｔ１以後の出力電圧をＶ２（ｔ）とすると、Ｖ１（ｔ），Ｖ２（ｔ）は式［４］に基づき近似的に次式で示される。
Ｖ１（ｔ）＝Ｄ₁exp（−Ｅ₁ｔ）＋Ｄ₂ ・・・［５］
Ｖ２（ｔ）＝Ｆ₁exp（−Ｇ₁ｔ）＋Ｆ₂ ・・・［６］
ここで、Ｄ₁，Ｄ₂，Ｆ₁，Ｆ₂は定数であり、Ｅ₁，Ｇ₁は減衰定数（時定数の逆数）であり、Ｅ₁＞Ｇ₁である。

つまり、出力電圧Ｖ（ｔ）は、直流電圧Ｖ０が印加された直後から一定時間ｔ１までは第一の指数関数としての式［５］で示され、一定時間ｔ１以後は第二の指数関数としての式［６］で示される。時定数回路４０によれば、単調に減衰するだけの出力電圧特性に比べて、減衰定数Ｅ₁で急峻に減衰した後に減衰定数Ｇ₁で緩やかに減衰する出力電圧Ｖ（ｔ）の特性が得られる。このことは、直並列回路４６に含まれる二つの容量素子１２１，１２２のうち、一方の容量素子が速く充電され、他方の容量素子が遅く充電されることに対応する。

また、第一の並列回路１３１の抵抗素子１１１の抵抗値をＲ１、第一の並列回路１３１の容量素子１２１の容量値をＣ１、第二の並列回路１３２の抵抗素子１１２の抵抗値をＲ２、第二の並列回路１３２の容量素子１２２の容量値をＣ２としたとき、
Ｃ１＞Ｃ２ かつ Ｒ１＞Ｒ２ ・・・［７］
が成り立つ、としてもよい。

このとき、第二の並列回路１３２の容量素子１２２の容量値Ｃ２は、第一の並列回路１３１の容量素子１２１の容量値Ｃ１よりも小さいので、容量素子１２２は、容量素子１２１に流れる充電電流の積分値よりも少ない充電電流の積分値で充電が完了する。しかも、第二の並列回路１３２の抵抗素子１１２の抵抗値Ｒ２は第一の並列回路１３１の抵抗素子１１１の抵抗値Ｒ１も小さいので、容量素子１２２は、容量素子１２１よりも確実に速く最終的な充電電圧に到達する。このことは、式［５］の減衰定数Ｅ₁をより大きく設定でき、式［６］の減衰定数Ｇ₁をより小さく設定できることを意味する。

したがって、時定数回路４０によれば、式［７］の条件を採用することにより、単調に減衰するだけの出力電圧特性に比べて、より急峻に減衰した後に、より緩やかに減衰する出力電圧Ｖ（ｔ）の特性が得られる。このことは、直並列回路４６に含まれる二つの容量素子１２１，１２２のうち、一方の容量素子１２２がより速く充電され、他方の容量素子１２１がより遅く充電されることに対応する。

式［７］が成り立つときに、更に、分圧用抵抗素子１９の抵抗値をＲ３としたとき、
Ｒ３×Ｃ１＞１００［ｋΩ・μＦ］ ・・・［８］
が成り立つ、としてもよい。

このときは、十分に小さな減衰定数Ｇ₁が得られるので、急峻に減衰した後に極めて緩やかに減衰する出力電圧Ｖ（ｔ）の特性が得られる。

本実施形態２のスイッチ回路５０は、時定数回路４０と、半導体スイッチ素子２４とを備えている。そして、直流電圧Ｖ０を印加してから一定時間ｔ１後に、出力電圧Ｖ（ｔ）が一定電圧Ｖthに至る。

時定数回路４０の出力電圧Ｖ（ｔ）は、一定時間ｔ１までは急峻に減衰し、一定時間ｔ１後は緩やかに減衰する。そのため、出力電圧Ｖ（ｔ）に等しい制御端子２１の電圧は、一定時間ｔ１までは速やかに減衰し、その後に半導体スイッチ素子２４が導通する一定電圧Ｖｔｈに至るとともに緩やかに減衰する。これにより、半導体スイッチ素子２４が速くかつ徐々に導通することになる。

また、スイッチ回路５０は、次のように具体的に構成してもよい。半導体スイッチ素子２４はｐチャネル型のＦＥＴ２４であり、第一及び第二の通電端子２２，２３はそれぞれソース端子２２及びドレイン端子２３であり、制御端子２１はゲート端子２１であり、一定電圧ＶthはＦＥＴ２４のしきい値電圧Ｖthである。ここで、理解しやすくするために、具体化に際して対応する構成要素には、それぞれ同じ符号を使うことにする。

このとき、時定数回路４０の出力電圧Ｖ（ｔ）は、一定時間ｔ１までは急峻に減衰し、一定時間ｔ１後は緩やかに減衰する。そのため、出力電圧Ｖ（ｔ）に等しいゲート端子２１の電圧は、一定時間ｔ１までは速やかに減衰し、その後にＦＥＴ２４が導通するしきい値電圧Ｖｔｈに至るとともに緩やかに減衰する。これにより、ＦＥＴ２４が速くかつ徐々に導通することになる。ＦＥＴ２４は、ＭＯＳ（Metal Oxide Silicon）型、接合型など、どのようなものでもよい。

本実施形態２のＤＣ／ＤＣコンバータ６０は、スイッチ回路５０と、平滑用容量素子３１とを備えている。平滑用容量素子３１は、ＦＥＴ２４のドレイン端子２３と第四の端子１８との間に接続されている。

ＦＥＴ２４が速く起動しかつ徐々に導通することにより、スイッチ回路５０の起動が遅れることなく、かつスイッチ回路５０の出力電圧Ｖout1が徐々に上昇する。そのため、ＤＣ／ＤＣコンバータ６０の出力電圧Ｖout2の起動点を遅延させることなく、平滑用容量素子３１への突入電流を十分に低減できる。

本実施形態２におけるその他の構成、作用及び効果については、実施形態１と同様である。

＜実施形態３＞
図３は、本発明の実施形態３を示すブロック図である。以下、図３に基づき説明する。なお、図３において図２と同じ構成要素については、図２と同じ符号を付す。

本実施形態３は、実施形態２の構成を更に具体化したものである。ここで、理解しやすくするために、具体化に際して対応する構成要素には、それぞれ同じ符号を使うことにする。なお、図３では、図２における第一及び第二の端子１４，１５、第三及び第四の端子１７，１８、直流電源３２並びにメインスイッチ３３については、簡潔に表すために図示を略している。また、平滑用容量素子３１の出力側には、ＩＣ電源等の負荷６１が接続されている。

本実施形態３では、電源の起動順序を守るためのスイッチの役割を果たすＦＥＴ２４のゲート端子２１とソース端子２２との間に、時定数回路４０が設けられている。時定数回路４０は、抵抗素子１１１（抵抗値Ｒ１）、抵抗素子１１２（抵抗値Ｒ２）、容量素子１２１（容量値Ｃ１）及び容量素子１２２（容量値Ｃ２）から成る。平滑用容量素子３１は、ＦＥＴ２４の出力側に配置されており、負荷６１の急激な過渡応答に対応するためのコンデンサと考えてもよい。分圧用抵抗素子１９（抵抗値Ｒ３）は、ゲート端子２１の電位を確定するための抵抗器である。ＦＥＴ２４のドレイン端子２３の先には、表示装置駆動用のＩＣ等の負荷６１が配置されている。

ＦＥＴ２４のソース端子２２側にＤＣ／ＤＣコンバータ６０内で生成された直流電圧Ｖ０が印加された場合、又はソース端子２２側に外部から直流電圧Ｖ０が入力された場合の、ＦＥＴ２４のゲート電位の変化について考える。なお、ＦＥＴ２４は、ＤＣ／ＤＣコンバータ６０の起動順序を制御するためのスイッチ、あるいは入力された電圧の起動順序を制御するためのスイッチとして用いられる。以下、「ゲート端子２１」、「ソース端子２２」及び「ドレイン端子２３」は、それぞれ「ゲート」、「ソース」及び「ドレイン」と簡略化して述べることにする。

直流電圧Ｖ０がＦＥＴ２４に印加された直後は、ＦＥＴ２４のゲート電位はＶ０となる。続いて、ＦＥＴ２４のゲート電位は、ＦＥＴ２４のゲート−ソース間に配置されている時定数回路４０の時定数により決定される傾きにて時間経過とともに変化し、最終的に充分な時間が経過した後は電圧
Ｖ０×（Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）
の電位となる。

この回路構成において、ＦＥＴ２４のソースに直流電圧Ｖ０が印加されてから充分な時間が経過するまでのＦＥＴ２４のゲート電位の変化について、以下に詳しく述べる。

まず、図３において、ＦＥＴ２４のソース側に直流電圧Ｖ０が印加された直後は、容量素子１２１，１２２がそれぞれ仮想的にショート状態となるため、ＦＥＴ２４のゲート電位はＶ０となり、ＦＥＴ２４のゲート−ソース間電圧は０Ｖ（電位差無し）となる。ここで、容量値Ｃ１は容量値Ｃ２よりも充分に大きくすることが望ましい。本実施形態３では、容量値Ｃ１は容量値Ｃ２の１０倍としている。

直流電圧Ｖ０の印加後、時間経過とともに容量素子１２１，１２２が充電される。このとき、容量値Ｃ２の方が容量値Ｃ１よりも小さいため、先に容量値Ｃ２の容量素子１２２の充電が完了することになる。容量素子１２２の充電が完了するまでのＦＥＴ２４のゲート電位の時間ｔによる変化は、近似的に下記の式１にて示すことができる。

Ｖ１（ｔ）＝Ｖ０×〔Ｒ３／（Ａ×Ｒ２＋Ｒ３）＋（Ａ×Ｒ２）／（Ａ×Ｒ２＋Ｒ３）×ｅｘｐ（−ｔ／α１）〕 ・・・式１
ただし、
α１＝〔（Ａ×Ｒ３×Ｒ２）／（Ａ×Ｒ２＋Ｒ３）〕×Ｃ２
Ａ＝〔１＋（Ｃ２／Ｃ１）×（Ｒ１／Ｒ２）〕
である。

α１の値は、Ｒ２、Ｒ３、Ｃ２で決められる時定数を表している。Ａの値は、容量素子１２２の充電が完了するまでの、容量素子１２１の充電を考慮した係数である。つまり、容量素子１２２の充電が行われている最中には、当然、容量素子１２１にも充電が行われている。このとき、容量素子１２１と容量素子１２２との接点の電荷は保存されると考えると、容量素子１２２の充電が完了した時には容量素子１２１にも容量素子１２２と同等の電荷が蓄積されており、その分だけＦＥＴ２４のゲート電位は降下することとなる。すなわち、Ａの値は、このことを加味した値である。

次に、容量素子１２２の充電が完了した後の時間経過に伴うＦＥＴ２４のゲート電位に関して説明する。

容量素子１２２の充電が完了した直後は、容量素子１２２が蓄えた電荷量と等しい電荷量を容量素子１２１も蓄えている（前述のＡの値による）。ここから、容量素子１２１への更なる充電が行われる。ただし、容量素子１２２の充電が完了しているため、容量素子１２２は開放状態（すなわち容量素子１２２が無いと等しい）と考えることができる。したがって、容量素子１２２の充電が完了した後のＦＥＴ２４のゲート電位の時間ｔによる変化は、近似的に下記の式２にて示すことができる。

Ｖ２（ｔ）＝Ｖ０×〔｛Ｒ３／（Ｒ２＋Ｒ３）｝×｛（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）＋｛Ｒ１／（Ｒ１＋Ｒ２＋Ｒ３）｝×ｅｘｐ（−ｔ／α２）｝〕 ・・・式２
ただし、
α２＝〔｛Ｒ１×（Ｒ２＋Ｒ３）｝／（Ｒ１＋Ｒ２＋Ｒ３）〕×Ｃ１
である

上述の通り、ＦＥＴ２４のゲート電位は、容量素子１２２への充電が完了するまでは式１で表わされるＶ１（ｔ）によって変化し、容量素子１２２への充電が完了した後は式２で表わされるＶ２（ｔ）によって変化することとなる。

図４及び図５は、本実施形態３及び比較例におけるＦＥＴ２４のゲート電位の変化を示すグラフである。以下、図３乃至図５に基づき説明する。

図４及び図５は、横軸が時間［ｍｓ］、縦軸がゲート電位［Ｖ］であり、四つの条件におけるＦＥＴ２４のゲート電位の変化を示している。四つの条件とは、後述する比較例において容量値Ｃ１００＝０．０１［μＦ］とした場合、容量値Ｃ１００＝０．１［μＦ］とした場合、本実施形態３において容量素子１２２の充電時の場合、容量素子１２２の開放後の場合である。図４及び図５では、「本実施形態３」及び「容量素子１２２」を、それぞれ「本発明」及び「Ｃ２」と略称している。図４では容量素子１２２の充電及び開放の説明を付記し、図５ではＦＥＴのオン電圧におけるゲート電位の傾き（接線）を付記している。なおかつ、図５では、実際のゲート電位の時間変化を太い実線で示している。

図４及び図５に示すように、本実施形態３におけるＦＥＴ２４のゲート電位は、容量素子１２２の充電が完了するポイントまでは急峻に変化し、容量素子１２２の充電が完了した後は緩やかに変化していることがわかる。

ここで、本実施形態３では、容量値Ｃ２を容量値Ｃ１よりも小さくし、かつ抵抗値Ｒ１，Ｒ２，Ｒ３も適切な値を採ることにより、ＦＥＴ２４のゲート電位の変化を、直流電圧Ｖ０の印加直後に急峻にし、容量素子１２２の充電が完了してからは緩やかにする。これにより、ＦＥＴ２４がＯＮ状態となる前後でのゲート電位の傾きを制御する。その結果、ＦＥＴ２４の起動する際の突入電流を低減しつつ、かつＦＥＴ２４が起動するまでの時間を極力短くできる。

時定数回路４０に関する各定数は、式１及び式２によって表されるＶ１（ｔ）及びＶ２（ｔ）から算出できる。すなわち、容量素子１２２の充電が完了するタイミングで、Ｖ１（ｔ）又はＶ２（ｔ）がＦＥＴ２４の実動作電圧Ｘに達するように、抵抗値及び容量値を選択する。なお、「実動作電圧Ｘ」とは、ＦＥＴ２４のソース電位及びゲート電位をそれぞれＶｓ，Ｖｇとしたとき、Ｘ＝Ｖｓ−Ｖｇで定義される。「実動作電圧Ｘ」は、実施形態１、２における「一定電圧（しきい値電圧）Ｖth」に対応する。

本実施形態３では、直流電圧Ｖ０が１２［Ｖ］、実動作電圧Ｘが２．５［Ｖ］のときに、
Ｒ１＝１．２［ＭΩ］、
Ｒ２＝３００［ｋΩ］、
Ｒ３＝１．５［ＭΩ］、
Ｃ１＝０．１［μＦ］、
Ｃ２＝０．０１［μＦ］
とし、
Ｒ１／Ｒ２＝４ ・・・式ａ
（Ｒ１＋Ｒ２）／Ｒ３＝１ ・・・式ｂ
Ｃ１／Ｃ２＝１０ ・・・式ｃ
Ｒ２×Ｃ２＝３［ｋΩ・μＦ］ ・・・式ｄ
とした。

上記の式ａ〜ｄの左辺に示される関係は、直流電圧Ｖ０や実動作電圧Ｘの値によって異なる最適値（右辺）を採る。しかし、式ａ〜ｄの右辺によって示される比率が基本となるため、抵抗素子１１１，１１２、分圧用抵抗素子１９及び容量素子１２１，１２２の各値を選択する際には、式ａ〜ｄの関係式が重要である。すなわち、式ａ〜ｄを応用することにより、直流電圧Ｖ０や実動作電圧Ｘ、その他の条件が変わった場合でも、適切な値を導くことが可能である。

更に、式ａ〜ｄの関係式を一般化したものについて詳細に説明する。まず、式ａに関して、抵抗素子１１２の抵抗値Ｒ２は、分圧用抵抗素子１９の抵抗値Ｒ３の影響を大きく受けることとなる。

例えば、Ｖ２（ｔ）に関してｔが０の場合は、式２から、
Ｖ２（０）＝Ｖ０×（Ｒ３／（Ｒ２＋Ｒ３））
となる。このことは、図４においてＶ２（０）の切片は、
Ｖ０×（Ｒ３／（Ｒ２＋Ｒ３））
であることを表している。

また、Ｃ２をＣ１よりも充分小さくした場合、式１において、
Ｃ２／Ｃ１≒０、Ａ≒１、α１≒０となるので、
Ｖ１（ｔ）＝Ｖ０×（Ｒ３／（Ｒ２＋Ｒ３））
となる。このことは、Ｃ２をＣ１よりも限りなく小さくした場合でも、ＦＥＴ２４に電圧を印加した瞬間はゲート電位はＶ０となるが、その直後は
Ｖ０×（Ｒ３／（Ｒ２＋Ｒ３））
の値になることを意味する。この電位差をＦＥＴ２４のゲート−ソース間から見た電位差で考えると、
Ｖ０−（Ｖ０×（Ｒ３／（Ｒ２＋Ｒ３）））＝Ｖ０×（Ｒ２／（Ｒ２＋Ｒ３）
となる。

つまり、この電圧値Ｖ０×（Ｒ２／（Ｒ２＋Ｒ３））を、ＦＥＴ２４の実動作電圧よりも小さくする必要がある。さもなければ、ＦＥＴ２４のゲート電位の変化が緩やかになる前に、そのゲート電位がＦＥＴ２４の実動作電圧に達してしまう可能性があるからである。ＦＥＴ２４のゲート電位の変化が緩やかになる前に、ＦＥＴ２４が起動すると突入電流が低減できないことは言うまでもない。

これより、ＦＥＴの実動作電圧をＸ［Ｖ］とした場合
Ｘ ＞ Ｖ０×（Ｒ２／（Ｒ２＋Ｒ３）） ・・・式ｅ
Ｘ ・・・ＦＥＴ２４の実動作電圧
Ｖ０・・・ＦＥＴ２４のソース−ＧＮＤ間に印加される電圧
Ｒ２・・・時定数回路４０の抵抗素子１１２の抵抗
Ｒ３・・・ゲート電位確定用の分圧用抵抗素子１９の抵抗
という関係式を満たすＲ２，Ｒ３を選定する必要がある。

本実施形態３では、Ｖ０＝１２［Ｖ］、Ｒ２＝３００［ｋΩ］、Ｒ３＝１５００［ｋΩ］であるからＸ＞２．０［Ｖ］となり、Ｘ＝２．５［Ｖ］であるから式ｅを満足している。

次に、抵抗素子１１１の抵抗値Ｒ１に関して詳細に述べる。

Ｒ１は、ＦＥＴ２４のソース−ＧＮＤ間に電圧が印加されてから、充分な時間が経過した後の、ＦＥＴ２４のゲート電位を決める抵抗値となる。ここで、ＦＥＴ２４のゲート−ソース間の電位差は、充分な時間が経過した後はＦＥＴ２４の実動作電圧Ｘの以上の値になっている必要がある。ＦＥＴ２４のゲート−ソース間電位差がＦＥＴ２４の実動作電圧Ｘまで達していないと、ＦＥＴ２４が起動しない（ＦＥＴ２４がＯＮしない）からである。

よって、Ｒ１は、
Ｘ ＜ Ｖ０×（Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３） ・・・式ｆ
Ｘ ・・・ＦＥＴ２４の実動作電圧
Ｖ０・・・ＦＥＴ２４のソース−ＧＮＤ間に印加される電圧
Ｒ１・・・時定数回路４０の抵抗素子１１１の抵抗
Ｒ２・・・時定数回路４０の抵抗素子１１２の抵抗
Ｒ３・・・ゲート電位確定用の分圧用抵抗素子１９の抵抗
という関係式を満たすように、選定する必要がある。

本実施形態３では、Ｖ０＝１２［Ｖ］、Ｒ１＝１２００［ｋΩ］、Ｒ２＝３００［ｋΩ］、Ｒ３＝１５００［ｋΩ］であるからＸ＜６．０［Ｖ］となり、Ｘ＝２．５［Ｖ］であるから式ｆを満足している。

次に、容量素子１２１の容量値Ｃ１に関して詳細に述べる。

Ｃ１は、本実施形態３において突入電流を低減する上で重要なパラメータとなる。というのは、本実施形態３では、容量素子１２２（容量値Ｃ２）の充電が先に完了することを前提としているからである。すなわち、Ｃ１はＣ２よりも大きくする必要があるからであり、かつ、容量素子１２２の充電が完了してからは、Ｃ１，Ｒ２及びＲ３で決まる時定数でＦＥＴ２４のゲート電位が変化するからである。

容量素子１２２の充電が完了してからＦＥＴ２４のゲート電位の変化が緩やかになるため、この緩やかな電圧領域にＦＥ２４Ｔの実動作電圧Ｘを持ってくる必要がある。なぜなら、容量素子１２２の充電が行われている期間は、ＦＥＴ２４のゲート電位が急峻に変化する期間になるので、この期間を避ける必要があるからである。仮に、ＦＥＴ２４のゲート電位が急峻に変化している期間に、そのゲート電位が実動作電圧Ｘに至ると、ＦＥＴ２４の起動時の突入電流が大きくなってしまう。よって、Ｃ１は、Ｒ２とＲ３を考慮し、充分に突入電流を低減できる値となるように、選択する必要がある。

ここで、最適な容量値Ｃ１を求めるために、「比較例」を考えることにする。比較例の時定数回路は、一つの抵抗素子と一つの容量素子との並列回路から成り、特許文献１に開示された技術に相当する。また、実施形態３の構成において、時定数回路を比較例の構成に置き換えたスイッチ回路及びＤＣ／ＤＣコンバータを、「比較例のスイッチ回路及びＤＣ／ＤＣコンバータ」とする。

ｄＶ２（ｔ）／ｄｔを「傾き」としたとき、突入電流を充分低減するには、ＦＥＴ２４の実動作電圧付近における傾きを、比較例におけるＦＥＴの実動作電圧付近の傾きよりも大きくする必要がある。まず、比較例におけるＦＥＴの実動作電圧での傾きと、その実動作電圧に達するまでの時間（ｔ１）とを求める。

最初に、比較例の回路構成に関して述べる。図８は、比較例を示す回路図である。以下、図３及び図８に基づき、実施形態３と比較例とを対比しつつ説明する。なお、図８において図３と同じ構成要素については、図３と同じ符号を付す。

比較例の時定数回路１００は、抵抗素子１０１（抵抗値Ｒ１００）及び容量素子１０２（容量値Ｃ１００）から成る並列回路１０３と、分圧用抵抗素子１０４（抵抗値Ｒ１０１）とを備えている。スイッチ回路１１０は、時定数回路１００とＦＥＴ２４とを備えている。ＤＣ／ＤＣコンバータ１２０は、スイッチ回路１１０と平滑用容量素子３１とを備えている。実施形態３の時定数回路４０（図３）がＲＣ並列回路を二つ有するのに対して、比較例の時定数回路１００はＲＣ並列回路を一つのみ有する点で異なる。

比較例の回路構成におけるゲート電位の時間変化は、下記の式３によって表される。
Ｖ３（ｔ）＝Ｖ０×〔Ｒ１０１／（Ｒ１００＋Ｒ１０１）＋｛Ｒ１００／（Ｒ１００＋Ｒ１０１）｝×ｅｘｐ（−ｔ／α３）〕 ・・・式３
ただし、
α３＝〔（Ｒ１００×Ｒ１０１）／（Ｒ１００＋Ｒ１０１）〕×Ｃ１００
である。

上記の式３を時間微分すると、
ｄＶ３（ｔ）／ｄｔ＝−（Ｖ０／（Ｒ１０１×Ｃ１００））×ｅｘｐ（−ｔ／α３）
となる。

ここで、実施形態３における抵抗値Ｒ１，Ｒ２，Ｒ３及び容量値Ｃ１を、比較例における抵抗値Ｒ１００，Ｒ１０１及び容量値Ｃ１００に置き換えると、
Ｒ１００＝Ｒ１＋Ｒ２、Ｒ１０１＝Ｒ３、Ｃ１００＝Ｃ１
とみなすことができ、
ｄＶ３（ｔ）／ｄｔ＝−（Ｖ０／（Ｒ３×Ｃ１））×ｅｘｐ（−ｔ／α３） ・・・式ｇ
ただし、
α３＝（（Ｒ１＋Ｒ２）×Ｒ３×Ｃ１）／（Ｒ１＋Ｒ２＋Ｒ３））
となる。式ｇにより、比較例において、ＦＥＴ２４の実動作電圧におけるゲート電位の傾き（時間変化率）が求められる。

また、ＦＥＴ２４の実動作電圧をＸ［Ｖ］とするとＦＥＴ２４の実動作電圧に達するまでの時間ｔ１は、式３を用いて（前述の通りＲ１００＝Ｒ１＋Ｒ２、Ｒ１０１＝Ｒ３、Ｃ１００＝Ｃ１とする。）、
ｔ１＝−（（Ｒ３×Ｃ１）／２）×ｌｎ（（Ｒ３／（Ｒ１＋Ｒ２））−（（Ｒ２＋Ｒ３）／Ｒ２）×（Ｘ／Ｖ０）） ・・・式ｈ
と表すことができる（実施形態３ではｔ１＝４０ｍｓ）。

ここで、実施形態３の回路構成に戻り、同様にＦＥＴ２４の実動作電圧でのゲート電位の傾きを求める。実施形態３において、ＦＥＴ２４の実動作電圧付近では、容量素子１２２の充電が既に完了していなければならない。このときのＦＥＴ２４のゲート電位の時間変化は式２を用いて表され、ＦＥＴ２４の実動作電圧でのゲート電位の傾きは式２を時間微分して次のように求められる。

ｄＶ２（ｔ）／ｄｔ＝−（Ｖ０×Ｒ３）／（（Ｒ２＋Ｒ３）×（Ｒ２＋Ｒ３）×Ｃ１）×ｅｘｐ（−ｔ／α２） ・・・式ｉ
ただし
α２＝（Ｒ１×（Ｒ２＋Ｒ３）×Ｃ１）／（Ｒ１＋Ｒ２＋Ｒ３）

式ｈで示される時間ｔ１において、式ｉから得られる実施形態３における傾きは、式ｇから得られる比較例における傾きよりも小さくなっている必要がある。更に、時間ｔ１において、実施形態３のＦＥＴ２４のゲート電位は実動作電圧に達している必要がある。そのため、これらの条件によって下記の２式が成立する。

｜ｄＶ３（ｔ１）／ｄｔ｜＞｜ｄＶ２（ｔ１）／ｄｔ｜ ・・・式ｊ
Ｖ０−Ｖ２（ｔ１）＞Ｘ ・・・式ｋ
ただし、
ｔ１＝−（（Ｒ３×Ｃ１）／２）×ｌｎ（（Ｒ３／（Ｒ１＋Ｒ２））−（（Ｒ２＋Ｒ３）／Ｒ２）×（Ｘ／Ｖ０））
である。

実施形態３では、ｄＶ３（ｔ１）／ｄｔ＝−０．０４７であり、ｄＶ２（ｔ１）／ｄｔ＝−０．０３２であるので、式ｊを満たしている。また、Ｖ０−Ｖ２（ｔ１）＝３．７であり、Ｘ＝２．５であるから、式ｋを満たしている。以上のように、容量値Ｃ１は、上記式ｊと式ｋを満たすよう選定する必要がある。

次に、容量値Ｃ２に関して詳細に述べる。

Ｃ２は、実施形態３においてＦＥＴ２４の起動点を極力短くする上で重要なパラメータとなる。実施形態３の特徴でもあるが、容量素子１２１（容量値Ｃ１）と容量素子１２２（容量値Ｃ２）に関して、容量素子１２２の充電を先に完了させる必要があるため、Ｃ１＞Ｃ２とする必要がある。更に、実施形態３の効果を充分に出すためには、Ｃ１＞５×Ｃ２の関係を満たすようにＣ２を選定することが望ましい。ちなみに、上記式ｌにてＣ２をＣ１に対して小さくすればする分、ＦＥＴ２４の起動点の遅延量を短くできる。

以上のように、図３に示した時定数回路４０において抵抗値Ｒ１，Ｒ２，Ｒ３と容量値Ｃ１，Ｃ２を選定する際は、式ｅ〜式ｋを満たすような値を選択する。

更にいうと、実施形態３の効果（突入電流を低減しつつ、かつＦＥＴ２４の起動点を極力短くする）を充分に出すには、式ｅ〜式ｋを満たし、かつ下記の比率又は式を満たす値を選定することが重要である。

Ｒ３×Ｃ１＞１００［ｋΩ・μＦ］ ・・・式ｌ（える）
Ｃ１／Ｃ２＞５ ・・・式ｍ
０．５＜（Ｒ１＋Ｒ２）／Ｒ３＜２ ・・・式ｎ
２＜（Ｒ１／Ｒ２）＜１４ ・・・式ｏ
実施形態３での具体例では、Ｒ３×Ｃ１＝１５０、Ｃ１／Ｃ２＝１０、（Ｒ１＋Ｒ２）／Ｒ３＝１、Ｒ１／Ｒ２＝４としている。

本実施形態３におけるその他の構成、作用及び効果については、実施形態１、２と同様である。

＜実施形態３についての更に詳しい説明＞
次に、本実施形態３について、図３等に基づき更に詳細に説明する。

図３は、ＤＣ／ＤＣコンバータ６０内のＦＥＴ２４の周辺回路を示す。ＦＥＴ２４のソースに抵抗素子１１１と容量素子１２１との一端子が接続され、その抵抗素子１１１と容量素子１２１との反対の端子同士がお互い接続され、かつその接点にて抵抗素子１１２と容量素子１２２との一端子が接続され、その抵抗素子１１２と容量素子１２２との反対の端子がそれぞれＦＥＴ２４のゲートに接続されている。また、ＦＥＴ２４のゲートとＧＮＤとの間には抵抗素子１９が接続され、ＦＥＴ２４のドレインとＧＮＤ間には平滑用容量素子３１が接続されている。ＦＥＴ２４のソース側から直流電圧Ｖ０が供給され、平滑用容量素子３１の先にはＩＣ等の負荷６１が接続されている。

本実施形態３ではＦＥＴ２４のゲート電位の変化に関して説明しているが、これはＦＥＴ２４に限定するものではない。印加電圧の変化に伴って流れる電流値が変化するようなスイッチ機能を有する部品（素子）であれば、本実施形態３のスイッチ回路５０と同様に制御することが可能である。また、時定数回路４０を構成する容量素子１２１，１２２についても、コンデンサに限定されることは無く、容量成分を有する部品であれば代用することが可能である。本実施形態３では、最も安価な技術で実現するためコンデンサを用いて説明している。

次に、本実施形態３のＤＣ／ＤＣコンバータ６０の動作について説明する。

ＦＥＴ２４のゲート−ソース間の電圧変化に関して説明する。直流電圧Ｖ０が印加された直後は、容量素子１２１，１２２がショート状態となるため、ＦＥＴ２４のゲートにかかる電位はＶ０である。ここで、Ｃ１＞＞Ｃ２（本実施形態３ではＣ１はＣ２の１０倍）であるとき、時間経過とともに容量素子１２１，１２２への充電が行われるが、容量素子１２２の充電が先に完了して、容量素子１２２が開放状態となる。この時に、容量素子１２１への充電はまだ続いている。

直流電圧Ｖ０がＦＥＴ２４のソースに印加されてから、容量素子１２２の充電が完了して容量素子１２２が開放状態となるまでの、ＦＥＴ２４のゲート電位の時間変化は近似的に前述の式１によって表される。また、この時の容量素子１２１への充電に関しては、式１のＡの値により考慮されている。

容量素子１２２の充電が完了して容量素子１２２が開放状態になった後の、ＦＥＴ２４のゲート電位の変化に関して述べる。容量素子１２２が開放状態になると、容量素子１２２は無いものと考えることができる。その結果、前述の式２によって示されるようにＣ１、Ｒ１、Ｒ２及びＲ３から成る時定数によって、ＦＥＴ２４のゲート電位が変化することとなる。

このような回路構成とすることにより、式１及び式２からわかるように、ＦＥＴ２４のゲート電位は、容量素子１２２が開放となるまでは容量素子１２２に起因する時定数が支配的となるため急峻に変化し、容量素子１２２の開放後は容量素子１２１に起因する時定数が支配的となるため緩やかに変化することとなる。

ここで、一例として具体的な数値を用いて説明する。本実施形態３の回路構成において、Ｖ０＝１２［Ｖ］、Ｒ１＝１．２［ＭΩ］、Ｒ２＝３００［ｋΩ］、Ｒ３＝１．５［ＭΩ］、Ｃ１＝０．１［μＦ］、Ｃ２＝０．０１［μＦ］とする。また、ＦＥＴ２４はｐチャネル型のＭＯＳＦＥＴとし、実動作電圧は２．５［Ｖ］として説明する。これらの値を式１に代入し、ＦＥＴ２４のゲート電位の変化の様子を図４及び図５のグラフに示す。

本実施形態３の回路構成の場合、ＦＥＴ２４のゲート電位が実動作電圧（ＦＥＴ２４のゲート−ソース間電位差＝２．５［Ｖ］）に到達するまでの時間は、およそ１０［ｍｓ］となる。このポイントでのゲート電位の変化率（傾き）は、式１を時間微分してｔ＝１０[ｍｓ]を代入して得られ（または図５に示す接線によって表され）、およそ−０．０３８［Ｖ／ｍｓ］となる。このゲート電位の変化率は、ＦＥＴ２４が起動する際の突入電流に影響しており、この絶対値が小さいほど突入電流の低減量が大きくなる。

以下、対比説明をするため、前述の比較例の回路構成を用いる。比較例については、図８に加え図９及び図１０を用いて説明する。図９は、比較例におけるＦＥＴのゲート電位の変化を示すグラフである。図１０は、比較例におけるＤＣ／ＤＣコンバータの出力電圧起動点遅延の例を示すグラフである。図１０［Ａ］は図９におけるＣ１００＝０．０１［μＦ］の場合に相当し、図１０［Ｂ］は図９におけるＣ１００＝０．１［μＦ］の場合に相当する。

図８に示すように、比較例におけるＦＥＴ２４の周辺回路は、抵抗素子１０１、分圧用抵抗素子１０４、容量素子１０２及び平滑用容量素子３１から構成される。本実施形態３の回路構成と異なるのは、ＦＥＴ２４のゲート−ソース間に配置される時定数回路１００が抵抗素子１０１及び容量素子１０２から成る点である。すなわち、本実施形態３の時定数回路が抵抗素子二個及び容量素子二個で構成されるのに対し、比較例の時定数回路１００は抵抗素子一個及び容量素子一個で構成される。

比較例におけるゲート電位の時間変化は、前述の式３によって表される。比較例の回路構成において、本実施形態３との対比のため、Ｖ０＝１２［Ｖ］、Ｒ１００＝１．５［ＭΩ］、Ｒ１０１＝１．５［ＭΩ］、Ｃ１００＝０．０１［μＦ］とする。また、ＦＥＴ２４はｐチャネル型のＭＯＳＦＥＴとし、実動作電圧は２．５［Ｖ］として説明する。

上記の値を前述の式３に代入して得られたＦＥＴ２４のゲート電位の変化を、図９のグラフに示す（「Ｃ１００＝０．０１μＦ」の曲線）。この場合、ＦＥＴ２４の実動作電圧（ゲート−ソース間電位差＝２．５Ｖ）に到達するまでの時間は、図９からおよそ４［ｍｓ］となる。このポイントでのゲート電位の変化率（傾き）は式３を時間微分して、ｔ＝４［ｍｓ］を代入することにより得られ（又は図９の接線から算出してもよく）、およそ−０．４７［Ｖ／ｍｓ］となる。Ｃ１００＝０．０１［μＦ］とした場合におけるＤＣ／ＤＣコンバータ１２０（ＦＥＴ２４）の出力電圧の起動点について、図１０［Ａ］に示す。

このゲート電位の変化率はＦＥＴ２４が起動する際の突入電流に影響しており、この変化率の絶対値が小さいほど突入電流が低減する。比較例の回路構成にて、本実施形態３の回路構成と同等の突入電流低減量にしようとした場合、時定数をおよそ１０倍にする必要があり、Ｃ１００＝０．１［μＦ］とする必要がある。

Ｃ１００＝０．１［μＦ］とした場合、この値を式３に代入して得られたＦＥＴ１００のゲート電位の変化を図９のグラフに示す（「Ｃ１００＝０．１μＦ」の曲線）。比較例においてＣ１００＝０．１［μＦ］の場合、ＦＥＴ２４の実動作電圧（２．５［Ｖ］）に達するまでの時間は、およそ４０［ｍｓ］である（図４及び図５）。このポイントでのゲート電位の変化率は、式３を時間微分して、ｔ＝４０［ｍｓ］を代入して得られ、およそ−０．０４７［Ｖ／ｍｓ］となる。Ｃ１００＝０．１［μＦ］とした場合におけるＤＣ／ＤＣコンバータ１２０（ＦＥＴ２４）の出力電圧の起動点について、図１０［Ｂ］に示す。

比較例においてＣ１００＝０．１［μＦ］としたときのＦＥＴ２４の実動作電圧ポイントにおけるゲート電位の変化率が、本実施形態３のＦＥＴ２４の実動作電圧ポイントにおけるゲート電位の変化率と同じ値になることがわかる。つまり、本実施形態３と比較例とで突入電流を同じ程度に低減するようにＦＥＴ２４をオンする場合、比較例では直流電圧Ｖ０が印加されてから４０［ｍｓ］程度かかっていたものが、本実施形態３では１０［ｍｓ］程度に短くできる。

また、本実施形態３及び比較例において、式１、式２、式３を用いて近似的にＦＥＴ２４が起動する際のゲート電位の変化を示したが、このゲート電位の変化は回路シミュレータ、例えばＳｐｉｃｅ（Simulation Program with Integrated Circuit Emphasis）等、を用いて容易に算出することが可能である。

例えば、本実施形態３ではＦＥＴ２４の実動作電圧を２．５［Ｖ］として説明したが、この実動作電圧の値はＦＥＴによって異なる場合もある。そのような場合は、ＦＥＴ２４のゲート−ソース間に組んだ時定数回路４０の時定数を回路シミュレータにてシミュレーションし、ＦＥＴ２４の実動作電圧とゲート電位の変化率とを確認して時定数回路４０の最適な抵抗値及び容量値を選択することが可能である。重要なことは、ＦＥＴ２４の実動作電圧付近に容量素子１２２の充電完了ポイントを持ってくるように、抵抗値Ｒ１，Ｒ２，Ｒ３及び容量値Ｃ１，Ｃ２を選択するということである。

参考までに、本実施形態３の構成についてのシミュレーション結果を図１１及び図１２に示す。図１１は、本実施形態３におけるＦＥＴ２４のゲート電位についてのシミュレーション結果を示すグラフであり、図４におけるＦＥＴ２４のゲート電位（太い実線）を抜き出したものに相当する。図１２は、本実施形態３における抵抗素子１１１，１１２及び容量素子１２１，１２２に流れる電流についてのシミュレーション結果を示すグラフである。図１２において、横軸［ｍｓ］が時間、縦軸が電流［μＡ］であり、抵抗素子１１１，１１２に流れる電流が◇：Ｉ（Ｒ１），▽：Ｉ（Ｒ２）であり、容量素子１２１，１２２に流れる電流が△：Ｉ（Ｃ１），●：Ｉ（Ｃ２）である。図１２から明らかなように、約１０［ｍｓ］において、Ｉ（Ｃ２）≦０となり、容量素子１２２の充電が完了したことがわかる。

以上のように、比較例と本実施形態３とでＦＥＴ起動時の突入電流量を同じ程度にした場合、すなわち比較例と本実施形態３とでＦＥＴ起動時のゲート電位の時間変化を同じ程度にした場合、次のように言える。比較例ではＦＥＴが起動するまでの時間が時定数回路の時定数に比例して遅延するのに対し、本実施形態３ではＦＥＴが起動するまでの遅延量を比較例よりも極力短くできる。言い換えると、本実施形態３の回路構成を表示装置に用いることにより、表示装置の起動時に発生する突入電流を低減しつつかつ表示装置が起動するまでの時間を極力短くできる。

次に、本実施形態３の効果について更に詳しく説明する。

図８に示す比較例では、ＦＥＴ２４のゲート−ソース間に用いる時定数回路１００を一つの抵抗素子１０１と一つの容量素子１０２とで構成し、ＦＥＴ２４のゲート電位を緩やかに立ち上げることによりＦＥＴ２４の起動時（ＤＣ／ＤＣコンバータ１２０起動時）の突入電流を低減している。しかし、比較例の時定数回路１００で時定数を大きくしようとした場合に、ＦＥＴ２４の起動点（ＤＣ／ＤＣコンバータ１２０の起動点）までの時間が遅れるという問題がある。

これに対し、図３に示す本実施形態３では、ＦＥＴ２４のゲート−ソース間に用いる時定数回路４０を二つの抵抗素子１１１，１１２と二つの容量素子１２１，１２２とで構成することにより、ＦＥＴ２４の起動時の突入電流を低減しつつＦＥＴ２４の起動点（ＤＣ／ＤＣコンバータ６０の起動点）までの遅延時間を比較例よりも短くできる。

具体的には、ＦＥＴ２４の起動時の突入電流を低減する場合に、比較例のような単純な時定数回路１００で時定数を１０倍にすれば、ＦＥＴの起動点も１０倍遅延してしまう。これに対し、本実施形態３の時定数回路４０を採用することにより、ＦＥＴ２４の起動遅延量をおよそ２．５倍に抑えることができる。

図４は、比較例及び本実施形態３のＦＥＴ２４のゲート電位の変化を表している。図４において、ＦＥＴ２４の実動作電圧２．５［Ｖ］（ＦＥＴ２４のゲート−ソース間電位差が２．５［Ｖ］）に相当するＦＥＴ２４のゲート電位は、９．５［Ｖ］である。図４において９．５［Ｖ］のラインに至る時間は、比較例（図中の▲）では４０［ｍｓ］であるのに対し、本実施形態３（図中の太い実線）では１０［ｍｓ］である。

つまり、本実施形態３の回路構成を表示装置に用いることにより、表示装置の起動時に発生する突入電流を低減しつつ、かつ表示装置が起動するまでの時間を極力短くできる。また、本実施形態３の回路構成は、受動素子のみから成る時定数回路を用いることにより簡素かつ安価にできるとともに、ＦＥＴ起動時（ＤＣ／ＤＣコンバータ起動時）の突入電流を低減しつつ起動時間の遅延量も短くできる。

＜実施形態４＞
図６は、本発明の実施形態４を示すブロック図である。以下、図６に基づき説明する。

本実施形態４の表示装置６２は、信号線及び走査線のマトリクスの各交点に画素を有する映像表示部６３と、映像表示部６３の各画素へ映像信号に応じた電圧を印加する走査線ドライバ６４及び信号線ドライバ６５と、映像信号源６６から得た映像信号を処理して走査線ドライバ６４及び信号線ドライバ６５へ出力する映像信号処理回路６７と、電源電圧供給源６８から得た電圧を所定値に変換して走査線ドライバ６４、信号線ドライバ６５及び映像信号処理回路６７へ供給する電源電圧生成回路６９とを備えている。表示装置６２は、実施形態３のＤＣ／ＤＣコンバータ６０を電源電圧生成回路６９内に備えたことを特徴とする。例えば、映像表示部６３は液晶パネル、表示装置６２は液晶表示装置である。

映像表示部６３を駆動するためには、映像信号処理回路６７と電源電圧生成回路６９とが必要である。映像信号処理回路６７は、映像信号供給源６６から供給された映像信号を処理（映像信号の並び替えや基準信号の生成等）する。電源電圧生成回路６９は、映像表示部６３を駆動するための各種ＩＣ（走査線ドライバ６４、信号線ドライバ６５、映像信号処理回路６７等）へ適切な電源電圧を供給する。

電源電圧生成回路６９では、一種類の供給された電源電圧から、複数の電源電圧を生成する。映像表示部６３を駆動するために走査線ドライバ６４、信号線ドライバ６５、映像信号処理回路６７等の複数のＩＣがあり、その各ＩＣの必要とする電源電圧は異なる場合が多い。その際に、供給された一つの電源電圧から複数の電源電圧を生成する回路（ＤＣ／ＤＣコンバータ６０等）が必要である。ＤＣ／ＤＣコンバータ６０には、実施形態３で述べたように、各電源の起動順序や起動タイミングを制御するためのスイッチ用ＦＥＴが使われている。

表示装置６２によれば、ＤＣ／ＤＣコンバータ６０を含んだ電源電圧生成回路６９を用いているので、電源投入時の突入電流による不具合もなく、かつ電源を投入してから映像が表示されるまでの時間も短い。

本実施形態４では実施形態３のＤＣ／ＤＣコンバータ６０を用いているが、他の実施形態のＤＣ／ＤＣコンバータを用いてもよい。表示装置６２は、液晶表示装置に限らず、例えば有機ＥＬ表示装置やＬＥＤ表示装置など、どのような表示装置でもよい。

＜実施形態５＞
図７は、本発明の実施形態５を示す回路図である。以下、図７に基づき説明する。なお、図７において図３と同じ構成要素については、図３と同じ符号を付す。

本実施形態５では、直並列回路７６が第一の並列回路１３１と第二の並列回路１３２と第三の並列回路１３３とから成る。第一の並列回路１３１は抵抗素子１１１（抵抗値Ｒ１０）及び容量素子１２１（容量値Ｃ１０）から成り、第二の並列回路１３２は抵抗素子１１２（抵抗値Ｒ１１）及び容量素子１２２（容量値Ｃ１１）から成り、第三の並列回路１３３は抵抗素子１１３（抵抗値Ｒ１２）及び容量素子１２３（容量値Ｃ１２）から成る。時定数回路７０は、直並列回路７６及び分圧用抵抗素子１９（抵抗値Ｒ１３）から成る。スイッチ回路８０は、時定数回路７０とＦＥＴ２４とを備える。ＤＣ／ＤＣコンバータ９０は、スイッチ回路８０と平滑用容量素子３１とを備える。

実施形態３の時定数回路では抵抗素子と容量素子とを二個ずつ用いているのに対して、本実施形態５の時定数回路７０では抵抗素子と容量素子とを三個ずつ用いている。本実施形態５のその他の構成は、実施形態３と同じである。本実施形態５によれば、ＦＥＴ２４の実動作電圧に達するまでのゲート電位の変化をより急峻にできる、すなわちＦＥＴ２４の起動点の遅延量を実施形態３よりも短くできる。

その理由は、ＦＥＴ２４のゲート−ソース間の時定数回路７０を三個の容量素子１２１〜１２２を用いて構成することにより、ＦＥＴ２４の実動作電圧に達するまでのＦＥＴ２４のゲート電位の変化をより細かく制御できるからである。同様に、Ｎ個の容量素子とＮ個の抵抗素子を用いて時定数回路を構成し、その時定数回路をＦＥＴのゲート−ソース間に接続することにより、更に細かい制御が可能となる（実施形態１）。ＦＥＴのゲート−ソース間に容量素子を三個以上用いた場合のＦＥＴのゲート電位の変化については、前述の式１，２に準じて示すことができるが、回路シミュレータを用いることで容易に知ることができる。

本実施形態５の動作に関して、実施形態３と違う点は次のとおりである。つまり、本実施形態５では、ＦＥＴ２４のゲート−ソース間に、容量素子１２１〜１２３を三個用いた時定数回路７０を設けている。そのため、実施形態３で説明したＦＥＴ２４のゲート電位が経過時間によって急峻に変化する部分（ＦＥＴ２４の実動作電圧に達するまでのゲート電位変化）を、更に急峻に変化させることができる。換言すると、ＦＥＴ２４が起動するまでの時間（ＦＥＴ２４の実動作電圧までの時間）に、ＦＥＴ２４のゲート電位をより急峻に近付けることで、ＦＥＴ２４が起動するまでの遅延量をより短くできる。よって、本実施形態５によれば、実施形態３に比べて、ＦＥＴ２４の起動遅延量をより短くできる。

本実施形態５の効果は、実施形態３と同様に表示装置を起動する際の突入電流を低減でき、かつ表示装置が起動するまでの時間を極力短くできることである。本実施形態５の効果について実施形態３と違う点は、時定数回路に容量素子を三個用いることで、表示装置が起動するまでの時間を実施形態３よりも更に短く制御できる点である。したがって、実施形態５は、受動素子のみから成る時定数回路を用いることにより簡素かつ安価な回路構成にできるとともに、ＦＥＴ起動時（ＤＣ／ＤＣコンバータ起動時）の突入電流を低減しつつ、かつ起動時間の遅延量も実施形態３よりも短くできる。

本実施形態５におけるその他の構成、作用及び効果については、実施形態１、２、３と同様である。

＜その他＞
次に、上記実施形態１〜５として述べてきた本発明について、全体をまとめる説明をする。

本発明の目的は、前述した課題を解決する技術として、ＤＣ／ＤＣコンバータ起動時の突入電流を小さくしつつ、かつＤＣ／ＤＣコンバータの起動点の遅延時間を極力小さくし、かつそのための規模を最小限とした回路を有する表示装置等を提供することである。

この目的を実現するために、ＦＥＴのゲート電位の制御に関して、抵抗素子と容量素子とで構成される時定数回路を用いてＦＥＴをＯＮするという回路構成を採る。しかし、単純に抵抗素子と容量素子とを一つずつ用いた時定数回路では、時定数にほぼ比例して起動点の遅延量が決まることになってしまう。そこで、本発明では下記の回路構成をとる。

本発明では、ＦＥＴのゲート−ソース間の時定数回路を、容量素子と抵抗素子を二つずつ組み合わせた構成とする。容量素子及び抵抗素子を一つずつ並列接続し、そのペアを二つ構成し、それぞれを直列接続し、その両端をＦＥＴのゲートとソースとにそれぞれ接続する。この回路構成により、ＦＥＴのゲート電位の変化は、実施形態３等に記載のＶ１（ｔ）とＶ２（ｔ）の式によって表される。

続いて、課題を解決するための手段について説明する。ＦＥＴのゲート電位の制御に関して、ＦＥＴのゲート−ソース間に抵抗素子と容量素子を設置し、その時定数を用いてＦＥＴをＯＮするという回路構成を採る場合がある。この場合に、ＦＥＴのゲート−ソース間に抵抗素子１点と容量素子１点を用いて構成される時定数回路では、その時定数にほぼ比例して起動点の遅延量が決まることになる。ここに、ＦＥＴ起動時の突入電流を低減するためには時定数の値を大きくしなければならず、それに反してＦＥＴの起動点の遅延量を極力短くするには時定数の値を小さくしなければならない、という相反する問題がある。ここで、本発明では、ＦＥＴのゲート−ソース間に設置する時定数回路に、更に容量素子と抵抗素子を１点ずつ追加して組み合わせた構成とした。この時定数回路の特徴は、ＦＥＴに電圧が印加された（ＦＥＴのゲート−ソース間に電位差が発生し始める）直後はＦＥＴのゲート電位の変化量を急峻とし、ＦＥＴがＯＮする電圧（実動作電圧）近傍ではＦＥＴのゲート電位の変化量を緩やかにするものである。

続いて、本発明の効果について説明する。本発明の時定数回路の特徴は、ＦＥＴのゲート−ソース間に電位差が発生した直後はゲート電位の変化量を急峻とし、ＦＥＴがＯＮする電圧（実動作電圧）近傍ではゲート電位の変化量を緩やかとするように制御することにある。通常の時定数回路（抵抗素子１つと容量素子１つで構成される回路）では、実際にＦＥＴがＯＮする電圧（実動作電圧）に達するまで、抵抗素子１つと容量素子１つで決められる時定数で変化するため、時定数の値を大きくした分だけＦＥＴの実動作電圧に達するまでの時間が延びる。これに対し、本発明の時定数回路の構成を採ることで、ＦＥＴの実動作電圧に到達するまでの時間を極力短くすることが可能である。つまり、突入電流を低減しつつ、かつＤＣ／ＤＣコンバータの遅延量も極力短くでき、回路規模も最小限で構成できる表示装置を提供することが可能である。これにより、表示装置を起動する際に発生する突入電流を、表示装置が映像を表示するまでの遅延時間を極力小さくした状態で、低減できる。

以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。特に、図１乃至図３及び図７に示す構成要素は、必ずしも部品に対応していない。つまり、等価回路にすれば図１乃至図３及び図７のように表せるならば、それも本発明に含まれる。

本発明は次のように表現することもできる。
（１）ＦＥＴのゲート−ソース間に少なくとも２つ以上のコンデンサが直列に接続されて成る時定数回路を有する電源電圧生成回路を具備したＤＣ／ＤＣコンバータ。
（２）ＦＥＴのソース側に第１のコンデンサ及び第１の抵抗器の各一方の端子が接続され、第１のコンデンサ及び第１の抵抗器の各他方の端子が第２のコンデンサ及び第２の抵抗器の各一方の端子に接続され、第２のコンデンサ及び第２の抵抗器の各他方の端子がＦＥＴのゲート側に接続され、ＦＥＴのゲート側とＧＮＤとの間に第３の抵抗器が接続された回路構成にて、時定数回路を有する電源電圧生成回路を具備した上記（１）記載のＤＣ／ＤＣコンバータ。
（３）ＦＥＴのゲート−ソース間に電圧が印加されてＦＥＴがＯＮ状態となる実動作電圧に達するまでは、ゲート電位の傾きは急峻に変化し、実動作電圧に達する瞬間におけるゲート電位の傾きは、実動作電圧に達するまでのゲート電位の傾きよりも緩やかにする、ことを特徴とした時定数回路をＦＥＴのゲート−ソース間に有する上記（１）又は（２）に記載のＤＣ／ＤＣコンバータ。
（４）上記（１）〜（３）のいずれかに記載のＤＣ／ＤＣコンバータを搭載した表示装置。

本発明は、時間とともに減衰する電圧を出力する時定数回路、及びこれを備えたスイッチ回路、ＤＣ／ＤＣコンバータ、表示装置等に利用可能である。

１０，４０，７０ 時定数回路
１１１，１１２，１１３，１１ｎ 抵抗素子
１２１，１２２，１２３，１２ｎ 容量素子
１３１，１３２，１３３，１３ｎ 並列回路
１４ 第一の端子
１５ 第二の端子
１６，４６，７６ 直並列回路
１７ 第三の端子
１８ 第四の端子
１９ 分圧用抵抗素子
２０，５０，８０ スイッチ回路
２１ 制御端子（ゲート端子）
２２ 第一の通電端子（ソース端子）
２３ 第二の通電端子（ドレイン端子）
２４ 半導体スイッチ素子（ＦＥＴ）
３０，６０，９０ ＤＣ／ＤＣコンバータ
３１ 平滑用容量素子
３２ 直流電源
３３ メインスイッチ
６１ 負荷
６２ 表示装置
６３ 映像表示部
６４ 走査線ドライバ
６５ 信号線ドライバ
６６ 映像信号供給源
６７ 映像信号処理回路
６８ 電源電圧供給源
６９ 電源電圧生成回路

Claims (9)

1. 抵抗素子と容量素子との並列回路が第一の端子と第二の端子との間に複数直列に接続されて成る直並列回路と、前記第二の端子に接続された第三の端子と第四の端子との間に接続された分圧用抵抗素子とを備え、
   前記第一の端子と前記第二の端子とが入力端子であり、前記第三の端子と前記第四の端子とが出力端子である、
   ことを特徴とする時定数回路。
2. 請求項１記載の時定数回路において、
   前記入力端子間に直流電圧を印加したとき、前記出力端子間から得られる出力電圧は時定数が異なる複数の指数関数の和によって変化する、
   ことを特徴とする時定数回路。
3. 請求項２記載の時定数回路において、
   前記直並列回路が第一の並列回路と第二の並列回路とから成り、
   前記複数の指数関数の和から近似的に第一の指数関数と第二の指数関数とが導出され、
   前記出力電圧は、前記直流電圧が印加された直後から一定時間までは前記第一の指数関数によって変化し、前記一定時間以後は前記第二の指数関数によって変化する、
   ことを特徴とする時定数回路。
4. 請求項３記載の時定数回路と、
   制御端子、第一の通電端子及び第二の通電端子を有する半導体スイッチ素子とを備え、
   この半導体スイッチ素子は、前記制御端子に一定電圧が印加されると、前記第一の通電端子と前記第二の通電端子との間が導通し、
   前記第一の端子が前記第一の通電端子に接続され前記第三の端子が前記制御端子に接続され、
   前記一定時間後に前記出力電圧が前記一定電圧に至る、
   ことを特徴とするスイッチ回路。
5. 請求項４記載のスイッチ回路において、
   前記半導体スイッチ素子がｐチャネル型のＦＥＴであり、前記第一及び第二の通電端子がそれぞれソース端子及びドレイン端子であり、前記制御端子がゲート端子であり、
   前記一定電圧が前記ＦＥＴのしきい値電圧である、
   ことを特徴とするスイッチ回路。
6. 請求項５記載のスイッチ回路と、
   前記ＦＥＴのドレイン端子と前記第四の端子との間に接続された平滑用容量素子と、
   を備えたことを特徴とするＤＣ／ＤＣコンバータ。
7. 請求項６記載のＤＣ／ＤＣコンバータを、
   備えたことを特徴とする表示装置。
8. 請求項２記載の時定数回路において、
   前記直並列回路が第一の並列回路と第二の並列回路とから成り、
   前記第一の並列回路の抵抗素子の抵抗値をＲ１、前記第一の並列回路の容量素子の容量値をＣ１、前記第二の並列回路の抵抗素子の抵抗値をＲ２、前記第二の並列回路の容量素子の容量値をＣ２としたとき、
   Ｒ１＞Ｒ２ かつ Ｃ１＞Ｃ２
   が成り立つ、
   ことを特徴とする時定数回路。
9. 請求項８記載の時定数回路において、
   前記分圧用抵抗素子の抵抗値をＲ３としたとき、
   Ｒ３×Ｃ１＞１００［ｋΩ・μＦ］
   が成り立つ、
   ことを特徴とする時定数回路。

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