CN102035368A - 时间常数电路、开关电路、dc/dc转换器，和显示装置 - Google Patents

Abstract

本发明涉及时间常数电路、开关电路、DC/DC转换器，和显示装置。与单调地衰减的特性相比，提供一种能够获取在急剧地衰减之后逐渐地衰减的输出电压的特性的时间常数电路等。该时间常数电路包括：通过在第一端子和第二端子之间串联连接多个并联电路形成的串并联电路，利用电阻元件和电容元件形成每一个并联电路；和在被连接到第二端子的第三端子和第四端子之间连接的分压电阻元件。利用第一电阻元件和第一电容元件形成第一并联电路，利用第二电阻元件和第二电容元件形成第二并联电路，并且利用第n电阻元件和第n电容元件形成第n并联电路。注意“n”是并联电路的数目并且它是等于或大于2的整数。

Description

时间常数电路、开关电路、DC/DC转换器，和显示装置

对相关申请的交叉引用

该申请基于并且要求在2009年9月28日提交的日本专利申请No.2009-222519的优先权利益，在这里其公开通过引用而整体并入。

技术领域

本发明涉及一种输出随着时间流逝而衰减的电压的时间常数电路，和一种设有该时间常数电路的开关电路等。

背景技术

近来，由于显示装置的更高分辨率和更大规模的面板的实现，在显示装置内的功耗趋向于相应地增加。为了稳定地平稳地供应电源电压和响应于瞬态电流稳定地供应电源电压，必须提供用于在必要时积聚电荷和排放电荷的电容器。

同时，当电容器的容量增加以获取稳定的电源电压时，在启动电源时产生大的突波电流。当显示装置的分辨率和尺寸进一步增加时，这个问题变得更加突出。

日本未审定专利公报2003-111460(专利文献1图1)公开了一种控制这种突波电流的时间常数电路。通过在FET(场效应晶体管)的栅极和源极之间并联地布置单一电容器和单一电阻器，和在FET的栅极和接地(GND)之间布置电阻器(见图8)而构成该时间常数电路。通过由时间常数电路在启动FET时调节FET的栅极电势的变化，突波电流得以减小。在FET的栅极和GND之间，布置用于确定FET的栅极电势的分压电阻器。

此外，日本未审定专利公报2005-223804(专利文献2图4)公开了一种控制在FET的栅极和源极之间的电压的电压控制电路。这个电压控制电路使用运算放大器、电阻器和电容器以降低突波电流。在FET的栅极和源极之间的电压由电压控制电路控制以减小在启动FET时的突波电流。

用于驱动显示装置的各种IC例如驱动器IC(集成电路)和定时控制器要求输出不同电压数值的电源。然而，期望从外部电源输入的电压是单一种类的电压数值，因为这是易于使用的。因此，使用了从该一个种类的电压数值产生多个电压数值的电源电路(DC(直流电)/DC转换器)。关于由DC/DC转换器产生的每一个电压的输出定时，有必要设定启动顺序(电源序列)以避免各种IC的击穿和故障。通常通过使用具有开关功能的构件或者装置例如FET控制启动顺序。

在其中当FET被启动时(FET为ON)在FET的输出侧存在平滑电容器的情形中，由于对电容器进行的急剧充电操作，在FET被接通之后，立即地，大电流(突波电流)瞬态地流动。当这个突波电流过大时，FET可能被损坏并且输入电源线路的保护功能可能发生故障。即便这没有导致输入电源线路的保护功能发生故障，输入电压的电压意外减小(电压降)也可能发生，并且DC/DC转换器的保护功能可能由于电压降而发生故障。

为了减小突波电流，在电压被施加到FET之后在FET的栅极和源极之间的电压的变化可以被控制从而FET逐渐地启动。例如，如在专利文献2中公开地，可以在FET的栅极和源极之间设置电压控制电路。

然而，为了通过使用电压控制电路适当地控制在FET的栅极和源极之间的电压，存在电路规模增加的这种缺点。即，利用专利文献2的结构，需要一个运算放大器、一个晶体管、一个电容器和七个电阻器，从而电路规模变得极大。当电路规模增加时，在其上装载电路的基板的面积变大。因此，整体上成本增加。

因此，为了利用简单的结构(仅仅利用无源元件)减小突波电流，在很多情形中通过提供时间常数电路而逐渐地启动FET，该时间常数电路在FET的栅极和源极之间形成有一个电阻器和一个电容器，如在专利文献1中公开地(见图8)。

然而，有必要将根据电阻器的电阻数值和电容器的电容数值确定的时间常数的数值设为大的数值以足够地减小突波电流。然而，当时间常数增加时，从FET的电压被施加的时间点到实际上FET启动的时间点的时间变得延长。即，产生了这种新问题，即，DC/DC转换器的输出电压的启动点被延迟。这意味着，在设有DC/DC转换器的显示装置中，向各种IC提供电压的电源的启动定时被延迟。结果，在各种IC被驱动之前的时间变得延长，从而从电源被打开的时间点到视频被显示的时间点的时间变得更长。

如所描述地，当利用时间常数电路调节FET的启动定时以尽可能地减小突波电流而不增加电路规模时，突波电流能够被减小。然而，产生了启动定时变得延迟的另一个问题。当启动定时被延迟时，在显示装置中，在图像被显示之前的时间变得更长。

这是由于时间常数电路的时间常数。即，为了可靠地减小突波电流，有必要通过增加时间常数而逐渐地衰减栅极电压。结果，FET的启动定时被延迟。相反，为了使得FET的启动定时更快，有必要通过使得时间常数是小的来急剧地衰减栅极电压。结果，突波电流不能被足够地减小。

因此本发明的一个示例性目的在于提供一种时间常数电路等，与仅仅单调地衰减的输出电压的特性相比，该时间常数电路能够获取在急剧地衰减之后逐渐地衰减的输出电压的特性。

发明内容

根据本发明的示例性方面的时间常数电路的特征在于包括：串并联电路，通过在第一端子和第二端子之间串联连接每一个利用电阻元件和电容元件构成的、多个并联电路而形成该串并联电路；和分压电阻元件，在被连接到第二端子的第三端子和第四端子之间连接该分压电阻元件，其中该第一端子和该第二端子是输入端子，并且该第三端子和该第四端子是输出端子。

附图简要说明

图1是示出第一示例性实施例的框图；

图2是示出第二示例性实施例的框图；

图3是示出第三示例性实施例的电路图；

图4是示出第三示例性实施例和对照实例的FET的栅极电势的变化的第一曲线图；

图5是示出第三示例性实施例和对照实例的FET的栅极电势的变化的第二曲线图；

图6是示出第四示例性实施例的框图；

图7是示出第五示例性实施例的电路图；

图8是示出对照实例的电路图；

图9是示出对照实例的FET的栅极电势的变化的曲线图；

图10A和10B是示出根据对照实例的DC/DC转换器的输出电压启动点的延迟的一个实例的曲线图，其中图10A对应于图9的其中C100＝0.01μF的情形，并且图10B对应于图9的其中C100＝0.1μF的情形；

图11是示出根据第三示例性实施例的FET的栅极电势的模拟结果的曲线图；并且

图12是示出在根据第三示例性实施例的电阻元件和电容元件中流动的电流的模拟结果的曲线图。

具体实施方式

(第一示例性实施例)

图1是示出本发明的第一示例性实施例的框图。将在下文中通过参考图1给出解释。

根据第一示例性实施例的时间常数电路10包括：通过在第一端子14和第二端子15之间串联连接多个并联电路131形成的串联/并联电路16，并联电路131由电阻元件111和电容元件121构成；和在被连接到第二端子15的第三端子17和第四端子18之间连接的分压电阻元件19。并联电路131形成有电阻元件111和电容元件121，并联电路132形成有电阻元件112和电容元件122，...，并且并联电路13n形成有电阻元件11n和电容元件12n。注意“n”是并联电路131-13n的数目，并且它是整数2或者更大。

然后，当在第一端子14和第二端子15之间施加直流电电压V0并且在第三端子17和第四端子18之间获取输出电压V(t)时，输出电压V(t)根据不同时间常数的多个指数函数的和值而改变。换言之，第一端子14和第二端子15是输入端子，并且第三端子17和第四端子18是输出端子。在该情形中，当在输入端子之间施加直流电(DC)电压V0时，在输出端子之间获取的输出电压V(t)根据不同时间常数的多个指数函数的和值而改变。DC电压V0由直流电(DC)电源32和主开关33供应。

利用时间常数电路10，应用以下n阶定常数微分方程式，假设通过使得在施加DC电压V0的时间点为“0”而将时间定义为“t”。

(d/dt)ⁿV(t)+A₁(d/dt)^n-1V(t)+...+A_n-1(d/dt)V(t)+A_nV(t)+A_n+1＝0    (1)

注意这里A₁到A_n+1是常数。

对于第一示例性实施例，方程式(1)的解如下。

V(t)＝B₁exp(-c₁t)+B₂exp(-c₂t)+...+B_nexp(-c_nt)+B_n+1    (2)

注意这里B₁到B_n+1是常数，并且c₁到c_n是衰减常数(时间常数的倒数)。

等式(2)示意输出电压V(t)受到多个指数函数B₁exp(-c₁t)...的和值的影响。每一个指数函数是单调地衰减的函数，并且存在快速地衰减的函数和缓慢地衰减的函数。因此，是那些函数的和值的输出电压V(t)受到在DC电压V0被施加之后立即快速地衰减的指数函数的影响，并且随着时间流逝开始受到缓慢地衰减的指数函数的影响。即，与利用形成有仅仅单一并联电路(即，n＝1)的时间常数电路(专利文献1)获取的输出电压，即，仅仅单调地衰减的输出电压特性相比，时间常数电路10能够获取在急剧地衰减之后逐渐地衰减的输出电压V(t)的特性。

电阻元件111到11n和分压电阻元件19可以是具有电阻数值的任何元件。例如，可以采用分离构件电阻器、在单片IC内形成的电阻器、作为电阻器操作的晶体管等。电容元件121到12n可以是具有电容数值的任何元件。例如，可以采用分离构件电容器、在单片IC内形成的电容器、作为电容器操作的二极管、形成有电容器和电阻器的串联电路等。

电阻元件111到11n的电阻数值和电容元件121到12n的电容数值可以是任何数值，只要输出电压V(t)根据多个不同时间常数的指数函数的和值而改变，即，只要方程式(1)的解并不成为n重根。

根据第一示例性实施例的开关电路20包括时间常数电路10、控制端子21和具有第一导电端子22和第二导电端子23的半导体开关元件24。半导体开关元件24为如此类型，其中当特定电压Vth被施加到控制端子21时，在第一导电端子22和第二导电端子23之间变得导通。此外，第一端子14被连接到第一导电端子22，并且第三端子17被连接到控制端子21。

利用时间常数电路10的效果，输出电压V(t)在急剧地衰减之后逐渐地衰减。此外，半导体开关元件24具有当控制端子21的电压在特定电压Vth的附近时随着控制端子21的电压逐渐地改变而逐渐地变得导通的特性。因此，每一个条件被如此设定，使得在急剧地衰减之后，输出电压V(t)达到特定电压Vth。所述条件是电阻元件111到11n和分压电阻元件19的电阻数值、电容元件121-12n的电容数值、特定电压Vth、DC电压V0等。结果，控制端子21的电压急剧地衰减，并且然后达到特定电压Vth并且逐渐地衰减。由此，半导体开关元件24快速地和逐渐地变得导通。

半导体开关元件24是FET、双极晶体管、晶闸管等，例如。当DC电流V0为正时，p沟道型FET、pnp型双极晶体管等是适当的。当DC电流V0为负时，n沟道型FET、npn型双极晶体管等是适当的。

根据第一示例性实施例的DC/DC转换器30包括开关电路20和在第二导电端子23和第四端子18之间连接的平滑电容元件31。用于恒定电压电源的IC、构件等在必要时被连接到平滑电容元件31的输出侧。

当半导体开关元件24快速地启动并且逐渐地变得导电时，开关电路20不带延迟地启动并且输出电压Vout1逐渐地增加。因此，到平滑电容元件31的突波电流能够被足够地减小而不延迟DC/DC转换器30的输出电压Vout2的启动点。

注意在本说明书中“端子”包括简单导体，并且它不限于物理或者机械端子。类似地，“连接”意味着使得处于相同电势中，并且它不限于物理或者机械连接。

作为根据本发明的示例性优点，通过使用其中关于电阻元件和电容元件的多个并联电路被串联连接的串并联电路构造时间常数电路；因此，获取时间常数电路的、使得电压在急剧地衰减之后逐渐地衰减的输出电压特性是可能的。

(第二示例性实施例)

图2是示出本发明的第二示例性实施例的框图。将在下文中通过参考图2给出解释。与图1的那些相同的引用数字被应用于在图2中的与图1的那些相同的结构元件。

根据第二示例性实施例的时间常数电路40的特征在于，在第一示例性实施例的结构中，串并联电路46形成有第一并联电路131和第二并联电路132。在此情形中，近似地从在第一示例性实施例中描述的等式(2)的多个指数函数的和值推导第一指数函数和第二指数函数。输出电压V(t)在DC电压V0被施加之后立即根据第一指数函数改变直至特定时间t1，并且在特定时间t1之后根据第二指数函数改变。

即，因为在等式(1)中“n＝2”，所以能够获取以下2阶定系数常微分方程式。

(d/dt)²V(t)+A₁(d/dt)V(t)+A₂V(t)+A₃＝0    (3)

对于第二示例性实施例，方程式(3)的解如下。

V(t)＝B₁exp(-c₁t)+B₂exp(-c₂t)+B₃    (4)

等式(4)示意输出电压V(t)受到两个指数函数B₁exp(-c₁t)和B₂exp(-c₂t)的和值影响。在第二示例性实施例中，那些指数函数之一比较快速地衰减，并且另一指数函数比较缓慢地衰减。因此，输出电压V(t)受到如下的指数函数的影响，即，该指数函数从在DC电压V0被施加之后的即刻的时间点快速地衰减直至特定时间t1，并且然后在特定时间t1之后受到缓慢地衰减的指数函数的影响。

假设从在DC电压V0被施加之后的即刻的时间点到特定时间t1的输出电压是V1(t)并且在特定时间t1之后的输出电压是V2(t)，则能够基于等式(4)利用以下等式近似地表达V1(t)和V2(t)。

V1(t)＝D₁exp(-E₁t)+D2    (5)

V2(t)＝F₁exp(-G₁t)+F2    (6)

这里注意D₁、D₂、F₁、F₂是常数，E₁、G₁是衰减常数(时间常数的倒数)，并且E₁＞G₁。

即，输出电压V(t)从在DC电压V0被施加之后的即刻的时间点直至特定时间t1利用等式(5)而被表达为第一指数函数，并且在特定时间t1之后利用等式(6)而被表达为第二指数函数。

利用时间常数电路40，与仅仅单调地衰减的输出电压的特性相比，获取在以衰减系数E1急剧地衰减之后以衰减系数G1逐渐地衰减的输出电压V(t)的特性是可能的。这对应于以下事实，即，在串并联电路46中包含的两个电容元件121和122之一被快速地充电，并且另一个电容元件被缓慢地充电。

此外，还可以限定应用以下表达式，假设第一并联电路131的电阻元件111的电阻数值是R1，第一并联电路131的电容元件121的电容数值是C1，第二并联电路132的电阻元件112的电阻数值是R2，并且第二并联电路132的电容元件122的电容数值是C2。

C1＞C2并且R1＞R2    (7)

在该情形中，因为第二并联电路132的电容元件122的电容数值C2小于第一并联电路131的电容元件121的电容数值C1，所以利用比流到电容元件121的充电电流的积分数值更小的充电电流的积分数值完成了电容元件122的充电。而且，因为第二并联电路132的电阻元件112的电阻数值R2比第一并联电路131的电阻元件111的电阻数值R1更小，所以电容元件122快于电容元件121可靠地达到最终改变电压。这意味着还能够更大地设定等式(5)的衰减系数E₁并且还能够更小地设定等式(6)的衰减系数G₁。

因此，通过采用表达式(7)的条件，与仅仅单调地衰减的输出电压的特性相比，利用时间常数电路40获取在更加急剧地衰减之后更加逐渐地衰减的输出电压V(t)的特性是可能的。这对应于以下事实，即，在串并联电路46中包含的两个电容元件121和122中的电容元件122被更加快速地充电，并且电容元件121被更加缓慢地充电。

当应用表达式(7)时，可以如此限定，即，假设分压电阻元件19的电阻数值是R3，则应用以下表达式。

R3×C1＞100KΩ·μF    (8)

在此情形中，能够获取足够小的衰减系数G₁，从而获取在急剧地衰减之后非常逐渐地衰减的输出电压V(t)的特性是可能的。

根据第二示例性实施例的开关电路50包括时间常数电路40和半导体开关元件24。输出电压V(t)在从DC电压V0被施加的时间点开始特定时间t1已经流逝之后达到特定电压Vth。

时间常数电路40的输出电压V(t)急剧地衰减直至特定时间t1，并且在特定时间t1之后逐渐地衰减。因此，等价于输出电压V(t)的、控制端子21的电压快速地衰减，直至特定时间t1，此后达到使得半导体开关元件24变得导通的特定电压Vth，并且逐渐地衰减。由此，半导体开关元件24快速地和逐渐地变得导通。

此外，可以如下以具体方式体现开关电路50。半导体开关元件24是p沟道型FET 24，第一和第二导电端子22、23分别地是源极端子22和漏极端子23，控制端子21是栅极端子21，并且特定电压Vth是FET 24的阈值电压Vth。这里注意，在该具体形式中相同的引用数字被应用于分别的相应的结构元件以使其更加易于理解。

在此情形中，时间常数电路40的输出电压V(t)急剧地衰减直至特定时间t1，并且在特定时间t1之后逐渐地衰减。因此，等价于输出电压V(t)的、栅极端子21的电压快速地衰减，直至特定时间t1，此后达到使得半导体开关元件24变得导通的特定电压Vth，并且逐渐地衰减。由此，FET 24快速地和逐渐地变得导通。FET 24可以是任何类型例如MOS(金属氧化物硅)、结型等。

根据第二实施例的DC/DC转换器60包括开关电路50和平滑电容元件31。平滑电容元件31被连接在FET 24的漏极端子23和第四端子18之间。

因为FET 24快速地和逐渐地变得导通，所以在启动开关电路50时无任何延迟并且开关电路50的输出电压Vout1逐渐地增加。

因此，足够地降低到平滑电容元件31的突波电流而不延迟DC/DC转换器60的输出电压Vout2的启动点是可能的。

第二示例性实施例的其它结构、操作和效果与第一示例性实施例的那些相同。

(第三示例性实施例)

图3是示出本发明第三示例性实施例的框图。将在下文中通过参考图3给出解释。与图2的那些相同的引用数字被应用于在图3中与图2的那些相同的结构元件。

第三示例性实施例是第二示例性实施例的结构的更加具体的实施例。这里注意，相同的引用数字被应用于在该具体形式中的各个相应的结构元件以使其更加易于理解。在图3中，为了简化，省略了图2所示的第一和第二端子14、15，第三和第四端子17、18，DC电源32和主开关33。此外，负载61例如IC电源被连接到平滑电容元件31的输出侧。

在第三示例性实施例中，时间常数电路40被设于用作用于保持电源的启动顺序的开关的FET 24的栅极端子21和源极端子22之间。时间常数电路40形成有电阻元件111(电阻数值R1)、电阻元件112(电阻数值R2)、电容元件121(电容数值C1)和电容元件122(电容数值C2)。平滑电容元件31被布置于FET 24的输出侧上，并且它能够被视为用于相应于负载61的急剧瞬态响应的电容器。分压电阻元件19(电阻数值R3)是用于确定栅极端子21的电势的电阻器。用于驱动显示装置的IC等的负载61被布置于FET 24的漏极端子23的前面。

将在其中在DC/DC转换器60内产生的DC电压V0被施加到FET24的源极端子22侧的情形中或者在其中从源极端子22侧外侧输入DC电压V0的情形中研究FET 24的栅极电势的变化。FET 24被用作用于控制DC/DC转换器60的启动顺序的开关或者被用作用于控制输入电压的启动顺序的开关。在下文中，“栅极端子21”、“源极端子22”和“漏极端子23”被简单地称作“栅极”、“源极”和“漏极”。

在DC电压V0被施加到FET 24之后，即刻地，FET 24的栅极电势变为V0。随后，FET 24的栅极电势以根据在FET 24的栅极和源极之间的时间常数电路40的时间常数确定的斜率随着时间流逝而改变。最后，在充分长度的时间已经逝去之后，FET 24的栅极电势变为表达如下的电势。

V0×(R3)/(R1+R2+R3)

将详细地在下文中描述从DC电压V0被施加到FET 24的源极的时间点直至充分长度的时间已经逝去、具有这种电路结构的FET 24的栅极电势的改变。

首先，在图3中，在DC电压V0被施加到FET 24的源极侧之后，即刻地，电容元件121和122中的每一个变得虚拟地短路。因此，FET24的栅极电势变为V0，并且在FET 24的栅极和源极之间的电势变为0V(无电势差)。这里注意，使得电容数值C1足够地大于电容数值C2是理想的。在第三示例性实施例中，电容数值C1被设为电容数值C2的10倍之大。在施加DC电压V0之后，随着时间流逝，电容元件121和122被充电。此时，具有电容数值C2的电容元件122的充电被较早地完成，因为电容数值C2小于电容数值C1。直至电容元件122的充电被完成，在时间t中FET 24的栅极电势的变化能够近似地利用表达式1表达如下。

V1(t)＝V0×[R3/(A×R2+R3)+(A×R2)/(A×R2+R3)×exp(-t/α1)]表达式1

其中，

α1＝[(A×R3×R2)/(A×R2+R3)]×C2

A＝[1+(C2/C1)×(R1/R2)]

α1的数值示出根据R2、R3和C2确定的时间常数。A的数值是将在电容元件122的充电被完成之前执行的电容元件121的充电加以考虑的系数。即，在电容元件122正被充电时，电容元件121自然地也正被充电。此时，考虑在电容元件121和电容元件122之间的接触部处的电荷被保存，当电容元件122的充电被完成时，将在电容元件121中存储与电容元件122相同的电荷，并且FET 24的栅极电势因此而下降。即，A的数值是通过将其加以考虑而获取的数值。

下面，将描述在完成电容元件122的充电之后随着时间的FET 24的栅极电势。

在电容元件122的充电被完成之后，即刻地，电容元件121也具有与电容元件122已经存储的电荷量相等的电荷量(根据上述A的数值)。根据这点，对电容元件121的充电被进一步地执行。然而，电容元件122的充电被完成，从而认为电容元件122在开放状态中(即，等价于不具有电容元件122)。因此，在电容元件122的充电被完成之后，在时间t中FET 24的栅极电势的变化能够近似地利用表达2表达如下。

V2(t)＝V0×[{R3/(R2+R3)}×{(R2+R3)/(R1+R2+R3)+{R1/(R1+R2+R3)}×exp(-t/α2)}]  表达式2

其中，

α2＝[{R1×(R2+R3)}/(R1+R2+R3)]×C1

如上所述，FET 24的栅极电势根据利用表达式1表达的V1(t)而改变，直至电容元件122的充电被完成，并且在电容元件122的充电被完成之后根据利用表达式2表达的V2(t)改变。

图4和图5是示出根据第三示例性实施例和对照实例的FET 24的栅极电势的变化的曲线图。在下文中，将通过参考图3-图5而给出解释。

图4和图5示出在四个条件下的FET 24的栅极电势的变化，其中横轴是时间(ms)并且纵轴是栅极电势(V)。该四个条件是：其中电容数值C100被设为0.01μF的、将在以后描述的对照实例的情形；其中电容数值C100被设定为0.1μF的对照实例的情形；其中电容元件122正被充电的、第三示例性实施例的情形；和在电容元件122开放之后的第三示例性实施例的情形。在图4和图5中，“第三示例性实施例”和“电容元件122”分别地被简单地称作“本发明”和“C2”。在图4中插入了“充电”和“开放”的解释，并且在图5中绘制了FET的ON电压的栅极电势的斜率(切线)。此外，图5，利用粗实线绘制了栅极电势的实际时间变化。

如在图4和图5中所示，能够看到在第三示例性实施例中FET 24的栅极电势急剧地改变，直至电容元件122的充电被完成的时间点，并且在电容元件122的充电被完成之后逐渐地改变。

在第三示例性实施例中，电容数值C2被设定为小于电容数值C1并且为电阻数值R1、R2、R3采用适当的数值，从而在施加DC电压V0之后即刻地使得FET 24的栅极电势的变化是急剧的并且在完成电容元件122的充电之后使得所述变化是逐渐的。由此，在FET 24变为ON之前和之后栅极电势的斜率能够得到控制。结果，尽可能地缩短在FET 24启动之前的时间是可能的，同时减小当启动FET 24时的突波电流。

能够从利用表达式1和表达式2表达的V1(t)和V2(t)计算关于时间常数电路40的每一个常数。即，电阻数值和电容数值被以如此方式选择，使得在电容元件122的充电被完成的定时，V1(t)和V2(t)达到FET 24的实际操作电压X。注意“实际操作电压X”能够被定义为“X＝Vs-Vg”，假设FET 24的源极电势和栅极电势分别地被定义为Vs和Vg。“实际操作电压X”对应于第一和第二示例性实施例中的“特定电压(阈值电压)Vth”。

在第三示例性实施例中，当DC电压V0是12V并且实际操作电压X是2.5V时，如下限定所述数值。

R1＝1.2MΩ

R2＝300kΩ

R3＝1.5MΩ

C1＝0.1μF

C2＝0.01μF

R1/R2＝4     表达式a

(R1+R2)/R3＝1    表达式b

C1/C2＝10    表达式c

R2×C2＝3kΩ·μF    表达式d

在表达式a-d的左侧中表达的关系采取根据DC电压V0和实际操作电压X的数值改变的最佳数值(右侧)。然而，那些数值是基于在表达式a-d的右侧中表达的比率的，从而当选择电阻元件111、112、分压电阻元件19和电容元件121、122的每一个数值时，关系表达式a-d是重要的。即，通过应用表达式a-d，即使当DC电压V0、实际操作电压X和其它条件被改变时，也能够获得适当的数值。此外，将描述一般化的关系表个达式a-d的细节。首先，关于表达式a，电阻元件112的电阻数值R2大大地受到分压电阻元件19的电阻数值R3影响。

例如，当关于V2(t)的“t”为0时，从表达式2获得以下表达式。

V2(0)＝V0×(R3/(R2+R3))

这示出在图4中V2(0)的截距是V0×(R3/(R2+R3))。

此外，当在表达式1中C2被设定为足够地小于C1时，获得了以下表达式。

因此，获得了以下表达式。

V1(t)＝V0×(R3/(R2+R3))

这意味着，即使当C2被设定为尽可能地小于C1时，栅极电势也在电压被施加到FET 24的瞬时变为V0，但是此后它即刻地转变为V0×(R3/(R2+R3))的数值。当将这个电势差视为在FET 24的栅极和源极之间的电势差时，它能够被表达如下。

V0-(V0×(R3/(R2+R3)))＝V0×(R2/(R2+R3))

即，有必要使得电压数值“V0×(R2/(R2+R3))”小于FET 24的实际操作电压。如果不这样，则在FET 24的栅极电势的变化变得逐渐的之前，栅极电势可以达到FET 24的实际操作电压。显然，如果在FET 24的栅极电势的变化变得逐渐的之前FET 24启动，则不能减小突波电流。

由此，在其中假设FET的实际操作电压是X(V)的情形中，有必要选择满足以下条件表达式的R2和R3

X＞V0×(R2/(R2+R3))    表达式e

X     FET 24的实际操作电压

V0    在FET 24的源极和GND之间施加的电压

R2    时间常数电路40的电阻元件112的电阻

R3    用于确定栅极电势的分压电阻元件19的电阻

对于第三示例性实施例，V0＝12V、R2＝300kΩ，并且R3＝1500kΩ，从而获得了X＞2.0V。因为X＝2.5V，所以表达式e被满足。

下面，将详细描述电阻元件111的电阻数值R1。

R1是用于确定从在FET 24的源极和GND之间施加电压的时间点开始在充分长度的时间已经逝去之后的、FET 24的栅极电势的电阻数值。这里注意，有必要使得在充分长度的时间已经逝去之后，在FET 24的栅极和源极之间的电势差为等于或者大于FET 24的实际操作电压X的数值。这是因为，当在FET 24的栅极和源极之间的电势差没有达到实际操作电压X时，FET 24并不启动(FET 24不能被接通)。

因此，R1需要被选择为满足以下条件表达式。

X＜V0×(R3)/(R1+R2+R3)    表达式f

X     FET 24的实际操作电压

V0    在FET 24的源极和GND之间施加的电压

R1    时间常数电路40的电阻元件111的电阻

R2    时间常数电路40的电阻元件112的电阻

R3    用于确定栅极电势的分压电阻元件19的电阻

对于第三示例性实施例，V0＝12V、R1＝1200kΩ、R2＝300kΩ，并且R3＝1500kΩ，从而获得了X＜6.0V。因为X＝2.5V，所以表达式f被满足。

下面，将详细描述电容元件121的电容数值C1。

在第三示例性实施例中，C1成为用于减小突波电流的重要参数，因为假设了在第三示例性实施例中，电容元件122(电容数值C2)的充电较早地完成。即，因为需要设定C1大于C2，并且在电容元件122的充电被完成之后，FET 24的栅极电势按照根据C1、R2和R3确定的时间常数而改变。

因为在电容元件122的充电被完成之后，FET 24的栅极电势的变化变得是逐渐的，所以有必要使得FET 24的实际操作电压X在逐渐电压区域中。这是因为在其中对电容元件122充电的时间段变为其中FET24的栅极电势急剧地改变的时间段，从而有必要避免那个时间段。如果在其中FET 24的栅极电势急剧地改变的时间段中栅极电势达到实际操作电压X，则在启动FET 24时的突波电流变高。因此，有必要通过将R2和R3加以考虑地选择C1的数值，从而能够足够地减小突波电流。

这里，研究了“对照实例”以获得最佳电阻数值C1。对照实例的时间常数电路形成有单一电阻元件和单一电容元件的并联电路，并且这对应于在专利文献1中公开的技术。此外，其中利用对照实例的替代在第三示例性实施例的结构中的时间常数电路的开关电路和DC/DC转换器被取作“对照实例的开关电路和DC/DC转换器”。

假设“dV2(t)/dt”是“斜率”，则在FET 24的实际操作电压附近的斜率需要大于在对照实例的FET的实际操作电压附近的斜率，以足够地减小突波电流。首先，获得了在对照实例的FET的实际操作电压中的斜率和直至达到实际操作电压所需要的时间(t1)。

首先，将讨论对照实例的电路结构。图8是示出对照实例的电路图。在下文中，将通过参考图3和图8在于第三示例性实施例和对照实例之间进行比较时给出解释。与图3的那些相同的引用数字被应用于图8的、与图3的那些相同的结构元件。

对照实例的时间常数电路100包括利用电阻元件101(电阻数值R100)、电容元件102(电容数值C100)和分压电阻元件104(电阻数值R101)构造的并联电路103。

开关电路110包括时间常数电路100和FET 24。DC/DC转换器120包括开关电路110和平滑电容元件31。差异在于，对照实例的时间常数电路100仅仅具有单一RC并联电路，而第三示例性实施例的时间常数电路40(图3)具有两个RC并联电路。

对照实例的电路结构中的栅极电势的时间变化能够由以下表达式3表达。

V3(t)＝V0×[R101/(R100+R101)+{R100/(R100+R101)}×exp(-t/α3)]    表达式3

其中，

α3＝[(R100×R101)/(R100+R101)]×C100

当关于时间对上述表达式3微分时，能够获得以下表达式。

dV3(t)/dt＝-(V0/(R101×C100))×exp(-t/α3)

当利用电阻数值R100、R101和电容数值C100替代第三示例性实施例的电阻数值R1、R2、R3和电容数值C1时，能够如下地考虑所述数值。

R100＝R1+R2，R101＝R3，C100＝C1

由此，能够获得以下表达式。

dV3(t)/dt＝-(V0/(R3×C1))×exp(-t/αt3)    表达式g

其中，

α3＝((R1+R2)×R3×C1)/(R1+R2+R3))

能够从表达式g获得在根据对照实例的FET 24的实际操作电压中的栅极电势的斜率(时间变化率)。

此外，假设FET 24的实际操作电压是“X”，通过使用表达式3(如上所述，假设R100＝R1+R2，R101＝R3，C100＝C1)，达到FET 24的实际操作电压所要求的时间t1能够被表达如下。

t1＝-((R3×C1)/2)×ln((R3/(R1+R2))-((R2+R3)/R2)×(X/V0))    表达式h(在第三示例性实施例中t1＝40ms)

现在，转向第三示例性实施例的电路结构，以相同的方式获得了在FET 24的实际操作电压中的栅极电势的斜率。在第三示例性实施例中，电容元件122的充电已经必须在FET 24的实际操作电压的附近完成。通过使用表达式2表达此时FET 24的栅极电势的时间变化，并且通过关于时间对表达式2进行微分，能够如下获得FET 24的实际操作电压中的栅极电势的斜率。

dV2(t)/dt＝-(V0×R3)/((R2+R3)×(R2+R3)×C1)×exp(-t/α2)表达式i

其中，

α2＝(R1×(R2+R3)×C1)/(R1+R2+R3)

在利用表达式h示出的时间t1中，从表达式i获得的、根据第三示例性实施例的斜率需要小于从表达式g获得的、根据对照实例的斜率。此外，在时间t1中，根据第三示例性实施例的FET 24的栅极电势需要已经达到实际操作电压。因此，根据那些条件，以下两个表达式适用。

|dV3(t1)/dt|＞|dV2(t1)/dt|    表达式j

V0-V2(t1)＞X  表达式k

其中，

t1＝-((R3×C1)/2)×ln((R3/(R1+R2))-((R2+R3)/R2)×(X/V0))

在第三示例性实施例中，dV3(t1)/dt＝-0.047并且dV2(t1)/dt＝-0.032，从而表达式j得以满足。此外，V0-V2(t1)＝3.7并且X＝2.5，从而表达式k得以满足。如所描述地，有必要选择电容数值C1以满足上述表达式j和表达式k。

下面，将详细描述电容数值C2。

对于第三示例性实施例，C2成为用于尽可能地缩短FET 24的启动点的重要参数。而且，作为第三示例性实施例的特征，关于电容元件121(电容数值C1)和电容元件122(电容数值C2)，有必要较早地完成电容元件122的充电，从而有必要满足C1＞C2。此外，为了充分地实现第三示例性实施例的效果，选择C2以满足关系“C1＞5×C2”是理想的。在表达式1中C2的数值相对于C1的数值越小，则能够越大地缩短FET 24的启动点的延迟量。

如上所述，当选择图3所示时间常数电路40的电阻数值R1、R2、R3和电容数值C1、C2时，满足表达式e-表达式k的数值将被选择。

更加具体地，选择满足表达式e-表达式k并且满足以下比率或者表达式的数值从而充分地实现第三示例性实施例的效果(在减小突波电流的同时尽可能地缩短FET 24的启动点)是重要的。

R3×C1＞100kΩ·μF    表达式l

C1/C2＞5    表达式m

0.5＜(R1+R2)/R3＜2    表达式n

2＜(R1/R2)＜14    表达式o

在第三示例性实施例的具体实例中，数值被定义为R3×C1＝150，C1/C2＝10，(R1+R2)/R3＝1，并且R1/R2＝4。

第三示例性实施例的其它结构、操作和效果与第一和第二示例性实施例的那些相同。

(关于第三示例性实施例的、更加详细的解释)

下面，将通过参考图3等更加详细地描述第三示例性实施例。

图3示出在DC/DC转换器60内的FET 24的外围电路。电阻元件111的一个端子和电容元件121的一个端子被连接到FET 24的源极，并且电阻元件111和电容元件121的相反的端子被相互连接。此外，电阻元件112的一个端子和电容元件122的一个端子在其接点处连接，并且电阻元件112和电容元件122的另一端子分别地被连接到FET 24的栅极。此外，电阻元件19被连接在FET 24的栅极和GND之间，并且平滑电容元件31被连接在FET 24的漏极和GND之间。从FET 24的源极侧供应DC电压V0，并且在平滑电容元件31的前面连接负载61例如IC。

虽然在第三示例性实施例中描述了FET 24的栅极电势的变化，但是它不仅限于FET 24。能够以与第三示例性实施例的开关电路50相同的方式控制其流动电流数值根据所施加电压的变化而变化的、具有开关功能的任何构件(元件)。此外，构造时间常数电路40的电容元件121和122不限于电容器。能够替代地使用具有电容构件的任何构件。通过使用电容器描述了第三示例性实施例以使其能够利用成本最低的技术得以实现。

下面，将描述根据第三示例性实施例的DC/DC转换器60的行为。

将描述在FET 24的栅极和源极之间的电压的变化。在DC电压V0被施加之后，即刻地，电容元件121和122开始处于短路状态中。因此，被施加到FET 24的栅极的电势是V0。这里假设C1＞＞C2(在第三示例性实施例中，C1是C2的10倍之大)，对电容元件121、122的充电随着时间流逝而被执行。对电容元件122的充电较早地完成，从而电容元件122变成开放状态。在这个时间点，对电容元件121的充电仍然继续。

从DC电压V0被施加到FET 24的源极的时间点到电容元件122的充电被完成并且电容元件122开始处于开放状态中的时间点，利用上述表达式1近似地表达FET 24的栅极电势的时间变化。此外，在表达式1中的A的数值中，此时对电容元件121充电得到了考虑。

将描述在对电容元件122的充电完成并且电容元件122变成开放状态之后FET 24的栅极电势的变化。当电容元件122处于开放状态中时，能够认为不存在电容元件122。结果，FET 24的栅极电势开始根据如利用上述表达式2示出的、利用R1、R2和R3配置的时间常数改变。

通过具有这种电路结构，FET 24的栅极电势急剧地改变，直至电容元件122变得开放，因为源于电容122中的时间常数变得具有支配性，并且在电容元件122变得开放之后FET 24的栅极电势逐渐地改变，因为源于电容元件121中的时间常数变得具有支配性。

例如，使用特定的数字数值来提供解释。在第三示例性实施例的电路结构中，假设V0＝12V、R1＝1.2MΩ、R2＝300kΩ、R3＝1.5MΩ、C1＝0.1μF并且C2＝0.01μF。此外，将通过假设FET 24是p沟道型MOSFET并且实际操作电压是2.5V而给出解释。将这些数值代入表达式1中，并且在图4和图5的曲线图中示出FET 24的栅极电势的变化状态。

在第三示例性实施例的电路结构的情形中，使得FET 24的栅极电势达到实际操作电压(在FET 24的栅极和源极之间的电势差＝2.5V)需要的时间为大约10ms。能够通过关于时间对表达式1微分并且代入“t＝10ms”而获得在这个时间点栅极电势的变化率(斜率)(或者利用图5的切线示出)，并且它是大约-0.038V/ms。当FET 24启动时，栅极电势的这个变化率影响突波电流。随着其绝对值变得越小，突波电流的减小量变得越大。

在下文中使用上述对照实例的电路结构以进行比较并且提供解释。除了图8，将通过使用图9和图10描述对照实例。图9是示出对照实例的FET的栅极电势的变化的曲线图。图10是示出对照实例的DC/DC转换器的输出电压的启动点的延迟的实例的曲线图。图10A对应于图9的、其中C100＝0.01μF的情形，并且图10B对应于图9的、其中C100＝0.1μF的情形。

如在图8中所示，利用电阻元件101、分压电阻元件104、电容元件102和平滑电容元件31构造根据对照实例的FET 24的外围电路。相对于第三示例性实施例的电路结构的差异在于，利用电阻元件101和电容元件102构造布置于FET 24的栅极和源极之间的时间常数电路100。即，利用单一电阻元件和单一电容元件构造对照实例的时间常数电路100，而利用两个电阻元件和两个电容元件构造第三示例性实施例的时间常数电路。

利用上述表达式3表达对照实例的栅极电势的时间变化。为了与第三示例性实施例进行比较，在对照实例的电路结构中，假设V0＝12V、R100＝1.5MΩ、R101＝1.5MΩ、C100＝0.01μF、FET 24是p沟道型MOSFET，并且实际操作电压是2.5V。

在图9的曲线图中示出通过将以上数值代入表达式3中获得的、FET 24的栅极电势的变化(“C100＝0.01μF”的曲线)。在此情形中，根据图9，达到FET 24的实际操作电压(在栅极和源极之间的电势差＝2.5V)所要求的时间是大约4ms。能够通过相对于时间对表达式3微分并且代入“t＝4ms”获得在这个时间点栅极电势的变化率(斜率)(还可以从图9的切线计算)，并且它是大约-0.47V/ms。在其中“C100＝0.01μF”的情形中，在图10A中示出DC/DC转换器120(FET 24)的输出电压的启动点。

当FET 24启动时，栅极电势的这个变化率影响突波电流。随着其绝对值变得越小，突波电流的减小量变得越大。为了在对照实例的电路结构中具有与第三示例性实施例的情形相等的、突波电流的减小量，必须将其时间常数设为第三实施例的10倍并且满足“C100＝0.1μF”。

在图9的曲线图中示出通过将“C100＝0.1μF”代入表达式3获得的、FET 100的栅极电势的变化(“C100＝0.1μF”的曲线)。在其中在对照实例中“C100＝0.1μF的情形中”，达到FET 24的实际操作电压(2.5V)所要求的时间是大约40ms(图4和图5)。能够通过相对于时间对表达式3微分并且代入“t＝40ms”获得在这个时间点栅极电势的变化率(斜率)，并且它是大约-0.047V/ms。在图10B中示出在其中“C100＝0.1μF的情形中DC/DC转换器120(FET 24)的输出电压的启动点”。

能够看到，在对照实例中当设为“C100＝0.1μF”时FET 24在实际操作电压点处的栅极电势的变化率采取与根据第三示例性实施例的FET 24在实际操作电压处栅极电势的变化率相同的数值。即，在其中在对照实例和第三示例性实施例中接通FET 24从而以相同水平减小突波电流的情形中，从DC电压被施加的时间点，对于第三示例性实施例，将时间缩短为仅仅大约10ms是可能的，而对于对照实例，所述时间占用大约40ms。

此外，虽然在第三示例性实施例和对照实例中通过使用表达式1、表达式2和表达式3近似地示出栅极电势在FET 24启动的时间处的变化，但是能够例如通过使用电路模拟器例如Spice(以集成电路为重心的模拟程序)而容易地计算栅极电势的变化。

例如，在第三示例性实施例中，FET的实际操作电压被解释为2.5V。然而，在一些情形中，实际操作电压的数值可以根据FET改变。在这种情形中，通过下述方式检查FET 24的实际操作电压和栅极电势的变化率，即，使用电路模拟器对于在FET的栅极和源极之间装载的时间常数电路40的时间常数进行模拟，能够选择时间常数电路40的最佳电阻数值和电容数值。重要的是，选择电阻数值R1、R2、R3和电容数值C1、C2从而电容元件122的充电完成点处于FET 24的实际操作电压附近。

作为参考，在图11和图12中示出关于第三示例性实施例的结构的模拟结果。图11是示出关于第三示例性实施例的FET 24的栅极电势执行的模拟结果的曲线图，并且它对应于从图4提取的FET 24的栅极电势(粗实线)。图12是示出关于在第三示例性实施例的电阻元件111、112和电容元件121、122中流动的电流的模拟结果的曲线图。在图12中，横轴(ms)是时间，纵轴是电流(μA)，在电阻元件111、112中流动的电流是◇：I(R1)、I(R2)，并且在电容元件121、122中流动的电流是△：I(C1)、●：I(C2)。如能够从图12看到地，在大约10ms处I(C2)≤0。这意味着电容元件122的充电被完成。

如上所述，当在对照实例和第三示例性实施例中使得在启动FET时的突波电流量处于相同水平时，即，当在对照实例和第三示例性实施例中使得在启动FET时栅极电势的时间变化处于相同水平时，能够如下这么说。对于对照实例，直至FET启动需要的时间被与时间常数电路的时间常数成比例地延迟，而对于第三示例性实施例，与对照实例相比，直至FET启动的延迟量能够被尽可能地缩短。换言之，通过为显示装置采用第三示例性实施例的电路结构，直至显示装置启动的时间能够被尽可能地缩短，同时减小在启动显示装置时产生的突波电流。

下面，将更加详细地描述第三示例性实施例的效果。

在图8所示的对照实例中，利用单一电阻元件101和单一电容元件102形成在FET 24的栅极和源极之间使用的时间常数电路100，并且FET的栅极电势逐渐地升高以减小在启动FET 24时(在启动DC/DC转换器120时)产生的突波电流。然而，当将在对照实例的时间常数电路100中增加时间常数时，直至FET 24的启动点(DC/DC转换器120的启动点)的时间变得被延迟。

同时，在图3所示的第三示例性实施例中，利用两个电阻元件111、112和两个电容元件121、122形成在FET 24的栅极和源极之间使用的时间常数电路40。由此，与对照实例的情形相比，能够缩短直至FET 24的启动点(DC/DC转换器60的启动点)的延迟时间，同时减小在启动FET 24时的突波电流。

具体地，当减小在启动FET 24时的突波电流时，如果对于简单的时间常数电路100将时间常数设为对照实例的10倍，则FET的启动点也被延迟10倍。同时，通过采用第三示例性实施例的时间常数电路40，FET 24的启动点的延迟量能够被抑制为大约2.5倍。

图4示出根据对照实例和第三示例性实施例的FET 24的栅极电势的变化。在图4中，相应于FET 24的实际操作电压2.5V(在FET 24的栅极和源极之间的电势差是2.5V)的、FET 24的栅极电势是9.5V。在图4中，对于第三示例性实施例(图4中的粗实线)，达到9.5V一行的时间是10ms，而对于对照实例(图4中的▲)，所述时间是40ms。

即，通过为显示装置采用第三示例性实施例的电路结构，直至显示装置被启动的时间能够被尽可能地缩短，同时减小在启动显示装置时产生的突波电流。此外，通过使用仅仅利用无源元件形成的时间常数电路，能够简单地以低的成本实现第三示例性实施例的电路结构。而且，第三示例性实施例的电路结构使得缩短启动时间的延迟量成为可能，同时减小在启动FET时(在启动DC/DC转换器时)的突波电流。

(第四示例性实施例)

图6是示出本发明第四示例性实施例的框图。在下文中，将通过参考图6给出解释。

第四示例性实施例的显示装置62的特征在于包括：在信号线和扫描线的矩阵的每一个交叉点处具有像素的视频显示单元63；向视频显示单元63的每一个像素施加根据视频信号的电压的扫描线驱动器64和信号线驱动器65；处理从视频信号源66获取的视频信号，并且将其输出到扫描线驱动器64和信号线驱动器65的视频信号处理电路67；和将从电源电压供应源68获取的电压转换成规定数值，并且将其供应到扫描线驱动器64、信号线驱动器65和视频信号处理电路67的电源电压产生电路69。显示装置62的特征在于，在电源电压产生电路69内包括第三示例性实施例的DC/DC转换器60。例如，视频显示单元63是液晶面板，并且显示装置62是液晶显示器装置。

为了驱动视频显示单元63，需要视频信号处理电路67和电源电压产生电路69。视频信号处理电路67处理从视频信号供应源66供应的视频信号(重新排列视频信号，产生基准信号等)。电源电压产生电路69向用于驱动视频显示单元63的各种IC(扫描线驱动器64、信号线驱动器65、视频信号处理电路67等)供应适当的电源电压。

电源电压产生电路69从一个种类的、供应的电源电压产生多个电源电压。存在多个IC例如扫描线驱动器64、信号线驱动器65和视频信号处理电路67以驱动视频显示单元63，并且在很多情形中，每一个IC所要求的电源电压是不同的。在这种情形中，必须具有从单一供应的电源电压产生多个电源电压的电路(DC/DC转换器60等)。如上所述，用于控制每一个电源的启动顺序和启动定时的开关FET被用于DC/DC转换器60。

在显示装置62中，使用包括DC/DC转换器60的电源电压产生电路69。因此，在供应电力时并不由于突波电流而产生任何故障，并且从电力被供应的时间点到视频被显示的时间点所需要的时间变短。

虽然在第四示例性实施例中使用第三示例性实施例的DC/DC转换器60，但是使用其它实施例的DC/DC转换器也是可能的。显示装置62不仅限于液晶显示器装置。例如，可以使用任何类型的显示装置例如有机EL显示装置和LED显示装置。

(第五示例性实施例)

图7是示出本发明第五示例性实施例的电路图。

将通过参考图7在下文中给出解释。与图3的那些相同的引用数字被应用于图7中的、与图3的那些相同的结构元件。

在第五示例性实施例中，利用第一并联电路131、第二并联电路132和第三并联电路133形成串并联电路76。利用电阻元件111(电阻数值R10)和电容元件121(电容数值C10)形成第一并联电路131，利用电阻元件112(电阻数值R11)和电容元件122(电容数值C11)形成第二并联电路132，并且利用电阻元件113(电阻数值R12)和电容元件123(电容数值C12)形成第三并联电路133。利用串并联电路76和分压电阻元件19(电阻数值R13)形成时间常数电路70。开关电路80包括时间常数电路70和FET 24。DC/DC转换器90包括开关电路80和平滑电容元件31。

第五示例性实施例的时间常数电路70使用三个电阻元件和三个电容元件，而第三示例性实施例的时间常数电路使用两个电阻元件和两个电容元件。第五示例性实施例的其它结构与第三示例性实施例的那些相同。利用第五示例性实施例使得在达到FET 24的实际操作电压之前栅极电势的变化更加急剧是可能的。即，与第三示例性实施例的情形相比，缩短FET 24的启动点的延迟量是可能的。

这是因为，通过利用三个电容元件121到123在FET 24的栅极和源极之间形成时间常数电路70，在达到FET 24的实际操作电压之前FET 24的栅极电势的变化能够被更加细致地控制。类似地，通过使用N件电容元件和N件电阻元件而形成时间常数电路并且通过在FET的栅极和源极之间连接时间常数电路(第一示例性实施例)，执行更加细致的控制是可能的。当在FET的栅极和源极之间使用三个或者更多电容元件时，能够根据上述表达式1和2示出FET的栅极电势的变化。还能够通过使用电路模拟器而容易地知道所述变化。

关于第五示例性实施例的操作，相对于第三示例性实施例的差别如下。即，在第五示例性实施例中，使用三个电容元件121-123的时间常数电路70被设于FET 24的栅极和源极之间。因此，在第三示例性实施例中描述的、FET 24的栅极电势根据时间流逝而急剧地改变的部分(在达到FET 24的实际操作电压之前栅极电势的变化)能够被更加急剧地改变。换言之，通过使得接近直至FET 24启动的时间(直至FET24的实际操作电压的时间)的、FET 24的栅极电势更加急剧，能够进一步缩短在FET 24启动之前的延迟量。因此，与第三示例性实施例的情形相比，利用第五示例性实施例缩短FET 24的启动延迟量是可能的。

第五示例性实施例的效果在于，在启动显示装置时的突波电流能够被减小，并且在启动显示装置之前的时间能够被尽可能地缩短，如在第三示例性实施例的情形中一样。关于第五示例性实施例的效果，相对于第三示例性实施例的差异在于，通过为时间常数电路使用三个电容元件，与第三示例性实施例的情形相比，在启动显示装置之前的时间能够被进一步地缩短。因此，第五示例性实施例使得可通过使用仅仅利用无源元件形成的时间常数电路而提供简单的和低成本的电路结构，并且在减小在启动FET时(在启动DC/DC转换器时)的突波电流的同时与第三示例性实施例的情形相比缩短启动时间的延迟量。

第五示例性实施例的其它构造、操作和效果与第一、第二和第三示例性实施例的那些相同。

(其它)

下面，将在整体上总结以上作为第一到第五示例性实施例描述的本发明。

本发明的示例性目的在于作为用于克服上述问题的技术提供具有一种电路的显示装置等，利用该电路，在启动DC/DC转换器时产生的突波电流被减小，DC/DC转换器的启动点的延迟时间被尽可能地缩短，并且其规模被最小化。

为了实现该示例性目的，采用其中通过使用利用电阻元件和电容元件构造的时间常数电路接通FET的电路结构以控制FET的栅极电势。然而，利用简单地使用各一个电阻元件和电容元件的时间常数电路，启动点的延迟量几乎与时间常数成比例地被确定。因此，本发明采用以下电路结构。

在本发明中，通过组合两个电容元件和两个电阻元件构造在FET的栅极和源极之间的时间常数电路。一个电容元件和一个电阻元件被并联连接，如此的两对被串联连接，并且其两端分别地被连接到FET的栅极和源极。利用这种结构，能够利用在第三示例性实施例等中描绘的V1(t)和V2(t)表达FET的栅极电势的变化。

随后，将描述用于解决所述问题的方案。关于FET的栅极电势的控制，可以存在采用这样一种电路结构的情形，其中，电阻元件和电容元件被布置于FET的栅极和源极之间，并且通过使用其时间常数接通FET。在该情形中，利用通过使用一个电阻元件和一个电容元件在FET的栅极和源极之间形成的时间常数电路，几乎与时间常数成比例地确定了启动点的延迟量。必须具有大数值的时间常数从而减小在启动FET时的突波电流。同时，必须具有小数值的时间常数从而尽可能地缩短FET的启动点的延迟量。因此，本发明采用如此结构，其中，通过添加一个更多的电容元件和一个更多的电阻元件并且将它们组合而形成设于FET的栅极和源极之间的时间常数电路。该时间常数电路的特征在于，在电压被施加到FET(开始在FET的栅极和源极之间产生电势差)之后，即刻地，FET的栅极电势的变化量变得是急剧的，而在使得FET接通的电压(实际操作电压)附近，FET的栅极电势的变化量变得是逐渐的。

随后，将描述本发明的效果。本发明的时间常数电路的特征是，在FET的栅极和源极之间的电势差被产生之后，即刻地，控制FET的栅极电势的变化量是急剧的，并且在使得FET接通的电压(实际操作电压)附近控制FET的栅极电势的变化量是逐渐的。利用典型的时间常数电路(利用一个电阻元件和一个电容元件形成的电路)，电压随着由一个电阻元件和一个电容元件确定的时间常数改变，直至它达到使得FET实际上被接通的电压(实际操作电压)。因此，对于增加的时间常数数值，达到FET的实际操作电压的时间变得延长。同时，通过采用本发明的时间常数电路的结构，能够尽可能地缩短达到FET的实际操作电压的时间。即，提供一种能够以最小电路规模形成的、能够尽可能地减小突波电流量和缩短DC/DC转换器的延迟量的显示装置是可能的。这使得在尽可能地抑制关于在显示装置上显示视频的延迟时间的同时，减小在启动显示装置时产生的突波电流成为可能。

虽然已经在上面通过参考每一个以上示例性实施例描述了本发明，但是本发明不限于那些示例性实施例中的每一个。本领域技术人员想到的各种改变和修改能够被应用于本发明的结构和细节。应该注意，本发明包括通过适当地相互组合每一个上述示例性实施例的结构的一个部分或者全部部分而获取的那些。特别地，在图1-图3中和在图7中示出的结构元件并不是必要地对应于所述构件。即，本发明也包括能够利用等价电路如在图1-图3和图7中那样表示的结构。

本发明还能够表达如下。

(1)一种DC/DC转换器，包括具有时间常数电路的电源电压产生电路，通过在FET的栅极和源极之间连接串联连接的至少两个电容器而形成该时间常数电路。

(2)在(1)中描绘的DC/DC转换器，包括具有时间常数电路的电源电压产生电路，其中：第一电容器的一个端子和第一电阻器的一个端子被连接到FET的源极侧；第一电容器的另一个端子和第一电阻器的另一个端子被连接到第二电容器的一个端子和第二电阻器的一个端子；第二电容器的另一个端子和第二电阻器的另一个端子被连接到FET的栅极侧；并且在FET的栅极侧和GND之间连接第三电阻器。

(3)在(1)或者(2)中描绘的DC/DC转换器，在FET的栅极和源极之间具有时间常数电路，该时间常数电路被如此构造，即，使得通过在FET的栅极和源极之间施加电压，栅极电势的斜率是急剧的，直至达到使得FET处于ON状态中的实际操作电压，并且与在达到实际操作电压之前观察到的栅极电势的斜率相比，在使得电压达到实际操作电压的瞬时，栅极电势的斜率是逐渐的。

(4)上述(1)-(3)的任何一项中描绘的DC/DC转换器被装载到其中的显示装置。

工业适用性

能够对于输出随着时间流逝而衰减的电压的时间常数电路和对于设有该时间常数电路的开关电路、DC/DC转换器、显示装置等利用本发明。

Claims (9)

1.一种时间常数电路，包括：通过在第一端子和第二端子之间串联连接多个并联电路形成的串并联电路，利用电阻元件和电容元件构造每一个所述并联电路；和，在被连接到所述第二端子的第三端子和第四端子之间连接的分压电阻元件，其中

所述第一端子和所述第二端子是输入端子，并且所述第三端子和所述第四端子是输出端子。

2.根据权利要求1的时间常数电路，其中

当在所述输入端子之间施加DC(直流电)电压时，在所述输出端子之间获取的输出电压根据不同时间常数的多个指数函数的和值而改变。

3.根据权利要求2的时间常数电路，其中：

利用第一并联电路和第二并联电路形成所述串并联电路；

近似地从所述多个指数函数的和值推导第一指数函数和第二指数函数；并且

所述输出电压从在所述DC电流被施加之后的即刻的时间点开始直至特定时间根据所述第一指数函数改变，并且在所述特定时间之后根据所述第二指数函数改变。

4.一种开关电路，包括根据权利要求3的时间常数电路、控制端子、和具有第一导电端子和第二导电端子的半导体开关元件，其中：

当特定电压被施加到所述控制端子时，在所述半导体开关元件的所述第一导电端子和所述第二导电端子之间变为导通的；

所述第一端子被连接到所述第一导电端子，并且所述第三端子被连接到所述控制端子；并且

在所述特定时间之后，所述输出电压达到所述特定电压。

5.根据权利要求4的开关电路，其中：

所述半导体开关元件是p沟道型FET，所述第一导电端子和所述第二导电端子分别是源极端子和漏极端子，并且所述控制端子是栅极端子；并且

所述特定电压是所述FET的阈值电压。

6.一种DC/DC转换器，包括：

根据权利要求5的开关电路；和

在所述FET的所述漏极端子和所述第四端子之间连接的平滑电容元件。

7.一种显示装置，包括根据权利要求6的DC/DC转换器。

8.根据权利要求2的时间常数电路，其中：

利用第一并联电路和第二并联电路形成所述串并联电路；并且

假设所述第一并联电路的电阻元件的电阻数值是R1、所述第一并联电路的电容元件的电容数值是C1、所述第二并联电路的电阻元件的电阻数值是R2、所述第二并联电路的电容元件的电容数值是C2，则R1＞R2并且C1＞C2适用。

9.根据权利要求8的时间常数电路，其中

假设所述分压电阻元件的电阻数值是R3，则R3×C1＞100(kΩ·μF)适用。

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