CN104778917B - 像素驱动电路及其驱动方法和显示设备 - Google Patents

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Abstract

本发明公开了一种像素驱动电路及其驱动方法和显示设备，属于显示技术领域。像素驱动电路包括存储模块、发光模块、驱动晶体管和电压调整模块；存储模块，分别与第一控制信号端、数据电流输入端、驱动晶体管、电压调整模块连接，用于在第一控制信号的控制下，对数据电流流过驱动晶体管时驱动晶体管的栅源电压进行存储；发光模块，分别与第二控制信号端、电源电压端、驱动晶体管连接，用于在第二控制信号控制下根据驱动晶体管中的发光电流发光；电压调整模块，分别与第二控制信号端、存储模块连接，用于在第二控制信号控制下，降低存储模块存储的电压，以控制驱动晶体管中发光电流相对于数据电流进行预设比例的缩小。采用本发明，可提高显示准确度。

Description

像素驱动电路及其驱动方法和显示设备
技术领域
本发明涉及显示技术领域，特别涉及一种像素驱动电路及其驱动方法和显示设备。
背景技术
随着显示技术的发展，OLED(Organic Light Emitting Diode，有机发光二极管)得到了广泛的应用。在OLED显示面板中，对于每个像素，设置有一个包含有OLED的像素驱动电路，用于显示相应的像素。
在现有技术中，像素驱动电路中可以包括驱动晶体管、OLED、存储电容和一些用于电路通断控制的晶体管等。像素驱动电路的驱动过程包括编程阶段和发光阶段两个阶段。在编程阶段(第一阶段)，驱动晶体管的栅极和漏极连接，使驱动晶体管处于饱和状态，数据电流Idata流过驱动晶体管，存储电容记录该数据电流下驱动晶体管的栅源电压。在发光阶段(第二阶段)，通过控制VDD、VSS使驱动晶体管处于饱和状态，此时，驱动晶体管的栅源电压为电容记录的电压，基于饱和状态下驱动晶体管的电流与栅源电压的关系式，可知驱动晶体管的电流为Idata，此电流亦为OLED的发光电流Ioled。
在实现本发明的过程中，发明人发现现有技术至少存在以下问题：
当驱动电路对应的像素点要显示低灰阶内容时，发光电流Ioled较小，因此所需的Idata也较小，这样，存储电容的充电速度较慢，如果在编程阶段的规定持续时长内不能完成充电，则存储电容记录的电压则会偏小，导致Ioled不准确，进而导致显示不准确。
发明内容
为了解决现有技术的问题，本发明实施例提供了一种像素驱动电路及其驱动方法和显示设备。所述技术方案如下：
第一方面，提供了一种像素驱动电路，所述像素驱动电路包括存储模块、发光模块、驱动晶体管和电压调整模块，其中：
所述存储模块，分别与第一控制信号端、数据电流输入端、所述驱动晶体管、所述电压调整模块连接，用于在第一控制信号的控制下，对数据电流流过所述驱动晶体管时所述驱动晶体管的栅源电压进行存储；
所述发光模块，分别与第二控制信号端、电源电压端、所述驱动晶体管连接，用于在第二控制信号控制下根据所述驱动晶体管中的发光电流发光；
所述电压调整模块，分别与所述第二控制信号端、所述存储模块连接，用于在所述第二控制信号控制下，降低所述存储模块存储的电压，以控制所述驱动晶体管中的发光电流相对于数据电流进行预设比例的缩小。
可选地，所述存储模块至少包括相互串联的存储电容和匹配晶体管；其中，所述匹配晶体管与所述驱动晶体管具有相同的阈值电压。
可选地，所述电压调整模块，包括：降压电容和第一晶体管；
所述第一晶体管设置于所述降压电容与所述存储电容并联的支路上，用于根据所述第二控制信号，控制所述降压电容与所述存储电容并联。
可选地，所述像素驱动电路还包括：
放电模块，用于在所述第一控制信号的控制下，在所述存储模块对所述驱动晶体管的栅源电压进行存储之前，对所述存储电容和所述降压电容进行放电。
可选地，所述放电模块，包括：第二晶体管。
可选地，所述存储模块还包括第四晶体管和第五晶体管，设置于所述驱动晶体管栅极和源极的连线上，并分别与所述第一控制信号端、所述数据电流输入端连接；
所述第四晶体管和所述第五晶体管，用于在所述第一控制信号控制下，将所述驱动晶体管的栅极和源极导通，并将数据电流输入所述驱动晶体管的源极和所述存储电容。
可选地，所述发光模块，包括：发光器件和第三晶体管；
所述发光器件设置于所述第三晶体管与所述电源电压端之间的线路上。
第二方面，提供了一种显示设备，包括如上所述的像素驱动电路。
第三方面，提供了一种像素驱动电路的驱动方法，所述方法包括：
存储模块在第一控制信号的控制下，对所述数据电流流过驱动晶体管时所述驱动晶体管的栅源电压进行存储；
发光模块在第二控制信号控制下根据所述驱动晶体管中的发光电流发光，且电压调整模块在所述第二控制信号控制下，降低所述存储模块存储的电压，以控制所述驱动晶体管中的发光电流相对于所述数据电流进行预设比例的缩小。
可选地，所述存储模块在第一控制信号的控制下，对所述数据电流流过驱动晶体管时所述驱动晶体管的栅源电压进行存储之前，还包括：
放电模块根据所述第一控制信号，对存储电容和降压电容进行放电。
可选地，所述发光模块在第二控制信号控制下根据所述驱动晶体管中的发光电流发光，且电压调整模块在所述第二控制信号控制下，降低所述存储模块存储的电压，以控制所述驱动晶体管中的发光电流相对于所述数据电流进行预设比例的缩小，包括：
在所述存储模块结束对所述驱动晶体管的栅源电压进行存储的处理之后，达到预设时长时，发光模块在所述第二控制信号控制下根据所述驱动晶体管中的发光电流发光，且电压调整模块在所述第二控制信号控制下，降低所述存储模块存储的电压，以控制所述驱动晶体管中的发光电流相对于所述数据电流进行预设比例的缩小。
本发明实施例提供的技术方案带来的有益效果是：
本发明实施例中，通过电压调整模块，降低存储模块存储的电压，以控制驱动晶体管中的发光电流相对于数据电流进行预设比例的缩小，这样，可以使用较强的数据电流触发较弱的发光电流，可以在对驱动晶体管的栅源电压进行存储时，提高存储速度，从而，可以提高显示准确度。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的像素驱动电路的电路结构示意图；
图2是本发明实施例提供的像素驱动电路的电路结构示意图；
图3是本发明实施例提供的像素驱动电路的电路结构示意图；
图4是本发明实施例提供的像素驱动电路的电路结构示意图；
图5是本发明实施例提供的像素驱动电路的电路结构示意图；
图6是本发明实施例提供的像素驱动电路的电路结构示意图；
图7是本发明实施例提供的像素驱动电路的驱动方法的流程示意图；
图8是本发明实施例提供的像素驱动电路的时序操作图；
图9a、9b、9c、9d是本发明实施例提供的像素驱动电路的电路结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
实施例一
本发明实施例提供了一种像素驱动电路，如图1所示，该像素驱动电路可以包括存储模块1、发光模块2、电压调整模块3和驱动晶体管TD，其中：
存储模块1，分别与第一控制信号端S1、数据电流输入端I、驱动晶体管TD、电压调整模块3连接，用于在第一控制信号的控制下，对数据电流流过驱动晶体管TD时驱动晶体管TD的栅源电压进行存储。
发光模块2，分别与第二控制信号端S2、电源电压端V1、驱动晶体管TD连接，用于在第二控制信号控制下根据驱动晶体管TD中的发光电流发光。
电压调整模块3，分别与第二控制信号端S2、存储模块1连接，用于在第二控制信号控制下，降低存储模块1存储的电压，以控制驱动晶体管TD中的发光电流相对于数据电流进行预设比例的缩小。
本发明实施例中，通过电压调整模块，降低存储模块存储的电压，以控制驱动晶体管中的发光电流相对于数据电流进行预设比例的缩小，这样，可以使用较强的数据电流触发较弱的发光电流，可以在对驱动晶体管的栅源电压进行存储时，提高存储速度，从而，可以提高显示准确度。
实施例二
本发明实施例提供了一种像素驱动电路，如图1所示，该像素驱动电路可以包括存储模块1、发光模块2、电压调整模块3和驱动晶体管TD，其中：
存储模块1，分别与第一控制信号端S1、数据电流输入端I、驱动晶体管TD、电压调整模块3连接，用于在第一控制信号的控制下，对数据电流流过驱动晶体管TD时驱动晶体管TD的栅源电压进行存储；发光模块2，分别与第二控制信号端S2、电源电压端V1、驱动晶体管TD连接，用于在第二控制信号控制下根据驱动晶体管TD中的发光电流发光；电压调整模块3，分别与第二控制信号端S2、存储模块1连接，用于在第二控制信号控制下，降低存储模块1存储的电压，以控制驱动晶体管TD中的发光电流相对于数据电流进行预设比例的缩小。
在实施中，第一控制信号可以为扫描信号，记作S(n)。第二控制信号可以为发光控制信号，记作EM(n)。第一控制信号和第二控制信号为数字信号，可以具有相同的信号周期，此信号周期即为像素驱动电路的工作周期。存储模块1可以包括存储电容C1，还可以包括用于线路控制的晶体管，用于在扫描信号控制下，将驱动晶体管TD的栅极与漏极接通，并将数据电流(可记作Idata)导入TD的栅极和存储电容C1。驱动晶体管TD的源极可以与低电势端V2连接，低电势端V2的电压值VSS可以为0或者预设的较低数值。存储模块1除上述功能外，还可以用于在第一控制信号控制下，将数据电流输入驱动晶体管。
上述像素驱动电路的驱动过程中每个工作周期至少可以包括编程阶段和发光阶段。在编程阶段，第一控制信号可以控制将数据电流输入驱动晶体管的漏极，并控制将驱动晶体管的漏极和栅极接通，并控制存储模块1开始工作，存储模块1对数据电流流过驱动晶体管TD时驱动晶体管TD的栅源电压进行存储。然后，在发光阶段，第二控制信号控制发光模块2根据驱动晶体管TD中的发光电流发光，而且，第二控制信号控制电压调整模块3开始工作，电压调整模块3降低存储模块1存储的电压，以调节驱动晶体管TD中的发光电流(可记作Ioled)，使数据电流与发光电流满足预设比例。这样，发光电流的强度小于数据电流，从而，可以用较强的数据电流触发较弱的发光电流，可以对驱动晶体管的栅源电压进行存储时，提高存储速度，以提高显示准确度。同时，由于数据电流和发光电流满足预设比例，所以，可以基于此预设比例，通过对数据电流的强度控制，来实现对发光电流的强度控制。
可选的，如图2所示，发光模块2可以包括发光器件D1和第三晶体管T3。
在实施中，发光器件D1可以为OLED，如AMOLED(Active Matrix Driving OLED，有源矩阵驱动有机发光二极管)等。发光器件D1一端(即图中m端)可以与电源电压端V1连接，一端可以与第三晶体管T3的漏极连接，第三晶体管T3的栅极(即图中n端)可以与第二控制信号端S2连接，第三晶体管T3的源极(即图中o端)可以与驱动晶体管TD的漏极连接。
在编程阶段，第二控制信号可以为低电平，第三晶体管T3关断，发光器件D1不发光。在发光阶段，第二控制信号可以为高电平，第三晶体管T3导通，而且此时驱动晶体管TD也导通，发光器件D1在电源电压VDD作用下发光。通过上述方式，可以防止发光器件D1在编程阶段发出光强不正确的光线。
可选的，存储模块1可以至少包括相互串联的存储电容C1和匹配晶体管TM，其中，匹配晶体管TM与驱动晶体管TD具有相同的阈值电压。
在实施中，一种情况下，存储模块1的结构以及与驱动晶体管TD的连接关系可以如图3所示，其中还可以包括第四晶体管T4和第五晶体管T5，设置于所述驱动晶体管栅极和源极的连线上，并分别与第一控制信号端、数据电流输入端连接，第四晶体管T4和第五晶体管T5，可以用于在第一控制信号控制下，将驱动晶体管的栅极和源极导通，并将数据电流输入驱动晶体管的源极和存储电容。a端可以连接第一控制信号端S1，b端可以连接数据电流输入端I，c端可以连接发光模块2，d端可以连接低电势端V2，e端和f端可以连接电压调整模块3。可以将匹配晶体管TM的栅极和漏极连接，这样匹配晶体管TM可以等效为一个二极管。匹配晶体管TM与驱动晶体管TD可以是两个电性相同的晶体管，这样可以认为他们具有相同的阈值电压。
在编程阶段，第一控制信号可以为高电平，第四晶体管T4和第五晶体管T5导通，将驱动晶体管TD的栅极和漏极导通，驱动晶体管TD进入饱和状态，数据电流一部分通过第四晶体管T4流过驱动晶体管TD，另一部分通过第五晶体管T5、匹配晶体管TM(等效为二极管)流入存储电容C1，对存储电容C1充电，直到存储电容C1两端电压不再变化，此时全部的数据电流都流过驱动晶体管TD，基于晶体管饱和状态下电流与栅源电压之间的关系，可以得到以下关系式：
Idata＝(V1+Vthm-Vthd)2×k/2＝V12×k/2………………………………(1)
其中，V1为C1充电后的电压，Vthm为的匹配晶体管TM阈值电压，Vthd为驱动晶体管TD的阈值电压，k为与晶体管生产工艺有关的常数。
通过上述编程阶段的处理过程，可以通过存储电容C1充电后两端的电压，来间接的存储驱动晶体管TD的栅源电压。
可选的，电压调整模块3可以包括降压电容C2和第一晶体管T1；第一晶体管T1设置于降压电容C2与存储电容C1并联的支路上，用于根据第二控制信号，控制降压电容C2与存储电容C1并联。
在实施中，电压调整模块3和存储模块1的电路结构可以如图4所示。降压电容C2与存储电容C1并联，第一晶体管T1设置在C1的并联支路上，第一晶体管T1的栅极(即图中g端)可以与第二控制信号端S2连接。
在编程阶段，第二控制信号可以为低电平，第一晶体管T1关断，降压电容C2没有任何作用。在发光阶段，第二控制信号可以为高电平，第一晶体管T1导通，降压电容C2并联到存储电容C1的两端，对存储电容C1中的电荷进行再分配，基于电荷守恒原理，可以得到以下关系式：
C1×V1＝(C2+C1)×VX……………………………………………(2)
其中，VX为两电容并联后存储电容C1和降压电容C2两端的电压，显然，VX小于V1。
基于上述式(2)可以进一步计算出如下关系式：
VX＝C1×V1/(C2+C1)……………………………………………(3)
此时驱动晶体管TD的栅源电压为存储电容C1两端电压与匹配晶体管TM的阈值电压之和。VDD和VSS的数值可以预先进行设置，以在发光阶段保证存储驱动晶体管TD处于饱和状态，此时流过驱动晶体管TD的电流即为发光器件的发光电流Ioled，基于晶体管饱和状态下电流与栅源电压之间的关系，可以得到以下关系式：
Ioled＝(VX+Vthm-Vthd)2×k/2
＝(C1×V1/(C2+C1))2×k/2
＝V12×(C1/(C2+C1))2×k/2………………………………(4)
基于上述式(1)和式(4)可以进一步计算出如下关系式：
Idata/Ioled＝1/(C1/(C2+C1))2＝(C2+C1)2/C12………………(5)
这样，在发光阶段，流过发光部件D1的发光电流Ioled的强度，与数据电流Idata的强度相比，进行了一定比例的缩减。可以通过对存储电容C1和降压电容C2的电容值的调节，来设置发光电流相对于数据电流的缩小比例。
可选的，像素驱动电路还可以包括放电模块4，用于在第一控制信号的控制下，在存储模块1对驱动晶体管TD的栅源电压进行存储之前，对存储电容C1和降压电容C2进行放电。
其中，放电模块4可以包括第二晶体管T2。
在实施中，放电模块4的电路结构可以如图5所示，第二晶体管T2的栅极(即图中h端)可以与第一控制信号端S1连接，源极和漏极分别接在降压电容C2的两端。这样，在第二控制信号控制降压电容C2与存储电容C1并联的情况下，第二晶体管T2可以在第一控制信号的控制下，将降压电容C2、存储电容C1短接，对它们进行放电。
基于上述放电模块4，在编程阶段之前，还可以设置放电阶段，可以设置在放电阶段第一控制信号和第二控制信都为高电平。在像素驱动电路的一个工作周期开始时，先进入放电阶段，第一控制信号和第二控制信为高电平，第一晶体管T1和第二晶体管T2都处于导通状态，降压电容C2与存储电容C1并联且短接，使降压电容C2和存储电容C1放电，上一工作周期中发光阶段电容两端的电压VX被释放。
本发明实施例提供的像素驱动电路的一种优选结构可以如图6所示。本发明实施例中，对于图6所示的像素驱动电路，提供了如图8所示的时序操作图，图8中记录了像素驱动电路每个工作周期所包括的阶段，按照时间顺序分别为放电阶段、编程阶段、缓冲阶段、发光阶段(发光阶段的时长远远大于其他阶段)，图8还记录了每个阶段第一控制信号S(n)第二控制信号EM(n)和数据电流Idata的状态(高电平或低电平)，基于该时序操作图，图6所示的像素驱动电路在放电阶段、编程阶段、缓冲阶段、发光阶段的等效电路分别可以如图9a、9b、9c、9d所示。
放电阶段：S(n)和EM(n)为高电平，Idata为低电平，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5都导通，存储电容C1和降压电容C2放电，释放掉上一工作周期存储的电压VX。放电阶段虽然发光部件D1会发光，但是由于放电阶段的时长远小于发光阶段，所以此发光可以忽略。
存储阶段：S(n)和Idata为高电平，EM(n)为低电平，第一晶体管T1关断，降压电容C2和存储电容C1断接，第三晶体管T3关断，发光部件D1断接，第四晶体管T4和第五晶体管T5导通，将驱动晶体管TD的栅极和漏极导通，驱动晶体管TD进入饱和状态，Idata一部分流过驱动晶体管TD，另一部分通过匹配晶体管TM(等效为二极管)流入存储电容C1，对存储电容C1充电，直到存储电容C1两端电压不再变化，此时全部的Idata都流过驱动晶体管TD，此时存储电容C1两端的电压V1与匹配晶体管TM的阈值电压之和即为驱动晶体管TD的栅源电压。
缓冲阶段：S(n)、EM(n)和Idata均为低电平，第一晶体管T1关断，降压电容C2和第二晶体管T2断接，第三晶体管T3关断，发光部件D1断接，第四晶体管T4和第五晶体管T5关断，驱动晶体管TD的栅极和漏极断接，驱动晶体管TD没有电流通过，存储电容C1处于稳定状态。进入缓冲阶段时，S(n)和Idata由高电平切换到低电平，在缓冲阶段结束时，EM(n)才由低电平切换到高电平，S(n)、Idata的切换与EM(n)的切换的时间点错开一定的时长，可以防止多个信号同时进行高低电平的切换所引入的噪声。
发光阶段：S(n)和Idata为低电平，EM(n)为高电平，第三晶体管T3导通，在预设电压值的VDD和VSS的作用下，驱动晶体管TD处于饱和状态，另外，第一晶体管T1导通，第二晶体管T2关断，降压电容C2与存储电容C1并联，两个电容重新分配存储电容C1中的电荷，存储电容C1两端的电压降低，Ioled流过驱动晶体管TD和发光部件D1，Ioled的数值可以基于上述实施例中的式(5)计算得到。Ioled流过发光部件D1，使发光部件D1发光。
本发明实施例中，通过电压调整模块，降低存储模块存储的电压，以控制驱动晶体管中的发光电流相对于数据电流进行预设比例的缩小，这样，可以使用较强的数据电流触发较弱的发光电流，可以在对驱动晶体管的栅源电压进行存储时，提高存储速度，从而，可以提高显示准确度。
实施例三
基于上述实施例中提供的像素驱动电路，本发明实施例还提供了一种像素驱动电路的驱动方法，如图7所示，该方法的处理过程可以包括如下步骤：
步骤701，存储模块1在第一控制信号的控制下，对数据电流流过驱动晶体管TD时驱动晶体管TD的栅源电压进行存储。
该步骤为编程阶段存储模块1和驱动晶体管TD的处理，在编程阶段，发光模块2和电压调整模块3可以不工作。该步骤具体的处理过程可以参考上面实施例中的相关内容，此处不再累述。
可选的，在步骤701之前还可以包括放电阶段，放电阶段的处理可以如下：放电模块4根据第一控制信号，对存储电容C1和降压电容C2进行放电。
该处理为放电阶段时放电模块4的处理，具体处理过程可以参考上面实施例中的相关内容，此处不再累述。
步骤702，发光模块2在第二控制信号控制下根据驱动晶体管TD中的发光电流发光，且电压调整模块3在第二控制信号控制下，降低存储模块C1存储的电压，以控制驱动晶体管TD中的发光电流相对于数据电流进行预设比例的缩小。
该步骤为发光阶段发光模块2、电压调整模块3、存储模块1和驱动晶体管TD的处理。该步骤具体的处理过程可以参考上面实施例中的相关内容，此处不再累述。
可选的，还可以在编程阶段和发光阶段之间设置一个缓冲阶段，相应的，步骤702的处理可以如下：在存储模块1结束对驱动晶体管TD的栅源电压进行存储的处理之后，达到预设时长时，发光模块2在第二控制信号控制下根据驱动晶体管TD中的发光电流发光，且电压调整模块3在第二控制信号控制下，降低存储模块C1存储的电压，以控制驱动晶体管TD中的发光电流相对于数据电流进行预设比例的缩小。
其中的预设时长即为缓冲阶段的持续时长，通过缓冲阶段的设置，在编程阶段结束一定时长后，才进入发光阶段，这样可以防止多个信号同时进行高低电平的切换所引入的噪声。
本发明实施例中，对于图6所示的像素驱动电路的一种优选结构，提供了如图8所示的时序操作图，图8中记录了像素驱动电路每个工作周期所包括的阶段，按照时间顺序分别为放电阶段、编程阶段、缓冲阶段、发光阶段(发光阶段的时长远远大于其他阶段)，图8还记录了每个阶段第一控制信号S(n)第二控制信号EM(n)和数据电流Idata的状态(高电平或低电平)，基于该时序操作图，图6所示的像素驱动电路在放电阶段、编程阶段、缓冲阶段、发光阶段的等效电路分别可以如图9a、9b、9c、9d所示。
各阶段的具体处理过程可以参见上述实施例中的相关内容。
本发明实施例中，通过电压调整模块，降低存储模块存储的电压，以控制驱动晶体管中的发光电流相对于数据电流进行预设比例的缩小，这样，可以使用较强的数据电流触发较弱的发光电流，可以在对驱动晶体管的栅源电压进行存储时，提高存储速度，从而，可以提高显示准确度。
实施例四
本发明实施例提供了一种显示设备，包括如上述实施例所述的像素驱动电路。
本发明实施例中，通过电压调整模块，降低存储模块存储的电压，以控制驱动晶体管中的发光电流相对于数据电流进行预设比例的缩小，这样，可以使用较强的数据电流触发较弱的发光电流，可以对驱动晶体管的栅源电压进行存储时，提高存储速度，从而，可以提高显示准确度。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种像素驱动电路，其特征在于，所述像素驱动电路包括存储模块、发光模块、驱动晶体管、放电模块和电压调整模块，其中：
所述存储模块，分别与第一控制信号端、数据电流输入端、所述驱动晶体管、所述电压调整模块连接，用于在第一控制信号的控制下，对数据电流流过所述驱动晶体管时所述驱动晶体管的栅源电压进行存储；
所述发光模块，分别与第二控制信号端、电源电压端、所述驱动晶体管连接，用于在第二控制信号控制下根据所述驱动晶体管中的发光电流发光；
所述电压调整模块，分别与所述第二控制信号端、所述存储模块连接，用于在所述第二控制信号控制下，降低所述存储模块存储的电压，以控制所述驱动晶体管中的发光电流相对于数据电流进行预设比例的缩小；
所述存储模块包括存储电容，所述电压调整模块包括降压电容；所述放电模块用于在所述第一控制信号的控制下，在所述存储模块对所述驱动晶体管的栅源电压进行存储之前，对所述存储电容和所述降压电容进行放电。
2.根据权利要求1所述的像素驱动电路，其特征在于，所述存储模块至少还包括匹配晶体管，所述存储电容和匹配晶体管相互串联；其中，所述匹配晶体管与所述驱动晶体管具有相同的阈值电压。
3.根据权利要求2所述的像素驱动电路，其特征在于，所述电压调整模块，还包括第一晶体管；
所述第一晶体管设置于所述降压电容与所述存储电容并联的支路上，用于根据所述第二控制信号，控制所述降压电容与所述存储电容并联。
4.根据权利要求1所述的像素驱动电路，其特征在于，所述放电模块，包括：第二晶体管。
5.根据权利要求2所述的像素驱动电路，其特征在于，所述存储模块还包括第四晶体管和第五晶体管，设置于所述驱动晶体管栅极和源极的连线上，并分别与所述第一控制信号端、所述数据电流输入端连接；
所述第四晶体管和所述第五晶体管，用于在所述第一控制信号控制下，将所述驱动晶体管的栅极和源极导通，并将数据电流输入所述驱动晶体管的源极和所述存储电容。
6.根据权利要求1所述的像素驱动电路，其特征在于，所述发光模块，包括：发光器件和第三晶体管；
所述发光器件设置于所述第三晶体管与所述电源电压端之间的线路上。
7.一种显示设备，包括如权利要求1-6任一项所述的像素驱动电路。
8.一种像素驱动电路的驱动方法，其特征在于，所述方法包括：
放电模块根据第一控制信号，对存储电容和降压电容进行放电；
存储模块在第一控制信号的控制下，对数据电流流过驱动晶体管时所述驱动晶体管的栅源电压进行存储；
发光模块在第二控制信号控制下根据所述驱动晶体管中的发光电流发光，且电压调整模块在所述第二控制信号控制下，降低所述存储模块存储的电压，以控制所述驱动晶体管中的发光电流相对于所述数据电流进行预设比例的缩小。
9.根据权利要求8所述的方法，其特征在于，所述发光模块在第二控制信号控制下根据所述驱动晶体管中的发光电流发光，且电压调整模块在所述第二控制信号控制下，降低所述存储模块存储的电压，以控制所述驱动晶体管中的发光电流相对于所述数据电流进行预设比例的缩小，包括：
在所述存储模块结束对所述驱动晶体管的栅源电压进行存储的处理之后，达到预设时长时，发光模块在所述第二控制信号控制下根据所述驱动晶体管中的发光电流发光，且电压调整模块在所述第二控制信号控制下，降低所述存储模块存储的电压，以控制所述驱动晶体管中的发光电流相对于所述数据电流进行预设比例的缩小。
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