JP5429623B2 - スイッチ回路、dc/dcコンバータ及び表示装置 - Google Patents
スイッチ回路、dc/dcコンバータ及び表示装置 Download PDFInfo
- Publication number
- JP5429623B2 JP5429623B2 JP2009222519A JP2009222519A JP5429623B2 JP 5429623 B2 JP5429623 B2 JP 5429623B2 JP 2009222519 A JP2009222519 A JP 2009222519A JP 2009222519 A JP2009222519 A JP 2009222519A JP 5429623 B2 JP5429623 B2 JP 5429623B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- terminal
- circuit
- voltage
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 claims description 50
- 238000009499 grossing Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 15
- 230000008859 change Effects 0.000 description 46
- 230000000052 comparative effect Effects 0.000 description 46
- 230000014509 gene expression Effects 0.000 description 25
- 230000002238 attenuated effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 230000003111 delayed effect Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 230000004913 activation Effects 0.000 description 6
- 238000004088 simulation Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
- H03K17/284—Modifications for introducing a time delay before switching in field effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00156—Layout of the delay element using opamps, comparators, voltage multipliers or other analog building blocks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
- Direct Current Feeding And Distribution (AREA)
- Networks Using Active Elements (AREA)
Description
抵抗素子と容量素子との並列回路が第一の端子と第二の端子との間に複数直列に接続されて成る直並列回路と、前記第二の端子に接続された第三の端子と第四の端子との間に接続された分圧用抵抗素子とを備え、
前記第一の端子と前記第二の端子とが入力端子であり、前記第三の端子と前記第四の端子とが出力端子である、
ことを特徴とする。
図1は、本発明の実施形態1を示すブロック図である。以下、図1に基づき説明する。
(d/dt)nV(t)+A1(d/dt)n-1V(t)+・・・+An-1(d/dt)V(t)+AnV(t)+An+1=0 ・・・[1]
ここで、A1〜An+1は定数である。
V(t)=B1exp(−c1t)+B2exp(−c2t)+・・・+Bnexp(−cnt)+Bn+1 ・・・[2]
ここで、B1〜Bn+1は定数であり、c1〜cnは減衰定数(時定数の逆数)である。
図2は、本発明の実施形態2を示すブロック図である。以下、図2に基づき説明する。なお、図2において図1と同じ構成要素については、図1と同じ符号を付す。
(d/dt)2V(t)+A1(d/dt)V(t)+A2V(t)+A3=0 ・・・[3]
V(t)=B1exp(−c1t)+B2exp(−c2t)+B3 ・・・[4]
V1(t)=D1exp(−E1t)+D2 ・・・[5]
V2(t)=F1exp(−G1t)+F2 ・・・[6]
ここで、D1,D2,F1,F2は定数であり、E1,G1は減衰定数(時定数の逆数)であり、E1>G1である。
C1>C2 かつ R1>R2 ・・・[7]
が成り立つ、としてもよい。
R3×C1>100[kΩ・μF] ・・・[8]
が成り立つ、としてもよい。
図3は、本発明の実施形態3を示すブロック図である。以下、図3に基づき説明する。なお、図3において図2と同じ構成要素については、図2と同じ符号を付す。
V0×(R3)/(R1+R2+R3)
の電位となる。
ただし、
α1=〔(A×R3×R2)/(A×R2+R3)〕×C2
A=〔1+(C2/C1)×(R1/R2)〕
である。
ただし、
α2=〔{R1×(R2+R3)}/(R1+R2+R3)〕×C1
である
R1=1.2[MΩ]、
R2=300[kΩ]、
R3=1.5[MΩ]、
C1=0.1[μF]、
C2=0.01[μF]
とし、
R1/R2=4 ・・・式a
(R1+R2)/R3=1 ・・・式b
C1/C2=10 ・・・式c
R2×C2=3[kΩ・μF] ・・・式d
とした。
V2(0)=V0×(R3/(R2+R3))
となる。このことは、図4においてV2(0)の切片は、
V0×(R3/(R2+R3))
であることを表している。
C2/C1≒0、A≒1、α1≒0となるので、
V1(t)=V0×(R3/(R2+R3))
となる。このことは、C2をC1よりも限りなく小さくした場合でも、FET24に電圧を印加した瞬間はゲート電位はV0となるが、その直後は
V0×(R3/(R2+R3))
の値になることを意味する。この電位差をFET24のゲート−ソース間から見た電位差で考えると、
V0−(V0×(R3/(R2+R3)))=V0×(R2/(R2+R3)
となる。
X > V0×(R2/(R2+R3)) ・・・式e
X ・・・FET24の実動作電圧
V0・・・FET24のソース−GND間に印加される電圧
R2・・・時定数回路40の抵抗素子112の抵抗
R3・・・ゲート電位確定用の分圧用抵抗素子19の抵抗
という関係式を満たすR2,R3を選定する必要がある。
X < V0×(R3)/(R1+R2+R3) ・・・式f
X ・・・FET24の実動作電圧
V0・・・FET24のソース−GND間に印加される電圧
R1・・・時定数回路40の抵抗素子111の抵抗
R2・・・時定数回路40の抵抗素子112の抵抗
R3・・・ゲート電位確定用の分圧用抵抗素子19の抵抗
という関係式を満たすように、選定する必要がある。
V3(t)=V0×〔R101/(R100+R101)+{R100/(R100+R101)}×exp(−t/α3)〕 ・・・式3
ただし、
α3=〔(R100×R101)/(R100+R101)〕×C100
である。
dV3(t)/dt=−(V0/(R101×C100))×exp(−t/α3)
となる。
R100=R1+R2、R101=R3、C100=C1
とみなすことができ、
dV3(t)/dt=−(V0/(R3×C1))×exp(−t/α3) ・・・式g
ただし、
α3=((R1+R2)×R3×C1)/(R1+R2+R3))
となる。式gにより、比較例において、FET24の実動作電圧におけるゲート電位の傾き(時間変化率)が求められる。
t1=−((R3×C1)/2)×ln((R3/(R1+R2))−((R2+R3)/R2)×(X/V0)) ・・・式h
と表すことができる(実施形態3ではt1=40ms)。
ただし
α2=(R1×(R2+R3)×C1)/(R1+R2+R3)
V0−V2(t1)>X ・・・式k
ただし、
t1=−((R3×C1)/2)×ln((R3/(R1+R2))−((R2+R3)/R2)×(X/V0))
である。
C1/C2>5 ・・・式m
0.5<(R1+R2)/R3<2 ・・・式n
2<(R1/R2)<14 ・・・式o
実施形態3での具体例では、R3×C1=150、C1/C2=10、(R1+R2)/R3=1、R1/R2=4としている。
次に、本実施形態3について、図3等に基づき更に詳細に説明する。
図6は、本発明の実施形態4を示すブロック図である。以下、図6に基づき説明する。
図7は、本発明の実施形態5を示す回路図である。以下、図7に基づき説明する。なお、図7において図3と同じ構成要素については、図3と同じ符号を付す。
次に、上記実施形態1〜5として述べてきた本発明について、全体をまとめる説明をする。
(1)FETのゲート−ソース間に少なくとも2つ以上のコンデンサが直列に接続されて成る時定数回路を有する電源電圧生成回路を具備したDC/DCコンバータ。
(2)FETのソース側に第1のコンデンサ及び第1の抵抗器の各一方の端子が接続され、第1のコンデンサ及び第1の抵抗器の各他方の端子が第2のコンデンサ及び第2の抵抗器の各一方の端子に接続され、第2のコンデンサ及び第2の抵抗器の各他方の端子がFETのゲート側に接続され、FETのゲート側とGNDとの間に第3の抵抗器が接続された回路構成にて、時定数回路を有する電源電圧生成回路を具備した上記(1)記載のDC/DCコンバータ。
(3)FETのゲート−ソース間に電圧が印加されてFETがON状態となる実動作電圧に達するまでは、ゲート電位の傾きは急峻に変化し、実動作電圧に達する瞬間におけるゲート電位の傾きは、実動作電圧に達するまでのゲート電位の傾きよりも緩やかにする、ことを特徴とした時定数回路をFETのゲート−ソース間に有する上記(1)又は(2)に記載のDC/DCコンバータ。
(4)上記(1)〜(3)のいずれかに記載のDC/DCコンバータを搭載した表示装置。
111,112,113,11n 抵抗素子
121,122,123,12n 容量素子
131,132,133,13n 並列回路
14 第一の端子
15 第二の端子
16,46,76 直並列回路
17 第三の端子
18 第四の端子
19 分圧用抵抗素子
20,50,80 スイッチ回路
21 制御端子(ゲート端子)
22 第一の通電端子(ソース端子)
23 第二の通電端子(ドレイン端子)
24 半導体スイッチ素子(FET)
30,60,90 DC/DCコンバータ
31 平滑用容量素子
32 直流電源
33 メインスイッチ
61 負荷
62 表示装置
63 映像表示部
64 走査線ドライバ
65 信号線ドライバ
66 映像信号供給源
67 映像信号処理回路
68 電源電圧供給源
69 電源電圧生成回路
Claims (8)
- 抵抗素子と容量素子との並列回路が第一の端子と第二の端子との間に複数直列に接続されて成る直並列回路と、前記第二の端子に接続された第三の端子と第四の端子との間に接続された分圧用抵抗素子とを備え、前記第一の端子と前記第二の端子とが入力端子であり、前記第三の端子と前記第四の端子とが出力端子である時定数回路と、
制御端子、第一の通電端子及び第二の通電端子を有する半導体スイッチ素子とを備え、
この半導体スイッチ素子は、前記制御端子に一定電圧が印加されると、前記第一の通電端子と前記第二の通電端子との間が導通し、
前記第一の端子が前記第一の通電端子に接続され前記第三の端子が前記制御端子に接続され、
前記一定時間後に前記出力電圧が前記一定電圧に至る、
ことを特徴とするスイッチ回路。 - 請求項1記載のスイッチ回路において、
前記時定数回路は、前記入力端子間に直流電圧を印加したとき、前記出力端子間から得られる出力電圧は時定数が異なる複数の指数関数の和によって変化する、
ことを特徴とするスイッチ回路。 - 請求項2記載のスイッチ回路において、
前記時定数回路は、前記直並列回路が第一の並列回路と第二の並列回路とから成り、
前記複数の指数関数の和から近似的に第一の指数関数と第二の指数関数とが導出され、
前記出力電圧は、前記直流電圧が印加された直後から一定時間までは前記第一の指数関数によって変化し、前記一定時間以後は前記第二の指数関数によって変化する、
ことを特徴とするスイッチ回路。 - 請求項1乃至3のいずれか一つに記載のスイッチ回路において、
前記半導体スイッチ素子がpチャネル型のFETであり、前記第一及び第二の通電端子がそれぞれソース端子及びドレイン端子であり、前記制御端子がゲート端子であり、
前記一定電圧が前記FETのしきい値電圧である、
ことを特徴とするスイッチ回路。 - 請求項4記載のスイッチ回路と、
前記FETのドレイン端子と前記第四の端子との間に接続された平滑用容量素子と、
を備えたことを特徴とするDC/DCコンバータ。 - 請求項5記載のDC/DCコンバータを、
備えたことを特徴とする表示装置。 - 請求項2記載のスイッチ回路において、
前記時定数回路は、前記直並列回路が第一の並列回路と第二の並列回路とから成り、
前記第一の並列回路の抵抗素子の抵抗値をR1、前記第一の並列回路の容量素子の容量値をC1、前記第二の並列回路の抵抗素子の抵抗値をR2、前記第二の並列回路の容量素子の容量値をC2としたとき、
R1>R2 かつ C1>C2
が成り立つ、
ことを特徴とするスイッチ回路。 - 請求項7記載のスイッチ回路において、
前記分圧用抵抗素子の抵抗値をR3としたとき、
R3×C1>100[kΩ・μF]
が成り立つ、
ことを特徴とするスイッチ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009222519A JP5429623B2 (ja) | 2009-09-28 | 2009-09-28 | スイッチ回路、dc/dcコンバータ及び表示装置 |
CN201010299479.5A CN102035368B (zh) | 2009-09-28 | 2010-09-27 | 时间常数电路、开关电路、dc/dc转换器,和显示装置 |
US12/891,434 US8471546B2 (en) | 2009-09-28 | 2010-09-27 | Time constant circuit, switch circuit, DC/DC converter, and display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009222519A JP5429623B2 (ja) | 2009-09-28 | 2009-09-28 | スイッチ回路、dc/dcコンバータ及び表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011071863A JP2011071863A (ja) | 2011-04-07 |
JP5429623B2 true JP5429623B2 (ja) | 2014-02-26 |
Family
ID=43779569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009222519A Active JP5429623B2 (ja) | 2009-09-28 | 2009-09-28 | スイッチ回路、dc/dcコンバータ及び表示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8471546B2 (ja) |
JP (1) | JP5429623B2 (ja) |
CN (1) | CN102035368B (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5795470B2 (ja) * | 2010-11-02 | 2015-10-14 | 矢崎総業株式会社 | 高電圧試験装置 |
JP2014068105A (ja) * | 2012-09-25 | 2014-04-17 | Nec Embedded Products Ltd | 電源用スイッチング回路 |
US9727073B1 (en) * | 2012-10-17 | 2017-08-08 | Marvell International Ltd. | Precision current source with programmable slew rate control |
JP2014090316A (ja) * | 2012-10-30 | 2014-05-15 | Juki Corp | ゲート駆動回路 |
JP2015061456A (ja) * | 2013-09-20 | 2015-03-30 | 日本無線株式会社 | 電源回路 |
US10651739B1 (en) * | 2019-02-25 | 2020-05-12 | Nextracker Inc. | Power converters and methods of controlling same |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57101493A (en) * | 1980-12-16 | 1982-06-24 | Nippon Gakki Seizo Kk | Equalizer circuit |
US4489270A (en) * | 1983-02-07 | 1984-12-18 | Tektronix, Inc. | Compensation of a high voltage attenuator |
JPH0327722A (ja) * | 1989-06-20 | 1991-02-06 | Fujitsu Ltd | 突入電流防止回路 |
US4992719A (en) * | 1989-07-24 | 1991-02-12 | Hughes Aircraft Company | Stable high voltage pulse power supply |
US5111058A (en) * | 1990-05-23 | 1992-05-05 | Martin Richard A | Circuit for sustaining power supply output following momentary interruption of commercial a.c. power |
JPH07202619A (ja) * | 1992-10-21 | 1995-08-04 | Sony Tektronix Corp | 減衰回路 |
JP3301472B2 (ja) * | 1995-08-21 | 2002-07-15 | ティアック株式会社 | 突入電流防止機能を有する回路装置 |
JPH1056732A (ja) * | 1996-08-08 | 1998-02-24 | Oki Electric Ind Co Ltd | 突入電流制限回路 |
JP2003111460A (ja) * | 2001-09-28 | 2003-04-11 | Japan Servo Co Ltd | 突入電流防止回路を備えるフアンモータ |
JP2005223804A (ja) * | 2004-02-09 | 2005-08-18 | Harison Toshiba Lighting Corp | スイッチ回路 |
JP2006201383A (ja) * | 2005-01-19 | 2006-08-03 | Seiko Epson Corp | 画像形成装置 |
-
2009
- 2009-09-28 JP JP2009222519A patent/JP5429623B2/ja active Active
-
2010
- 2010-09-27 CN CN201010299479.5A patent/CN102035368B/zh active Active
- 2010-09-27 US US12/891,434 patent/US8471546B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20110074377A1 (en) | 2011-03-31 |
CN102035368B (zh) | 2014-09-10 |
CN102035368A (zh) | 2011-04-27 |
JP2011071863A (ja) | 2011-04-07 |
US8471546B2 (en) | 2013-06-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5429623B2 (ja) | スイッチ回路、dc/dcコンバータ及び表示装置 | |
KR101613000B1 (ko) | 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치 | |
US10825538B2 (en) | Shift register unit, driving method thereof and gate driving circuit | |
US10068543B2 (en) | Unit shift register circuit, shift register circuit, method for controlling unit shift register circuit, and display device | |
JP5341780B2 (ja) | 電力供給制御回路 | |
JP2642913B2 (ja) | 電子的スイッチのスイッチング用のレベルシフタを有する制御回路 | |
CN105469742B (zh) | 一种有机发光显示器及显示装置 | |
JP5341781B2 (ja) | 電力供給制御回路 | |
JP2010534380A (ja) | しきい値電圧補償を持つシフトレジスタ回路 | |
JP2003529805A (ja) | 電流アドレス画素を有する表示装置 | |
JP5352500B2 (ja) | 半導体装置 | |
US20200342811A1 (en) | Pixel driving circuit, display device and driving method | |
CN109272967A (zh) | 控制电路、显示装置及控制电路的控制方法 | |
JP2017050663A (ja) | 静電気保護回路、半導体集積回路装置、及び、電子機器 | |
CN110798202A (zh) | 一种上拉电路 | |
JP2573320B2 (ja) | 出力バッファ回路 | |
US20120287101A1 (en) | Latch circuit and display device using the latch circuit | |
JP2013198125A (ja) | 半導体装置 | |
JPH0563962B2 (ja) | ||
JP2012222715A (ja) | ドライバ回路 | |
JP2012009651A (ja) | 電流駆動装置 | |
US20150049531A1 (en) | Driving device | |
JP6406947B2 (ja) | 集積回路装置、表示パネルドライバ、表示装置、及び昇圧方法 | |
JP2021535702A (ja) | 帰還を有する能動型プリドライバを使用するGaNドライバ | |
JP7525658B2 (ja) | 電流制御回路、表示パネル駆動装置及び表示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120905 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130828 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130903 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131017 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131105 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131121 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5429623 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |