JP2012019510A - 半導体装置 - Google Patents

Abstract

【課題】コモンノイズを低減する。
【解決手段】半導体装置１０は、直列に接続された半導体スイッチング素子１１，１２と、正極端子１３と、負極端子１４と、出力端子１５とを具備する半導体モジュール１６と、半導体モジュール１６に絶縁されたボディ１７とを備える。ボディ１７と、各端子１３，１５，１４およびデバイスとの間の各浮遊容量Ｃ１，Ｃ２，Ｃ３，Ｃ０と、ボディ１７の浮遊インダクタンスＬｂと、コモンノイズの電流経路に応じた角速度ωとに対して、
［１／（ω・Ｃ１）＜｛ω・Ｌｂ＋１／（ω・Ｃ０）｝］と、［１／（ω・Ｃ３）＜｛ω・Ｌｂ＋１／（ω・Ｃ０）｝］と、（Ｃ２＜Ｃ１）と、（Ｃ２＜Ｃ３）とを満たす。
【選択図】図１

Description

本発明は、半導体装置に関する。

従来、例えば電流経路のインダクタンスが異なる複数の半導体素子に対して、インダクタンス差を相殺するようにインピーダンス差を設けた半導体装置が知られている（例えば、特許文献１参照）。

特開２００５−２６１０３５号公報

ところで、上記従来技術に係る半導体装置においては、インバータモジュールなどの高電圧のパワーモジュールと、例えばパワーモジュールを保持する筐体などのボディとの間は絶縁されており、この絶縁に起因してコモンノイズが発生する。コモンノイズは、スイッチング素子をなす半導体素子のスイッチング速度が速くなるほど増大することから、コモンノイズを低減することが望まれている。

本発明は上記事情に鑑みてなされたもので、コモンノイズを低減することが可能な半導体装置を提供することを目的とする。

上記課題を解決して係る目的を達成するために、本発明の第１態様に係る半導体装置は、直列に接続された１対の半導体素子（例えば、実施の形態での半導体スイッチング素子１１，１２）と、前記１対の半導体素子の一方（例えば、実施の形態での半導体スイッチング素子１１）に接続された正極部材（例えば、実施の形態での正極端子（Ｐ）１３）と、前記１対の半導体素子の他方（例えば、実施の形態での半導体スイッチング素子１２）に接続された負極部材（例えば、実施の形態での負極端子（Ｎ）１４）と、前記１対の半導体素子の接続点に接続された出力部材（例えば、実施の形態での出力端子（ＯＵＴ）１５）とを具備する半導体モジュール（例えば、実施の形態での半導体モジュール１６）と、前記半導体モジュールに対して絶縁されたボディ（例えば、実施の形態でのボディ１７）とを備える半導体装置であって、前記ボディと前記正極部材との間の浮遊容量Ｃ１と、前記ボディと前記出力部材との間の浮遊容量Ｃ２と、前記ボディと前記負極部材との間の浮遊容量Ｃ３と、前記ボディとデバイス（例えば、実施の形態でのバッテリ１９）との間の浮遊容量Ｃ０と、前記ボディの浮遊インダクタンスＬｂと、コモンノイズの電流経路に応じた角速度ωとに対して、下記数式（１）および下記数式（２）を満たす。

さらに、本発明の第２態様に係る半導体装置は、前記正極部材または前記負極部材に接続されるコンデンサの追加と、前記正極部材と前記負極部材と前記出力部材との誘電率の設定と、前記正極部材と前記負極部材と前記出力部材との面積の設定と、前記正極部材と前記負極部材と前記出力部材との厚さの設定とのうちの、少なくとも何れかにより、上記数式（１）および上記数式（２）を満たす。

さらに、本発明の第３態様に係る半導体装置は、前記浮遊容量Ｃ１と、前記浮遊容量Ｃ２と，前記浮遊容量Ｃ３と、前記半導体素子の寄生容量Ｃｄｓとに対して、下記数式（３）を満たす。

本発明の第１態様に係る半導体装置によれば、各浮遊容量Ｃ１，Ｃ３または浮遊容量Ｃ２、あるいは、各浮遊容量Ｃ１，Ｃ３および浮遊容量Ｃ２の大きさを、上記数式（１）および上記数式（２）を満たすようにして、相対的に設定することによって、半導体素子によるスイッチング時の浮遊容量Ｃ２の電圧変動を小さくすることができる。
しかも、浮遊容量Ｃ２で発生した電流は、浮遊容量Ｃ１と浮遊容量Ｃ０、または、浮遊容量Ｃ１と浮遊容量Ｃ３とに分かれて通流することになるが、相対的に浮遊容量Ｃ０に比べてインピーダンスが低い浮遊容量Ｃ１と浮遊容量Ｃ３とに、より大きな電流が流れることから、コモン電流を小さくすることができ、コモンノイズの発生を低減することができる。

本発明の第２態様に係る半導体装置によれば、各浮遊容量Ｃ０，…，Ｃ３の相対的な大小を容易に設定することができる。

本発明の第３態様に係る半導体装置によれば、半導体素子の寄生容量Ｃｄｓに対して並列に接続される浮遊容量Ｃ１，Ｃ２または浮遊容量Ｃ２，Ｃ３の容量成分を低減することができ、半導体素子に蓄積されるエネルギーが増大することを防止して、半導体素子のターンオン損失が増大することを防止することができる。

本発明の実施形態に係る半導体装置の構成図である。 本発明の実施形態に係る半導体装置の一部の構成図である。 本発明の実施形態に係る半導体装置の実施例と比較例とにおけるコモン電流およびコモン電圧の時間変化の例を示す図である。 本発明の実施形態に係る半導体装置の実施例と比較例とにおけるコモン電流およびコモン電圧の時間変化の例を示す図である。 本発明の実施形態に係る半導体装置の一部の構成図である。 本発明の実施形態の第１変形例に係る半導体装置の一部の構成図である。 本発明の実施形態の第２変形例に係る半導体装置の構成図である。 本発明の実施形態の第２変形例に係る半導体装置の一部の構成図である。 本発明の実施形態の第２変形例に係る半導体装置における各浮遊容量Ｃ１，Ｃ２、Ｃ３と寄生容量Ｃｄｓとの例を示す図である。

以下、本発明の半導体装置の一実施形態について添付図面を参照しながら説明する。
この実施の形態による半導体装置１０は、例えば車両に搭載されたモータ制御系のインバータ装置などを構成し、例えば図１に示すように、直列に接続された１対の半導体スイッチング素子１１，１２と、正極端子（Ｐ）１３と、負極端子（Ｎ）１４と、出力端子（ＯＵＴ）１５とを具備する半導体モジュール１６と、半導体モジュール１６に対して絶縁されたボディ１７と、負荷１８と、バッテリ１９とを備えて構成されている。

半導体スイッチング素子１１，１２は、例えばＭＯＳＦＥＴ（Metal Oxide Semi-conductor Field Effect Transistor）であって、ハイ側の半導体スイッチング素子１１のソースとロー側の半導体スイッチング素子１２のドレインとが出力端子（ＯＵＴ）１５で接続されていることで、１対の半導体スイッチング素子１１，１２が直列に接続されている。
そして、ハイ側の半導体スイッチング素子１１はドレインが正極端子（Ｐ）１３に接続され、ロー側の半導体スイッチング素子１２はソースが負極端子（Ｎ）１４に接続されている。
なお、各半導体スイッチング素子１１，１２のドレイン−ソース間には、ソースからドレインに向けて順方向となるようにして、各ダイオードが接続されている。
なお、半導体スイッチング素子１１，１２は、例えばＩＧＢＴ（Insulated Gate Bipolar mode Transistor）などであってもよい。

そして、正極端子（Ｐ）１３と出力端子（ＯＵＴ）１５との間には負荷１８が接続され、正極端子（Ｐ）１３はバッテリ１９の正極側に接続され、負極端子（Ｎ）１４はバッテリ１９の負極側に接続されている。

各端子１３，１４，１５は、例えば図２（Ａ）〜（Ｃ）に示す各実施例１〜３のように、ヒートシンクおよびヒートスプレッタなどから構成される放熱部材２１に各絶縁部材２２Ａ，２２Ｂ，２２Ｃを介して装着された各電極部材２３Ａ，２３Ｂ，２３Ｃにより構成されている。
そして、正極端子（Ｐ）１３の電極部材２３Ａに半導体スイッチング素子１１が装着されて、半導体スイッチング素子１１のドレインが電極部材２３Ａに接続され、出力端子（ＯＵＴ）１５の電極部材２３Ｃに半導体スイッチング素子１２が装着されて、半導体スイッチング素子１２のドレインが電極部材２３Ｃに接続されている。
そして、半導体スイッチング素子１１のソースは導線２４Ａによって出力端子（ＯＵＴ）１５の電極部材２３Ｃに接続され、半導体スイッチング素子１２のソースは導線２４Ｂによって負極端子（Ｎ）１４の電極部材２３Ｂに接続されている。

この半導体装置１０では、ボディ１７と正極端子（Ｐ）１３との間の浮遊容量Ｃ１と、ボディ１７と出力端子（ＯＵＴ）１５との間の浮遊容量Ｃ２と、ボディ１７と負極端子（Ｎ）１４との間の浮遊容量Ｃ３と、ボディ１７と、バッテリ１９およびモータ（図示略）および三相線（図示略）などからなるデバイスとの間の浮遊容量Ｃ０と、ボディ１７の浮遊インダクタンスＬｂと、コモンノイズの電流経路に応じた角速度ωとに対して、下記数式（４），（５）を満たすように設定されている。

例えば上記数式（５）に示す浮遊容量Ｃ１，Ｃ３と浮遊容量Ｃ２との相対的な大小は、正極端子（Ｐ）１３の板状の電極部材２３Ａおよび負極端子（Ｎ）１４の板状の電極部材２３Ｂと、出力端子（ＯＵＴ）１５の板状の電極部材２３Ｃとに対して、面積Ｓと厚さｄと誘電率εとのパラメータの少なくとも何れかの大小に応じて設定される。

例えば図２（Ａ）〜（Ｃ）に示す各実施例の半導体装置１０では、各電極部材２３Ａ，２３Ｂ，２３Ｃの厚さｄおよび誘電率εは同一にされ、正極端子（Ｐ）１３の電極部材２３Ａおよび負極端子（Ｎ）１４の電極部材２３Ｂの面積は、互いに同一かつ出力端子（ＯＵＴ）１５の電極部材２３Ｃの面積よりも相対的に大きく形成されている。これにより、正極端子（Ｐ）１３および負極端子（Ｎ）１４の各浮遊容量Ｃ１，Ｃ３が、出力端子（ＯＵＴ）１５の浮遊容量Ｃ２よりも相対的に大きくなるように設定されている。

なお、例えば図２（Ａ）に示す実施例１では、放熱部材２１の表面上において、正極端子（Ｐ）１３の電極部材２３Ａと負極端子（Ｎ）１４の電極部材２３Ｂとが、出力端子（ＯＵＴ）１５の電極部材２３Ｃを両側から挟み込むようにして配置されている。
また、例えば図２（Ｂ）に示す実施例２では、放熱部材２１の表面上において、出力端子（ＯＵＴ）１５の電極部材２３Ｃと負極端子（Ｎ）１４の電極部材２３Ｂとが、正極端子（Ｐ）１３の電極部材２３Ａを両側から挟み込むようにして配置されている。
また、例えば図２（Ｃ）に示す実施例３では、放熱部材２１の表面上において、隣り合う正極端子（Ｐ）１３の電極部材２３Ａと負極端子（Ｎ）１４の電極部材２３Ｂとの互いの対向部の一部が切り欠けられて切り欠き部２３ａ，２３ｂが形成され、これらの切り欠き部２３ａ，２３ｂによって両側から挟み込まれるようにして、出力端子（ＯＵＴ）１５の電極部材２３Ｃが配置されている。

また、正極端子（Ｐ）１３および負極端子（Ｎ）１４の各浮遊容量Ｃ１，Ｃ３が出力端子（ＯＵＴ）１５の浮遊容量Ｃ２よりも相対的に大きくなるように設定する場合には、例えば各電極部材２３Ａ，２３Ｂ，２３Ｃの面積Ｓおよび誘電率εは同一にされ、電極部材２３Ａ，２３Ｂの厚さは、互いに同一かつ電極部材２３Ｃの厚さよりも相対的に薄く形成されてもよい。あるいは、例えば各電極部材２３Ａ，２３Ｂ，２３Ｃの面積Ｓおよび厚さｄは同一にされ、電極部材２３Ａ，２３Ｂの誘電率は、互いに同一かつ電極部材２３Ｃの誘電率よりも相対的に大きく形成されてもよい。

また、例えば、電極部材２３Ａ，２３Ｂの面積が電極部材２３Ｃの面積よりも相対的に大きく形成されること、および、電極部材２３Ａ，２３Ｂの厚さが電極部材２３Ｃの厚さよりも相対的に薄く形成されること、および、電極部材２３Ａ，２３Ｂの誘電率が電極部材２３Ｃの誘電率よりも相対的に大きく形成されることのうちの、少なくとも何れかの組み合わせによって、各浮遊容量Ｃ１，Ｃ３が浮遊容量Ｃ２よりも相対的に大きくなるように設定されてもよい。

例えば図３（Ａ），（Ｂ）に示すように、浮遊容量Ｃ２を各浮遊容量Ｃ１，Ｃ３に比べて相対的に小さくなるように設定した後の実施例では、浮遊容量Ｃ２を設定する前の比較例に比べて、コモン電流およびコモン電圧が低減され、コモンノイズが減少している。
また、例えば図４（Ａ），（Ｂ）に示すように、各浮遊容量Ｃ１，Ｃ３を浮遊容量Ｃ２に比べて相対的に大きくなるように設定した後の実施例では、各浮遊容量Ｃ１，Ｃ３を設定する前の比較例に比べて、コモン電流およびコモン電圧が低減され、コモンノイズが減少している。

なお、上述した実施例１〜３においては、例えば図５（Ａ）〜（Ｃ）に示すように、各電極部材２３Ａ，２３Ｂ，２３Ｃに対して、個別の各絶縁部材２２Ａ，２２Ｂ，２２Ｃの代わりに単一の絶縁部材２２が備えられてもよい。
また、各電極部材２３Ａ，２３Ｂ，２３Ｃの厚さ、あるいは、単一の絶縁部材２２の厚さは、各電極部材２３Ａ，２３Ｂ，２３Ｃに対して異なっていてもよい。

上述したように、本発明の実施形態による半導体装置１０によれば、各浮遊容量Ｃ１，Ｃ３または浮遊容量Ｃ２、あるいは、各浮遊容量Ｃ１，Ｃ３および浮遊容量Ｃ２の大きさを、上記数式（４）および上記数式（５）を満たすようにして、相対的に設定することによって、半導体スイッチング素子１１，１２によるスイッチング時の浮遊容量Ｃ２の電圧変動を小さくすることができる。
しかも、浮遊容量Ｃ２で発生した電流は、浮遊容量Ｃ１と浮遊容量Ｃ０、または、浮遊容量Ｃ１と浮遊容量Ｃ３とに分かれて通流することになるが、相対的に浮遊容量Ｃ０に比べてインピーダンスが低い浮遊容量Ｃ１と浮遊容量Ｃ３とに、より大きな電流が流れることから、コモン電流を小さくすることができ、コモンノイズの発生を低減することができる。
さらに、各電極部材２３Ａ，２３Ｂ，２３Ｃの面積Ｓと厚さｄと誘電率εとのうちの少なくとも何れかにより、各浮遊容量Ｃ０，…，Ｃ３の相対的な大小を容易に設定することができる。

なお、上述した実施の形態においては、各電極部材２３Ａ，２３Ｂ，２３Ｃの面積Ｓと厚さｄと誘電率εとのパラメータの少なくとも何れかにより浮遊容量Ｃ１，Ｃ３と浮遊容量Ｃ２との相対的な大小を設定するとしたが、これに限定されず、例えば図６に示す第１変形例の半導体装置１０のように、適宜のコンデンサＣａを追加することによって、各浮遊容量Ｃ１，Ｃ３が浮遊容量Ｃ２よりも相対的に大きくなるように設定してもよい。

なお、上述した実施の形態においては、上記数式（４）または上記数式（４），（５）を満たすことに加えて、例えば図７に示す第２変形例の半導体装置１０のように、各半導体スイッチング素子１１，１２の寄生容量Ｃｄｓを用いて各半導体スイッチング素子１１，１２のターンオン損失を低減するように設定してもよい。

この第２変形例において、例えば図８（Ａ）に示すように半導体スイッチング素子１１のドレイン−ソース間では浮遊容量Ｃ１と浮遊容量Ｃ２とが直列接続され、例えば図８（Ｂ）に示すように半導体スイッチング素子１２のドレイン−ソース間では浮遊容量Ｃ２と浮遊容量Ｃ３とが直列接続されている。
したがって、各半導体スイッチング素子１１，１２において、直列接続された２つの浮遊容量（つまり、浮遊容量Ｃ１と浮遊容量Ｃ２、浮遊容量Ｃ２と浮遊容量Ｃ３）の合成容量Ｃｔは、例えば下記数式（６）に示すように記述される。

この第２変形例では、各半導体スイッチング素子１１，１２の寄生容量Ｃｄｓ（つまり、ドレイン−ソース間容量）を同一として、ドレイン−ソース間で並列接続となる寄生容量Ｃｄｓと合成容量Ｃｔとに対して、例えば下記数式（７）を満たすように（つまり、寄生容量Ｃｄｓが合成容量Ｃｔよりも大きくなるように）設定されている。
なお、半導体スイッチング素子として、例えばＩＧＢＴ（Insulated Gate Bipolar mode Transistor）に対する寄生容量はコレクタ−エミッタ間容量であり、例えばダイオードに対する寄生容量はアノード−カソード間容量である。
なお、各半導体スイッチング素子１１，１２の寄生容量Ｃｄｓは同一に限らず、互いに異なっていてもよい。

そして、上記数式（６），（７）から各浮遊容量Ｃ１，Ｃ３は下記数式（８）を満たすように記述される。

この第２変形例によれば、例えば図９に示すように、寄生容量Ｃｄｓの適宜の値（例えば、Ｃｄｓ＝ａ，Ｃｄｓ＝ｂ＞ａなど）に応じて規定される領域（例えば、領域α、領域βなど）内の値となるように各浮遊容量Ｃ１，Ｃ２，Ｃ３を設定することで、各半導体スイッチング素子１１，１２の寄生容量Ｃｄｓに対して並列に接続される浮遊容量Ｃ１，Ｃ２または浮遊容量Ｃ２，Ｃ３の容量成分を低減することができ、各半導体スイッチング素子１１，１２に蓄積されるエネルギーが増大することを防止して、各半導体スイッチング素子１１，１２のターンオン損失が増大することを防止することができる。

さらに、上記数式（４）または上記数式（４），（５）を満たすように各浮遊容量Ｃ１，Ｃ２，Ｃ３を設定することで、コモンノイズの発生を低減することができ、例えば上記数式（５）によれば、各浮遊容量Ｃ１，Ｃ２，Ｃ３のうち各浮遊容量Ｃ１，Ｃ３を増大あるいは浮遊容量Ｃ２を減少させることに伴って、コモンノイズの発生を低減傾向に変化させることができる。

１０ 半導体装置
１１，１２ 半導体スイッチング素子（半導体素子）
１３ 正極端子（正極部材）
１４ 負極端子（負極部材）
１５ 出力端子（出力部材）
１６ 半導体モジュール
１９ バッテリ（デバイス）

Claims (3)

1. 直列に接続された１対の半導体素子と、前記１対の半導体素子の一方に接続された正極部材と、前記１対の半導体素子の他方に接続された負極部材と、前記１対の半導体素子の接続点に接続された出力部材とを具備する半導体モジュールと、前記半導体モジュールに対して絶縁されたボディとを備える半導体装置であって、
   前記ボディと前記正極部材との間の浮遊容量Ｃ１と、前記ボディと前記出力部材との間の浮遊容量Ｃ２と、前記ボディと前記負極部材との間の浮遊容量Ｃ３と、前記ボディとデバイスとの間の浮遊容量Ｃ０と、前記ボディの浮遊インダクタンスＬｂと、コモンノイズの電流経路に応じた角速度ωとに対して、下記数式（１）および下記数式（２）を満たすことを特徴とする半導体装置。
   

   

   
2. 前記正極部材または前記負極部材に接続されるコンデンサの追加と、前記正極部材と前記負極部材と前記出力部材との誘電率の設定と、前記正極部材と前記負極部材と前記出力部材との面積の設定と、前記正極部材と前記負極部材と前記出力部材との厚さの設定とのうちの、少なくとも何れかにより、上記数式（１）および上記数式（２）を満たすことを特徴とする請求項１に記載の半導体装置。
3. 前記浮遊容量Ｃ１と、前記浮遊容量Ｃ２と，前記浮遊容量Ｃ３と、前記半導体素子の寄生容量Ｃｄｓとに対して、下記数式（３）を満たすことを特徴とする請求項１または請求項２に記載の半導体装置。
   

   

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