WO2012029130A1 - ウェハトレイ、半導体ウェハ試験装置、及び半導体ウェハの試験方法 - Google Patents

ウェハトレイ、半導体ウェハ試験装置、及び半導体ウェハの試験方法 Download PDF

Info

Publication number
WO2012029130A1
WO2012029130A1 PCT/JP2010/064830 JP2010064830W WO2012029130A1 WO 2012029130 A1 WO2012029130 A1 WO 2012029130A1 JP 2010064830 W JP2010064830 W JP 2010064830W WO 2012029130 A1 WO2012029130 A1 WO 2012029130A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
semiconductor wafer
tray
probe
wafer tray
Prior art date
Application number
PCT/JP2010/064830
Other languages
English (en)
French (fr)
Inventor
松村　茂
Original Assignee
株式会社アドバンテスト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社アドバンテスト filed Critical 株式会社アドバンテスト
Priority to JP2011525336A priority Critical patent/JP5405575B2/ja
Priority to KR1020127019631A priority patent/KR101375097B1/ko
Priority to US13/704,290 priority patent/US20130082727A1/en
Priority to PCT/JP2010/064830 priority patent/WO2012029130A1/ja
Publication of WO2012029130A1 publication Critical patent/WO2012029130A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2887—Features relating to contacting the IC under test, e.g. probe heads; chucks involving moving the probe head or the IC under test; docking stations
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02—General constructional details
    • G01R1/04—Housings; Supporting members; Arrangements of terminals
    • G01R1/0408—Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2893—Handling, conveying or loading, e.g. belts, boats, vacuum fingers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices

Definitions

  • the present invention relates to an apparatus and a semiconductor wafer testing method.
  • a sealed space is formed between a probe and a wafer tray, and the sealed space is decompressed, whereby a bump of the probe and an electrode of the IC device are formed.
  • What is electrically contacted is known (for example, refer to Patent Document 1).
  • the problem to be solved by the present invention is to provide a wafer tray, a semiconductor wafer testing apparatus, and a semiconductor wafer testing method capable of stabilizing electrical connection between a probe and an electronic device under test. is there.
  • a wafer tray according to the present invention is a wafer tray for holding a semiconductor wafer, a mounting unit on which the semiconductor wafer is mounted, a main body unit that supports the mounting unit in a finely movable manner, and the mounting unit described above And a vibration applying means for applying vibration to the portion (refer to claim 1).
  • the vibration applying means is interposed between the mounting portion and the main body portion (see claim 2).
  • the vibration applying means preferably includes a piezoelectric ceramic actuator (see claim 3).
  • a rolling element interposed between the mounting portion and the main body portion may be provided (see claim 4).
  • a semiconductor wafer test apparatus includes the wafer tray, a moving means for moving the wafer tray relative to a probe electrically connected to an electronic component to be tested formed on the semiconductor wafer, and the probe And a decompression means for decompressing a sealed space formed between the wafer tray and the wafer tray (see claim 5).
  • the semiconductor wafer testing apparatus may further include positioning means for positioning the semiconductor wafer relative to the probe.
  • a semiconductor wafer test method is a semiconductor wafer test method using the semiconductor wafer test apparatus described above, wherein the moving means forms a sealed space between the probe and the wafer tray.
  • the moving step of moving the wafer tray the first depressurizing step of depressurizing the sealed space to the first pressure by the depressurizing means, and the electrode of the semiconductor wafer and the contact of the probe are in contact with each other.
  • the semiconductor wafer testing method may further include a positioning step of positioning the semiconductor wafer relative to the probe by the positioning means.
  • a semiconductor wafer test apparatus moves the wafer tray relative to a wafer tray that holds the semiconductor wafer and a probe that is electrically connected to the electronic device under test formed on the semiconductor wafer.
  • a moving unit, a depressurizing unit that depressurizes a sealed space formed between the probe and the wafer tray, and a vibration applying unit that applies vibration to the wafer tray are provided (see claim 7). ).
  • the semiconductor wafer according to the present invention is a method for testing a semiconductor wafer using the semiconductor wafer test apparatus described above, wherein the wafer tray is moved by the moving means so that an electrode of the semiconductor wafer and a contact of the probe come into contact with each other.
  • a semiconductor wafer test method is a semiconductor wafer test method using the semiconductor wafer test apparatus described above, wherein the moving means forms a sealed space between the probe and the wafer tray.
  • a second depressurizing step for depressurizing the sealed space to a second pressure lower than the first pressure. Reference).
  • a semiconductor wafer test method is a semiconductor wafer test method using the semiconductor wafer test apparatus described above, wherein the moving means forms a sealed space between the probe and the wafer tray.
  • the moving step of moving the wafer tray the first depressurizing step of depressurizing the sealed space to the first pressure by the depressurizing means, and the electrode of the semiconductor wafer and the contact of the probe are in contact with each other.
  • the semiconductor wafer testing method may further include a positioning step of positioning the semiconductor wafer relative to the probe by the positioning means.
  • the oxide film formed on the electrode of the semiconductor wafer can be destroyed by vibrating the semiconductor wafer relative to the probe via the wafer tray, so that the gap between the electronic device under test and the probe can be reduced. It is possible to stabilize the electrical connection.
  • FIG. 1 is a schematic side view showing a semiconductor wafer test apparatus in a first embodiment of the present invention.
  • FIG. 2 is a plan view showing the wafer tray in the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view taken along line III-III in FIG.
  • FIG. 4 is a plan view showing the holding stage of the moving device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG.
  • FIG. 6 is a flowchart of the semiconductor wafer test method according to the first embodiment of the present invention.
  • FIG. 7A is a diagram showing step S11 of FIG.
  • FIG. 7B is a diagram showing step S12 of FIG.
  • FIG. 7C is a diagram showing step S13 of FIG. FIG.
  • FIG. 7D is an enlarged cross-sectional view of a portion VII in FIG. 7C.
  • FIG. 8 is a flowchart of a semiconductor wafer test method according to the second embodiment of the present invention.
  • FIG. 9A is a diagram showing step S21 of FIG.
  • FIG. 9B is a diagram showing step S22 of FIG.
  • FIG. 9C is a diagram showing step S23 of FIG.
  • FIG. 9D is a diagram showing step S24 of FIG.
  • FIG. 9E is a diagram showing step S25 of FIG.
  • FIG. 10 is a cross-sectional view of a wafer tray in the third embodiment of the present invention.
  • FIG. 11 is a flowchart of a semiconductor wafer test method according to the third embodiment of the present invention.
  • FIG. 12A is a diagram showing step S31 of FIG.
  • FIG. 12B is a diagram showing step S32 of FIG.
  • FIG. 12C is a diagram showing step S33 of FIG.
  • FIG. 12D is
  • FIG. 1 is a diagram showing a semiconductor wafer test apparatus in the present embodiment.
  • a semiconductor wafer test apparatus 1 in the present embodiment is an apparatus for testing the electrical characteristics of an IC device formed on a semiconductor wafer 100. As shown in FIG. (Probe card), wafer tray 50, and moving device 70 are provided.
  • the semiconductor wafer test apparatus described below is merely an example, and the present invention is not particularly limited to this.
  • the semiconductor wafer 100 held on the wafer tray 50 is opposed to the probe 40 by the moving device 70, and in this state, the second vacuum pump 56 (see FIG. 2).
  • the semiconductor wafer 100 is pressed against the probe 40 by depressurizing the inside of the sealed space 54 (see FIG. 7C).
  • the test of the IC device is performed by inputting / outputting a test signal from the test head 30 to the IC device.
  • the semiconductor wafer 100 may be pressed against the probe 40 by a method other than decompression (for example, a pressurization method).
  • the probe 40 includes a membrane 41 having a large number of bumps 411 that are in electrical contact with the electrodes 110 (see FIG. 7D) of the semiconductor wafer 100, and through an anisotropic conductive rubber or a pitch conversion substrate (not shown),
  • the performance board 45 is electrically connected.
  • the performance board 45 is electrically connected to pin electronics accommodated in the test head 30 via a connector, a cable or the like (not shown).
  • the probe structure is not particularly limited to the above. Further, as a contact, a cantilever type probe needle or a pogo pin may be used instead of the membrane 41 described above.
  • a first camera 46 that images the electrode 110 of the semiconductor wafer 100 is provided on, for example, a top plate (not shown) of a prober.
  • An image processing device (not shown) detects the position of the electrode 110 of the semiconductor wafer 100 from the image captured by the first camera 46. Then, based on the position information of the electrode 110 and the position information of the bumps 411 of the probe 40 detected using the second camera 77 described later, the moving device 70 moves the semiconductor wafer 100 to the probe 40. Position relatively.
  • the first camera 46 in the present embodiment, the moving device 70 and the second camera 77 which will be described later, correspond to an example of positioning means in the present invention.
  • FIG 2 and 3 are views showing the wafer tray in the present embodiment.
  • the wafer tray 50 (wafer holding device) is a circular plate-like member having a flat upper surface 501 and a diameter larger than that of the semiconductor wafer 100, as shown in FIGS.
  • annular grooves 502 On the upper surface 501 of the wafer tray 50, three annular grooves 502 having a smaller diameter than the semiconductor wafer 100 are formed concentrically. These annular grooves 502 communicate with a suction passage 503 formed in the wafer tray 50.
  • the adsorption passage 503 is connected to the first vacuum pump 55 via an adsorption port 504.
  • the semiconductor wafer 100 is attracted and held on the wafer tray 50 by the negative pressure generated in the annular groove 502.
  • the shape and number of the annular grooves 502 are not particularly limited.
  • a pressure reducing passage 505 is formed in the wafer tray 50.
  • the decompression passage 505 is opened by a suction hole 506 located outside the annular groove 502 on the upper surface 501.
  • the pressure reducing passage 505 is connected to the second vacuum pump 56 via a pressure reducing port 507.
  • annular seal member 51 is provided in the vicinity of the outer periphery of the upper surface 501 of the wafer tray 50.
  • seal member 51 for example, packing made of silicone rubber can be exemplified.
  • a heater 52 for heating the semiconductor wafer 100 is embedded in the wafer tray 50.
  • a coolant passage 508 for circulating the coolant is formed in the wafer tray 50.
  • the refrigerant passage 508 is connected to the chiller 57 via a pair of cooling ports 509.
  • the semiconductor wafer 100 may be heated by circulating a heating medium through a passage formed in the wafer tray 50. Further, in the case where only the semiconductor wafer 100 is heated, only the heater 52 may be embedded in the wafer tray 50. On the other hand, when only the semiconductor wafer 100 is cooled, only the cooling passage 508 may be formed in the wafer tray 50.
  • a temperature sensor 53 for measuring the temperature of the semiconductor wafer 100 is embedded in the wafer tray 50. Based on the measurement result of the temperature sensor 53, the above-described heater 52 and chiller 57 adjust the temperature of the wafer tray 50, whereby the temperature of the semiconductor wafer 100 is maintained at the target temperature.
  • 4 and 5 are diagrams showing a holding stage of the moving apparatus in the present embodiment.
  • the moving device 70 in the present embodiment has a holding stage 75 that can hold the wafer tray 50 described above.
  • the holding stage 75 is a circular plate-like member having a flat upper surface 751 and a diameter larger than that of the wafer tray 50, as shown in FIGS.
  • annular grooves 752 On the upper surface 751 of the holding stage 75, three annular grooves 752 having a radius smaller than that of the wafer tray 50 are formed concentrically. These annular grooves 752 communicate with a suction passage 753 formed in the holding stage 75. Further, the suction passage 753 is connected to a third vacuum pump 76 via a suction port 754.
  • the wafer tray 50 is attracted and held by the holding stage 75 by the negative pressure generated in the annular groove 752.
  • the shape and number of the annular grooves 752 are not particularly limited.
  • the moving device 70 moves the holding stage 75 three-dimensionally (in the XYZ direction) using a motor, a ball screw mechanism, or the like, as well as Z in FIG. It can be rotated about an axis.
  • the moving device 60 can be reciprocated (vibrated) at a predetermined frequency along the XY plane (direction substantially parallel to the upper surface 501 of the wafer tray 50).
  • the stroke of this reciprocating movement is preferably, for example, ⁇ 20 [ ⁇ m] or less, and particularly preferably ⁇ 10 [ ⁇ m] or less, but is not particularly limited.
  • the moving device 70 in the present embodiment corresponds to an example of a moving unit and a vibration applying unit in the present invention.
  • the holding stage 75 is provided with a second camera 77 that images the bumps 411 of the probe 40.
  • An image processing device (not shown) detects the position of the bump 411 of the probe 40 from the image captured by the second camera 77.
  • the moving device 70 positions the semiconductor wafer 100 relative to the probe 40 based on the position information of the bumps 411 and the position information of the electrodes 110 of the semiconductor wafer 100. 4 and 5 do not show the second camera 77.
  • FIG. 6 is a flowchart showing a method for testing a semiconductor wafer in the present embodiment
  • FIGS. 7A to 7D are diagrams showing steps in FIG.
  • the first vacuum pump 55 When the semiconductor wafer 100 is placed on the wafer tray 50, the first vacuum pump 55 generates a negative pressure in the annular groove 502, and the semiconductor wafer 100 is sucked and held on the wafer tray 50.
  • step S11 in FIG. the moving device 70 raises the holding stage 75 to a position where the electrode 110 of the semiconductor wafer 100 and the bump 411 of the probe 40 are in contact with each other.
  • the unit [gf / pin] indicates the force applied per electrode 110 of the semiconductor wafer 100.
  • the electrode 110 of the semiconductor wafer 100 is scrubbed by the bumps 411 of the probe 40 and the oxide film formed on the surface of the electrode 110 is destroyed, so that the gap between the probe 40 and the IC device of the semiconductor wafer 100 is broken. A stable electrical connection can be ensured.
  • a test signal is input / output from the test head 30 to the IC device of the semiconductor wafer 100 via the probe 40, and the test of the IC device is executed.
  • the third vacuum pump 76 is stopped before or near the time when the sealed space 54 is depressurized by the second vacuum pump 56, and the adsorption of the wafer tray 50 by the holding stage 75 is released.
  • the oxide film formed on the electrode 110 of the semiconductor wafer 100 can be destroyed.
  • a stable electrical connection can be ensured between the IC device of the semiconductor wafer 100 and the probe 40.
  • the stage is required to have a rigidity that can withstand a very large load (several hundred kilos to one ton) when contacting the semiconductor wafer and the probe. Therefore, when this stage is vibrated, the vibration applying mechanism is also increased in size and cost.
  • the holding stage 75 is required only to have a rigidity that allows the semiconductor wafer and the probe to be in light contact with each other, so that the configuration of the vibration applying mechanism can be simplified.
  • the mechanical configuration of the semiconductor wafer testing apparatus is the same as that of the first embodiment described above, and the method for testing a semiconductor wafer is different from that of the first embodiment. Accordingly, the same reference numerals are assigned to the semiconductor wafer test apparatus, and the description thereof is omitted.
  • the semiconductor wafer test method according to the present embodiment will be described with reference to FIGS. 8 to 9E.
  • FIG. 8 is a flowchart of the semiconductor wafer testing method in the present embodiment
  • FIGS. 9A to 9E are diagrams showing each step of FIG.
  • the first vacuum pump 55 is activated and the semiconductor wafer 100 is sucked and held on the wafer tray 50.
  • step S21 in FIG. the moving device 70 raises the holding stage 75 to a position where the probe 40 can attract the wafer tray 50.
  • step S22 of FIG. 8 as shown in FIG. 9B, the third vacuum pump 76 is stopped, the suction holding of the wafer tray 50 by the holding stage 75 is released, and the second vacuum pump 56 is operated. Te, to reduce the pressure in the sealed space 54 to the first pressure P 1.
  • the pressure is such that it is brought into contact with a weak force of about a low level, and the pressure is relatively low.
  • the third vacuum pump 76 is operated, and the wafer tray 50 is again sucked and held by the holding stage 75.
  • step S24 of FIG. 8 as shown in FIG. 9D, the moving device 70 is reciprocated at a predetermined frequency along the XY plane (a direction substantially parallel to the upper surface 501 of the wafer tray 50), so that the semiconductor The wafer 100 is slightly vibrated with respect to the probe 40.
  • the bumps 411 of the probe 40 scrub the electrode 110 of the semiconductor wafer 100 and destroy the oxide film formed on the surface of the electrode 110, so that there is a gap between the probe 40 and the IC device on the semiconductor wafer 100.
  • a stable electrical connection can be ensured.
  • step S25 of FIG. 8 as shown in FIG. 9E, the third vacuum pump 76 is stopped, the suction of the wafer tray 50 by the holding stage 75 is released, and the sealed space 54 is removed by the second vacuum pump 56. depressurizing the inner to the second pressure P 2.
  • the second pressure P 2 is a first relatively lower pressure than the pressure P 1 of the above-mentioned (P 2 ⁇ P 1), a high pressure of relatively vacuum.
  • the oxide film formed on the electrode 110 of the semiconductor wafer 100 can be destroyed.
  • a stable electrical connection can be ensured between the IC device of the semiconductor wafer 100 and the probe 40.
  • the stage is required to have a rigidity that can withstand a very large load (several hundred kilos to one ton) when contacting the semiconductor wafer and the probe. Therefore, when this stage is vibrated, the vibration applying mechanism is also increased in size and cost.
  • the holding stage 75 is required only to have rigidity enough to hold the wafer tray, so that the configuration of the vibration applying mechanism can be simplified.
  • FIG. 10 is a cross-sectional view of the wafer tray in the present embodiment.
  • the configuration of the wafer tray 60 is different from that of the first embodiment, but other configurations are the same as those of the first embodiment.
  • the semiconductor wafer test apparatus according to the third embodiment will be described only with respect to the differences from the first embodiment, and the same components as those of the first embodiment will be denoted by the same reference numerals and description thereof will be omitted. .
  • the wafer tray 60 in the present embodiment includes a wafer mounting plate 61 and a tray body 62 as shown in FIG.
  • the wafer placement plate 61 in the present embodiment corresponds to an example of a placement portion in the present invention
  • the tray main body 62 in the present embodiment corresponds to an example of a main body portion in the present invention.
  • the wafer mounting plate 61 has a flat upper surface 611 having a larger diameter than that of the semiconductor wafer 100 and a flange 614 protruding in the radial direction on the outer peripheral surface 613.
  • a plurality of annular grooves 615 having a smaller diameter than the semiconductor wafer 100 are formed concentrically on the upper surface 611 of the wafer mounting plate 61. These annular grooves 615 communicate with a suction passage 616 formed in the wafer placement plate 61.
  • the shape and number of the annular grooves 615 are not particularly limited.
  • the tray main body 62 has a concave accommodating portion 622 that accommodates the wafer placement plate 61.
  • a projecting portion 623 projecting inward is provided on the periphery of the opening of the housing portion 622, and the projecting portion 223 is engaged with the flange 614 of the wafer mounting plate 61 housed in the housing portion 622. It has stopped.
  • An adsorption passage 624 is also formed in the tray body 62. Further, a first seal member 62 such as an annular packing is interposed between the lower surface 612 of the wafer mounting plate 61 and the bottom surface 622 a of the accommodating portion 622 of the tray main body 62. By this first seal member 62, the suction passage 616 of the wafer mounting plate 61 and the suction passage 624 of the tray body 62 communicate with each other while maintaining airtightness.
  • a first seal member 62 such as an annular packing is interposed between the lower surface 612 of the wafer mounting plate 61 and the bottom surface 622 a of the accommodating portion 622 of the tray main body 62.
  • the suction passage 624 of the tray main body 62 is connected to the first vacuum pump 55 via the suction port 625. Accordingly, when suction is performed by the first vacuum pump 55 in a state where the semiconductor wafer 100 is placed on the wafer placement plate 61, a negative pressure is generated in the annular groove 615 via the suction passages 616 and 624. Thus, the semiconductor wafer 100 is sucked and held on the wafer tray 60.
  • a pressure reducing passage 626 is formed in the tray main body 62.
  • the decompression passage 626 opens to the upper surface 621 through a suction hole 627.
  • the pressure reducing passage 626 is connected to the second vacuum pump 56 via a pressure reducing port 628.
  • annular second seal member 63 is provided in the vicinity of the outer periphery of the upper surface 621 of the tray body 62.
  • the second seal member 63 for example, a packing made of an annular silicone rubber can be exemplified.
  • a plurality of vibration actuators 64 are interposed between the outer peripheral surface 613 of the wafer mounting plate 61 and the inner peripheral surface 622b of the accommodating portion 622 of the tray main body 62.
  • the vibration actuator 64 generates vibration along the XY plane (a direction substantially parallel to the upper surface 611 of the wafer mounting plate 61).
  • the vibration actuator 64 corresponds to an example of a vibration applying unit in the present invention
  • the moving device 70 corresponds to an example of a moving unit in the present invention.
  • the vibration actuator 64 for example, a piezoelectric ceramic actuator that expands and contracts due to piezoelectric strain or changes its volume by applying a voltage can be exemplified.
  • the piezoelectric ceramic actuator is suitable for the vibration actuator 64 in this embodiment because it has a robust structure and can obtain a precise stroke and a large thrust.
  • the stroke of vibration generated by the vibration actuator 64 is preferably, for example, ⁇ 20 [ ⁇ m] or less, particularly preferably ⁇ 10 [ ⁇ m] or less.
  • the installation position of the vibration actuator 64 is not particularly limited.
  • the vibration actuator 64 may be disposed at two positions on the left and right sides of the wafer mounting plate 61 or may be disposed on four sides of the wafer mounting plate 61.
  • a plurality of rolling elements 65 are interposed between the lower surface 612 of the wafer mounting plate 61 and the bottom surface 622a of the accommodating portion 622 of the tray main body 62.
  • the rolling element 65 allows relative movement along the XY plane (direction substantially parallel to the upper surface 611 of the wafer mounting plate 61) of the wafer mounting plate 61 with respect to the tray main body 62, and allows the tray main body 62 to move. In contrast, the wafer mounting plate 61 is vibrated smoothly.
  • Specific examples of the rolling element 65 include bearing balls and rollers. In addition, this ball
  • a heater or a temperature sensor is embedded in the wafer placement plate 61 or a cooling passage is provided in the wafer placement plate 61. May be formed.
  • FIG. 11 is a flowchart showing a method for testing a semiconductor wafer in the present embodiment
  • FIGS. 12A to 12D are diagrams showing steps in FIG.
  • the first vacuum pump 55 is activated and the semiconductor wafer 100 is sucked and held on the wafer tray 60.
  • step S31 in FIG. the moving device 70 raises the holding stage 75 to a position where the wafer tray 60 can suck the probe 40.
  • step S32 of FIG. 11 the third vacuum pump 76 is stopped to release the suction holding of the wafer tray 50 by the holding stage 75, and the second vacuum pump 56 is operated. Te, to reduce the pressure in the closed space 66 to the first pressure P 1.
  • the moving device 70 moves the holding stage 75 to a position where the electrode 110 of the semiconductor wafer 100 and the bump 411 of the probe 40 are in contact with each other as in step S11 of the first embodiment. May be.
  • the third vacuum pump 76 is kept operating without operating the second vacuum pump 56, and the third vacuum pump 76 is stopped after the completion of the next step S33.
  • step S33 of FIG. 11 the vibration actuator 64 of the wafer tray 60 is driven to vibrate the wafer mounting plate 61 with respect to the tray body 62, whereby the semiconductor wafer 100 is probed. Vibrate against. As a result, the electrode 110 of the semiconductor wafer 100 is scrubbed by the bumps 411 of the probe 40 and the oxide film formed on the surface of the electrode 110 is destroyed, so that the gap between the probe 40 and the IC device of the semiconductor wafer 100 is broken. A stable electrical connection can be ensured.
  • step S34 of FIG. 11 to reduce the pressure in the closed space to the second pressure P 2 by a second vacuum pump 56.
  • the second pressure P 2 is a first relatively lower pressure than the pressure P 1 of the above-mentioned (P 2 ⁇ P 1), a high pressure of relatively vacuum.
  • the oxide film formed on the electrode 110 of the semiconductor wafer 100 can be destroyed.
  • a stable electrical connection can be ensured between the IC device of the semiconductor wafer 100 and the probe 40.
  • the wafer tray 60 itself has a vibration imparting function, for example, when one moving device 70 is shared by a plurality of test heads 30, while the vibration is imparted by the wafer tray 60.
  • the moving device 70 can perform other operations (such as moving and positioning other semiconductor wafers 100), and can improve the operating rate of the entire semiconductor wafer testing device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

半導体ウェハ１００を保持するウェハトレイ６０は、半導体ウェハ１００が載置されるウェハ載置板６１と、ウェハ載置板６１を微動可能に支持するトレイ本体部６２と、ウェハ載置板６１に振動を付与する振動アクチュエータ６４と、を備えている。

Description

ウェハトレイ、半導体ウェハ試験装置、及び半導体ウェハの試験方法
　集積回路素子等の被試験電子部品（以下、代表的にＩＣデバイスとも称する。）が形成された半導体ウェハを保持するウェハトレイ、並びに、半導体ウェハに形成されたＩＣデバイスを試験するための半導体ウェハ試験装置及び半導体ウェハの試験方法に関する。
　ウェハ状態でのＩＣデバイスのテストに用いられる半導体ウェハ試験装置として、プローブとウェハトレイとの間に密閉空間を形成して、当該密閉空間を減圧することで、プローブのバンプとＩＣデバイスの電極とを電気的に接触させるものが知られている（例えば、特許文献１参照）。
特開２００９－２０３９４３号公報
　半導体ウェハのＩＣデバイスの電極上にはＡｌ２Ｏ３等の酸化被膜が形成されているため、バンプと電極とを確実に導通させるために、この酸化被膜を破壊する必要がある。
　本発明が解決しようとする課題は、プローブと被試験電子部品との間の電気的接続の安定化を図ることが可能なウェハトレイ、半導体ウェハ試験装置、及び半導体ウェハの試験方法を提供することである。
　（１）本発明に係るウェハトレイは、半導体ウェハを保持するウェハトレイであって、前記半導体ウェハが載置される載置部と、前記載置部を微動可能に支持する本体部と、前記載置部に振動を付与する振動付与手段と、を備えたことを特徴とする（請求項１参照）。
　上記発明において、前記振動付与手段は、前記載置部と前記本体部との間に介装されていることが好ましい（請求項２参照）。
　上記発明において、前記振動付与手段は、圧電セラミックアクチュエータを含むことが好ましい（請求項３参照）。
　上記発明において、前記載置部と前記本体部との間に介装された転動体を備えていてもよい（請求項４参照）。
　本発明に係る半導体ウェハ試験装置は、上記のウェハトレイと、前記半導体ウェハに形成された被試験電子部品に電気的に接続されるプローブに対して、前記ウェハトレイを相対移動させる移動手段と、前記プローブと前記ウェハトレイとの間に形成された密閉空間を減圧する減圧手段と、を備えたことを特徴とする（請求項５参照）。
　上記発明において、前記半導体ウェハ試験装置は、前記プローブに対して前記半導体ウェハを相対的に位置決めする位置決め手段をさらに備えてもよい。
　本発明に係る半導体ウェハの試験方法は、上記の半導体ウェハ試験装置を用いた半導体ウェハの試験方法であって、前記プローブと前記ウェハトレイとの間に密閉空間を形成するように、前記移動手段によって前記ウェハトレイを移動させる移動工程と、前記減圧手段によって前記密閉空間を第１の圧力に減圧する第１の減圧工程と、前記半導体ウェハの電極と前記プローブの接触子とが接触している状態で、前記振動付与手段によって前記ウェハトレイを振動させる振動付与工程と、前記減圧手段によって前記密閉空間を前記第１の圧力よりも低い第２の圧力に減圧する第２の減圧工程と、を備えたことを特徴とする（請求項６参照）。
　上記発明において、前記半導体ウェハの試験方法は、前記プローブに対して前記半導体ウェハを前記位置決め手段によって相対的に位置決めする位置決め工程をさらに備えてもよい。
　（２）本発明に係る半導体ウェハ試験装置は、半導体ウェハを保持するウェハトレイと、前記半導体ウェハに形成された被試験電子部品に電気的に接続されるプローブに対して、前記ウェハトレイを相対移動させる移動手段と、前記プローブと前記ウェハトレイとの間に形成された密閉空間を減圧する減圧手段と、前記ウェハトレイに振動を付与する振動付与手段と、を備えたことを特徴とする（請求項７参照）。
　本発明に係る半導体ウェハは、上記の半導体ウェハ試験装置を用いた半導体ウェハの試験方法であって、前記半導体ウェハの電極と前記プローブの接触子とが接触するように、前記移動手段によって前記ウェハトレイを移動させる移動工程と、前記電極と前記接触子とが接触している状態で、前記振動付与手段によって前記ウェハトレイを振動させる振動付与工程と、前記密閉空間を前記減圧手段によって減圧する減圧工程と、を備えたことを特徴とする（請求項８参照）。
　本発明に係る半導体ウェハの試験方法は、上記の半導体ウェハ試験装置を用いた半導体ウェハの試験方法であって、前記プローブと前記ウェハトレイとの間に密閉空間を形成するように、前記移動手段によって前記ウェハトレイを移動させる第１の移動工程と、前記減圧手段によって前記密閉空間を第１の圧力に減圧する第１の減圧工程と、前記移動手段が前記ウェハトレイに再度接触するように、前記移動手段を移動させる第２の移動工程と、前記半導体ウェハの電極と前記プローブの接触子とが接触している状態で、前記振動付与手段によって前記ウェハトレイを振動させる振動付与工程と、前記減圧手段によって前記密閉空間を前記第１の圧力よりも低い第２の圧力に減圧する第２の減圧工程と、を備えたことを特徴とする（請求項９参照）。
　本発明に係る半導体ウェハの試験方法は、上記の半導体ウェハ試験装置を用いた半導体ウェハの試験方法であって、前記プローブと前記ウェハトレイとの間に密閉空間を形成するように、前記移動手段によって前記ウェハトレイを移動させる移動工程と、前記減圧手段によって前記密閉空間を第１の圧力に減圧する第１の減圧工程と、前記半導体ウェハの電極と前記プローブの接触子とが接触している状態で、前記振動付与手段によって前記ウェハトレイを振動させる振動付与工程と、前記減圧手段によって前記密閉空間を前記第１の圧力よりも低い第２の圧力に減圧する第２の減圧工程と、を備えたことを特徴とする（請求項１０参照）。
　上記発明において、前記半導体ウェハの試験方法は、前記プローブに対して前記半導体ウェハを前記位置決め手段によって相対的に位置決めする位置決め工程をさらに備えてもよい。
　本発明では、ウェハトレイを介して半導体ウェハをプローブに対して相対的に振動させることで、半導体ウェハの電極上に形成された酸化被膜を破壊することができ、被試験電子部品とプローブとの間の電気的接続の安定化を図ることができる。
図１は、本発明の第１実施形態における半導体ウェハ試験装置を示す概略側面図である。 図２は、本発明の第１実施形態におけるウェハトレイを示す平面図である。 図３は、図２のIII-III線に沿った断面図である。 図４は、本発明の第１実施形態における移動装置の保持ステージを示す平面図である。 図５は、図４のV-V線に沿った断面図である。 図６は、本発明の第１実施形態における半導体ウェハの試験方法のフローチャートである。 図７Ａは、図６のステップＳ１１を示す図である。 図７Ｂは、図６のステップＳ１２を示す図である。 図７Ｃは、図６のステップＳ１３を示す図である。 図７Ｄは、図７ＣのVII部の拡大断面図である。 図８は、本発明の第２実施形態における半導体ウェハの試験方法のフローチャートである。 図９Ａは、図８のステップＳ２１を示す図である。 図９Ｂは、図８のステップＳ２２を示す図である。 図９Ｃは、図８のステップＳ２３を示す図である。 図９Ｄは、図８のステップＳ２４を示す図である。 図９Ｅは、図８のステップＳ２５を示す図である。 図１０は、本発明の第３実施形態におけるウェハトレイの断面図である。 図１１は、本発明の第３実施形態における半導体ウェハの試験方法のフローチャートである。 図１２Ａは、図１１のステップＳ３１を示す図である。 図１２Ｂは、図１１のステップＳ３２を示す図である。 図１２Ｃは、図１１のステップＳ３３を示す図である。 図１２Ｄは、図１１のステップＳ３４を示す図である。
　以下、本発明の第１実施形態を図面に基づいて説明する。
　＜第１実施形態＞
　図１は本実施形態における半導体ウェハ試験装置を示す図である。
　本実施形態における半導体ウェハ試験装置１（電子部品試験装置）は、半導体ウェハ１００に形成されたＩＣデバイスの電気的特性を試験する装置であり、図１に示すように、テストヘッド３０、プローブ４０（プローブカード）、ウェハトレイ５０、及び移動装置７０を備えている。なお、以下に説明する半導体ウェハ試験装置は一例に過ぎず、特にこれに限定されない。
　この半導体ウェハ試験装置１では、ＩＣデバイスの試験に際して、ウェハトレイ５０に保持されている半導体ウェハ１００を、移動装置７０によってプローブ４０に対向させ、この状態で第２の真空ポンプ５６（図２参照）によって密閉空間５４（図７Ｃ参照）内を減圧することで、半導体ウェハ１００がプローブ４０に押し付けられる。さらにこの状態で、テストヘッド３０からＩＣデバイスに対して試験信号を入出力することで、ＩＣデバイスのテストが実施される。なお、減圧以外の方式（例えば加圧方式）によって、半導体ウェハ１００をプローブ４０に押し付けてもよい。
　プローブ４０は、半導体ウェハ１００の電極１１０（図７Ｄ参照）に電気的に接触する多数のバンプ４１１を有するメンブレン４１を備えており、特に図示しない異方導電性ゴムやピッチ変換基板を介して、パフォーマンスボード４５に電気的に接続されている。パフォーマンスボード４５は、特に図示しないコネクタやケーブル等を介して、テストヘッド３０内に収容されたピンエレクトロニクスに電気的に接続されている。
　なお、プローブの構造は上記のものに特に限定されない。また、接触子として、上記のメンブレン４１に代えて、カンチレバータイプのプローブ針或いはポゴピン等を用いてもよい。
　また、半導体ウェハ１００の電極１１０を撮像する第１のカメラ４６が、例えばプローバのトッププレート（不図示）に設けられている。この第１のカメラ４６によって撮像された画像から、画像処理装置（不図示）が半導体ウェハ１００の電極１１０の位置を検出する。そして、この電極１１０の位置情報と、後述する第２のカメラ７７を用いて検出されたプローブ４０のバンプ４１１の位置情報と、に基づいて、移動装置７０が半導体ウェハ１００をプローブ４０に対して相対的に位置決めする。なお、本実施形態における第１のカメラ４６と、後述する移動装置７０及び第２のカメラ７７とが、本願発明における位置決め手段の一例に相当する。
　図２及び図３は本実施形態におけるウェハトレイを示す図である。
　ウェハトレイ５０（ウェハ保持装置）は、図２及び図３に示すように、平坦な上面５０１を有すると共に、半導体ウェハ１００よりも大きな直径を有する円形板状の部材である。
　このウェハトレイ５０の上面５０１には、半導体ウェハ１００よりも小径の３つの環状溝５０２が同心円状に形成されている。これらの環状溝５０２は、ウェハトレイ５０内に形成された吸着用通路５０３に連通している。この吸着用通路５０３は、吸着ポート５０４を介して第１の真空ポンプ５５に接続されている。
　従って、ウェハトレイ５０に半導体ウェハ１００を載置した状態で第１の真空ポンプ５５によって吸引を行うと、環状溝５０２内に発生した負圧によって半導体ウェハ１００がウェハトレイ５０に吸着保持される。なお、環状溝５０２の形状や数は特に限定されない。
　また、ウェハトレイ５０内には減圧用通路５０５が形成されている。この減圧用通路５０５は、上面５０１において環状溝５０２よりも外側に位置する吸引孔５０６で開口している。この減圧用通路５０５は、減圧ポート５０７を介して、第２の真空ポンプ５６に接続されている。
　また、ウェハトレイ５０の上面５０１の外周近傍には、環状のシール部材５１が設けられている。このシール部材５１の具体例としては、例えばシリコーンゴムからなるパッキン等を例示することができる。ウェハトレイ５０がプローブ４０に押し付けられると、このシール部材５１によって、ウェハトレイ５０の上面５０１とプローブ４０との間に密閉空間５４（図７Ｃ参照）が形成される。
　さらに、ウェハトレイ５０内には、半導体ウェハ１００を加熱するためのヒータ５２が埋設されている。また、このウェハトレイ５０内には、冷媒を循環させるための冷媒用通路５０８が形成されている。この冷媒用通路５０８は、一対の冷却ポート５０９を介してチラー５７に接続されている。
　なお、ヒータ５２に代えて、ウェハトレイ５０内に形成した通路に温媒を循環させることで半導体ウェハ１００を加熱してもよい。また、半導体ウェハ１００を加熱だけの場合には、ウェハトレイ５０にヒータ５２のみを埋設すればよい。一方、半導体ウェハ１００を冷却するだけの場合には、ウェハトレイ５０に冷却用通路５０８のみを形成すればよい。
　また、ウェハトレイ５０には、半導体ウェハ１００の温度を計測するための温度センサ５３が埋設されている。この温度センサ５３の計測結果に基づいて、上述のヒータ５２やチラー５７がウェハトレイ５０の温度を調節することで、半導体ウェハ１００の温度が目標温度に維持される。
　図４及び図５は本実施形態における移動装置の保持ステージを示す図である。
　本実施形態における移動装置７０は、図１に示すように、上述したウェハトレイ５０を保持することが可能な保持ステージ７５を有している。
　保持ステージ７５は、図４及び図５に示すように、平坦な上面７５１を有すると共にウェハトレイ５０よりも大きな直径を有する円形板状の部材である。
　この保持ステージ７５の上面７５１には、ウェハトレイ５０よりも半径の小さい３つの環状溝７５２が同心円状に形成されている。これらの環状溝７５２は、保持ステージ７５内に形成された吸着用通路７５３に連通している。さらに、この吸着用通路７５３は、吸着ポート７５４を介して第３の真空ポンプ７６に接続されている。
　従って、この保持ステージ７５にウェハトレイ５０を載置した状態で、第３の真空ポンプ７６によって吸引を行うと、環状溝７５２内に発生した負圧によってウェハトレイ５０が保持ステージ７５に吸着保持される。なお、環状溝７５２の形状や数は特に限定されない。
　また、この移動装置７０は、図１に示すように、モータやボールねじ機構等を用いて、保持ステージ７５を三次元的に（Ｘ－Ｙ－Ｚ方向に）移動させると共に図１中のＺ軸を中心として回転させることが可能となっている。特に本実施形態では、この移動装置６０は、ＸＹ平面（ウェハトレイ５０の上面５０１に実質的に平行な方向）に沿って、所定の周波数で往復移動（振動）させることが可能となっている。この往復移動のストロークは、例えば、±２０［μｍ］以下であることが好ましく、特に±１０［μｍ］以下であることが好ましいが特に限定されない。なお、本実施形態における移動装置７０が、本発明における移動手段及び振動付与手段の一例に相当する。
　また、この保持ステージ７５には、プローブ４０のバンプ４１１を撮像する第２のカメラ７７が設けられている。この第２のカメラ７７によって撮像された画像から、画像処理装置（不図示）がプローブ４０のバンプ４１１の位置を検出する。そして、上述のように、このバンプ４１１の位置情報と、半導体ウェハ１００の電極１１０の位置情報と、に基づいて、移動装置７０が半導体ウェハ１００をプローブ４０に対して相対的に位置決めする。なお、図４及び図５には第２のカメラ７７を図示していない。
　次に、以上に説明した半導体ウェハ試験装置１による半導体ウェハ１００の試験方法について、図６～図７Ｄを参照しながら説明する。
　図６は本実施形態における半導体ウェハの試験方法を示すフローチャート、図７Ａ～図７Ｄは図６の各ステップを示す図である。
　ウェハトレイ５０上に半導体ウェハ１００が載置されると、第１の真空ポンプ５５が環状溝５０２内に負圧を発生させ、半導体ウェハ１００がウェハトレイ５０に吸着保持される。
　次いで、第１及び第２のカメラ４６，７７を用いて、移動装置７０が半導体ウェハ１００をプローブ４０に対して位置決め（図６のステップＳ１０）した後に、図６のステップＳ１１において、図７Ａに示すように、半導体ウェハ１００の電極１１０と、プローブ４０のバンプ４１１とが接触する位置に、移動装置７０が保持ステージ７５を上昇させる。この状態において、半導体ウェハ１００の電極１１０とプローブ４０のバンプ４１１とは、例えば０．１～２［ｇｆ／ｐｉｎ］（＝０．９８×１０－３～１９．６×１０－３［Ｎ／ｐｉｎ］）程度の弱い力で軽く接触している。なお、単位［ｇｆ／ｐｉｎ］は、半導体ウェハ１００の電極１１０一つ当たりに印加する力を示す。
　次いで、図６のステップＳ１２において、図７Ｂに示すように、移動装置７０をＸＹ平面（ウェハトレイ５０の上面５０１に実質的に平行な方向）に沿って所定の振動数で往復移動させて、半導体ウェハ１００をプローブ４０に対して微振動させる。これにより、プローブ４０のバンプ４１１によって半導体ウェハ１００の電極１１０がスクラブされて、当該電極１１０の表面に形成された酸化被膜が破壊されるので、プローブ４０と半導体ウェハ１００のＩＣデバイスとの間に安定した電気的接続を確保することができる。
　次いで、図６のステップＳ１３において、図７Ｃに示すように、第２の真空ポンプ５６を作動させて、減圧用通路５０５を介して密閉空間５４内を減圧する。この減圧により、ウェハトレイ５０がプローブ４０に引き寄せられ、図７Ｄに示すように、例えば５～十数［ｇｆ／ｐｉｎ］（＝４９．０×１０－３～２００．０×１０－３［Ｎ／ｐｉｎ］）程度の強い力で、半導体ウェハ１００の電極１１０がプローブ４０のバンプ４１１に押し付けられるので、電極１１０とバンプ４１１とが完全に導通する。
　この状態で、テストヘッド３０からプローブ４０を介して半導体ウェハ１００のＩＣデバイスに試験信号が入出力されて、当該ＩＣデバイスの試験が実行される。
　なお、第２の真空ポンプ５６による密閉空間５４の減圧の前、或いはそれとほぼ同時に、第３の真空ポンプ７６を停止させて、保持ステージ７５によるウェハトレイ５０の吸着を解除する。
　以上のように、本実施形態では、ウェハトレイ５０を介して半導体ウェハ１００をプローブ４０に対して相対的に微振動させるので、半導体ウェハ１００の電極１１０上に形成された酸化被膜を破壊することができ、半導体ウェハ１００のＩＣデバイスとプローブ４０との間に安定した電気的接続を確保することができる。
　また、押圧方式のプローバでは、半導体ウェハとプローブとのコンタクト時の非常に大きな荷重（数百キロ～１トン程度）に耐え得る剛性がステージに要求される。そのため、このステージを振動させる場合には、振動付与機構も大型化及び高コスト化する。これに対し、本実施形態では、保持ステージ７５には、半導体ウェハとプローブとを軽く接触させるだけの剛性しか要求されないため、振動付与機構の構成の簡素化を図ることができる。
　＜第２実施形態＞
　本発明の実施形態では、半導体ウェハ試験装置の機械的な構成は上述の第１実施形態のものと同一であり、半導体ウェハを試験する方法が第１実施形態と相違する。従って、半導体ウェハ試験装置については同一の符号を付して説明を省略し、以下に、図８～図９Ｅを参照しながら、本実施形態における半導体ウェハの試験方法について説明する。
　図８は本実施形態における半導体ウェハの試験方法のフローチャートであり、図９Ａ～図９Ｅは図８の各ステップを示す図である。
　第１実施形態と同様に、半導体ウェハ１００がウェハトレイ５０上に載置されると、第１の真空ポンプ５５が作動して、半導体ウェハ１００がウェハトレイ５０に吸着保持される。
　次いで、第１及び第２のカメラ４６，７７を用いて、移動装置７０が半導体ウェハ１００をプローブ４０に対して位置決め（図８のステップＳ２０）した後に、図８のステップＳ２１において、図９Ａに示すように、プローブ４０にウェハトレイ５０を吸着させることが可能な位置まで、移動装置７０が保持ステージ７５を上昇させる。
　次いで、図８のステップＳ２２において、図９Ｂに示すように、第３の真空ポンプ７６を停止させて、保持ステージ７５によるウェハトレイ５０の吸着保持を解除すると共に、第２の真空ポンプ５６を作動させて、密閉空間５４内を第１の圧力Ｐ１に減圧する。この第１の圧力Ｐ１は、半導体ウェハ１００の電極１１０とプローブ４０のバンプ４１１とを、例えば０．１～２［ｇｆ／ｐｉｎ］（＝０．９８×１０－３～１９．６×１０－３［Ｎ／ｐｉｎ］］）程度の弱い力で接触させる程度の圧力であり、比較的真空度の低い圧力である。
　ステップＳ２２での減圧によって、ウェハトレイ５０がプローブ４０に引き寄せられるので、当該ウェハトレイ５０と保持ステージ７５との間に隙間が発生する。そのため、図８のステップＳ２３において、図９Ｃに示すように、移動装置７０は、トルク制御を用いて、保持ステージ７５がウェハトレイ５０に接触するまで保持ステージ７５を上昇させる。保持ステージ７５がウェハトレイ５０に接触したら、第３の真空ポンプ７６を作動させて、保持ステージ７５によってウェハトレイ５０を再び吸着保持する。
　次いで、図８のステップＳ２４において、図９Ｄに示すように、移動装置７０をＸＹ平面（ウェハトレイ５０の上面５０１に実質的に平行な方向）に沿って所定の振動数で往復移動させて、半導体ウェハ１００をプローブ４０に対して微振動させる。これにより、プローブ４０のバンプ４１１によって半導体ウェハ１００の電極１１０がスクラブされて、当該電極１１０の表面に形成された酸化被膜が破壊されるので、プローブ４０と半導体ウェハ１００上のＩＣデバイスとの間に安定した電気的接続を確保することができる。
　次いで、図８のステップＳ２５において、図９Ｅに示すように、第３の真空ポンプ７６を停止させて、保持ステージ７５によるウェハトレイ５０の吸着を解除すると共に、第２の真空ポンプ５６によって密閉空間５４内を第２の圧力Ｐ２に減圧する。この第２の圧力Ｐ２は、上述の第１の圧力Ｐ１よりも相対的に低い圧力であり（Ｐ２＜Ｐ１）、比較的真空度の高い圧力である。
　この減圧により、ウェハトレイ５０がプローブ４０に向かって引き寄せられ、例えば５～十数［ｇｆ／ｐｉｎ］（＝４９．０×１０－３～２００．０×１０－３［Ｎ／ｐｉｎ］）程度の強い力で、半導体ウェハ１００の電極１１０がプローブ４０のバンプ４１１に押し付けられるので、電極１１０とバンプ４１１とが完全に導通する。この状態で、テストヘッド３０からプローブ４０を介して半導体ウェハ１００のＩＣデバイスに試験信号が入出力されて、当該ＩＣデバイスの試験が実行される。
　以上のように、本実施形態では、ウェハトレイ５０を介して半導体ウェハ１００をプローブ４０に対して相対的に微振動させるので、半導体ウェハ１００の電極１１０上に形成された酸化被膜を破壊することができ、半導体ウェハ１００のＩＣデバイスとプローブ４０との間に安定した電気的接続を確保することができる。
　また、押圧方式のプローバでは、半導体ウェハとプローブとのコンタクト時の非常に大きな荷重（数百キロ～１トン程度）に耐え得る剛性がステージに要求される。そのため、このステージを振動させる場合には、振動付与機構も大型化及び高コスト化する。これに対し、本実施形態では、保持ステージ７５には、ウェハトレイを保持する程度の剛性しか要求されないため、振動付与機構の構成の簡素化を図ることができる。
　＜第３実施形態＞
　図１０は本実施形態におけるウェハトレイの断面図である。本実施形態ではウェハトレイ６０の構成が第１実施形態と相違するが、それ以外の構成は第１実施形態と同様である。以下に、第３実施形態における半導体ウェハ試験装置について第１実施形態との相違点についてのみ説明し、第１実施形態と同様の構成である部分については同一の符号を付して説明を省略する。
　本実施形態におけるウェハトレイ６０は、図１０に示すように、ウェハ載置板６１と、トレイ本体６２と、を備えている。なお、本実施形態におけるウェハ載置板６１が本発明における載置部の一例に相当し、本実施形態におけるトレイ本体６２が本発明における本体部の一例に相当する。
　ウェハ載置板６１は、半導体ウェハ１００よりも大きな直径を有する平坦な上面６１１を有すると共に、径方向に向かって突出しているフランジ６１４を外周面６１３に有している。このウェハ載置板６１の上面６１１には、半導体ウェハ１００よりも小径の複数の環状溝６１５が同心円状に形成されている。これらの環状溝６１５は、ウェハ載置板６１内に形成された吸着用通路６１６に連通している。なお、環状溝６１５の形状や数は特に限定されない。
　一方、トレイ本体６２は、ウェハ載置板６１を収容した凹状の収容部６２２を有している。この収容部６２２の開口周縁には、内側に向かって突出している突出部６２３が設けられており、この突出部２２３が、収容部６２２内に収容されたウェハ載置板６１のフランジ６１４に係止している。
　トレイ本体６２内にも吸着用通路６２４が形成されている。また、ウェハ載置板６１の下面６１２と、トレイ本体６２の収容部６２２の底面６２２ａとの間には、例えば環状のパッキン等の第１のシール部材６２が介装されている。この第１のシール部材６２によって、ウェハ載置板６１の吸着用通路６１６と、トレイ本体６２の吸着用通路６２４とが、気密性を維持した状態で連通している。
　さらに、トレイ本体６２の吸着用通路６２４は、吸着ポート６２５を介して第１の真空ポンプ５５に接続されている。従って、ウェハ載置板６１に半導体ウェハ１００を載置した状態で第１の真空ポンプ５５によって吸引を行うと、吸着用通路６１６，６２４を介して環状溝６１５内に負圧が発生し、これにより半導体ウェハ１００がウェハトレイ６０に吸着保持される。
　また、トレイ本体６２内には減圧用通路６２６が形成されている。この減圧用通路６２６は、吸引孔６２７で上面６２１に開口している。この減圧用通路６２６は、減圧ポート６２８を介して、第２の真空ポンプ５６に接続されている。
　また、トレイ本体６２の上面６２１の外周近傍には、環状の第２のシール部材６３が設けられている。この第２のシール部材６３の具体例としては、例えば環状のシリコーンゴムからなるパッキン等を例示することができる。ウェハトレイ６０がプローブ４０に押し付けられると、この第２のシール部材６３によって、ウェハトレイ６０とプローブ４０との間に密閉空間６６（図１２Ｂ～図１２Ｄ参照）が形成される。
　また、ウェハ載置板６１の外周面６１３と、トレイ本体６２の収容部６２２の内周面６２２ｂとの間には、複数の振動アクチュエータ６４が介装されている。この振動アクチュエータ６４は、ＸＹ平面（ウェハ載置板６１の上面６１１に実質的に平行な方向）に沿った振動を発生する。なお、本実施形態では、この振動アクチュエータ６４が、本発明における振動付与手段の一例に相当し、移動装置７０が本発明における移動手段の一例に相当する。
　この振動アクチュエータ６４の具体例としては、例えば、電圧を印加することで圧電歪によって伸縮したり体積が変化する圧電セラミックアクチュエータ等を例示することができる。圧電セラミックアクチュエータは、堅牢な構造であり、且つ精密なストロークと大きな推力を得ることができるので、本実施形態における振動アクチュエータ６４に適している。
　この振動アクチュエータ６４が発生する振動のストロークとしては、例えば、±２０［μｍ］以下であることが好ましく、特に±１０［μｍ］以下であることが好ましい。なお、振動アクチュエータ６４の設置位置は、特に限定されず、例えばウェハ載置板６１の左右２箇所に配置してもよいし、ウェハ載置板６１の四方に配置してもよい。
　また、ウェハ載置板６１の下面６１２と、トレイ本体６２の収容部６２２の底面６２２ａとの間には、複数の転動体６５が介装されている。この転動体６５は、トレイ本体６２に対するウェハ載置板６１のＸＹ平面（ウェハ載置板６１の上面６１１に対して実質的に平行な方向）に沿った相対移動を許容して、トレイ本体６２に対してウェハ載置板６１をスムーズに振動させる。この転動体６５の具体例としては、例えば、ベアリング用のボールやコロ等を例示することができる。なお、このボールやコロ等が本発明における転動体の一例に相当する。
　なお、特に図示しないが、本実施形態においても、第１実施形態におけるウェハトレイ５０と同様に、ウェハ載置板６１内にヒータや温度センサを埋設したり、ウェハ載置板６１内に冷却用通路を形成してもよい。
　次に、以上に説明したウェハトレイ６０を備えた半導体ウェハ試験装置による半導体ウェハ１００の試験方法について、図１１～図１２Ｄを参照しながら説明する。
　図１１は本実施形態における半導体ウェハの試験方法を示すフローチャート、図１２Ａ～図１２Ｄは図１１の各ステップを示す図である。
　第１実施形態と同様に、半導体ウェハ１００がウェハトレイ６０上に載置されると、第１の真空ポンプ５５が作動して、半導体ウェハ１００がウェハトレイ６０に吸着保持される。
　次いで、第１及び第２のカメラ４６，７７を用いて、移動装置７０が半導体ウェハ１００をプローブ４０に対して位置決め（図１１のステップＳ３０）した後に、図１１のステップＳ３１において、図１２Ａに示すように、ウェハトレイ６０がプローブ４０を吸着することが可能な位置まで、移動装置７０が保持ステージ７５を上昇させる。
　次いで、図１１のステップＳ３２において、図１２Ｂに示すように、第３の真空ポンプ７６を停止させて、保持ステージ７５によるウェハトレイ５０の吸着保持を解除すると共に、第２の真空ポンプ５６を作動させて、第１の圧力Ｐ１に密閉空間６６内を減圧する。この第１の圧力Ｐ１は、半導体ウェハ１００の電極１１０とプローブ４０のバンプ４１１とを、例えば０．１～２［ｇｆ／ｐｉｎ］（＝０．９８×１０－３～１９．６×１０－３［Ｎ／ｐｉｎ］）程度の弱い力で接触させる圧力であり、比較的真空度の低い圧力である。
　なお、ステップＳ３１及びＳ３２に代えて、第１実施形態のステップＳ１１のように、半導体ウェハ１００の電極１１０とプローブ４０のバンプ４１１とが接触する位置に、移動装置７０が保持ステージ７５を移動させてもよい。この場合には、第２の真空ポンプ５６を作動させずに第３の真空ポンプ７６を作動したままにしておき、次のステップＳ３３が完了した後に第３の真空ポンプ７６を停止させる。
　次いで、図１１のステップＳ３３において、図１２Ｃに示すように、ウェハトレイ６０の振動アクチュエータ６４を駆動させて、ウェハ載置板６１をトレイ本体６２に対して振動させることで、半導体ウェハ１００をプローブ４０に対して振動させる。これにより、プローブ４０のバンプ４１１によって半導体ウェハ１００の電極１１０がスクラブされて、当該電極１１０の表面に形成された酸化被膜が破壊されるので、プローブ４０と半導体ウェハ１００のＩＣデバイスとの間に安定した電気的接続を確保することができる。
　次いで、図１１のステップＳ３４において、図１２Ｄに示すように、第２の真空ポンプ５６によって密閉空間内を第２の圧力Ｐ２に減圧する。この第２の圧力Ｐ２は、上述の第１の圧力Ｐ１よりも相対的に低い圧力であり（Ｐ２＜Ｐ１）、比較的真空度の高い圧力である。
　この減圧により、ウェハトレイ６０がプローブ４０にさら引き寄せられ、例えば５～十数［ｇｆ／ｐｉｎ］（＝４９．０×１０－３～２００．０×１０－３［Ｎ／ｐｉｎ］）程度の強い力で、半導体ウェハ１００の電極１１０がプローブ４０のバンプ４１１に押し付けられるので、電極１１０とバンプ４１１とが完全に導通する。この状態で、テストヘッド３０によってプローブ４０を介して半導体ウェハ１００のＩＣデバイスに試験信号が入出力されて、当該ＩＣデバイスの試験が実行される。
　以上のように、本実施形態では、ウェハトレイ６０を介して半導体ウェハ１００をプローブ４０に対して相対的に振動させるので、半導体ウェハ１００の電極１１０上に形成された酸化被膜を破壊することができ、半導体ウェハ１００のＩＣデバイスとプローブ４０との間に安定した電気的接続を確保することができる。
　また、本実施形態では、ウェハトレイ６０自体が振動付与機能を備えているので、例えば複数のテストヘッド３０で一つの移動装置７０を共用している場合、ウェハトレイ６０によって振動を付与している間に、移動装置７０は他の作業（他の半導体ウェハ１００の移動や位置決め等）を行うことができ、半導体ウェハ試験装置全体の稼働率の向上を図ることができる。
　なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
１…半導体ウェハ試験装置
　３０…テストヘッド
４０…プローブ
５０…ウェハトレイ
　５１…シール部材
　５４…密閉空間
　５５…第１の真空ポンプ
　５６…第２の真空ポンプ
６０…ウェハトレイ
　６１…ウェハ載置板
　６２…トレイ本体
　　６２２…収容部
　　６２４…吸着用通路
　　６２６…減圧用通路
　　６２７…吸引孔
　６２…第１のシール部材
　６３…第２のシール部材
　６４…振動アクチュエータ
　６５…転動体
　６６…密閉空間
７０…移動装置
１００…半導体ウェハ
　１１０…電極

Claims (10)

  1. 　半導体ウェハを保持するウェハトレイであって、
    　前記半導体ウェハが載置される載置部と、
    　前記載置部を微動可能に支持する本体部と、
    　前記載置部に振動を付与する振動付与手段と、を備えたことを特徴とするウェハトレイ。
  2. 　請求項１に記載のウェハトレイであって、
    　前記振動付与手段は、前記載置部と前記本体部との間に介装されていることを特徴とするウェハトレイ。
  3. 　請求項１又は２に記載のウェハトレイであって、
    　前記振動付与手段は、圧電セラミックアクチュエータを含むことを特徴とするウェハトレイ。
  4. 　請求項１～３の何れかに記載のウェハトレイであって、
    　前記載置部と前記本体部との間に介装された転動体を備えたことを特徴とするウェハトレイ。
  5. 　請求項１～４の何れに記載のウェハトレイと、
    　前記半導体ウェハに形成された被試験電子部品に電気的に接続されるプローブに対して、前記ウェハトレイを相対移動させる移動手段と、
    　前記プローブと前記ウェハトレイとの間に形成された密閉空間を減圧する減圧手段と、を備えたことを特徴とする半導体ウェハ試験装置。
  6. 　請求項５に記載の半導体ウェハ試験装置を用いた半導体ウェハの試験方法であって、
    　前記プローブと前記ウェハトレイとの間に密閉空間を形成するように、前記移動手段によって前記ウェハトレイを移動させる移動工程と、
    　前記減圧手段によって前記密閉空間を第１の圧力に減圧する第１の減圧工程と、
    　前記半導体ウェハの電極と前記プローブの接触子とが接触している状態で、前記振動付与手段によって前記ウェハトレイを振動させる振動付与工程と、
    　前記減圧手段によって前記密閉空間を前記第１の圧力よりも低い第２の圧力に減圧する第２の減圧工程と、を備えたことを特徴とする半導体ウェハの試験方法。
  7. 　半導体ウェハを保持するウェハトレイと、
    　前記半導体ウェハに形成された被試験電子部品に電気的に接続されるプローブに対して、前記ウェハトレイを相対移動させる移動手段と、
    　前記プローブと前記ウェハトレイとの間に形成された密閉空間を減圧する減圧手段と、
    　前記ウェハトレイに振動を付与する振動付与手段と、を備えたことを特徴とする半導体ウェハ試験装置。
  8. 　請求項７に記載の半導体ウェハ試験装置を用いた半導体ウェハの試験方法であって、
    　前記半導体ウェハの電極と前記プローブの接触子とが接触するように、前記移動手段によって前記ウェハトレイを移動させる移動工程と、
    　前記電極と前記接触子とが接触している状態で、前記振動付与手段によって前記ウェハトレイを振動させる振動付与工程と、
    　前記密閉空間を前記減圧手段によって減圧する減圧工程と、を備えたことを特徴とする半導体ウェハの試験方法。
  9. 　請求項７に記載の半導体ウェハ試験装置を用いた半導体ウェハの試験方法であって、
    　前記プローブと前記ウェハトレイとの間に密閉空間を形成するように、前記移動手段によって前記ウェハトレイを移動させる第１の移動工程と、
    　前記減圧手段によって前記密閉空間を第１の圧力に減圧する第１の減圧工程と、
    　前記移動手段が前記ウェハトレイに再度接触するように、前記移動手段を移動させる第２の移動工程と、
    　前記半導体ウェハの電極と前記プローブの接触子とが接触している状態で、前記振動付与手段によって前記ウェハトレイを振動させる振動付与工程と、
    　前記減圧手段によって前記密閉空間を前記第１の圧力よりも低い第２の圧力に減圧する第２の減圧工程と、を備えたことを特徴とする半導体ウェハの試験方法。
  10. 　請求項７に記載の半導体ウェハ試験装置を用いた半導体ウェハの試験方法であって、
    　前記プローブと前記ウェハトレイとの間に密閉空間を形成するように、前記移動手段によって前記ウェハトレイを移動させる移動工程と、
    　前記減圧手段によって前記密閉空間を第１の圧力に減圧する第１の減圧工程と、
    　前記半導体ウェハの電極と前記プローブの接触子とが接触している状態で、前記振動付与手段によって前記ウェハトレイを振動させる振動付与工程と、
    　前記減圧手段によって前記密閉空間を前記第１の圧力よりも低い第２の圧力に減圧する第２の減圧工程と、を備えたことを特徴とする半導体ウェハの試験方法。
PCT/JP2010/064830 2010-08-31 2010-08-31 ウェハトレイ、半導体ウェハ試験装置、及び半導体ウェハの試験方法 WO2012029130A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2011525336A JP5405575B2 (ja) 2010-08-31 2010-08-31 半導体ウェハ試験装置及び半導体ウェハの試験方法
KR1020127019631A KR101375097B1 (ko) 2010-08-31 2010-08-31 웨이퍼 트레이, 반도체 웨이퍼 시험 장치 및 반도체 웨이퍼의 시험 방법
US13/704,290 US20130082727A1 (en) 2010-08-31 2010-08-31 Wafer tray, semiconductor wafer test apparatus, and test method of semiconductor wafer
PCT/JP2010/064830 WO2012029130A1 (ja) 2010-08-31 2010-08-31 ウェハトレイ、半導体ウェハ試験装置、及び半導体ウェハの試験方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2010/064830 WO2012029130A1 (ja) 2010-08-31 2010-08-31 ウェハトレイ、半導体ウェハ試験装置、及び半導体ウェハの試験方法

Publications (1)

Publication Number Publication Date
WO2012029130A1 true WO2012029130A1 (ja) 2012-03-08

Family

ID=45772267

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2010/064830 WO2012029130A1 (ja) 2010-08-31 2010-08-31 ウェハトレイ、半導体ウェハ試験装置、及び半導体ウェハの試験方法

Country Status (4)

Country Link
US (1) US20130082727A1 (ja)
JP (1) JP5405575B2 (ja)
KR (1) KR101375097B1 (ja)
WO (1) WO2012029130A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014143367A (ja) * 2013-01-25 2014-08-07 Tokyo Electron Ltd 接合装置及び接合システム
WO2016067785A1 (ja) * 2014-10-30 2016-05-06 東京エレクトロン株式会社 基板載置台
JP2016152334A (ja) * 2015-02-18 2016-08-22 株式会社東京精密 プローブ装置
JP2017112259A (ja) * 2015-12-17 2017-06-22 東京エレクトロン株式会社 ウエハ検査装置及びそのメンテナンス方法
JP2018531510A (ja) * 2015-10-01 2018-10-25 インテヴァック インコーポレイテッド 基板製造のためのウエハプレートおよびマスク器具
CN109392254A (zh) * 2017-08-04 2019-02-26 普罗科技有限公司 焊球或焊膏搭载装置
CN114783931A (zh) * 2022-04-06 2022-07-22 苏州汉天下电子有限公司 一种半导体样片承载台以及半导体样片探针测试装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6072638B2 (ja) * 2013-07-29 2017-02-01 東京エレクトロン株式会社 プローブ装置
WO2015137023A1 (ja) * 2014-03-11 2015-09-17 新東工業株式会社 被試験デバイスの検査システム、及びその操作方法
US10871720B2 (en) * 2014-10-02 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus for supporting a semiconductor wafer and method of vibrating a semiconductor wafer
JP7281250B2 (ja) * 2018-05-11 2023-05-25 株式会社アドバンテスト 試験用キャリア
KR102619624B1 (ko) 2018-11-13 2023-12-29 삼성전자주식회사 기판합착 장치 및 방법
CN111498474A (zh) * 2020-03-13 2020-08-07 广东九联科技股份有限公司 一种取放模组的控制系统及其方法
US11262401B2 (en) * 2020-04-22 2022-03-01 Mpi Corporation Wafer probe station

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5773948A (en) * 1980-10-27 1982-05-08 Hitachi Ltd Contact type testing method and tester
JPH0669321A (ja) * 1992-08-19 1994-03-11 Tokyo Electron Yamanashi Kk プローブ装置
JPH09253969A (ja) * 1996-03-25 1997-09-30 Nippon Thompson Co Ltd ボールスプラインを備えたテーブル装置
JPH1062499A (ja) * 1996-08-16 1998-03-06 Nec Corp 半導体集積回路測定方法及び装置
JPH1174322A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp ウエハプローバー
JPH11126805A (ja) * 1997-10-22 1999-05-11 Matsushita Electric Ind Co Ltd 半導体集積回路の検査方法及びその検査用基板
JP2004140013A (ja) * 2002-10-15 2004-05-13 Matsushita Electric Ind Co Ltd プローブカードのクリーニング方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3499640A (en) * 1967-08-03 1970-03-10 Electroglas Inc Chuck assembly for automatic wafer die sort machine
US5266889A (en) * 1992-05-29 1993-11-30 Cascade Microtech, Inc. Wafer probe station with integrated environment control enclosure
US5673799A (en) * 1995-06-05 1997-10-07 Chip Star Inc. Machine for testing and sorting capacitor chips and method of operating same
US5872458A (en) * 1996-07-08 1999-02-16 Motorola, Inc. Method for electrically contacting semiconductor devices in trays and test contactor useful therefor
US6013972A (en) * 1997-10-15 2000-01-11 Face, Jr.; Samuel A Piezoelectric vibrating apparatus
JP4592885B2 (ja) * 2000-07-31 2010-12-08 富士通セミコンダクター株式会社 半導体基板試験装置
US20020075023A1 (en) * 2000-12-15 2002-06-20 Micro-Asi, Inc. Method for electrically testing a wafer interposer
KR100657789B1 (ko) * 2004-07-15 2006-12-14 삼성전자주식회사 유전막의 누설 전류 특성을 검사하는 방법 및 이를수행하기 위한 장치
US8717057B2 (en) * 2008-06-27 2014-05-06 Qualcomm Incorporated Integrated tester chip using die packaging technologies
US7880478B2 (en) * 2008-08-04 2011-02-01 Chung-Yuan Christian University Sensing device for measuring a position of nanoscale motion apparatus
JP4491513B1 (ja) * 2009-02-12 2010-06-30 株式会社アドバンテスト 半導体ウェハ試験装置
JP2012529157A (ja) * 2009-06-02 2012-11-15 東京エレクトロン株式会社 検査装置及び検査システム
JP2012204695A (ja) * 2011-03-25 2012-10-22 Tokyo Electron Ltd プローブカード検出装置、ウエハの位置合わせ装置及びウエハの位置合わせ方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5773948A (en) * 1980-10-27 1982-05-08 Hitachi Ltd Contact type testing method and tester
JPH0669321A (ja) * 1992-08-19 1994-03-11 Tokyo Electron Yamanashi Kk プローブ装置
JPH09253969A (ja) * 1996-03-25 1997-09-30 Nippon Thompson Co Ltd ボールスプラインを備えたテーブル装置
JPH1062499A (ja) * 1996-08-16 1998-03-06 Nec Corp 半導体集積回路測定方法及び装置
JPH1174322A (ja) * 1997-08-28 1999-03-16 Mitsubishi Electric Corp ウエハプローバー
JPH11126805A (ja) * 1997-10-22 1999-05-11 Matsushita Electric Ind Co Ltd 半導体集積回路の検査方法及びその検査用基板
JP2004140013A (ja) * 2002-10-15 2004-05-13 Matsushita Electric Ind Co Ltd プローブカードのクリーニング方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014143367A (ja) * 2013-01-25 2014-08-07 Tokyo Electron Ltd 接合装置及び接合システム
WO2016067785A1 (ja) * 2014-10-30 2016-05-06 東京エレクトロン株式会社 基板載置台
US11171033B2 (en) 2014-10-30 2021-11-09 Tokyo Electron Limited Substrate placing table
CN107078092A (zh) * 2014-10-30 2017-08-18 东京毅力科创株式会社 基板载置台
US10283398B2 (en) 2014-10-30 2019-05-07 Tokyo Electron Limited Substrate placing table
JP2016152334A (ja) * 2015-02-18 2016-08-22 株式会社東京精密 プローブ装置
JP2018531510A (ja) * 2015-10-01 2018-10-25 インテヴァック インコーポレイテッド 基板製造のためのウエハプレートおよびマスク器具
JP2017112259A (ja) * 2015-12-17 2017-06-22 東京エレクトロン株式会社 ウエハ検査装置及びそのメンテナンス方法
KR20180082526A (ko) * 2015-12-17 2018-07-18 도쿄엘렉트론가부시키가이샤 웨이퍼 검사 장치 및 그 메인터넌스 방법
KR101996772B1 (ko) 2015-12-17 2019-10-01 도쿄엘렉트론가부시키가이샤 웨이퍼 검사 장치 및 그 메인터넌스 방법
TWI688777B (zh) * 2015-12-17 2020-03-21 日商東京威力科創股份有限公司 晶圓檢查裝置及其維護方法
WO2017104262A1 (ja) * 2015-12-17 2017-06-22 東京エレクトロン株式会社 ウエハ検査装置及びそのメンテナンス方法
CN109392254A (zh) * 2017-08-04 2019-02-26 普罗科技有限公司 焊球或焊膏搭载装置
CN109392254B (zh) * 2017-08-04 2021-01-26 普罗科技有限公司 焊球或焊膏搭载装置
CN114783931A (zh) * 2022-04-06 2022-07-22 苏州汉天下电子有限公司 一种半导体样片承载台以及半导体样片探针测试装置

Also Published As

Publication number Publication date
KR101375097B1 (ko) 2014-03-18
JP5405575B2 (ja) 2014-02-05
KR20120108991A (ko) 2012-10-05
US20130082727A1 (en) 2013-04-04
JPWO2012029130A1 (ja) 2013-10-28

Similar Documents

Publication Publication Date Title
JP5405575B2 (ja) 半導体ウェハ試験装置及び半導体ウェハの試験方法
JP5368565B2 (ja) 半導体ウェハの試験方法及び半導体ウェハ試験装置
JP5436146B2 (ja) ウェーハ検査装置
KR102282694B1 (ko) 검사 장치 및 콘택트 방법
KR102146731B1 (ko) 시험용 캐리어 및 캐리어 조립장치
KR20000047454A (ko) 반도체 장치용 접촉자 및 반도체 장치용 접촉자를 사용한 시험장치 및 반도체 장치용 접촉자를 사용한 시험 방법 및 반도체장치용 접촉자의 세정 방법
WO2010092672A1 (ja) 半導体ウェハ試験装置
JP6803542B2 (ja) プローバ及びプローブ検査方法
WO2012023180A1 (ja) 接続装置、それを備えた半導体ウェハ試験装置、及び接続方法
JP2010186998A6 (ja) 半導体ウェハ試験装置
KR20080077172A (ko) 전자부품 시험장치 및 전자부품 시험장치로의 퍼포먼스보드의 장착방법
US11131708B2 (en) Aligning mechanism and aligning method
JP5629723B2 (ja) 半導体ウェハの試験方法
WO2018056022A1 (ja) 基板検査方法及び基板検査装置
JP2011091262A (ja) プローバおよびプローブ検査方法
JP2008541463A (ja) アクティブなプローブコンタクトアレイの管理
JP4037726B2 (ja) 真空プローブ装置及び真空プローブ方法
JP7060661B2 (ja) プレスヘッドロック機構及びプレスヘッドロック機構を有する電子部品検査装置
JP4397960B2 (ja) 半導体ウェハのテスト装置及び半導体ウェハ用プローブカード
JP2018125507A (ja) ウエハーレベルパッケージの試験ユニット
JP4941169B2 (ja) プローブカード機構
JP7209938B2 (ja) プローバ
TW201702619A (zh) 用於半導體測試的無效運動墊片、及相關的系統及方法
JP6777845B2 (ja) プローバ及びプローブコンタクト方法
KR20100123609A (ko) 접속 장치, 접속 방법, 시험 장치 및 스위치 장치

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2011525336

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 10856682

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20127019631

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13704290

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 10856682

Country of ref document: EP

Kind code of ref document: A1