WO2012014647A1 - 基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法 - Google Patents

基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法 Download PDF

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江崎　賢一
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Sanyo Electric Co Ltd
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    • Y10T29/43—Electric condenser making
    • Y10T29/435—Solid dielectric type

Definitions

  • the present invention relates to a substrate built-in capacitor built into a substrate, a capacitor built-in substrate provided with the same, and a method of manufacturing the above-mentioned substrate built-in capacitor.
  • a capacitor (so-called capacitor) to be mounted on a printed wiring board inside the board without mounting it on the surface of the board.
  • a substrate built-in capacitor built in a substrate has a structure in which metal-insulator-metal are stacked in this order, that is, a structure in which an insulator layer is sandwiched between electrode layers (for example, Patent Documents). 1).
  • the electrodes constituting the capacitor by sandwiching the dielectric layer are respectively connected to the wiring (circuit) through one via. ing.
  • the lower electrode provided on the lower surface of the dielectric layer is electrically connected to the wiring provided below the lower electrode via a via.
  • the upper electrode provided on the upper surface of the dielectric layer is electrically connected to a wiring provided above the upper electrode through a via.
  • a substrate 109 shown in FIG. 12 includes a capacitor 101 incorporated therein, and the capacitor 101 includes a first electrode 110, a dielectric layer 130 provided on the first electrode 110, and a dielectric layer 130.
  • a first electrode 110 and a second electrode 120 facing each other are provided.
  • a wiring 171 electrically connected to the first electrode 110 and a wiring 172 electrically connected to the second electrode 120 are formed on one surface of the substrate 109.
  • the second electrode 120 constituting the upper electrode is connected to the wiring 172 through one via 162.
  • the first electrode 110 constituting the lower electrode is connected to the wiring 173 provided on the surface opposite to the wiring 171 through the via 163, and the wiring 173 is connected to the wiring 171 through the via 161.
  • the first electrode 110 is connected to the wiring 171.
  • the capacitor 101 shown in FIG. 12 is built in the substrate 109, in order to connect the wiring 171 provided on one surface of the substrate 109 to the first electrode 110, one surface of the substrate 109 is connected to the other surface.
  • the via 161 reaching the first electrode 110 is formed, and the via 163 extending from the other surface to the first electrode 110 is formed.
  • the conductive path from one surface of the substrate 109 to the first electrode 110 is long.
  • FIG. 1 As a capacitor that can connect the wiring provided on one surface of the substrate to the first electrode and the second electrode without forming a via from one surface of the substrate to the other surface, for example, FIG. The following can be considered.
  • a capacitor 201 built in the substrate 209 shown in FIG. 13 includes a first electrode 210 having a size larger than that of the dielectric layer 230 and the second electrode 220, and the second electrode 220 constituting the upper electrode has one via 262.
  • the first electrode 210 constituting the lower electrode is also connected to the wiring 271 through one via 261.
  • the first electrode 210 and the second electrode 220 It becomes difficult to properly form the vias 261 and 262 to be connected.
  • the vias connected to the first electrode 210 and the second electrode 220 are not limited to the lengths of the vias 261 and 262, and the materials forming the first electrode 210 and the second electrode 220 are different from each other. It becomes difficult to form 261,262 appropriately.
  • the vias connected to the first electrode and the second electrode constituting the substrate built-in capacitor cannot be properly formed, the vias formed on the substrate cannot be connected well to the first electrode and the second electrode. There is a problem.
  • An object of the present invention is to provide a substrate built-in capacitor, a capacitor built-in substrate, and a method for manufacturing the substrate built-in capacitor that can satisfactorily connect the first electrode and the second electrode.
  • a substrate built-in capacitor according to the present invention includes a first electrode extending in a predetermined direction, a dielectric layer provided in a partial region of the first electrode, and a dielectric layer provided on the dielectric layer.
  • a portion of the electrode layer is provided at an end of the dielectric layer at a distance from the second electrode in the predetermined direction, and is opposed to the first electrode through the dielectric layer. It is characterized by.
  • a method of manufacturing a capacitor for incorporating a substrate according to the present invention includes a dielectric layer forming step of forming a dielectric layer on a first electrode layer, and the dielectric on the dielectric layer.
  • the via formed on the substrate, the first electrode, and the second electrode are connected to each other. It is possible to connect well, and a conductive path from one surface of the substrate to the first electrode can be shortened.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a substrate built-in capacitor according to an embodiment of the present invention and a capacitor built-in substrate in which the capacitor is built.
  • the top view which shows the capacitor for a board
  • substrate built-in which concerns on the 2nd modification of this invention Sectional drawing which shows schematic structure of the capacitor for a board
  • a capacitor 1 according to the present invention is a substrate built-in capacitor built in a substrate 9.
  • An arrow X in the figure indicates a surface direction X that is a predetermined linear direction.
  • An arrow Y in the drawing indicates a thickness direction Y that is a direction perpendicular to the surface direction X.
  • the capacitor 1 includes a first electrode 10, a dielectric layer 30 provided on the first electrode 10, and a second electrode provided on the dielectric layer 30 and facing the first electrode 10 through the dielectric layer 30. 20 and an electrode layer 80 provided on the first electrode 10 and the dielectric layer 30 and connected to the first electrode 10.
  • FIG. 2 which is a plan view of the capacitor 1, in the present embodiment, the first electrode 10, the second electrode 20, and the dielectric layer 30 have a rectangular shape.
  • a portion indicated by a broken line H1 indicates a portion to which the via 61 shown in FIG. 1 is connected.
  • a portion indicated by a broken line H2 indicates a portion to which the via 62 shown in FIG. 1 is connected.
  • the first electrode 10 made of a conductive material such as metal is formed of a metal foil made of a metal such as copper, nickel, aluminum, or platinum, or a metal foil made of an alloy containing two or more of these metals. .
  • the thin flat plate-like first electrode 10 has a surface 11 on which the dielectric layer 30 is provided and a surface 12 provided on the opposite side of the surface 11.
  • the second electrode 20 made of a conductive material such as metal is formed of a metal film made of a metal such as copper, nickel, aluminum, or platinum, or a metal film made of an alloy containing two or more of these metals. .
  • the thin film-like second electrode 20 has a surface 21 to which the via 62 is connected, and is formed so as to sandwich the dielectric layer 30 together with the first electrode 10 in the thickness direction Y.
  • the second electrode 20 has a smaller dimension in the plane direction X than the first electrode 10 and the dielectric layer 30.
  • the second electrode 20 extending in the plane direction X covers the upper portion of the dielectric layer 30 as an upper electrode in FIG.
  • the dielectric layer 30 formed of a dielectric is formed of, for example, an oxide ceramic. Specifically, for example, metal oxides such as barium titanate, lithium niobate, lithium borate, lead zirconate titanate, strontium titanate, lead lanthanum zirconate titanate, lithium tantalate, zinc oxide, tantalum oxide, etc. Thus, the dielectric layer 30 is formed.
  • the dielectric layer 30 may contain an additive for improving the dielectric characteristics in addition to the above metal oxide.
  • the dielectric layer 30 protrudes in the surface direction X from both ends of the second electrode 20.
  • the dielectric layer 30 provided on the surface 11 of the first electrode 10 has a smaller dimension than the first electrode 10 in the surface direction X. That is, the dielectric layer 30 is provided in a partial region of the first electrode 10. For this reason, the first electrode 10 protrudes in the surface direction X from both ends of the dielectric layer 30.
  • the electrode layer 80 made of a conductive material such as a metal is formed of a metal film such as a copper film, and is formed of the same material as the second electrode 20.
  • the thin film electrode layer 80 has a surface 81 to which the via 61 is connected.
  • the electrode layer 80 is formed so as to sandwich both end portions of the dielectric layer 30 together with the first electrode 10 in the thickness direction Y, and is formed so as to straddle the first electrode 10 and the dielectric layer 30. That is, the electrode layer 80 is provided on the first electrode 10 around the dielectric layer 30, a part of the electrode layer 80 is provided at the end of the dielectric layer 30 in the plane direction X, and a part of the electrode layer 80 is provided. Faces the first electrode 10 with the dielectric layer 30 in between.
  • the electrode layer 80 thus provided covers both end faces of the dielectric layer 30 in the plane direction X, and the end of the electrode layer 80 in the plane direction X is connected to the first electrode 10.
  • the electrode layer 80 is provided at a distance from the second electrode 20 in the plane direction X.
  • a rectangular frame-shaped separation groove D is provided between the second electrode 20 and the electrode layer 80.
  • the separation groove D provided in a portion excluding the peripheral edge of the dielectric layer 30 includes end surfaces of the second electrode 20 and the electrode layer 80 in the surface direction X where the second electrode 20 and the electrode layer 80 face each other, and the dielectric layer. And a part of the surface of the dielectric layer 30 and having the surface of the dielectric layer 30 as a bottom surface.
  • a part of the electrode layer 80 is provided at the end of the dielectric layer 30 in the plane direction X, and the part of the electrode layer 80 and the first electrode 10 face each other with the dielectric layer 30 in between.
  • a separation groove D that electrically separates the first electrode 10 and the second electrode 20 is formed between the electrode layer 80 and the second electrode 20 with the portion excluding the periphery of the dielectric layer 30 as a bottom surface. ing.
  • the surface 21 of the second electrode 20 and the surface 81 of the electrode layer 80 are located on the same plane across the separation groove D.
  • the substrate 9 is a capacitor built-in substrate in which the capacitor 1 having the above-described configuration is built.
  • the substrate 9 includes a capacitor 1 and an insulating substrate 60 in which the capacitor 1 is built.
  • a via 61 electrically connected to the first electrode 10 is formed, and the second electrode 20 is formed.
  • a via 62 electrically connected to is formed.
  • the via 61 is electrically connected to the first electrode 10 by being connected to the electrode layer 80.
  • a wiring 71 electrically connected to the first electrode 10 and a wiring 72 connected to the second electrode 20 are formed on the surface of the insulating substrate 60.
  • the wirings 71 and 72 are provided on one surface of the substrate 9.
  • FIGS. 3 (a), 4 (a), and 6 (a) are views along the alternate long and short dash line in FIGS. 3 (b), 4 (b), and 6 (b), respectively. It is sectional drawing.
  • a first electrode layer 10A having a predetermined thickness that is easy to handle and hardly deforms in an annealing process described later is prepared.
  • 10 A of 1st electrode layers are metal foil, Comprising: It is preferable that it is copper foil with high electroconductivity and easy acquisition.
  • a dielectric layer 30 is formed on a part of the surface 11A of the first electrode layer 10A. That is, the dielectric layer 30 is formed on the first electrode layer 10A (dielectric layer forming step).
  • the dielectric layer 30 is formed by a powder spray coating method in which a powdery dielectric is sprayed.
  • a powder spray coating method for example, an aerosol deposition method or a powder jet deposition method can be used.
  • a powder jet deposition method In order to easily form the dielectric layer 30 in a room temperature and atmospheric pressure environment, it is preferable to use a powder jet deposition method.
  • the dielectric layer 30 is annealed (annealing step).
  • the annealing process is performed by, for example, laser irradiation to the dielectric layer 30, microwave heating, heating in an annealing furnace, or the like.
  • a second electrode layer 20A that covers the dielectric layer 30 and is connected to the first electrode layer 10A is formed on the dielectric layer 30 (electrode).
  • the second electrode layer 20A is provided on the surface of the dielectric layer 30.
  • the second electrode layer 20A has a size larger than that of the dielectric layer 30 in the surface direction X continuous with the surface 11A of the first electrode layer 10A.
  • end portions of the second electrode layer 20 ⁇ / b> A in the plane direction X cover both end surfaces of the dielectric layer 30 and are provided on the surface of the first electrode layer 10 ⁇ / b> A around the dielectric layer 30.
  • the second electrode layer 20A is preferably formed of the same material (that is, copper) as the first electrode layer 10A, but may be formed of a material different from that of the first electrode layer 10A.
  • the second electrode layer 20A which is a metal film, is formed by, for example, sputtering, vapor deposition, conductive paste printing, plating, or a film forming method combining these.
  • a film forming method in the electrode layer forming step it is preferable to adopt a method having high adhesion at the interface between the first electrode layer 10A and the dielectric layer 30 and the second electrode layer 20A.
  • the first electrode layer 10A is thinned (thinning step). That is, the dimension of the first electrode layer 10A in the thickness direction Y is uniformly reduced in the plane direction X.
  • the thinning process is an etching process in which the first electrode layer 10A is thinned by etching.
  • Etching is chemical polishing using a chemical reaction that dissolves metal.
  • dry etching using an etching gas or wet etching using an etching solution can be used as the etching in the etching step.
  • the second electrode layer 20 ⁇ / b> A is provided with a separation groove D that is a portion excluding the periphery of the dielectric layer 30 and has the surface of the dielectric layer 30 as a bottom surface.
  • a separation groove D is formed in the second electrode layer 20A to electrically separate a portion facing the first electrode layer 10A via the dielectric layer 30 and a portion connected to the first electrode layer 10A.
  • the separation groove D By forming the separation groove D, the first electrode 10 and the second electrode 20 which are not electrically connected are formed. By separating the second electrode layer 20A in this way, the portion of the second electrode layer 20A that faces the first electrode layer 10A via the dielectric layer 30 becomes the second electrode 20, and the first electrode layer 10A. Becomes the first electrode 10. Further, the portion of the second electrode layer 20A that is connected to the first electrode layer 10A is the electrode layer 80.
  • the separation groove forming step is an electrode forming step in which the first electrode 10 and the second electrode 20 are formed by forming the separation groove D.
  • the first electrode layer 10 ⁇ / b> A constitutes the first electrode 10
  • the second electrode layer 20 ⁇ / b> A constitutes the second electrode 20 and the electrode layer 80.
  • the surface 11A of the first electrode layer 10A constitutes the surface 11 of the first electrode 10
  • the surface 12A of the first electrode layer 10A constitutes the surface 12 of the first electrode 10.
  • the surface 21A of the second electrode layer 20A constitutes the surfaces 21 and 81 of the second electrode 20 and the electrode layer 80.
  • the method for manufacturing the capacitor 1 includes a dielectric layer forming step, an annealing step, an electrode layer forming step, a thinning step (etching step), and a separation groove forming step. Through these steps, the capacitor 1 is manufactured.
  • the insulator 50 includes a core material and a pair of prepregs that sandwich the core material.
  • the capacitor 1 is pressure-bonded to the semi-cured prepreg by heating and pressurizing the insulator 50.
  • the insulator 50 may be prepared in advance, and the capacitor 1 may be laminated on the cured prepreg via an adhesive layer (not shown).
  • the first electrode 10 is etched to form the internal wiring 10a (internal wiring forming step). That is, the first electrode 10 provided in the capacitor 1 constitutes an internal wiring 10 a provided in the substrate 9.
  • the internal wiring 10 a may be a wiring that is not connected to the capacitor 1 or may be a wiring that is connected to the first electrode 10.
  • another insulator 50 is stacked on the insulator 50 provided with the capacitor 1 by heating and pressing (insulator stacking layer step).
  • insulator stacking layer step By performing the insulator stacking step, as shown in FIG. 9, an insulating substrate 60 is formed by the stacked insulators 50, and the substrate 9 in which the capacitor 1 is built is obtained.
  • the method for manufacturing the substrate 9 includes the capacitor lamination process, the internal wiring formation process, the insulator lamination process, the via formation process, and the wiring formation process. Through these steps, the substrate 9 shown in FIG. 1 is manufactured.
  • the capacitor 1 includes a first electrode 10, a dielectric layer 30 provided in a partial region of the first electrode 10, and a second electrode 20 that faces the first electrode 10 with the dielectric layer 30 interposed therebetween. And an electrode layer 80 provided on the first electrode 10 around the dielectric layer 30 and connected to the first electrode 10. A part of the electrode layer 80 is provided at the end of the dielectric layer 30 at a distance from the second electrode 20 in the plane direction X, and faces the first electrode 10 through the dielectric layer 30. ing.
  • the capacitor 1 having such a configuration is built in the substrate 9, in order to connect the wirings 71 and 72 provided on one surface of the substrate 9 to the first electrode 10 and the second electrode 20, Vias 61 and 62 extending from one surface of the electrode layer 80 to the surface of the electrode layer 80 and the surface of the second electrode 20 are formed in the substrate 9. Then, by connecting the via 61 to the electrode layer 80, the wiring 71 provided on one surface of the substrate 9 and the first electrode 10 are connected, and the via 62 is directly connected to the second electrode 20. Accordingly, the wiring 72 provided on one surface of the substrate 9 and the second electrode 20 are connected.
  • the capacitor 1 is built in the substrate 9, and the wirings 71 and 72 provided on one surface of the substrate 9 through the vias 61 and 62 formed in the substrate 9 are connected to the first electrode 10 and the second electrode 20.
  • the vias 61 and 62 connected to the first electrode 10 and the second electrode 20 can be easily formed as compared with the case where the lengths of the vias 61 and 62 are different.
  • the vias 61 and 62 and the first electrode 10 and the second electrode 20 are connected.
  • the electrode 20 can be connected satisfactorily.
  • the via 61 extending from the one surface of the substrate 9 to the surface of the electrode layer 80 is formed. Become. For this reason, compared with a configuration in which a via from one surface of the substrate 9 to the other surface is formed and a via from the other surface to the first electrode 10 is further formed, The conductive path leading to one electrode 10 can be shortened. Therefore, the vias 61 and 62 have the shortest distance between the surface of the substrate 9 on which the wirings 71 and 72 are provided and the capacitor 1, respectively. As a result, the inductance generated in the substrate 9 is reduced, and the impedance characteristics of the substrate 9 in the high frequency region are improved.
  • the capacitor 1 having the above configuration is built in the substrate 9, there is no need to form a via whose bottom surface is the surface of the first electrode 10, and the surface of the electrode layer 80 and the second electrode 20.
  • the vias 61 and 62 having the front surface as the bottom surface may be formed. For this reason, it is not necessary to ensure the thickness of the first electrode 10 in preparation for the formation of the vias 61 and 62, and it is possible to prevent the thickness of the first electrode 10 from increasing. Therefore, the capacitor 1 can be thinned.
  • a separation groove D for electrically separating the first electrode 10 and the second electrode 20 is provided between the electrode layer 80 and the second electrode 20 with the portion excluding the periphery of the dielectric layer 30 as a bottom surface. It has been. For this reason, since the edge part of the dielectric material layer 30 is pinched
  • the thin substrate 9 can be used as a component built in an electronic device (not shown).
  • the surface 81 of the electrode layer 80 may not be completely located on the same plane as the surface 21 of the second electrode 20.
  • the manufacturing method of the capacitor 1 includes a dielectric layer forming step for forming the dielectric layer 30, and an electrode layer formation for covering the dielectric layer 30 and forming the second electrode layer 20A connected to the first electrode layer 10A.
  • the process includes a separation groove forming step of forming a separation groove D for electrically separating a portion facing the first electrode layer 10A and a portion connected to the first electrode layer 10A in the second electrode layer 20A.
  • the separation electrode D is formed in the second electrode layer 20A that covers the dielectric layer 30 and is connected to the first electrode layer 10A, whereby the first electrode layer 10A becomes the first electrode 10, A portion of the second electrode layer 20 ⁇ / b> A that faces the first electrode layer 10 ⁇ / b> A through the dielectric layer 30 becomes the second electrode 20.
  • the portion of the second electrode layer 20A to which the first electrode layer 10A is connected is provided in a partial region of the first electrode 10 and the electrode layer 80 provided at a distance from the second electrode 20 Become.
  • the electrode layer 80 formed through the separation groove forming step is a part of the second electrode layer 20A before the separation groove forming step, and the electrode layer 80 is connected to the second electrode 20. It is provided similarly. Accordingly, a part of the electrode layer 80 connected to the first electrode 10 is provided at the end of the dielectric layer 30 with a space from the second electrode 20, and the first electrode is interposed via the dielectric layer 30. 10 to face the structure. For this reason, the effects according to the above (1) to (3) and (5) can be obtained.
  • the separation groove D is formed in a portion excluding the peripheral edge of the dielectric layer 30 and a part of the dielectric layer 30 is a bottom surface. Therefore, the end portion of the dielectric layer 30 is sandwiched between a part of the electrode layer 80 and the first electrode 10. For this reason, the effect according to said (4) can be acquired.
  • the method for manufacturing the capacitor 1 includes a thinning step for thinning the first electrode layer 10A after the dielectric layer forming step. This facilitates handling of the first electrode layer 10A until the dielectric layer 30 is formed, including when the dielectric layer 30 is formed. Further, since the first electrode layer 10A is thinned in the thinning step, the capacitor 1 can be thinned (so-called low profile).
  • the method for manufacturing the capacitor 1 includes an annealing step of annealing the dielectric layer 30 after the dielectric layer forming step. For this reason, the ferroelectric characteristics of the dielectric layer 30 can be improved. If the thinning process is performed after the annealing process, the oxide film formed on the first electrode layer 10A due to the annealing process can be removed in the thinning process. As a result, it is possible to increase the maximum heating temperature in the annealing process that has been set low in order to suppress the formation of the oxide film. If the thinning process is performed after the annealing process, the thickness of the first electrode layer 10A can be ensured in the annealing process. As a result, it is possible to reduce the height of the capacitor 1 while suppressing the deformation of the first electrode layer 10A due to the annealing treatment.
  • the dielectric layer 30 is formed by a powder spray coating method. For this reason, the dielectric layer 30 can be formed at room temperature by an aerosol deposition method, a powder jet deposition method, or the like. As a result, a metal having a low melting point can be used as the first electrode layer 10A serving as a base.
  • the thinning process is an etching process in which the first electrode layer 10A is thinned by etching. For this reason, the first electrode layer 10A can be thinned to a desired thickness by chemical polishing.
  • the method for manufacturing the substrate 9 includes an internal wiring forming step of forming the internal wiring 10 a by etching the first electrode 10. Therefore, the first electrode 10 provided in the capacitor 1 can be used for the internal wiring 10 a provided in the substrate 9.
  • the separation groove D may not be formed in the second electrode layer 20A. That is, the manufacturing process of the capacitor 1 may be included in the manufacturing process of the substrate 9. The manufacturing process of the capacitor 1 and the substrate 9 in this case will be described below.
  • the first electrode layer 10A obtained through the dielectric layer forming step, the annealing step, the electrode layer forming step, and the thinning step is laminated on the surface of the insulator 50 composed of the core material and the prepreg (electrode layer lamination). Process).
  • the first electrode layer 10A is pressure-bonded to the semi-cured prepreg by heating and pressurizing the insulator 50.
  • the electrode layer laminating step As shown in FIGS. 10A and 10B, the insulator 50 provided with the exposed first electrode layer 10A is obtained.
  • Fig.10 (a) is an arrow sectional drawing along the dashed-dotted line in FIG.10 (b).
  • An adhesive layer (not shown) may be used in the same manner as the capacitor stacking step.
  • a separation groove D is formed in the second electrode layer 20A provided in the insulator 50 (separation groove forming step).
  • a substrate 9 shown in FIG. 9 is obtained by performing an internal wiring formation step and an insulator lamination step. And the board
  • a separation groove forming step that is an electrode forming step is performed. Since the capacitance of the capacitor 1 depends on the area of the portion where the first electrode 10 and the second electrode 20 face each other, the formation position of the separation groove D is related to the capacitance of the capacitor 1. Therefore, by performing the separation groove forming step after the electrode layer stacking step, the capacitor 1 having a desired capacitance can be obtained when the substrate 9 is manufactured.
  • the first electrode 10 provided in the capacitor 1 may not be used for the internal wiring 10 a provided in the substrate 9. That is, for example, as shown in FIG. 11, the first electrode 10 having a smaller dimension in the surface direction X than the first electrode 10 in the above embodiment may be used.
  • the capacitor 1 is laminated on the surface of the insulator 50 in the same manner as the capacitor lamination step, and the insulator lamination step, via formation step, and wiring formation step are performed without going through the internal wiring formation step. After that, as shown in FIG. 11, the substrate 9 without the internal wiring 10a is manufactured.
  • a plurality of dielectric layers 30 may be formed on one first electrode layer 10A.
  • the first electrode layer 10A is cut in accordance with the shape of the dielectric layer 30, thereby manufacturing the plurality of capacitors 1 from one first electrode layer 10A. Also good.
  • the second electrode 20 may be formed of a metal foil made of a metal such as copper, nickel, aluminum, or platinum, or a metal foil made of an alloy containing two or more of these metals.
  • the second electrode layer 20A may be made of a metal foil.
  • the second metal layer 20A is bonded to the first electrode layer 10A and the dielectric layer 30 in the electrode layer forming step, so that the second electrode layer 20A Electrode layer 20A is formed.
  • the metal foil constituting the first electrode layer 10A may be plated. Moreover, when the 2nd electrode layer 20A is comprised with metal foil as mentioned above, plating may be given to this metal foil.
  • the dielectric layer 30 may be formed by a method other than the powder spray coating method.
  • the dielectric layer 30 may be formed by sputtering, vapor deposition, sol-gel method, or the like.
  • the annealing step may be omitted.
  • the first electrode layer 10A may be thinned by a method other than etching. That is, the method for thinning the first electrode layer 10A is not limited to chemical polishing.
  • the first electrode layer 10A may be thinned by mechanical polishing or chemical mechanical polishing.
  • D Separation groove
  • X Plane direction
  • Y Thickness direction
  • 10 ... First electrode, 10a Internal wiring, 11, 12 ... Plane, 10A ... First electrode Layer, 11A, 12A ... surface, 20 ... second electrode, 21 ... surface, 21A ... surface, 20A ... second electrode layer, 21A ... surface, 30 ... dielectric layer, 50 ... insulator, 60 ... insulating substrate, 61 62 ... via, 71,72 ... wiring, 80 ... electrode layer, 81 ... surface.

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Abstract

基板内蔵用キャパシタは、所定方向に延びた第１電極と、前記第１電極の一部の領域に設けられた誘電体層と、前記誘電体層に設けられて、この誘電体層を介して前記第１電極と対向する第２電極と、前記誘電体層の周囲の前記第１電極に設けられて、前記第１電極に接続された電極層とを備え、前記電極層の一部が、前記所定方向において前記第２電極から間隔を空けて前記誘電体層の端部に設けられ、かつ、前記誘電体層を介して前記第１電極と対向していることを特徴とする。

Description

基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法
　本願発明は、基板に内蔵される基板内蔵用キャパシタ、これを備えたキャパシタ内蔵基板、及び上記基板内蔵用キャパシタの製造方法に関する。
　情報通信機器の小型化を背景に、プリント配線基板に搭載するキャパシタ（いわゆるコンデンサ）を、基板の表面に実装せずに、基板の内部に埋め込むことが提案されている。一般的に、基板に内蔵される基板内蔵用キャパシタは、金属－絶縁体－金属の順に積層された構造、即ち、絶縁体層を電極層により挟み込んだ構造を有している（例えば、特許文献１参照）。
特開２００６－１３５０３６号公報
　上記特許文献１に記載されるキャパシタが基板に内蔵された状態においては、誘電体層を挟むことによりキャパシタを構成している電極が、それぞれ、１つのビアを介して配線（回路）に接続されている。具体的には、上記特許文献１の図５には、誘電体層の下側表面に設けられた下部電極が、この下部電極よりも下方に設けられる配線にビアを介して電気的に接続され、誘電体層の上側表面に設けられた上部電極が、この上部電極よりも上方に設けられる配線にビアを介して電気的に接続されることが記載されている。
　しかしながら、上記特許文献１に記載されるキャパシタにおいては、同一の層、即ち同じ面に形成された配線が、キャパシタを構成する上部電極及び下部電極である第１電極及び第２電極に電気的に接続される構成ではない。
　基板の一方の面に設けられた配線が、基板に内蔵されたキャパシタを構成する第１電極及び第２電極に接続される構造としては、例えば図１２に示す構造が考えられる。
　図１２に示す基板１０９は、その内部に内蔵されたキャパシタ１０１を備え、キャパシタ１０１は、第１電極１１０と、第１電極１１０に設けられた誘電体層１３０と、誘電体層１３０を介して第１電極１１０と対向する第２電極１２０とを備えている。基板１０９が有する一方の面には、第１電極１１０に電気的に接続される配線１７１と、第２電極１２０に電気的に接続される配線１７２とが形成されている。
　キャパシタ１０１において、上部電極を構成する第２電極１２０は、１つのビア１６２を介して配線１７２に接続されている。これに対して、下部電極を構成する第１電極１１０は、ビア１６３を介して配線１７１と反対側の面に設けられた配線１７３に接続され、この配線１７３がビア１６１を介して配線１７１に接続されることによって、第１電極１１０が配線１７１に接続されている。
　即ち、図１２に示すキャパシタ１０１が基板１０９に内蔵されたときには、基板１０９の一方の面に設けられた配線１７１を第１電極１１０に接続するために、基板１０９の一方の面から他方の面に至るビア１６１を形成して、さらにこの他方の面から第１電極１１０に至るビア１６３を形成する構成となる。このような構成においては、基板１０９の一方の面から第１電極１１０に至る導電経路が長い。高周波領域におけるキャパシタ内蔵基板のインピーダンス特性を向上するためには、配線が設けられる基板の一方の面から電極に至る導電経路を短くすることにより、キャパシタ内蔵基板に生じるインダクタンスを小さくすることが好ましい。
　そこで、基板の一方の面に設けられた配線を、基板の一方の面から他方の面に至るビアを形成せずに、第１電極及び第２電極に接続可能とするキャパシタとして、例えば図１３に示すものが考えられる。
　図１３に示す基板２０９に内蔵されたキャパシタ２０１は、誘電体層２３０及び第２電極２２０よりも寸法の大きい第１電極２１０を備え、上部電極を構成する第２電極２２０は、１つのビア２６２を介して配線２７２に接続され、下部電極を構成する第１電極２１０も、１つのビア２６１を介して配線２７１に接続されている。
　しかしながら、図１３に示すように、第１電極２１０に接続されるビア２６１の長さと、第２電極２２０に接続されるビア２６２の長さが異なると、第１電極２１０及び第２電極２２０に接続されるビア２６１，２６２を適切に形成することが難しくなる。また、ビア２６１，２６２の長さが異なることに限らず、第１電極２１０と第２電極２２０を形成する材料が互いに異なることによっても、第１電極２１０及び第２電極２２０に接続されるビア２６１，２６２を適切に形成することが難しくなる。即ち、基板にビアを形成するときには、ビアの底面となる材料や形成すべきビアの長さ等に配慮する必要があり、第１電極及び第２電極のそれぞれに接続されるビアを形成するために、各ビアの形成に適したビア形成条件を確立する必要がある。このため図１３に示すビア２６１，２６２を適切に形成することは難しい。
　基板内蔵用キャパシタを構成する第１電極及び第２電極に接続されるビアを適切に形成することができなければ、基板に形成されるビアと第１電極及び第２電極を良好に接続できなくなるという問題がある。
　本発明は、こうした実情に鑑みてなされたものであり、その目的は、基板の一方の面に形成された配線がビアを介して第１電極及び第２電極に接続されるときに、ビアと第１電極及び第２電極を良好に接続することができる基板内蔵用キャパシタ、キャパシタ内蔵基板、及び基板内蔵用キャパシタの製造方法を提供することにある。
　上記目的を達成するため、本発明の基板内蔵用キャパシタは、所定方向に延びた第１電極と、前記第１電極の一部の領域に設けられた誘電体層と、前記誘電体層に設けられて、この誘電体層を介して前記第１電極と対向する第２電極と、前記誘電体層の周囲の前記第１電極に設けられて、前記第１電極に接続された電極層とを備え、前記電極層の一部が、前記所定方向において前記第２電極から間隔を空けて前記誘電体層の端部に設けられ、かつ、前記誘電体層を介して前記第１電極と対向していることを特徴とする。
　上記目的を達成するため、本発明の基板内蔵用キャパシタの製造方法は、第１電極層の上に誘電体層を形成する誘電体層形成工程と、前記誘電体層の上に、前記誘電体層を覆って前記第１電極層に接続される第２電極層を形成する電極層形成工程と、前記第２電極層に、前記誘電体層を介して第１電極層に対向する部位と、前記第１電極層に接続される部位とを電気的に分離する分離溝を形成する分離溝形成工程とを含むことを特徴とする。
　本発明によれば、基板の一方の面に形成された配線がビアを介して第１電極及び第２電極に接続されるときに、基板に形成されるビアと第１電極及び第２電極を良好に接続することができ、基板の一方の面から第１電極に至る導電経路を短くすることができる。
本発明の一実施形態に係る基板内蔵用キャパシタと、このキャパシタが内蔵されたキャパシタ内蔵基板の概略構成を示す断面図。 同実施形態に係る基板内蔵用キャパシタを示す平面図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための断面図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 同実施形態に係るキャパシタ内蔵基板の製造方法を説明するための断面図。 同実施形態に係るキャパシタ内蔵基板の製造方法を説明するための断面図。 同実施形態に係るキャパシタ内蔵基板の製造方法を説明するための断面図。 本発明の第１変形例に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 本発明の第２変形例に係る基板内蔵用キャパシタの製造方法を説明するための断面図。 比較例に係る基板内蔵用キャパシタと、このキャパシタが内蔵されたキャパシタ内蔵基板の概略構成を示す断面図。 他の比較例に係る基板内蔵用キャパシタと、このキャパシタが内蔵されたキャパシタ内蔵基板の概略構成を示す断面図。
　以下、本発明を具体化した一実施形態について図面を参照しながら説明する。
　図１に示すように、本発明に係るキャパシタ１は、基板９に内蔵される基板内蔵用キャパシタである。図中の矢印Ｘは、所定の直線方向である面方向Ｘを示している。また、図中の矢印Ｙは、面方向Ｘに垂直な方向である厚み方向Ｙを示している。
　キャパシタ１は、第１電極１０と、第１電極１０に設けられた誘電体層３０と、誘電体層３０に設けられて、誘電体層３０を介して第１電極１０に対向する第２電極２０と、第１電極１０及び誘電体層３０に設けられて第１電極１０に接続された電極層８０とを備えている。
　キャパシタ１の平面図である図２に示すように、本実施形態においては、第１電極１０、第２電極２０、及び誘電体層３０は、矩形状を有している。なお、図２において破線Ｈ１で示す箇所は、図１中に示すビア６１が接続される部位を示している。また、図２において破線Ｈ２で示す箇所は、図１中に示すビア６２が接続される部位を示している。
　金属等の導電性材料からなる第１電極１０は、銅、ニッケル、アルミニウム、または白金等の金属からなる金属箔、またはこれらの金属を二種以上含む合金からなる金属箔等により形成されている。図１に示すように、薄い平板状の第１電極１０は、誘電体層３０が設けられる面１１と、面１１の反対側に設けられる面１２とを有している。所定方向である面方向Ｘに延びた第１電極１０は、図１中においては、下部電極として誘電体層３０の下部を覆っている。
　金属等の導電性材料からなる第２電極２０は、銅、ニッケル、アルミニウム、または白金等の金属からなる金属膜、またはこれらの金属を二種以上含む合金からなる金属膜等により形成されている。薄膜状の第２電極２０は、ビア６２が接続される面２１を有するとともに、厚み方向Ｙにおいて、第１電極１０とともに誘電体層３０を挟み込むように形成されている。第２電極２０は、面方向Ｘにおいて第１電極１０及び誘電体層３０に比べて小さい寸法を有している。面方向Ｘに延びる第２電極２０は、図１中においては、上部電極として誘電体層３０の上部を覆っている。
　誘電体により形成される誘電体層３０は、例えば酸化物系のセラミックスにより形成されている。具体的には、例えば、チタン酸バリウム、ニオブ酸リチウム、ホウ酸リチウム、チタン酸ジルコン酸鉛、チタン酸ストロンチウム、チタン酸ジルコン酸ランタン鉛、タンタル酸リチウム、酸化亜鉛、酸化タンタル等の金属酸化物により誘電体層３０が形成される。なお、誘電体層３０には、上記の金属酸化物に加えて、誘電特性を向上させるための添加物が含まれていてもよい。誘電体層３０は、第２電極２０の両端部から面方向Ｘに突出している。また、第１電極１０の面１１に設けられた誘電体層３０は、面方向Ｘにおいて第１電極１０に比べて小さい寸法を有している。即ち、誘電体層３０は、第１電極１０の一部の領域に設けられている。このため、第１電極１０は、誘電体層３０の両端部から面方向Ｘに突出している。
　金属等の導電性材料からなる電極層８０は、銅膜等の金属膜により形成され、第２電極２０と同一材料により形成されている。薄膜状の電極層８０は、ビア６１が接続される面８１を有している。電極層８０は、厚み方向Ｙにおいて第１電極１０とともに誘電体層３０の両端部を挟み込むように形成されるとともに、第１電極１０及び誘電体層３０を跨ぐように形成されている。即ち、誘電体層３０の周囲の第１電極１０に電極層８０が設けられ、この電極層８０の一部が面方向Ｘにおける誘電体層３０の端部に設けられ、電極層８０の一部が誘電体層３０を介して第１電極１０と対向している。このようにして設けられた電極層８０は、面方向Ｘにおける誘電体層３０の両端面を覆うとともに、面方向Ｘにおける電極層８０の端部が第１電極１０に接続されている。また、電極層８０は、面方向Ｘにおいて第２電極２０から間隔を空けて設けられている。
　本実施形態においては、図１及び図２に示すように、第２電極２０と電極層８０との間に、四角枠形状の分離溝Ｄが設けられている。誘電体層３０の周縁を除く部位に設けられている分離溝Ｄは、第２電極２０と電極層８０とが対向する面方向Ｘにおける第２電極２０及び電極層８０の端面と、誘電体層３０の表面の一部とにより構成され、誘電体層３０の表面を底面とする溝である。
　即ち、電極層８０の一部は、面方向Ｘにおける誘電体層３０の端部に設けられて、誘電体層３０を介して電極層８０の一部と第１電極１０とが対向している。そして、電極層８０と第２電極２０との間に、誘電体層３０の周縁を除く部位を底面として、第１電極１０と第２電極２０とを電気的に分離する分離溝Ｄが形成されている。このような分離溝Ｄを挟んで、第２電極２０の面２１と電極層８０の面８１とは同一平面上に位置している。
　基板９は、上記構成を備えたキャパシタ１を内蔵したキャパシタ内蔵基板である。基板９は、キャパシタ１と、キャパシタ１が内蔵される絶縁基板６０とを備え、絶縁基板６０には、第１電極１０に電気的に接続されるビア６１が形成されるとともに、第２電極２０に電気的に接続されるビア６２が形成されている。本実施形態においては、ビア６１は、電極層８０に接続されることによって、第１電極１０に電気的に接続されている。
　絶縁基板６０の表面上には、第１電極１０に電気的に接続される配線７１と、第２電極２０に接続される配線７２とが形成されている。配線７１，７２は、基板９が有する一方の面に設けられている。
　図３～図６を参照しながら、キャパシタ１の製造方法の一例を説明する。なお、図３（ａ）、図４（ａ）、及び図６（ａ）は、それぞれ、図３（ｂ）、図４（ｂ）、及び図６（ｂ）における一点鎖線に沿った矢視断面図である。
　まず、ハンドリングが容易であって、かつ、後述のアニール工程において変形が発生しにくい所定の厚みを有する第１電極層１０Ａを用意する。第１電極層１０Ａは金属箔であって、高い導電性を有し入手が容易な銅箔であることが好ましい。
　次いで、図３（ａ）及び（ｂ）に示すように、第１電極層１０Ａが有する面１１Ａの一部に誘電体層３０を形成する。即ち、第１電極層１０Ａの上に誘電体層３０を形成する（誘電体層形成工程）。
　誘電体層形成工程においては、粉末状の誘電体を噴射する粉末噴射コーティング法により誘電体層３０が形成される。粉末噴射コーティング法としては、例えば、エアロゾルデポジション法、パウダージェットデポジション法を用いることができる。常温大気圧環境下で誘電体層３０を容易に形成するためには、パウダージェットデポジション法を用いることが好ましい。
　次いで、誘電体層３０の強誘電特性を向上させるために、誘電体層３０に対してアニール処理を施す（アニール工程）。アニール工程においては、例えば、誘電体層３０へのレーザ照射、マイクロ波加熱、アニール炉内における加熱等により、アニール処理が施される。
　次いで、図４（ａ）及び（ｂ）に示すように、誘電体層３０の上に、誘電体層３０を覆って第１電極層１０Ａに接続される第２電極層２０Ａを形成する（電極層形成工程）。第２電極層２０Ａは、第１電極層１０Ａの面１１Ａと連続する面方向Ｘにおいて誘電体層３０に比べて大きい寸法を有する第２電極層２０Ａは、誘電体層３０の表面上に設けられて、面方向Ｘにおける第２電極層２０Ａの端部が、誘電体層３０の両端面を覆って、誘電体層３０の周囲における第１電極層１０Ａの表面に設けられる。第２電極層２０Ａは、第１電極層１０Ａと同じ材料（即ち、銅）により形成されることが好ましいが、第１電極層１０Ａと異なる材料により形成されていてもよい。
　電極層形成工程においては、例えば、スパッタリング、蒸着、導電性ペーストの印刷、めっき、またはこれらを組み合わせた成膜方法等により金属膜である第２電極層２０Ａが形成される。電極層形成工程における成膜方法は、第１電極層１０Ａ及び誘電体層３０と第２電極層２０Ａとの界面における密着性が高い方法を採用することが好ましい。
　次いで、図５に示すように、第１電極層１０Ａが有する面１１Ａに対して他方の面１２Ａ、即ち、誘電体層３０及び第２電極層２０Ａが設けられていない面１２Ａを研磨することにより、第１電極層１０Ａを薄くする（薄化工程）。即ち、厚み方向Ｙにおける第１電極層１０Ａの寸法を、面方向Ｘにおいて一様に小さくする。
　本実施形態においては、薄化工程は、エッチングにより第１電極層１０Ａを薄くするエッチング工程である。エッチングは、金属を溶解する化学的反応を利用した化学的研磨である。エッチング工程におけるエッチングとしては、エッチングガスを用いたドライエッチング、または、エッチング液を用いたウェットエッチングを用いることができる。
　そして、図６（ａ）及び（ｂ）に示すように、第２電極層２０Ａに、誘電体層３０の周縁を除く部位であって、誘電体層３０の表面を底面とする分離溝Ｄを形成する。即ち、第２電極層２０Ａに、誘電体層３０を介して第１電極層１０Ａに対向する部位と、第１電極層１０Ａに接続される部位とを電気的に分離する分離溝Ｄを形成する（分離溝形成工程）。
　分離溝Ｄが形成されることによって、電気的に接続されていない第１電極１０と第２電極２０とが形成される。このようにして第２電極層２０Ａが分離されることにより、第２電極層２０Ａにおいて誘電体層３０を介して第１電極層１０Ａと対向する部位は第２電極２０となり、第１電極層１０Ａは第１電極１０となる。また、第２電極層２０Ａにおいて第１電極層１０Ａに接続される部位は、電極層８０となる。
　即ち、分離溝形成工程は、分離溝Ｄを形成することによって第１電極１０と第２電極２０とを形成する電極形成工程である。従って、第１電極層１０Ａは第１電極１０を構成するとともに、第２電極層２０Ａは第２電極２０及び電極層８０を構成する。即ち、第１電極層１０Ａの面１１Ａは、第１電極１０の面１１を構成するとともに、第１電極層１０Ａの面１２Ａは、第１電極１０の面１２を構成する。また、第２電極層２０Ａの面２１Ａは、第２電極２０及び電極層８０の面２１，８１を構成する。
　以上のように、キャパシタ１の製造方法は、誘電体層形成工程、アニール工程、電極層形成工程、薄化工程（エッチング工程）、分離溝形成工程を備えている。これらの工程を経て、キャパシタ１が製造される。
　図７～図９を参照しながら、キャパシタ１が内蔵される基板９の製造方法の一例を説明する。
　図７に示すように、キャパシタ１を絶縁体５０の表面に積層する（キャパシタ積層工程）。絶縁体５０は、コア材と、このコア材を挟み込む一対のプリプレグとにより構成されている。
　キャパシタ積層工程においては、絶縁体５０を加熱及び加圧することにより、半硬化状態のプリプレグにキャパシタ１が圧着される。なお、絶縁体５０を予め用意しておいて、硬化しているプリプレグに接着剤層（不図示）を介してキャパシタ１を積層してもよい。
　次いで、図８に示すように、第１電極１０をエッチングすることにより、内部配線１０ａを形成する（内部配線形成工程）。即ち、キャパシタ１が備える第１電極１０は、基板９内に設けられる内部配線１０ａを構成する。この内部配線１０ａは、キャパシタ１に接続されない配線であってもよく、第１電極１０に接続される配線であってもよい。
　次いで、上記キャパシタ積層工程と同じようにして、キャパシタ１が設けられた絶縁体５０に、他の絶縁体５０を加熱及び加圧して積層する（絶縁体積層層工程）。絶縁体積層工程を行うことにより、図９に示すように、積層された絶縁体５０によって絶縁基板６０が形成され、キャパシタ１が内蔵された基板９が得られる。
　次いで、絶縁基板６０に貫通孔を設けてビア６１，６２を形成する（ビア形成工程）。そして、絶縁基板６０の一方の面に配線７１，７２を形成する（配線形成工程）。
　以上のように、基板９の製造方法は、キャパシタ積層工程、内部配線形成工程、絶縁体積層工程、ビア形成工程、配線形成工程を備えている。これらの工程を経て、図１に示す基板９が製造される。
　本実施形態によれば、以下の効果を得ることができる。
　（１）キャパシタ１は、第１電極１０と、第１電極１０の一部の領域に設けられた誘電体層３０と、誘電体層３０を介して第１電極１０と対向する第２電極２０と、誘電体層３０の周囲の第１電極１０に設けられて、第１電極１０に接続された電極層８０とを備えている。そして、電極層８０の一部が、面方向Ｘにおいて第２電極２０から間隔を空けて誘電体層３０の端部に設けられ、かつ、誘電体層３０を介して第１電極１０と対向している。このような構成のキャパシタ１が基板９に内蔵された場合には、基板９の一方の面に設けられた配線７１，７２を第１電極１０及び第２電極２０に接続するために、基板９の一方の面から電極層８０の表面及び第２電極２０の表面に至るビア６１，６２が基板９に形成される。そして、電極層８０にビア６１が接続されることにより、基板９の一方の面に設けられた配線７１と第１電極１０とが接続され、第２電極２０にビア６２が直接接続されることにより、基板９の一方の面に設けられた配線７２と第２電極２０とが接続される構成となる。このとき、上記構成によれば、第１電極１０に接続された電極層８０の一部が、第２電極２０から間隔を空けて誘電体層３０の端部に設けられ、かつ、誘電体層３０を介して第１電極１０と対向しているため、第１電極１０に接続された電極層８０の表面と、第２電極２０の表面とを揃えることができる。このため、第１電極１０に電気的に接続されるビア６１の長さと、第２電極２０に電気的に接続されるビア６２の長さが同じとなるようにすることができる。従って、キャパシタ１が基板９に内蔵されて、基板９に形成されたビア６１，６２を介して基板９の一方の面に設けられた配線７１，７２が第１電極１０及び第２電極２０に接続されるときに、ビア６１，６２の各々の長さが異なっている場合に比べて、第１電極１０及び第２電極２０に接続されるビア６１，６２を容易に形成することができる。その結果、基板９の一方の面に形成された配線７１，７２がビアを介して第１電極１０及び第２電極２０に接続されるときに、ビア６１，６２と第１電極１０及び第２電極２０を良好に接続することができる。
　（２）また、基板９の一方の面に設けられた配線７２を第１電極１０に接続するためには、基板９の一方の面から電極層８０の表面に延びるビア６１を形成する構成となる。このため、基板９の一方の面から他方の面に至るビアを形成して、さらにこの他方の面から第１電極１０に至るビアを形成する構成と比べて、基板９の一方の面から第１電極１０に至る導電経路を短くすることができる。従って、ビア６１，６２は、それぞれ、配線７１，７２が設けられた基板９の面とキャパシタ１との最短距離の寸法である。その結果、基板９に生じるインダクタンスが小さくなり、高周波領域における基板９のインピーダンス特性が向上する。
　（３）また、上記構成のキャパシタ１が基板９に内蔵された場合には、第１電極１０の表面を底面とするビアを形成する必要はなく、電極層８０の表面及び第２電極２０の表面を底面とするビア６１，６２を形成すればよい。このため、ビア６１，６２の形成に備えて第１電極１０の厚みを確保する必要が無く、第１電極１０の厚みが大きくなることを抑制することができる。従って、キャパシタ１の薄型化を図ることができる。
　（４）電極層８０と第２電極２０との間に、誘電体層３０の周縁を除く部位を底面として、第１電極１０と第２電極２０とを電気的に分離する分離溝Ｄが設けられている。このため、誘電体層３０の端部は、電極層８０の一部と第１電極１０とにより挟まれるため、誘電体層３０が第１電極１０から剥離することを抑制することができる。
　（５）キャパシタ１が基板９に内蔵された場合には、基板９の一方の面から電極層８０の面８１及び第２電極２０の面２１に至るビア６１，６２が形成され、電極層８０にビア６１が接続されることにより、第１電極１０とビア６１とが接続され、第２電極２０にビア６２が直接接続されることにより、第２電極２０とビア６２とが接続される構成となる。従って、電極層８０と第２電極２０とが同一材料により形成されていることにより、ビア６１，６２の接続対象が異質材料によって形成されている場合に比べて、ビア６１，６２と第１電極１０及び第２電極２０を良好に接続することができる。
　（６）基板９には上記構成を有するキャパシタ１が内蔵されているため、電子機器（図示略）に内蔵される部品として、薄型の基板９を利用することができる。なお、基板９にキャパシタ１が内蔵された状態においては、電極層８０の面８１は、第２電極２０の面２１と同一平面上に完全に位置していなくてもよい。
　（７）キャパシタ１の製造方法は、誘電体層３０を形成する誘電体層形成工程、誘電体層３０を覆って第１電極層１０Ａに接続される第２電極層２０Ａを形成する電極層形成工程、第２電極層２０Ａに、第１電極層１０Ａに対向する部位と、第１電極層１０Ａに接続される部位とを電気的に分離する分離溝Ｄを形成する分離溝形成工程を含む。上記構成によれば、誘電体層３０を覆って第１電極層１０Ａに接続される第２電極層２０Ａに分離溝Ｄが形成されることにより、第１電極層１０Ａが第１電極１０となり、第２電極層２０Ａにおいて誘電体層３０を介して第１電極層１０Ａに対向する部位が第２電極２０となる。また、第２電極層２０Ａにおいて第１電極層１０Ａが接続される部位は、第１電極１０の一部の領域に設けられて、第２電極２０から間隔を空けて設けられた電極層８０となる。このとき、上記構成によれば、分離溝形成工程を経て形成される電極層８０は、分離溝形成工程前において第２電極層２０Ａの一部であって、電極層８０は第２電極２０と同様にして設けられている。従って、第１電極１０に接続された電極層８０の一部が、第２電極２０から間隔を空けて誘電体層３０の端部に設けられ、かつ、誘電体層３０を介して第１電極１０と対向する構成となる。このため、上記（１）～（３）、及び（５）に準じた効果を得ることができる。
　（８）分離溝形成工程において、分離溝Ｄが、誘電体層３０の周縁を除く部位であって誘電体層３０の一部が底面となる部位に形成される。従って、誘電体層３０の端部は、電極層８０の一部と第１電極１０とにより挟まれる。このため、上記（４）に準じた効果を得ることができる。
　（９）キャパシタ１の製造方法は、誘電体層形成工程後において第１電極層１０Ａを薄くする薄化工程を備える。このため、誘電体層３０が形成される時を含めて誘電体層３０が形成されるまでの第１電極層１０Ａのハンドリングが容易となる。また、薄化工程において第１電極層１０Ａが薄くなるため、キャパシタ１の薄型化（いわゆる低背化）を図ることができる。
　（１０）キャパシタ１の製造方法は、誘電体層形成工程後に誘電体層３０に対してアニール処理を施すアニール工程を備える。このため、誘電体層３０の強誘電特性を向上することができる。また、アニール工程後において上記薄化工程が行われれば、アニール処理に起因して第１電極層１０Ａに形成された酸化膜を、薄化工程において除去することが可能となる。その結果、酸化膜の形成を抑制するために低く設定されていたアニール処理における加熱の最高温度を上げることが可能となる。また、アニール工程後に薄化工程が行われれば、アニール工程においては第１電極層１０Ａの厚みを確保することができる。その結果、アニール処理に起因する第１電極層１０Ａの変形を抑制しながらも、キャパシタ１の低背化を図ることができる。
　（１１）誘電体層形成工程において、粉末噴射コーティング法により誘電体層３０が形成される。このため、エアロゾルデポジション法やパウダージェットデポジション法等により、常温で誘電体層３０を形成することができる。その結果、下地となる第１電極層１０Ａとして、融点の低い金属を使用することができる。
　（１２）薄化工程は、エッチングにより第１電極層１０Ａを薄くするエッチング工程である。このため、化学的研磨により第１電極層１０Ａを所望の厚みに薄くすることができる。
　（１３）基板９の製造方法は、第１電極１０をエッチングすることにより、内部配線１０ａを形成する内部配線形成工程を備えている。従って、キャパシタ１が備える第１電極１０を、基板９内に設けられる内部配線１０ａに利用することができる。
　なお、本発明は、上記実施形態に限定されるものではなく、本発明の趣旨に基づいて種々の設計変更をすることが可能であり、それらを本発明の範囲から除外するものではない。例えば、上記実施形態を以下のように変更してもよく、以下の変更を組み合わせて実施してもよい。
　（第１変形例）
　・キャパシタ積層工程において、第２電極層２０Ａに分離溝Ｄが形成されていなくてもよい。即ち、基板９の製造工程にキャパシタ１の製造工程が含まれていてもよい。この場合のキャパシタ１及び基板９の製造工程を以下に説明する。
　誘電体層形成工程、アニール工程、電極層形成工程、薄化工程、を経て得られた第１電極層１０Ａを、コア材及びプリプレグにより構成される絶縁体５０の表面に積層する（電極層積層工程）。
　電極層積層工程においては、絶縁体５０を加熱及び加圧することにより、半硬化状態のプリプレグに第１電極層１０Ａが圧着される。電極層積層工程を行うことにより、図１０（ａ）及び（ｂ）に示すように、露出した第１電極層１０Ａが設けられている絶縁体５０が得られる。なお、図１０（ａ）は、図１０（ｂ）における一点鎖線に沿った矢視断面図である。上記キャパシタ積層工程と同様に接着剤層（不図示）を用いてもよい。
　次いで、上記分離溝形成工程と同様にして、絶縁体５０に設けられた第２電極層２０Ａに分離溝Ｄを形成する（分離溝形成工程）。次いで、内部配線形成工程及び絶縁体積層工程を行うことにより、図９に示す基板９が得られる。そして、ビア形成工程、配線形成工程を経て、図１に示す基板９を製造することができる。
　即ち、本変形例においては、第１電極層１０Ａを絶縁体５０に設けた後（電極層積層工程後）に、電極形成工程である分離溝形成工程を行っている。
　キャパシタ１の静電容量は第１電極１０と第２電極２０とが対向する部位の面積に依存するため、分離溝Ｄの形成位置はキャパシタ１の静電容量と関連する。従って、電極層積層工程後に分離溝形成工程を行うことにより、基板９の製造時に所望の静電容量を有するキャパシタ１を得ることができる。
　（第２変形例）
　・キャパシタ１が備える第１電極１０を、基板９内に設けられる内部配線１０ａに利用しなくてもよい。即ち、例えば図１１に示すように、上記実施形態における第１電極１０に比べて面方向Ｘにおいて寸法の小さい第１電極１０を用いてもよい。
　本変形例においては、上記キャパシタ積層工程と同様にして、キャパシタ１を絶縁体５０の表面に積層して、内部配線形成工程を経ずに、絶縁体積層工程、ビア形成工程、配線形成工程を経て、図１１に示すように、内部配線１０ａを備えない基板９が製造される。
　・１つの第１電極層１０Ａの上に複数の誘電体層３０を形成してもよい。この場合、複数の誘電体層３０を形成した後に、誘電体層３０の形状に合わせて第１電極層１０Ａを裁断することにより、１つの第１電極層１０Ａから複数のキャパシタ１を製造してもよい。
　・第２電極２０が、銅、ニッケル、アルミニウム、または白金等の金属からなる金属箔、またはこれらの金属を二種以上含む合金からなる金属箔等により形成されていてもよい。即ち、第２電極層２０Ａが金属箔により構成されてもよく、この場合には、電極層形成工程において、金属箔を、第１電極層１０Ａ及び誘電体層３０に張り付けることにより、第２電極層２０Ａが形成される。
　・第１電極層１０Ａを構成する金属箔にめっきが施されていてもよい。また、上述のごとく第２電極層２０Ａが金属箔により構成される場合には、この金属箔にめっきが施されていてもよい。
　・第２電極層形成工程前に薄化工程を行うことも可能である。また、分離溝形成工程後に薄化工程を行うことも可能である。
　・誘電体層形成工程において、粉末噴射コーティング法以外の方法により誘電体層３０を形成してもよい。例えば、スパッタリング、蒸着、ゾル－ゲル法等により誘電体層３０を形成してもよい。
　・所望の強誘電特性を得ることができるのであれば、アニール工程を省いてもよい。
　・薄化工程において、エッチング以外の方法により第１電極層１０Ａを薄くしてもよい。即ち、第１電極層１０Ａを薄くするための方法は化学的研磨に限定されず、例えば機械研磨や化学機械研磨により第１電極層１０Ａを薄くしてもよい。
　Ｄ…分離溝、Ｘ…面方向、Ｙ…厚み方向、１…基板内蔵用キャパシタ、９…キャパシタ内蔵基板、１０…第１電極、１０ａ…内部配線、１１，１２…面、１０Ａ…第１電極層、１１Ａ，１２Ａ…面、２０…第２電極、２１…面、２１Ａ…面、２０Ａ…第２電極層、２１Ａ…面、３０…誘電体層、５０…絶縁体、６０…絶縁基板、６１，６２…ビア、７１，７２…配線、８０…電極層、８１…面。
 

Claims (13)

  1. 　所定方向に延びた第１電極と、
    　前記第１電極の一部の領域に設けられた誘電体層と、
    　前記誘電体層に設けられて、この誘電体層を介して前記第１電極と対向する第２電極と、
    　前記誘電体層の周囲の前記第１電極に設けられて、前記第１電極に接続された電極層とを備え、
    　前記電極層の一部が、前記所定方向において前記第２電極から間隔を空けて前記誘電体層の端部に設けられ、かつ、前記誘電体層を介して前記第１電極と対向している
    　ことを特徴とする基板内蔵用キャパシタ。
  2. 　前記電極層と前記第２電極との間に、前記誘電体層の周縁を除く部位を底面として、前記第１電極と前記第２電極とを電気的に分離する分離溝が設けられている
    　ことを特徴とする請求項１に記載の基板内蔵用キャパシタ。
  3. 　前記電極層と前記第２電極とが同一材料により形成されている
    　ことを特徴とする請求項１に記載の基板内蔵用キャパシタ。
  4. 　前記電極層と前記第２電極とが同一材料により形成されている
    　ことを特徴とする請求項２に記載の基板内蔵用キャパシタ。
  5. 　請求項１に記載の基板内蔵用キャパシタが内蔵されていることを特徴とするキャパシタ内蔵基板。
  6. 　第１電極層の上に誘電体層を形成する誘電体層形成工程と、
    　前記誘電体層の上に、前記誘電体層を覆って前記第１電極層に接続される第２電極層を形成する電極層形成工程と、
    　前記第２電極層に、前記誘電体層を介して第１電極層に対向する部位と、前記第１電極層に接続される部位とを電気的に分離する分離溝を形成する分離溝形成工程とを含む
    　ことを特徴とする基板内蔵用キャパシタの製造方法。
  7. 　前記分離溝形成工程において、前記分離溝を、前記誘電体層の周縁を除く部位であって前記誘電体層の一部が底面となる部位に形成する
    　ことを特徴とする請求項６に記載の基板内蔵用キャパシタの製造方法。
  8. 　前記誘電体層形成工程後において前記第１電極層を薄くする薄化工程を含む
    　ことを特徴とする請求項６に記載の基板内蔵用キャパシタの製造方法。
  9. 　前記誘電体層形成工程後において前記第１電極層を薄くする薄化工程を含む
    　ことを特徴とする請求項７に記載の基板内蔵用キャパシタの製造方法。
  10. 　前記誘電体層形成工程後に前記誘電体層に対してアニール処理を施すアニール工程を含む
    　ことを特徴とする請求項６に記載の基板内蔵用キャパシタの製造方法。
  11. 　前記誘電体層形成工程後に前記誘電体層に対してアニール処理を施すアニール工程を含む
    　ことを特徴とする請求項９に記載の基板内蔵用キャパシタの製造方法。
  12. 　前記誘電体層形成工程において、粉末噴射コーティング法により前記誘電体層を形成する
    　ことを特徴とする請求項６に記載の基板内蔵用キャパシタの製造方法。
  13. 　前記誘電体層形成工程において、粉末噴射コーティング法により前記誘電体層を形成する
    　ことを特徴とする請求項１１に記載の基板内蔵用キャパシタの製造方法。
     
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