JP7450061B2 - キャパシタとインダクタ埋め込み構造及びその製造方法並びに基板 - Google Patents
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Description
本出願は半導体パッケージ技術分野に関し、特にキャパシタとインダクタ埋め込み構造及びその製造方法並びに基板に関する。
マイクロ電子技術の発展に伴い、システムの小型化、多機能、低消費電力、高確実性に対するユーザーのニーズはますます高くなり、電子素子を基板内部に埋め込むパッケージ方法はますます人気を集めている。
現在、市場では三次元積層パッケージ構造の方式を採用して、複数の電子素子を基板内部の異なる層にパッケージしてパッケージ基板の小型化と集積化を実現するが、三次元積層パッケージ技術はパッケージ層数が多く、プロセスが複雑であり、かつ埋め込み層数の増加につれて放熱効率が低下し、コストが増大する。
本出願は、関連技術における技術的課題の少なくとも１つをある程度解決することを目的とする。そのために、本出願は、キャパシタとインダクタ埋め込み構造及びその製造方法並びに基板を提供する。以下、本明細書に詳細に記載される主題の概要を示す。この概要は、特許請求の範囲を限定することを意図するものではない。前記技術案は以下の通りです。
第１態様では、本出願の実施例形態は、キャパシタとインダクタ埋め込み構造の製造方法を提供し、前記方法は、
金属板を提供するステップと、
前記金属板の上面に順に第１保護層、薄膜誘電体層、第２保護層及び上部電極層を堆積し、且つ前記第１保護層、前記薄膜誘電体層、前記第２保護層及び前記上部電極層をエッチングして薄膜キャパシタ及びキャパシタ上部電極を形成するステップと、
前記薄膜キャパシタ及び前記キャパシタ上部電極を覆う上部誘電体層を前記金属板の上面に圧着し、前記金属板をエッチングして、キャパシタ下部電極を形成するステップであって、前記キャパシタ上部電極、前記薄膜キャパシタ及び前記キャパシタ下部電極が順に接続されてキャパシタを構成するステップと、
下部誘電体層を前記金属板の下面に圧着し、前記上部誘電体層及び前記下部誘電体層に穴をあけ、インダクタ用貫通孔及びキャパシタ電極用貫通孔を形成するステップと、
金属をメッキしてインダクタ及び線路層を形成するステップであって、前記インダクタが前記インダクタ用貫通孔に設置され、前記線路層が前記インダクタと前記キャパシタに連通するステップと、
上下面にソルダーレジスト層を堆積し、前記ソルダーレジスト層にフォトリソグラフィを行って前記線路層の電極窓を形成するステップと、を含む。
金属板を提供するステップと、
前記金属板の上面に順に第１保護層、薄膜誘電体層、第２保護層及び上部電極層を堆積し、且つ前記第１保護層、前記薄膜誘電体層、前記第２保護層及び前記上部電極層をエッチングして薄膜キャパシタ及びキャパシタ上部電極を形成するステップと、
前記薄膜キャパシタ及び前記キャパシタ上部電極を覆う上部誘電体層を前記金属板の上面に圧着し、前記金属板をエッチングして、キャパシタ下部電極を形成するステップであって、前記キャパシタ上部電極、前記薄膜キャパシタ及び前記キャパシタ下部電極が順に接続されてキャパシタを構成するステップと、
下部誘電体層を前記金属板の下面に圧着し、前記上部誘電体層及び前記下部誘電体層に穴をあけ、インダクタ用貫通孔及びキャパシタ電極用貫通孔を形成するステップと、
金属をメッキしてインダクタ及び線路層を形成するステップであって、前記インダクタが前記インダクタ用貫通孔に設置され、前記線路層が前記インダクタと前記キャパシタに連通するステップと、
上下面にソルダーレジスト層を堆積し、前記ソルダーレジスト層にフォトリソグラフィを行って前記線路層の電極窓を形成するステップと、を含む。
本出願の第１態様の実施形態のキャパシタとインダクタ埋め込み構造の製造方法によって、少なくとも以下の有益な効果を有する。一方で、本出願において薄膜キャパシタ及び垂直インダクタを同一の水平面に埋め込み、従来の薄膜キャパシタとインダクタとの積層構造と比較して、キャパシタとインダクタ埋め込み構造空間を縮小し、埋め込み部品の小型化を実現する。他方では、本出願においてそれぞれ二つのキャパシタ電極と薄膜誘電体層との間に保護層を増設して、金属イオンの移動を効果的に阻止することができ、薄膜誘電体の確実性を向上させる。さらには、該キャパシタとインダクタ埋め込み構造の製造方法が従来のコアレス基板方法と比較して、フローが更に簡略化され、製造コストが一層低い。
任意選択的に、本出願の一実施形態では、前記電極窓の表面を酸化防止処理するステップを更に含む。
任意選択的に、本出願の一実施形態では、前記インダクタの外壁、前記キャパシタの上面と下面、及び前記線路層の下面を覆うシード層を堆積するステップを更に含む。
任意選択的に、本出願の一実施形態では、前記キャパシタ電極用貫通孔は、それぞれ前記キャパシタ上部電極と前記キャパシタ下部電極の表面に対応して設置される上部電極導通孔と下部電極導通孔を含む。
任意選択的に、本出願の一実施形態では、前記薄膜誘電体層は、酸化アルミニウム、二酸化ケイ素、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウム、窒化ケイ素、酸化チタンと酸化タンタルという誘電特性が良い化合物を含む。
任意選択的に、本出願の一実施形態では、前記第１保護層及び前記第２保護層は金属材料であり、前記第１保護層及び前記第２保護層の厚さは２００ｎｍ以上である。
第２態様では、本出願の実施形態は、キャパシタとインダクタ埋め込み構造を提供し、前記構造は、
上部誘電体層及び下部誘電体層を含む誘電体層であって、前記上部誘電体層及び前記下部誘電体層にそれぞれ上部電極導通孔及び下部電極導通孔が設置される誘電体層と、
前記誘電体層の内部に設置されるキャパシタであって、前記キャパシタが、上から下へ順に接続されるキャパシタ上部電極、薄膜キャパシタ及びキャパシタ下部電極を含み、前記キャパシタ上部電極及び前記キャパシタ下部電極の表面が、それぞれ前記上部電極導通孔及び前記下部電極導通孔に連通するキャパシタと、
前記誘電体層を貫通するインダクタと、
前記誘電体層の上面及び下面に設置され、前記インダクタ及び前記キャパシタに接続される線路層と、
上部誘電体層及び下部誘電体層の表面に設置され、前記線路層を覆い、線路層電極の引出しに用いられる電極窓が設置されるソルダーレジスト層と、を含む。
上部誘電体層及び下部誘電体層を含む誘電体層であって、前記上部誘電体層及び前記下部誘電体層にそれぞれ上部電極導通孔及び下部電極導通孔が設置される誘電体層と、
前記誘電体層の内部に設置されるキャパシタであって、前記キャパシタが、上から下へ順に接続されるキャパシタ上部電極、薄膜キャパシタ及びキャパシタ下部電極を含み、前記キャパシタ上部電極及び前記キャパシタ下部電極の表面が、それぞれ前記上部電極導通孔及び前記下部電極導通孔に連通するキャパシタと、
前記誘電体層を貫通するインダクタと、
前記誘電体層の上面及び下面に設置され、前記インダクタ及び前記キャパシタに接続される線路層と、
上部誘電体層及び下部誘電体層の表面に設置され、前記線路層を覆い、線路層電極の引出しに用いられる電極窓が設置されるソルダーレジスト層と、を含む。
本出願の第２態様の実施形態のキャパシタとインダクタ埋め込み構造によって、少なくとも以下の有益な効果を有する。一方で、本出願において薄膜キャパシタ及び垂直インダクタを同一の水平面に埋め込み、従来の薄膜キャパシタとインダクタとの積層構造と比較して、キャパシタとインダクタ埋め込み構造空間を縮小し、埋め込み部品の小型化を実現する。他方では、本出願においてそれぞれ二つのキャパシタ電極と薄膜誘電体層との間に保護層を増設して、金属イオンの移動を効果的に阻止することができ、薄膜誘電体の確実性を向上させる。さらには、該キャパシタとインダクタ埋め込み構造の製造方法が従来のコアレス基板方法と比較して、フローが更に簡略化され、製造コストが一層低い。
任意選択的に、本出願の一実施形態では、前記電極窓の表面に設置される保護膜を更に含む。
任意選択的に、本出願の一実施形態では、前記インダクタの外壁、前記キャパシタの上面と下面、及び前記線路層の下面に設置されるシード層を更に含む。
第３の態様では、本出願の実施形態は、上記第２態様に記載のキャパシタとインダクタ埋め込み構造を含む基板を提供する。
本出願の第３態様の実施形態の基板によって、少なくとも以下の有益な効果を有する。一方で、本出願において薄膜キャパシタ及び垂直インダクタを同一の水平面に埋め込み、従来の薄膜キャパシタとインダクタとの積層構造と比較して、キャパシタとインダクタ埋め込み構造空間を縮小し、埋め込み部品の小型化を実現する。他方では、本出願においてそれぞれ二つのキャパシタ電極と薄膜誘電体層との間に保護層を増設して、金属イオンの移動を効果的に阻止することができ、薄膜誘電体の確実性を向上させる。さらには、該キャパシタとインダクタ埋め込み構造の製造方法が従来のコアレス基板方法と比較して、フローが更に簡略化され、製造コストが一層低い。
本発明の他の特徴及び利点は、以下の明細書において説明され、一部は、本明細書から明らかになるか、または本出願の実施によって理解される。本出願の目的及び他の利点は、明細書、特許請求の範囲、及び図面において特に指摘される構造によって実現され且つ達成される。
図面は、本出願の技術的解決手段を更に理解するためのものであり、本明細書の一部を構成するものであり、本出願の実施形態と共に、本出願の技術案を説明するためのものであり、本出願の技術案を制限するものではない。
本出願の目的、技術的解決手段、及び利点をより明確にするために、以下では、図面及び実施形態を参照しながら、本出願を更に詳細に説明する。本明細書に記載の具体的な実施形態は、本出願を単に説明するためのものであり、本出願を限定することを意図するものではない。したがって、技術上では本質的な意味を有するものではなく、いかなる構造の改変、比例関係の変更又は大きさの調整も、本出願によってもたらされる効果及び達成可能な目的に影響を与えない限り、本明細書に開示される技術内容がカバーできる範囲内に含まれる。
本部分は、本出願の具体的な実施形態について詳細に説明する。本出願の好ましい実施形態は、図面に示される。図面は、本明細書の文字部分の説明をグラフィックで補足する役割を果たし、本出願の各特徴及び全体的な技術案を直感的に、イメージ的に理解することができるが、本出願の保護範囲を限定するものとして解釈されるべきではない。
本出願の説明において、「いくつか」の意味は１つまたは複数であり、「複数」の意味は２つ以上であり、「より大きい」、「より小さい」、「越える」などの用語は、この数を含まないと理解され、「以上」、「以下」、「以内」などの用語は、この数を含むと理解される。「第１」、「第２」と言及すると、技術的特徴を区別するためのものに過ぎず、相対的重要性を提示するか暗示する、または示される技術特徴の数量または示される技術的特徴の前後関係を暗示的に示すものとして理解すべきではない。
図１を参照すると、本出願の一実施形態によって提供されるキャパシタとインダクタ埋め込み構造の製造方法は以下のステップを含む。
Ｓ１００では、図２に示すように、金属板１１０を提供する。具体的には、金属板１１０を出発層として用意する。金属板１１０は垂直方向において２つの表面を含み、そのうちの片面は上面であり、対向する面は下面である。金属板１１０の厚さと寸法は異なる需要によって具体的にカスタマイズされる。金属板１１０の材料は銅、アルミニウム、銅アルミニウム合金などの金属または金属合金のうちの１種であってもよい。好ましくは、本出願における金属板１１０は銅箔である。
Ｓ２００では、金属板１１０の上面に順に第１保護層１２０、薄膜誘電体層１３０、第２保護層１４０と上部電極層１６０を堆積し、且つ第１保護層１２０、薄膜誘電体層１３０、第２保護層１４０と上部電極層１６０をエッチングして薄膜キャパシタ１７０及びキャパシタ上部電極１８０を形成する。具体的には、図３に示すように、銅箔の上面に第１保護層１２０を堆積する。第１保護層１２０は金属材料であり、具体的には後続のプロセスの薄膜誘電体層１３０の材料と整合する。本出願の一実施形態において、金属タンタル（Ｔａ）を第１保護層１２０として選択することが好ましく、沈殿厚さは設計要件に応じて制御することができる。本出願の一実施形態において、第１保護層１２０の厚さは２００ｎｍ以上であると良好な保護作用を果たすことができる。なお、第１保護層１２０は銅箔と後続のステップにおける薄膜誘電体を隔離して、銅イオンの移動を防止するために用いられる。図４に示すように、堆積した第１保護層１２０の表面に薄膜誘電体層１３０を引き続き堆積する。薄膜誘電体層１３０の材料は、例えば、酸化アルミニウム、二酸化ケイ素、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウム、窒化ケイ素、酸化チタン、酸化タンタルなどの誘電特性の良好な化合物のうちの１種または複数種の組み合わせを選択することができる。好ましくは、本出願の一実施形態において、薄膜誘電体層１３０は酸化タンタル（Ｔａ２Ｏ５）であり、第１保護層１２０のタンタル（Ｔａ）と整合する。酸化タンタル（Ｔａ２Ｏ５）の厚さは、実際の設計の電気容量と抵抗要件によって定義することができる。好ましくは、本出願の一実施形態において、酸化タンタル（Ｔａ２Ｏ５）の厚さは１μｍ及びその誤差範囲に設定される。なお、第１保護層１２０の隔離によって、銅箔と薄膜誘電体のイオン移動を阻止し、誘電体の誘電性能を保証することができる。図５に示すように、更に、堆積した酸化タンタル層の表面に引き続き第２保護層１４０を堆積する。本出願の一実施形態において、第２保護層１４０の厚さは第１保護層１２０の厚さ要件と一致し、２００ｎｍ以上であればよい。図６に示すように、第２保護層１４０の上面に上部電極シード層１５０を沈殿させる。上部電極シード層１５０は次のプロセスの上部電極層１６０の堆積に良好な成長環境を提供することができ、上部電極層１６０の堆積品質をよりよくする。上部電極シード層１５０は金属又は金属合金材料である。本出願の一実施形態において、好ましくは、上部電極シード層１５０は金属銅である。なお、以上の第１保護層１２０、薄膜誘電体層１３０、第２保護層１４０、上部電極シード層１５０の各層の堆積方式は、物理スパッタリングの方式にしてもよいし、また化学気相堆積の方式にしてもよいが、本願はそれを限定するものではない。図７に示すように、出発金属板１１０の銅箔の下面に感光バリア層８００を貼り付けて下面の保護と遮蔽を行い、かつ上部電極シード層１５０の上面に化学メッキの方式で上部電極層１６０をメッキし、メッキの厚さは実際の需要に応じて定義する。図８に示すように、上部電極層１６０の表面に感光バリア層８００を貼り付けてパターニングし、キャパシタ上部電極１８０の端子位置を遮蔽し、他の位置を露出させる。上記第１保護層１２０、薄膜誘電体層１３０、第２保護層１４０、上部電極シード層１５０及び上部電極層１６０の遮蔽されない領域をイオンエッチングしてキャパシタ上部電極１８０と薄膜キャパシタ１７０を形成し、図９に示すように、上下面に付着される感光バリア層８００を除去する。
なお、感光バリア層８００はフォトレジストの１種である。フォトレジストは感光性ドライフィルムまたは液体フォトレジストを含み、ＰＣＢフォトレジストはフォトレジストとも呼ばれ、紫外光、深紫外光、電子ビーム、イオンビーム、Ｘ線などの光照射または輻射によって耐エッチング薄膜材料に変化し、それによって下層構造への保護遮蔽の役割を果たす。本出願のいくつかの実施形態は感光バリア層８００を採用することが好ましいが、感光バリア層８００に限定されない。
Ｓ３００では、薄膜キャパシタ１７０とキャパシタ上部電極１８０を覆う上部誘電体層２１０を金属板１１０の上面に圧着し、金属板１１０をエッチングして、キャパシタ下部電極１９０を形成し、キャパシタ上部電極１８０、薄膜キャパシタ１７０及びキャパシタ下部電極１９０は順に接続されてキャパシタ１００を構成する。具体的には、図１０に示すように、上部誘電体層２１０を圧着してキャパシタ上部電極１８０を覆う。上部誘電体層２１０の材料は通常樹脂材料である。図１１に示すように、金属板１１０の下面に感光バリア層８００を改めて貼り付けて且つフォトリソグラフィにより保護パターンを形成し、キャパシタ下部電極１９０の端子位置を遮蔽し、他の領域を露出させ、金属板１１０にイオンエッチングを行ってキャパシタ下部電極１９０を形成し、感光バリア層８００を除去する。
Ｓ４００では、下部誘電体層２２０を金属板１１０の下面に圧着し、上部誘電体層２１０と下部誘電体層２２０にレーザドリルを行い、インダクタ用貫通孔２３０とキャパシタ１００の電極貫通孔を形成する。具体的には、図１２に示すように、下部誘電体層２２０を圧着してキャパシタ下部電極１９０を覆う。誘電体層２００の材料は通常樹脂材料である。図１３に示すように、上部誘電体層２１０と下部誘電体層２２０のキャパシタ上部電極１８０、キャパシタ下部電極１９０に対応する位置にレーザドリルによって窓を開け、上部電極導通孔２４１と下部電極導通孔２４２を形成し、垂直方向にレーザドリルによって上部誘電体層２１０と下部誘電体層２２０を貫通ドリルして、インダクタ用貫通孔２３０を形成する。なお、キャパシタ上部電極１８０及びキャパシタ下部電極１９０は、薄膜誘電体層１３０を効果的に保護し、レーザドリルプロセスによる損傷から保護することができる。
Ｓ５００では、金属をメッキしてインダクタ４００と線路層５００を形成し、インダクタ４００はインダクタ用貫通孔２３０に設置され、線路層５００はインダクタ４００とキャパシタ１００に連通する。具体的には、図１４に示すように、それぞれ上部誘電体層２１０と下部誘電体層２２０の外側表面に物理スパッタリングの方法でシード層３００を沈殿させ、シード層３００に上下表面、及び、上部電極導通孔２４１、下部電極導通孔２４２及びインダクタ用貫通孔２３０を含むすべての貫通孔とブラインド孔の孔壁を被覆させる。シード層３００は線路層５００と誘電体層２００とのより良好な接触を実現して、製品の確実性を向上させることができる。図１５に示すように、図１４に示す構造の上下面にそれぞれ感光バリア層８００を貼り付けパターニングして、メッキが必要な領域を露出させる。メッキが必要な領域は、上部電極導通孔２４１、下部電極導通孔２４２、インダクタ用貫通孔２３０及び電気的接続の役割を果たす線路層５００領域を含む。メッキ領域に金属をメッキしてインダクタ４００と線路層５００を形成する。線路層５００は誘電体層２００の上下面に位置し、上面では線路層５００によってキャパシタ上部電極１８０とインダクタ４００の一端を連通させ、下面で線路層５００は二つの部分を含み、一部はキャパシタ下部電極１９０に接続され、一部はインダクタ４００の他端に接続される。上下面の線路層５００の接続方式によってインダクタ４００とキャパシタ１００の同層の直列接続を実現することができる。線路層５００のメッキ厚さは設計需要に応じて制御することができる。図１６に示すように、上下面の感光バリア層８００を除去し、シード層３００をエッチングして、シード層３００を線路層５００の開口部に一致させ、最終的に薄膜キャパシタ１７０と垂直インダクタ４００とが直列に接続される回路を形成する。
Ｓ６００では、上下面にソルダーレジスト層６００を堆積し、且つソルダーレジスト層６００に対してフォトリソグラフィを行って線路層５００の電極窓６１０を形成する。具体的には、図１７に示すように、図１６に示す構造の上下面にソルダーレジスト層６００を堆積し、且つソルダーレジスト層６００にフォトリソグラフィを行って線路層５００の電極窓６１０を露出させる。線路層５００の電極窓６１０は埋め込まれたキャパシタ１００とインダクタ４００の電気特性の引出しを実現し、外部回路と接続して使用するのを容易にする。最後に、電極窓６１０の表面に酸化防止処理を行い、保護膜７００を形成する。具体的には、電極窓６１０の表面に希少金属保護層を形成する。希少金属は化学的性質が安定し、耐腐食などの特性を有し、電極窓６１０の酸化を防止することができる。保護膜７００の形成方法としては、無電解ニッケル／無電解パラジウム／置換金（ＥＮＥＰＩＧ，Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐａｌｌａｄｉｕｍ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）や有機系はんだ付け保護（ＯＳＰ，Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅｓ）技術がある。
上記キャパシタとインダクタ埋め込み構造の製造方法に基づいて、本出願のキャパシタとインダクタ埋め込み構造の各実施形態を提案する。
図９から図１７に示すように、本出願の他の実施形態は更にキャパシタとインダクタ埋め込み構造を提供する。該構造は、上部誘電体層２１０及び下部誘電体層２２０を含む誘電体層２００であって、上部誘電体層２１０及び下部誘電体層２２０にそれぞれ上部電極導通孔２４１及び下部電極導通孔２４２が設置される誘電体層２００と、誘電体層２００の内部に設置されるキャパシタ１００であって、キャパシタ１００が上から下へ順に接続されるキャパシタ上部電極１８０、薄膜キャパシタ１７０及びキャパシタ下部電極１９０を含み、キャパシタ上部電極１８０及びキャパシタ下部電極１９０の表面が、それぞれ上部電極導通孔２４１及び下部電極導通孔２４２に連通するキャパシタ１００と、誘電体層２００を貫通するインダクタ４００と、誘電体層２００の上面及び下面に設置され、インダクタ４００及びキャパシタ１００に接続される線路層５００と、上部誘電体層２１０と下部誘電体層２２０の表面に設置され、線路層５００を覆い、線路層５００の電極引き出しに用いられる電極窓６１０が設置されるソルダーレジスト層６００と、を含む。
一実施形態において、インダクタ４００とキャパシタ１００は同時に誘電体層２００の内部に埋め込まれる。誘電体層２００は上部誘電体層２１０と下部誘電体層２２０を含む。上部誘電体層２１０及び下部誘電体層にそれぞれキャパシタ上部電極１８０及びキャパシタ下部電極１９０に接続される上部電極導通孔２４１及び下部電極導通孔２４２が設置される。上部電極導通孔２４１及び下部電極導通孔２４２の表面に金属が充填される。金属は線路層５００と一体に連通する。線路層５００は誘電体層２００の上下の二つの表面に設置され、上面において、線路層５００によってキャパシタ上部電極１８０とインダクタ４００の一端を連通させ、下面において、線路層５００は二つの部分を含み、一部はキャパシタ下部電極１９０に接続され、一部はインダクタ４００の他端に接続される。上下面の線路層５００の接続方式によってインダクタ４００とキャパシタ１００の同層直列接続回路を実現することができる。線路層５００の表面にソルダーレジスト層６００が覆われ、内部インダクタ４００、キャパシタ１００と外部回路を隔離するために用いられる。ソルダーレジスト層６００に電極窓６１０が設置され、電極窓６１０によって内部インダクタ４００、キャパシタ１００の電気端子を引き出して、外部回路との接続を実現する。
本出願の一実施形態により提供されるキャパシタとインダクタ埋め込み構造は、電極窓６１０の表面に設置される保護膜７００を更に含む。
一実施形態において、電極窓６１０の表面には希少金属保護層が設置される。希少金属は化学的に安定し、耐腐食などの特性を有し、電極窓６１０の酸化を防止することができる。保護膜７００の形成方法としては、無電解ニッケル／無電解パラジウム／置換金（ＥＮＥＰＩＧ，Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉｃｋｅｌ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐａｌｌａｄｉｕｍ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）や有機系はんだ付け保護（ＯＳＰ，Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅｓ）技術がある。
本出願の実施形態により提供されるキャパシタとインダクタ埋め込み構造は、インダクタ４００の外壁、キャパシタ１００の上面、下面及び線路層５００の下面に設置されるシード層３００を更に含む。シード層３００は線路層５００と誘電体層２００とのより良好な接触を実現することができ、製品の確実性を向上させる。
本出願の別の実施形態は、上述の実施形態のいずれかにおけるキャパシタとインダクタ埋め込み構造を含む基板を更に提供する。
以上、本出願の好適な実施の形態について具体的に説明したが、本出願は上記実施の形態に限定されるものではなく、当業者が本出願の精神を逸脱することなく、種々の均等な変形や置換を行うことが可能であり、これらの均等な変形や置換は、本出願の特許請求の範囲に限定される範囲内に含まれるものである。
１１０ 金属板
１２０ 第１保護層
１３０ 薄膜誘電体層
１４０ 第２保護層
１５０ 上部電極シード層
１６０ 上部電極層
１７０ 薄膜キャパシタ
１８０ キャパシタ上部電極
１９０ キャパシタ下部電極
１００ キャパシタ
２００ 誘電体層
２１０ 上部誘電体層
２２０ 下部誘電体層
２３０ インダクタ用貫通孔
２４１ 上部電極導通孔
２４２ 下部電極導通孔
４００ インダクタ
５００ 線路層
６００ ソルダーレジスト層
６１０ 電極窓
３００ シード層
７００ 保護膜
８００ 感光バリア層
１２０ 第１保護層
１３０ 薄膜誘電体層
１４０ 第２保護層
１５０ 上部電極シード層
１６０ 上部電極層
１７０ 薄膜キャパシタ
１８０ キャパシタ上部電極
１９０ キャパシタ下部電極
１００ キャパシタ
２００ 誘電体層
２１０ 上部誘電体層
２２０ 下部誘電体層
２３０ インダクタ用貫通孔
２４１ 上部電極導通孔
２４２ 下部電極導通孔
４００ インダクタ
５００ 線路層
６００ ソルダーレジスト層
６１０ 電極窓
３００ シード層
７００ 保護膜
８００ 感光バリア層
Claims (6)
- 金属板を提供するステップと、
前記金属板の上面に順に第１保護層、薄膜誘電体層、第２保護層及び上部電極層を堆積し、且つ前記第１保護層、前記薄膜誘電体層、前記第２保護層及び前記上部電極層をエッチングして薄膜キャパシタ及びキャパシタ上部電極を形成するステップと、
前記薄膜キャパシタ及び前記キャパシタ上部電極を覆う上部誘電体層を前記金属板の上面に圧着し、前記金属板をエッチングして、キャパシタ下部電極を形成するステップであって、前記キャパシタ上部電極、前記薄膜キャパシタ及び前記キャパシタ下部電極が順に接続されてキャパシタを構成するステップと、
下部誘電体層を前記金属板の下面に圧着し、前記上部誘電体層及び前記下部誘電体層に穴をあけ、インダクタ用貫通孔及びキャパシタ電極用貫通孔を形成するステップと、
金属をメッキしてインダクタ及び線路層を形成するステップであって、前記インダクタが前記インダクタ用貫通孔に設置され、前記線路層が前記インダクタと前記キャパシタに連通するステップと、
上下面にソルダーレジスト層を堆積し、前記ソルダーレジスト層にフォトリソグラフィを行って前記線路層の電極窓を形成するステップと、を含むことを特徴とするキャパシタとインダクタ埋め込み構造の製造方法。 - 前記電極窓の表面を酸化防止処理して保護膜を形成するステップを更に含むことを特徴とする請求項１に記載のキャパシタとインダクタ埋め込み構造の製造方法。
- 前記インダクタの外壁、前記キャパシタの上面と下面、及び前記線路層の下面を覆うシード層を堆積するステップを更に含む、ことを特徴とする請求項１に記載のキャパシタとインダクタ埋め込み構造の製造方法。
- 前記キャパシタ電極用貫通孔は、それぞれ前記キャパシタ上部電極と前記キャパシタ下部電極の表面に対応して設置される上部電極導通孔と下部電極導通孔を含むことを特徴とする請求項１に記載のキャパシタとインダクタ埋め込み構造の製造方法。
- 前記薄膜誘電体層は、酸化アルミニウム、二酸化ケイ素、チタン酸カルシウム、チタン酸バリウム、チタン酸ストロンチウム、窒化ケイ素、酸化チタンと酸化タンタルという誘電特性が良い化合物を含むことを特徴とする請求項１に記載のキャパシタとインダクタ埋め込み構造の製造方法。
- 前記第１保護層及び前記第２保護層は金属材料であり、前記第１保護層及び前記第２保護層の厚さは２００ｎｍ以上であることを特徴とする請求項１に記載のキャパシタとインダクタ埋め込み構造の製造方法。
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