KR20220140631A - 커패시터 및 인덕터의 매립 구조, 그 제작 방법 및 기판 - Google Patents

커패시터 및 인덕터의 매립 구조, 그 제작 방법 및 기판 Download PDF

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KR20220140631A
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시안밍 첸
레이 펑
웨이위안 양
번샤 황
예제 훙
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주하이 엑세스 세미컨덕터 컴퍼니., 리미티드
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Abstract

본 출원은 커패시터 및 인덕터의 매립 구조, 그 제작 방법 및 기판을 개시하며, 상기 제작 방법은 금속판을 제공하는 단계; 금속판의 상표면에 제1 보호층， 박막 유전체층， 제2 보호층 및 상부 전극층을 순차적으로 증착하고, 제1 보호층， 박막 유전체층， 제2 보호층 및 상부 전극층을 식각하여 박막 커패시터 및 커패시터 상부 전극을 형성하는 단계; 상부 유전체층을 금속판의 상표면에 압착하여 상부 유전체층이 박막 커패시터와 커패시터 상부 전극을 커버하도록 하고, 금속판을 식각하여 커패시터 하부 전극을 형성하는 단계; 하부 유전체층을 금속판의 하표면에 압착하고, 상부 유전체층과 하부 유전체층을 천공하여 인덕티브 비아(inductive via) 및 커패시터 전극 비아를 형성하는 단계; 금속을 전기 도금하여 인덕터 및 회로층을 형성하되, 인덕터를 인덕티브 비아 내에 설치하고 회로층은 인덕터와 커패시터를 연통하는 단계; 상하표면에 솔더 마스크(solder mask)를 증착하고, 솔더 마스크를 포토리소그래피하여 회로층 전극 창구를 형성하는 단계;를 포함한다. 본 출원은 기판의 두께를 감축하고, 패키지의 소형화를 구현할 수 있다.

Description

커패시터 및 인덕터의 매립 구조, 그 제작 방법 및 기판
본 출원은 반도체 패키징 기술 분야에 관한 것으로, 특히 커패시터 및 인덕터의 매립 구조, 그 제작 방법 및 기판에 관한 것이다.
마이크로 전자 기술의 지속적 발전에 따라, 사용자는 시스템의 소형화, 멀티 기능, 저전력 소모, 고신뢰성에 대한 요구가 점점 높아지고, 전자 소자를 기판 내부에 매립하는 패키징 방법이 갈수록 주목받고 있다.
현재, 시중에는 3차원 적층식 패키지 구조 방식을 이용하여 복수의 전자 소자를 기판 내부의 각 층에 패키징하여 패키지 기판의 소형화 및 집적화를 구현하는 것이 일반적이다. 그러나 3차원 적층식 패키징 기술은 패키징 층수가 많고, 공정이 복잡하며, 매립 층수가 증가함에 따라 방열 효율이 저하되고 원가가 상승하게 된다.
본 출원은 적어도 종래기술에 존재하는 기술문제 중 하나를 어느 정도 해결하는데 있다. 이를 위하여, 본 출원은 커패시터 및 인덕터의 매립 구조, 그 제작 방법 및 기판을 제안하였으며, 이하는 본문에서 상세히 소개한 과제에 대한 개략적 설명이다. 본 개략적 설명은 특허청구범위를 제한하지 않는다.
제1 측면에 의하면, 본 출원의 실시예는 커패시터 및 인덕터 매립 구조의 제작 방법을 제공하며, 이 방법은,
금속판을 제공하는 단계;
상기 금속판의 상표면에 제1 보호층， 박막 유전체층， 제2 보호층 및 상부 전극층을 순차적으로 증착하고, 상기 제1 보호층， 상기 박막 유전체층， 상기 제2 보호층 및 상기 상부 전극층을 식각하여 박막 커패시터 및 커패시터 상부 전극을 형성하는 단계;
상부 유전체층을 상기 금속판의 상표면에 압착하여 상기 상부 유전체층이 상기 박막 커패시터와 상기 커패시터 상부 전극을 커버하도록 하고, 상기 금속판을 식각하여 커패시터 하부 전극을 형성하며, 상기 커패시터 상부 전극, 상기 박막 커패시터 및 상기 커패시터 하부 전극은 순차적으로 연결되어 커패시터를 구성하는 단계;
하부 유전체층을 상기 금속판의 하표면에 압착하고, 상기 상부 유전체층과 상기 하부 유전체층을 천공하여 인덕티브 비아(inductive via) 및 커패시터 전극 비아를 형성하는 단계;
금속을 전기 도금하여 인덕터 및 회로층을 형성하되, 상기 인덕터를 상기 인덕티브 비아 내에 설치하고, 상기 회로층은 상기 인덕터와 상기 커패시터를 연통하는 단계;
상하표면에 솔더 마스크(solder mask)를 증착하고, 상기 솔더 마스크를 포토리소그래피하여 상기 회로층 전극 창구를 형성하는 단계;를 포함한다.
대안적으로, 본 출원의 일 실시예에서, 상기 전극 창구 표면을 항산화 처리하는 단계를 더 포함한다.
대안적으로, 본 출원의 일 실시예에서, 상기 인덕터 외벽, 상기 커패시터의 상표면 및 하표면, 그리고 상기 회로층의 하표면을 커버하는 시드층을 증착하는 단계를 더 포함한다.
대안적으로, 본 출원의 일 실시예에서, 상기 커패시터 전극 비아는, 상기 커패시터 상부 전극 및 상기 커패시터 하부 전극의 표면에 각각 대응되게 설치되는 상부 전극 비아 및 하부 전극 비아를 포함한다.
대안적으로, 본 출원의 일 실시예에서, 상기 박막 유전체층은 산화 알루미늄, 이산화 규소, 티탄산 칼슘, 티탄산 바륨, 티탄산 스트론튬, 질화 규소, 산화티타늄 및 산화탄탈륨의 유전체 성능이 우수한 화합물을 포함한다.
대안적으로, 본 출원의 일 실시예에서, 상기 제1 보호층 및 상기 제2 보호층은 금속 재료이고, 200nm 이상의 두께를 갖는다.
제2 측면에 의하면, 본 출원의 실시예는 커패시터 및 인덕터의 매립 구조를 제공하며, 이는,
상부 전극 비아 및 하부 전극 비아가 각각 설치되어 있는 상부 유전체층 및 하부 유전체층을 포함하는 유전체층;
상기 유전체층 내부에 설치되고, 위에서 아래로 순차적으로 연결되는 커패시터 상부 전극, 박막 커패시터 및 커패시터 하부 전극을 포함하고, 상기 커패시터 상부 전극 및 상기 커패시터 하부 전극 표면은 각각 상기 상부 전극 비아 및 상기 하부 전극 비아와 연통되는 커패시터;
상기 유전체층을 관통하는 인덕터;
상기 유전체층의 상표면 및 하표면에 설치되고, 상기 인덕터 및 상기 커패시터와 연결되는 회로층; 및
상부 유전체층 및 하부 유전체층 표면에 설치되고, 상기 회로층을 커버하고, 회로층 전극을 인출하도록 전극 창구가 설치되어 있는 솔더 마스크를 포함한다.
대안적으로, 본 출원의 일 실시예에서, 상기 전극 창구 표면에 설치되는 보호막을 더 포함한다.
대안적으로, 본 출원의 일 실시예에서, 상기 인덕터 외벽, 상기 커패시터의 상표면 및 하표면, 그리고 상기 회로층의 하표면에 설치되는 시드층을 더 포함한다.
제3 측면에 의하면, 본 출원의 실시예는 상기 제2 측면에 따른 커패시터 및 인덕터의 매립 구조를 포함하는 기판을 더 제공한다.
출원의 제1 측면의 실시예에 따른 커패시터 및 인덕터 매립 구조의 제작 방법은, 적어도 다음의 유익한 효과가 있다. 제1 측면에서, 본 출원은 박막 커패시터 및 수직 인덕터를 동일한 수평면에 매립하므로, 종래의 박막 커패시터 및 인덕터의 적층식 구조에 비해, 커패시터 인덕터 매립 구조의 공간을 줄이므로 매립 컴포넌트의 소형화를 구현하고; 제2 측면에서, 본 출원은 두 개의 커패시터 전극과 박막 유전체층 사이에 각각 보호층을 추가하므로 금속 이온의 이전을 효과적으로 차단하여 박막 유전체의 신뢰도를 향상시킬 수 있으며; 제3 측면에서, 상기 커패시터 및 인덕터 매립 구조의 제작 방법은 종래의 코어리스 기판 방법에 비해, 프로세스가 더욱 간단하고, 제조 원가는 더욱 저렴하다.
본 출원의 제2 측면의 실시예에 따른 커패시터 및 인덕터의 매립 구조는, 적어도 다음의 유익한 효과가 있다. 제1 측면에서, 본 출원은 박막 커패시터 및 수직 인덕터를 동일한 수평면에 매립하므로, 종래의 박막 커패시터 및 인덕터의 적층 구조에 비해, 커패시터 인덕터 매립 구조의 공간을 줄이므로 매립 컴포넌트의 소형화를 구현하고; 제2 측면에서, 본 출원은 두 개의 커패시터 전극과 박막 유전체층 사이에 각각 보호층을 추가하므로 금속 이온의 이전을 효과적으로 차단하여 박막 유전체의 신뢰도를 향상시킬 수 있으며; 제3 측면에서, 상기 커패시터 및 인덕터 매립 구조의 제작 방법은 종래의 코어리스 기판 방법에 비해, 프로세스가 더욱 간단하고, 제조 원가는 더욱 저렴하다.
본 출원의 제3 측면의 실시예에 따른 기판은, 적어도 다음의 유익한 효과가 있다. 제1 측면에서, 본 출원은 박막 커패시터 및 수직 인덕터를 동일한 수평면에 매립하므로, 종래의 박막 커패시터 및 인덕터의 적층 구조에 비해, 커패시터 인덕터 매립 구조의 공간을 줄이므로 매립 컴포넌트의 소형화를 구현하고; 제2 측면에서, 본 출원은 두 개의 커패시터 전극과 박막 유전체층 사이에 각각 보호층을 추가하므로 금속 이온의 이전을 효과적으로 차단하여 박막 유전체의 신뢰도를 향상시킬 수 있으며; 제3 측면에서, 상기 커패시터 및 인덕터 매립 구조의 제작 방법은 종래의 코어리스 기판 방법에 비해, 프로세스가 더욱 간단하고, 제조 원가는 더욱 저렴하다.
본 출원의 기타 특징 및 장점은 다음의 상세한 설명을 통해 세부적으로 제공되며, 다음의 상세한 설명으로부터 부분적으로 명확하게 되거나 또는 본 출원의 실시로부터 이해하게 될 것이다. 본 출원의 목적 및 기타 장점은 명세서, 청구범위 및 첨부 도면에 제시된 구조를 통해 구현 및 얻을 수 있다.
첨부 도면은 본 출원의 기술적 방안을 추가 이해하도록 제공되며, 명세서의 일부를 구성하는 동시에, 본 출원의 실시예와 함께 본 출원의 기술적 방안을 해석하는데 사용되나, 본 출원의 기술적 방안을 한정하지 않는다.
도 1은 본 출원의 일 실시예에 따른 커패시터 및 인덕터 매립 구조의 제작 방법의 단계를 나타낸 흐름도이다.
도 2 내지 도 16은 본 출원의 다른 일 실시예에 따른 커패시터 및 인덕터 매립 구조의 제작 방법의 중간 상태를 나타낸 단면도이다.
도 17은 본 출원의 다른 일 실시예에 따른 커패시터 및 인덕터의 매립 구조의 단면도이다.
본 출원의 목적, 기술적 방안 및 이점을 더욱 명확하게 이해하도록, 이하에서는 첨부 도면 및 실시예를 결부하여 본 출원을 더욱 상세하게 설명한다. 여기에 기재되는 구체적인 실시예는 단지 본 출원을 해석하기 위한 것으로서, 본 출원을 한정하는 것은 아니므로 기술적으로 실질적 의미를 가지지 않는다. 구조의 변형, 비례 관계의 변화 또는 크기의 조정은 본 출원의 효과 및 달성 가능한 목적에 영향을 주지 않을 경우 여전히 본 출원에 개시된 기술적 내용의 범위에 포함된다.
이 부분에서는 본 출원의 구체적인 실시예를 설명할 것이고, 본 출원의 바람직한 실시예는 도면에 도시되어 있다. 첨부 도면은, 본 출원의 각 기술적 특징과 전체 기술적 방안을 직관적이고 형상적으로 이해하도록 그림으로 명세서의 문자 부분을 보충 설명하기 위한 역할을 한다. 그러나 이는 본 출원의 보호범위를 한정하는 것으로 이해되어서는 안된다.
본 출원의 설명에서, "여러"는 하나 또는 복수를 의미하고, 복수는 두 개 이상을 의미하며, "크다", "작다", "초과" 등은 그 수 자체를 포함하지 않은 것으로 이해되고, "이상", "이하", "이내" 등은 그 수 자체를 포함하는 것으로 이해된다. "제1", "제2"의 용어는 기술특징을 구분하는 용도로 사용되며, 상대적인 중요도를 지시 또는 암시하거나 또는 해당 기술특징의 개수를 암시하거나 또는 해당 기술특징의 선후 관계를 암시하는 것으로 이해해서는 안된다.
도 1을 참조하면, 본 출원의 일 실시예에 따른 커패시터 및 인덕터 매립 구조의 제작 방법은 다음의 단계를 포함한다.
S100: 도 2에 도시된 바와 같이, 금속판(110)을 제공하며, 구체적으로, 하나의 금속판(110)을 시작층으로 준비한다. 금속판(110)은 수직 방향에서 두 개의 표면을 포함하는데, 그 중의 일면은 상표면이고, 마주하는 일면은 하표면이다. 금속판(110)의 두께 및 사이즈는 수요에 따라 구체적으로 제작 가능하며, 금속판(110)의 재료는 구리, 알루미늄, 구리 및 알루미늄 합금 등 금속 또는 금속 합금 중의 하나이며, 본 출원에서 금속판(110)은 동박인 것이 바람직하다.
S200: 금속판(110)의 상표면에 제1 보호층(120), 박막 유전체층(130), 제2 보호층(140) 및 상부 전극층(160)을 순차적으로 증착하고, 제1 보호층(120), 박막 유전체층(130), 제2 보호층(140) 및 상부 전극층(160)을 식각하여 박막 커패시터(170) 및 커패시터 상부 전극(180)을 형성한다. 구체적으로, 도 3에 도시된 바와 같이, 동박의 상표면에 제1 보호층(120)을 증착하되, 제1 보호층(120)은 금속 재료이고, 구체적으로 후속 공정의 박막 유전체층(130) 재료와 매칭된다. 본 출원의 일 실시예는 바람직하게 금속 탄탈륨(Ta)을 제1 보호층(120)으로 사용하며, 증착 두께는 설계 수요에 따라 제어 가능하고, 본 출원의 일 실시예에서 제1 보호층(120)은 200nm 이상의 두께를 가지므로 보호 기능이 우수하다. 제1 보호층(120)은 동박과 후속 공정의 박막 유전체를 격리시켜 동 이온의 이전을 방지한다. 도 4에 도시된 바와 같이, 이미 증착된 제1 보호층(120)의 표면에 박막 유전체층(130)을 한 층 추가 증착하되, 박막 유전체층(130)의 재료는 유전체 성능이 우수한 화합물, 예를 들어 산화 알루미늄, 이산화 규소, 티탄산 칼슘, 티탄산 바륨, 티탄산 스트론튬, 질화 규소, 산화티타늄, 산화탄탈륨 등 중의 하나 또는 복수의 조합으로부터 선택 가능함을 밝혀둔다. 바람직하게는, 본 출원의 일 실시예에서, 박막 유전체층(130)은 산화탄탈륨(Ta2O5)이고, 제1 보호층(120)의 탄탈륨(Ta)과 매칭하되, 산화탄탈륨(Ta2O5)의 두께는 실제 설계의 저항성 용량성 수요에 따라 정의할 수 있으며, 바람직하게는, 본 출원의 일 실시예에서, 산화탄탈륨(Ta2O5)의 두께는 1um 및 그 오차 범위로 설정한다. 제1 보호층(120)의 격리에 의해, 동박과 박막 유전체 사이에서 이온이 이전되는 것을 차단함으로써 유전체의 유전체 성능을 보장할 수 있음을 밝혀둔다. 도 5에 도시된 바와 같이, 더 나아가, 이미 증착된 산화탄탈륨 층의 표면에 제2 보호층(140)을 이어서 증착하고, 본 출원의 일 실시예에서 제2 보호층(140)의 두께에 대한 요구는 제1 보호층(120)과 동일한 바, 200nm 이상이면 된다. 도 6에 도시된 바와 같이, 제2 보호층(140)의 상표면에 상부 전극 시드층(150)을 증착하되, 상부 전극 시드층(150)은 다음 공정에서 상부 전극층(160)을 증착하기 위해 우수한 성장 환경을 제공하여, 상부 전극층(160)이 더욱 우수한 품질로 증착되도록 하며, 상부 전극 시드층(150)은 금속 또는 금속 합금 재료이며, 본 출원의 일 실시예에서 상부 전극 시드층(150)은 금속 구리인 것이 바람직하다. 위의 제1 보호층(120), 박막 유전체층(130), 제2 보호층(140), 상부 전극 시드층(150)의 각 층의 증착 방식은 물리적 스퍼터링 방식을 선택할 수도 있고, 화학기상 증착 방식을 선택할 수도 있는 바, 본 출원은 이에 대해 한정하지 않음을 밝혀둔다. 도 7에 도시된 바와 같이, 시작 금속판(110)의 동박 하표면에 감광성 배리어층(800)을 부착하여 하표면을 보호 및 차단하고, 상부 전극 시드층(150)의 상표면에 화학 도금 방식으로 상부 전극층(160)을 전기 도금하고, 도금 두께는 실제 수요에 따라 정의된다. 도 8에 도시된 바와 같이, 상부 전극층(160)의 표면에 감광성 배리어층(800)을 부착하여 패턴을 제작하고, 커패시터 상부 전극(180)의 단자 위치를 차단하되, 기타 위치는 노출시키며, 이어서 상기 제1 보호층(120), 박막 유전체층(130), 제2 보호층(140), 상부 전극 시드층(150) 및 상부 전극층(160)의 차단되지 않은 영역에 대해 이온 식각을 수행하여 커패시터 상부 전극(180) 및 박막 커패시터(170)를 형성한다. 도 9에 도시된 바와 같이, 상하표면에 부착된 감광성 배리어층(800)을 제거한다.
감광성 배리어층(800)은 일종의 포토레지스트이고, 포토레지스트는 감광성 드라이 필름 또는 포토레지스트액(liquid photoresist)을 포함하고, PCB 포토레지스트는 레지스트 또는 레지스트제라고도 부르며, 자외선, 원 자외선, 전자 빔, 이온 빔, X 광성 등의 조사 또는 방사를 거쳐 내식각성 박막재료로 변하므로, 하층 구조를 보호하고 차단하는 역할을 한다. 본 출원의 일 실시예는 바람직하게 감광성 배리어층(800)을 선택하나, 감광성 배리어층(800)에 한정되지 않음을 밝혀둔다.
S300: 상부 유전체층(210)을 금속판(110)의 상표면에 압착하여 상부 유전체층(210)이 박막 커패시터(170) 및 커패시터 상부 전극(180)을 커버하도록 하며, 금속판(110)을 식각하여 커패시터 하부 전극(190)을 형성하며, 커패시터 상부 전극(180), 박막 커패시터(170) 및 커패시터 하부 전극(190)을 순차적으로 연결하여 커패시터(100)를 구성한다. 구체적으로, 도 10에 도시된 바와 같이, 상부 유전체층(210)을 압착하여 커패시터 상부 전극(180)을 커버하고, 상부 유전체층(210)의 재료는 일반적으로 수지 재료이다. 도 11에 도시된 바와 같이, 금속판(110) 하표면에 감광성 배리어층(800)을 다시 부착하고 포토 식각하여 보호 패턴을 형성하며, 커패시터 하부 전극(190)의 단자 부위를 차단하되, 기타 영역은 노출시키며, 금속판(110)을 이온 식각하여 커패시터 하부 전극(190)을 형성하고, 감광성 배리어층(800)을 제거한다.
S400: 하부 유전체층(220)을 금속판(110) 하표면에 압착하고, 레이저를 통해 상부 유전체층(210) 및 하부 유전체층(220)을 천공하여, 인덕티브 비아(230) 및 커패시터(100) 전극 비아를 형성한다. 구체적으로, 도 12에 도시된 바와 같이, 하부 유전체층(220)을 압착하여 커패시터 하부 전극(190)을 커버하고, 유전체층(200)의 재료는 일반적으로 수지재료이다. 도 13에 도시된 바와 같이, 상부 유전체층(210) 및 하부 유전체층(220)에서 각각 커패시터 상부 전극(180) 및 커패시터 하부 전극(190)과 대응하는 위치에 레이저 천공을 통해 창구를 형성하여 상부 전극 비아(241) 및 하부 전극 비아(242)을 형성하고, 또한 수직 방향에서 레이저 천공하는 방식을 통해 상부 유전체층(210) 및 하부 유전체층(220)을 관통 천공하여 인덕티브 비아(230)를 형성한다. 커패시터 상부 전극(180) 및 커패시터 하부 전극(190)은 박막 유전체층(130)을 효율적으로 보호하므로 레이저 천공에 의한 손상을 피할 수 있음을 밝혀둔다.
S500: 금속을 전기 도금하여 인덕터(400) 및 회로층(500)을 형성하고, 인덕터(400)는 인덕티브 비아(230) 내에 설치되고, 회로층(500)은 인덕터(400)와 커패시터(100)를 연통한다. 구체적으로, 도 14에 도시된 바와 같이, 상부 유전체층(210) 및 하부 유전체층(220) 외측 표면에 각각 물리적 스퍼터링 방식으로 시드층(300)을 증착하여, 시드층(300)이 상하표면, 그리고 상부 전극 비아(241), 하부 전극 비아(242) 및 인덕티브 비아(230)를 포함하는 모든 블라인드 비아의 비아 벽을 커버하도록 한다. 시드층(300)은 회로층(500)과 유전체층(200)이 더욱 잘 접촉되게 하므로 제품의 신뢰도를 향상시킬 수 있다. 도 15에 도시된 바와 같이, 도 14에 도시된 구조의 상하표면에 각각 감광성 배리어층(800)을 부착하여 패턴을 제작하고, 도금이 필요한 영역을 노출시키는데, 도금이 필요한 영역은 상부 전극 비아(241), 하부 전극 비아(242), 인덕티브 비아(230) 및 전기적 연결의 역할을 하는 회로층(500) 영역을 포함하며, 전기 도금 영역에 금속을 전기 도금하여 인덕터(400) 및 회로층(500)을 형성하되, 회로층(500)은 유전체층(200)의 상하표면에 위치하고, 상표면에서 회로층(500)을 통해 커패시터 상부 전극(180)과 인덕터(400)의 일단을 연통하고, 하표면 회로층(500)은 두 부분을 포함하는데, 일부분은 커패시터 하부 전극(190)과 연결되고, 일부분은 인덕터(400)의 타단과 연결되며, 상하표면의 회로층(500) 연결방식을 통해 인덕터(400)와 커패시터(100)를 동일층에서 직렬 연결할 수 있고, 회로층(500)의 전기 도금 두께는 설계 수요에 따라 제어할 수 있다. 도 16에 도시된 바와 같이, 상하표면의 감광성 배리어층(800)을 제거하고, 시드층(300)을 식각하여 시드층(300)과 회로층(500)의 개구가 일치를 유지하도록 유지하며, 최종적으로 박막 커패시터(170)와 수직 인덕터(400)가 직렬 연결되는 회로를 형성한다.
S600: 상하표면에 솔더 마스크(600)를 증착하고, 솔더 마스크(600)를 포토 식각하여 회로층(500)의 전극 창구(610)를 형성한다. 구체적으로, 도 17에 도시된 바와 같이, 도 16에 도시된 구조의 상하표면에 솔더 마스크(600)를 증착하고, 솔더 마스크(600)를 포토리소그래피하여 회로층(500)의 전극 창구(610)를 노출시키며, 회로층(500)의 전극 창구(610)는 외부 회로와 편리하게 연결하여 사용하도록 매립된 커패시터(100) 및 인덕터(400)의 전기적 특성을 인출하며, 최종적으로, 전극 창구(610)의 표면을 항산화 처리하여 보호막(700)을 형성한다. 구체적으로, 전극 창구(610)의 표면에 희귀 금속 보호층을 형성하는데, 희귀 금속은 화학적 특성이 안정적이고 내부식 등 특성을 가지므로 전극 창구(610)의 산화를 방지할 수 있다. 보호막(700)의 형성 방법은 ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold) 기술 및 OSP(Organic Solderability Preservatives) 기술을 포함한다.
상기 커패시터 및 인덕터 매립 구조의 제작 방법에 기초하여 본 출원에 따른 커패시터 및 인덕터의 매립 구조의 각 실시예를 제안한다.
도 9 내지 도 17을 참조하면, 본 출원의 다른 일 실시예는, 상부 전극 비아(241) 및 하부 전극 비아(242)가 각각 설치된 상부 유전체층(210) 및 하부 유전체층(220)을 포함하는 유전체층(200); 유전체층(200)의 내부에 설치되고, 위에서 아래로 순차적으로 연결되는 커패시터 상부 전극(180), 박막 커패시터(170) 및 커패시터 하부 전극(190)을 포함하며, 커패시터 상부 전극(180) 및 커패시터 하부 전극(190)의 표면은 상부 전극 비아(241) 및 하부 전극 비아(242)과 연통하는 커패시터(100); 유전체층(200)을 관통하는 인덕터(400); 유전체층(200)의 상표면 및 하표면에 설치되고, 인덕터(400) 및 커패시터(100)와 연결되는 회로층(500); 상부 유전체층(210) 및 하부 유전체층(220)의 표면에 설치되고, 회로층(500)을 커버하며, 회로층(500)의 전극을 인출하도록 전극 창구(610)가 설치되어 있는 솔더 마스크(600)를 포함하는 커패시터 및 인덕터의 매립 구조를 더 제공한다.
일 실시예에서, 인덕터(400)와 커패시터(100)가 유전체층(200)의 내부에 동시에 매립되며, 유전체층(200)은 상부 유전체층(210) 및 하부 유전체층(220)을 포함하고, 상부 유전체층(210) 및 하 유전체에는 커패시터 상부 전극(180) 및 커패시터 하부 전극(190)과 각각 연결되는 상부 전극 비아(241) 및 하부 전극 비아(242)가 설치되며, 상부 전극 비아(241) 및 하부 전극 비아(242)의 표면에는 금속이 충전되고, 금속과 회로층(500)이 일체로 연통되며, 회로층(500)은 유전체층(200)의 상하 양표면에 설치되되, 상표면에서 회로층(500)을 통해 커패시터 상부 전극(180)과 인덕터(400)의 일단을 연통하고, 하표면에서 회로층(500)은 두 부분을 포함하되, 일부분은 커패시터 하부 전극(190)과 연결되고, 일부분은 인덕터(400)의 타단과 연결되며, 상하표면의 회로층(500) 연결방식을 통해 인덕터(400)와 커패시터(100)의 동일층 직렬 연결 회로를 구현할 수 있으며, 회로층(500)의 표면에는 솔더 마스크(600)가 커버되어 내부의 인덕터(400) 및 커패시터(100)를 외부 회로와 격리시키며, 솔더 마스크(600)에는 회로층 전극 창구(610)가 설치되며, 전극 창구(610)를 통해 내부의 인덕터(400) 및 커패시터(100)의 전기적 인터페이스를 인출하여, 외부 회로와의 연결을 구현한다.
본 출원의 일 실시예에 따른 커패시터 및 인덕터의 매립 구조는 전극 창구(610)의 표면에 설치된 보호막(700)을 더 포함한다.
일 실시예에서, 전극 창구(610)의 표면에 희귀 금속 보호층이 설치되며, 희귀 금속은 화학적 특성이 안정적이고 내부식 등 특성을 가지므로 전극 창구(610)의 산화를 방지할 수 있다. 보호막(700)의 형성 방식은 ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold) 기술 및 OSP(Organic Solderability Preservatives) 기술을 포함한다.
본 출원의 일 실시예에 따른 커패시터 및 인덕터의 매립 구조는, 인덕터(400)의 외벽에 설치되고, 커패시터(100) 상표면 및 하표면, 그리고 회로층(500) 하표면에 설치되는 시드층(300)을 더 포함하며, 시드층(300)은 회로층(500)과 유전체층(200)이 더욱 잘 접촉되게 하므로 제품의 신뢰도를 향상시킬 수 있다.
본 출원의 다른 일 실시예는 상기 어느 한 실시예에 따른 커패시터 및 인덕터의 매립 구조를 포함하는 기판을 더 제공한다.
이상 본 출원의 바람직한 실시예를 상세하게 설명하였으나 본 출원은 상기 실시형태에 제한되지 않으며, 본 기술분야의 기술자는 본 출원의 정신에 위배되지 않은 조건하에 여러가지 동등한 변형 또는 대체를 진행할 수 있으며 이러한 작업은 모두 본 출원의 청구범위에 속한다.
110 : 금속판 120 : 제1 보호층
130 : 박막 유전체층 140 : 제2 보호층
150 : 상부 전극 시드층 160 : 상부 전극층
170 : 박막 커패시터 180 : 커패시터 상부 전극
190 : 커패시터 하부 전극 100 : 커패시터
200 : 유전체층 210 : 상부 유전체층
220 : 하부 유전체층 230 : 인덕티브 비아
241 : 상부 전극 비아 242 : 하부 전극 비아
400 : 인덕터 500 : 회로층
600 : 솔더 마스크 610 : 전극 창구
300 : 시드층 700 : 보호막
800 : 감광성 배리어층

Claims (10)

  1. 금속판을 제공하는 단계;
    상기 금속판의 상표면에 제1 보호층， 박막 유전체층， 제2 보호층 및 상부 전극층을 순차적으로 증착하고, 상기 제1 보호층， 상기 박막 유전체층， 상기 제2 보호층 및 상기 상부 전극층을 식각하여 박막 커패시터 및 커패시터 상부 전극을 형성하는 단계;
    상부 유전체층을 상기 금속판의 상표면에 압착하여 상기 상부 유전체층이 상기 박막 커패시터와 상기 커패시터 상부 전극을 커버하도록 하고, 상기 금속판을 식각하여 커패시터 하부 전극을 형성하며, 상기 커패시터 상부 전극, 상기 박막 커패시터 및 상기 커패시터 하부 전극은 순차적으로 연결되어 커패시터를 구성하는 단계;
    하부 유전체층을 상기 금속판의 하표면에 압착하고, 상기 상부 유전체층과 상기 하부 유전체층을 천공하여 인덕티브 비아(inductive via) 및 커패시터 전극 비아를 형성하는 단계;
    금속을 전기 도금하여 인덕터 및 회로층을 형성하되, 상기 인덕터를 상기 인덕티브 비아 내에 설치하고, 상기 회로층은 상기 인덕터와 상기 커패시터를 연통하는 단계;
    상하표면에 솔더 마스크(solder mask)를 증착하고, 상기 솔더 마스크를 포토리소그래피하여 상기 회로층 전극 창구를 형성하는 단계;를 포함하는 것을 특징으로 하는 커패시터 및 인덕터 매립 구조의 제작 방법.
  2. 청구항 1에 있어서,
    상기 전극 창구 표면을 항산화 처리하여 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 및 인덕터 매립 구조의 제작 방법.
  3. 청구항 1에 있어서,
    상기 인덕터 외벽, 상기 커패시터의 상표면 및 하표면, 그리고 상기 회로층의 하표면을 커버하는 시드층을 증착하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 및 인덕터 매립 구조의 제작 방법.
  4. 청구항 1에 있어서,
    상기 커패시터 전극 비아는, 상기 커패시터 상부 전극 및 상기 커패시터 하부 전극의 표면에 각각 대응되게 설치되는 상부 전극 비아 및 하부 전극 비아를 포함하는 것을 특징으로 하는 커패시터 및 인덕터 매립 구조의 제작 방법.
  5. 청구항 1에 있어서,
    상기 박막 유전체층은 산화 알루미늄, 이산화 규소, 티탄산 칼슘, 티탄산 바륨, 티탄산 스트론튬, 질화 규소, 산화티타늄 및 산화탄탈륨의 유전체 성능이 우수한 화합물을 포함하는 것을 특징으로 하는 커패시터 및 인덕터 매립 구조의 제작 방법.
  6. 청구항 1에 있어서,
    상기 제1 보호층 및 상기 제2 보호층은 금속 재료이고, 200nm 이상의 두께를 갖는 것을 특징으로 하는 커패시터 및 인덕터 매립 구조의 제작 방법.
  7. 상부 전극 비아 및 하부 전극 비아가 각각 설치되어 있는 상부 유전체층 및 하부 유전체층을 포함하는 유전체층;
    상기 유전체층 내부에 설치되고, 위에서 아래로 순차적으로 연결되는 커패시터 상부 전극, 박막 커패시터 및 커패시터 하부 전극을 포함하고, 상기 커패시터 상부 전극 및 상기 커패시터 하부 전극 표면은 각각 상기 상부 전극 비아 및 상기 하부 전극 비아와 연통되는 커패시터;
    상기 유전체층을 관통하는 인덕터;
    상기 유전체층의 상표면 및 하표면에 설치되고, 상기 인덕터 및 상기 커패시터와 연결되는 회로층; 및
    상부 유전체층 및 하부 유전체층 표면에 설치되고, 상기 회로층을 커버하고, 회로층 전극을 인출하도록 전극 창구가 설치되어 있는 솔더 마스크를 포함하는 것을 특징으로 하는 커패시터 및 인덕터의 매립 구조.
  8. 청구항 7에 있어서,
    상기 전극 창구 표면에 설치되는 보호막을 더 포함하는 것을 특징으로 하는 커패시터 및 인덕터의 매립 구조.
  9. 청구항 7에 있어서,
    상기 인덕터 외벽, 상기 커패시터의 상표면 및 하표면, 그리고 상기 회로층의 하표면에 설치되는 시드층을 더 포함하는 것을 특징으로 하는 커패시터 및 인덕터의 매립 구조.
  10. 청구항 7 내지 청구항 9 중 어느 한 항에 따른 커패시터 및 인덕터의 매립 구조를 포함하는 기판.
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