WO2012014646A1 - 基板内蔵用キャパシタの製造方法、及びこれを備えたキャパシタ内蔵基板 - Google Patents

基板内蔵用キャパシタの製造方法、及びこれを備えたキャパシタ内蔵基板 Download PDF

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capacitor
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野口　仁志
江崎　賢一
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三洋電機株式会社
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    • H05K2203/03—Metal processing
    • H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist

Definitions

  • the present invention relates to a method of manufacturing a substrate built-in capacitor built in a substrate and a capacitor built-in substrate provided with the same.
  • a capacitor (so-called capacitor) to be mounted on a printed wiring board inside the board without mounting it on the surface of the board.
  • a substrate built-in capacitor built in a substrate has a structure in which metal-insulator-metal are stacked in this order, that is, a structure in which an insulator layer is sandwiched between electrode layers (for example, Patent Documents). 1).
  • the electrode layer when the electrode layer is thin, there is a problem that the electrode layer cannot be easily handled in the manufacturing process of the substrate built-in capacitor. In addition, when the electrode layer is thick, the electrode layer is easy to handle, but there is a problem that the substrate built-in capacitor becomes thick.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method for manufacturing a capacitor with a built-in substrate that can easily handle an electrode layer and can be thinned, and a capacitor including the same. It is to provide a built-in substrate.
  • a method for manufacturing a substrate built-in capacitor according to the present invention includes a dielectric layer forming step of forming a dielectric layer on a first electrode layer, and the first electrode via the dielectric layer.
  • the electrode layer can be easily handled, and the substrate built-in capacitor can be thinned.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a substrate built-in capacitor according to an embodiment of the present invention and a capacitor built-in substrate in which the capacitor is built.
  • the top view which shows the capacitor for a board
  • substrate which concerns on the same embodiment It is a figure for demonstrating the manufacturing method of the capacitor for a board
  • a capacitor 1 manufactured by the manufacturing method according to the present invention is a substrate built-in capacitor built in a substrate 9.
  • An arrow X in the figure indicates a surface direction X that is a predetermined linear direction.
  • An arrow Y in the drawing indicates a thickness direction Y that is a direction perpendicular to the surface direction X.
  • the capacitor 1 is connected to the first electrode 10, the dielectric layer 30 provided on the first electrode 10, the second electrode 20 facing the first electrode 10 through the dielectric layer 30, and the second electrode 20.
  • the first electrode 10 and the electrode layer 40 located on the same plane are provided.
  • FIG. 2 which is a plan view of the capacitor 1, in the present embodiment, the first electrode 10, the second electrode 20, and the dielectric layer 30 have a rectangular shape.
  • a portion indicated by a broken line H1 indicates a portion to which the via 61 shown in FIG. 1 is connected.
  • a portion indicated by a broken line H2 indicates a portion to which the via 62 shown in FIG. 1 is connected.
  • the first electrode 10 made of a conductive material such as metal is formed of a metal foil made of a metal such as copper, nickel, aluminum, or platinum, or a metal foil made of an alloy containing two or more of these metals. .
  • the thin flat plate-like first electrode 10 has a surface 11 on which the dielectric layer 30 is provided and a surface 12 to which the via 61 is connected.
  • the first electrode 10 extending in the plane direction X covers the upper portion of the dielectric layer 30 as an upper electrode in FIG.
  • the second electrode 20 made of a conductive material such as metal is formed of a metal film made of a metal such as copper, nickel, aluminum, or platinum, or a metal film made of an alloy containing two or more of these metals. .
  • the thin film-like second electrode 20 is formed so as to sandwich the dielectric layer 30 together with the first electrode 10 in the thickness direction Y.
  • the second electrode 20 has a larger dimension in the plane direction X than the first electrode 10 and the dielectric layer 30.
  • the second electrode 20 extending in the plane direction X covers the lower part of the dielectric layer 30 as a lower electrode in FIG. Further, the second electrode 20 protrudes from both end portions of the dielectric layer 30 in the surface direction X and covers both end surfaces of the dielectric layer 30 in the surface direction X. Then, both end portions of the second electrode 20 in the plane direction X are connected to the electrode layer 40.
  • the dielectric layer 30 formed of a dielectric is formed of, for example, an oxide ceramic. Specifically, for example, metal oxides such as barium titanate, lithium niobate, lithium borate, lead zirconate titanate, strontium titanate, lead lanthanum zirconate titanate, lithium tantalate, zinc oxide, tantalum oxide, etc. Thus, the dielectric layer 30 is formed.
  • the dielectric layer 30 may contain an additive for improving the dielectric characteristics in addition to the above metal oxide.
  • the dielectric layer 30 provided on the surface 11 of the first electrode 10 has a size larger than that of the first electrode 10 in the surface direction X, and protrudes from both ends of the first electrode 10 in the surface direction X.
  • the electrode layer 40 made of a conductive material such as a metal is formed of a metal foil such as a copper foil or a nickel foil, and is formed of the same material as the first electrode 10.
  • the thin flat electrode layer 40 has a surface 41 to which the second electrode 20 is connected and a surface 42 to which the via 62 is connected.
  • the electrode layer 40 extending in the plane direction X is formed so as to sandwich both end portions of the dielectric layer 30 together with the second electrode 20 in the thickness direction Y, and is provided at a distance from the first electrode 10 in the plane direction X. ing.
  • a rectangular frame-shaped separation groove D is provided between the first electrode 10 and the electrode layer 40.
  • Separation grooves D provided at portions other than the periphery of the dielectric layer 30 include end surfaces of the first electrode 10 and the electrode layer 40 in the surface direction X where the first electrode 10 and the electrode layer 40 face each other, and the dielectric layer. And a part of the surface of the dielectric layer 30 and having the surface of the dielectric layer 30 as a bottom surface.
  • the first electrode 10 and the electrode layer 40 have the same thickness (dimension in the thickness direction Y). Therefore, the surface 11 of the first electrode 10 and the surface 41 of the electrode layer 40 are located on the same plane, and the surface 12 of the first electrode 10 and the surface 42 of the electrode layer 40 are located on the same plane. .
  • the substrate 9 is a capacitor built-in substrate in which the capacitor 1 having the above-described configuration is built.
  • the substrate 9 includes a capacitor 1 and an insulating substrate 60 in which the capacitor 1 is built.
  • a via 61 electrically connected to the first electrode 10 is formed, and the second electrode 20 is formed.
  • a via 62 electrically connected to is formed.
  • the via 62 is electrically connected to the second electrode 20 by being connected to the electrode layer 40.
  • a wiring 71 electrically connected to the first electrode 10 and a wiring 72 connected to the second electrode 20 are formed on the surface of the insulating substrate 60.
  • the wirings 71 and 72 are provided on one surface of the substrate 9.
  • FIGS. 3 (a), 4 (a), and 7 (a) are views along the alternate long and short dash line in FIGS. 3 (b), 4 (b), and 7 (b), respectively. It is sectional drawing.
  • a first electrode layer 10A having a predetermined thickness that is easy to handle and hardly deforms in an annealing process described later is prepared.
  • 10 A of 1st electrode layers are metal foil, Comprising: It is preferable that it is copper foil with high electroconductivity and easy acquisition.
  • a dielectric layer 30 is formed on a part of the surface 11A of the first electrode layer 10A. That is, the dielectric layer 30 is formed on the first electrode layer 10A (dielectric layer forming step).
  • the dielectric layer 30 is formed by a powder spray coating method in which a powdery dielectric is sprayed.
  • a powder spray coating method for example, an aerosol deposition method or a powder jet deposition method can be used.
  • a powder jet deposition method In order to easily form the dielectric layer 30 in a room temperature and atmospheric pressure environment, it is preferable to use a powder jet deposition method.
  • the dielectric layer 30 is annealed (annealing step).
  • the annealing process is performed by, for example, laser irradiation to the dielectric layer 30, microwave heating, heating in an annealing furnace, or the like.
  • a second electrode layer 20A covering the dielectric layer 30 is formed (second electrode layer forming step).
  • the second electrode layer 20A having a size larger than that of the dielectric layer 30 in the plane direction X is provided on the surface of the dielectric layer 30, and the end of the second electrode layer 20A in the plane direction X is a dielectric.
  • the both end surfaces of the layer 30 are covered and provided on the surface of the first electrode layer 10 ⁇ / b> A around the dielectric layer 30.
  • the second electrode layer 20A faces the first electrode layer 10A with the dielectric layer 30 in between.
  • the second electrode layer 20A is preferably formed of the same material (that is, copper) as the first electrode layer 10A, but may be formed of a material different from that of the first electrode layer 10A.
  • the second electrode layer 20A which is a metal film, is formed by, for example, sputtering, vapor deposition, conductive paste printing, plating, or a film forming method combining these.
  • a film forming method in the second electrode layer forming step it is preferable to adopt a method having high adhesion at the interface between the first electrode layer 10A and the dielectric layer 30 and the second electrode layer 20A.
  • the first electrode layer 10A provided with the dielectric layer 30 and the second electrode layer 20A is inverted (inversion process).
  • FIG. 6 by polishing the other surface 12A of the surface 11A of the first electrode layer 10A, that is, the surface 12A where the dielectric layer 30 and the second electrode layer 20A are not provided.
  • the first electrode layer 10A is thinned (thinning step). That is, the dimension of the first electrode layer 10A in the thickness direction Y is uniformly reduced in the plane direction X.
  • the thinning process is an etching process in which the first electrode layer 10A is thinned by etching.
  • Etching is chemical polishing using a chemical reaction that dissolves metal.
  • dry etching using an etching gas or wet etching using an etching solution can be used as the etching in the etching step.
  • the first electrode layer 10 ⁇ / b> A is provided with a separation groove D which is a portion excluding the periphery of the dielectric layer 30 and has the surface of the dielectric layer 30 as a bottom surface.
  • a separation groove D is a portion excluding the periphery of the dielectric layer 30 and has the surface of the dielectric layer 30 as a bottom surface.
  • the separation groove D By forming the separation groove D, a portion of the first electrode layer 10A that faces the second electrode layer 20A via the dielectric layer 30 and a portion to which both ends of the second electrode layer 20A are connected.
  • the first electrode 10 and the second electrode 20 which are separated and are not electrically connected are formed.
  • the portion of the first electrode layer 10A that faces the second electrode layer 20A via the dielectric layer 30 becomes the first electrode 10, and the second electrode layer 20A.
  • the portion of the first electrode layer 10 ⁇ / b> A to which both ends of the second electrode layer 20 ⁇ / b> A are connected becomes the electrode layer 40.
  • the separation groove forming step is an electrode forming step in which the first electrode 10 and the second electrode 20 are formed by forming the separation groove D.
  • the first electrode layer 10 ⁇ / b> A constitutes the first electrode 10 and the electrode layer 40
  • the second electrode layer 20 ⁇ / b> A constitutes the second electrode 20.
  • the surface 11A of the first electrode layer 10A constitutes the surfaces 11 and 41 of the first electrode 10 and the electrode layer 40
  • the surface 12A of the first electrode layer 10A is the surface of the first electrode 10 and the electrode layer 40. 12 and 42 are configured.
  • the method for manufacturing the capacitor 1 includes the dielectric layer forming step, the annealing step, the second electrode layer forming step, the inversion step, the thinning step (etching step), and the separation groove forming step (electrode forming step). ing. Through these steps, the capacitor 1 is manufactured.
  • the insulator 50 includes a core material and a pair of prepregs that sandwich the core material.
  • the capacitor 1 is pressure-bonded to the semi-cured prepreg by heating and pressurizing the insulator 50.
  • the insulator 50 may be prepared in advance, and the capacitor 1 may be laminated on the cured prepreg via an adhesive layer (not shown).
  • the electrode layer 40 is etched to form the internal wiring 40a (internal wiring forming step). That is, the electrode layer 40 included in the capacitor 1 constitutes an internal wiring 40 a provided in the substrate 9.
  • the internal wiring 40 a may be a wiring that is not connected to the capacitor 1 or may be a wiring that is connected to the electrode layer 40.
  • another insulator 50 is stacked on the insulator 50 provided with the capacitor 1 by heating and pressing (insulator stacking layer step).
  • insulator stacking layer step By performing the insulator stacking step, as shown in FIG. 10, an insulating substrate 60 is formed by the stacked insulators 50, and a substrate 9 in which the capacitor 1 is built-in is obtained.
  • the method for manufacturing the substrate 9 includes the capacitor lamination process, the internal wiring formation process, the insulator lamination process, the via formation process, and the wiring formation process. Through these steps, the substrate 9 shown in FIG. 1 is manufactured.
  • the manufacturing method of the capacitor 1 includes a dielectric layer forming step of forming the dielectric layer 30 on the first electrode layer 10A, and a second electrode layer 20A facing the first electrode layer 10A via the dielectric layer 30.
  • the capacitor 1 can be thinned (so-called low profile). Therefore, handling of the electrode layer constituted by the first electrode layer 10A is facilitated, and the capacitor 1 can be thinned.
  • the thinning step is an etching step for thinning the first electrode layer 10A by etching. For this reason, the first electrode layer 10A can be thinned to a desired thickness by chemical polishing.
  • the manufacturing method of the capacitor 1 includes an annealing process in which the dielectric layer 30 is annealed after the dielectric layer forming process, and the thinning process is performed after the annealing process. Therefore, the oxide film (not shown) formed on the first electrode layer 10A due to the annealing process can be removed in the thinning process. As a result, it is possible to increase the maximum heating temperature in the annealing process that has been set low in order to suppress the formation of the oxide film.
  • the dielectric layer 30 provided on the first electrode layer 10A having a large thickness is subjected to an annealing process, and then a thinning process is performed. Therefore, the first electrode is used in the annealing process. The thickness of the layer 10A can be ensured. As a result, it is possible to reduce the height of the capacitor 1 while suppressing the deformation of the first electrode layer 10A due to the annealing treatment.
  • the dielectric layer 30 is formed by a powder spray coating method in which powder that is a dielectric is sprayed. For this reason, the dielectric layer 30 can be formed at room temperature by an aerosol deposition method, a powder jet deposition method, or the like. As a result, it is possible to use a metal having a low melting point as the first electrode layer 10A.
  • the second electrode 20 is connected to the via 62 through the electrode layer 40.
  • vias are directly connected to the second electrode 20
  • the wirings 71 and 72 provided on one surface of the substrate 9 can be connected to the first electrode 10 and the second electrode 20 by the short vias 61 and 62. That is, the vias 61 and 62 have the shortest distance between the surface of the substrate 9 on which the wirings 71 and 72 are provided and the capacitor 1, respectively. As a result, the inductance generated in the substrate 9 is reduced, and the impedance characteristics of the substrate 9 in the high frequency region are improved.
  • the capacitor 9 manufactured by the above manufacturing method is built in the substrate 9. Accordingly, the thin substrate 9 can be used as a component built in an electronic device (not shown).
  • the method for manufacturing the substrate 9 includes an internal wiring forming step of forming the internal wiring 40 a by etching the electrode layer 40. Therefore, the electrode layer 40 included in the capacitor 1 can be used for the internal wiring 40 a provided in the substrate 9.
  • the separation groove D may not be formed in the first electrode layer 10A. That is, the manufacturing process of the capacitor 1 may be included in the manufacturing process of the substrate 9. The manufacturing process of the capacitor 1 and the substrate 9 in this case will be described below.
  • the first electrode layer 10A obtained through the dielectric layer forming step, the annealing step, the second electrode layer forming step, the inversion step, and the thinning step is laminated on the surface of the insulator 50 composed of the core material and the prepreg. (Electrode layer lamination process).
  • the second electrode layer 20A and the first electrode layer 10A are pressure-bonded to the semi-cured prepreg by heating and pressurizing the insulator 50.
  • the electrode layer stacking step the insulator 50 provided with the exposed first electrode layer 10A is obtained.
  • a separation groove D is formed in the first electrode layer 10A provided in the insulator 50 (separation groove forming step).
  • the substrate 9 shown in FIG. 10 is obtained by performing the internal wiring formation step and the insulator lamination step. And the board
  • a separation groove forming step that is an electrode forming step is performed. Since the capacitance of the capacitor 1 depends on the area of the portion where the first electrode 10 and the second electrode 20 face each other, the formation position of the separation groove D is related to the capacitance of the capacitor 1. Therefore, by performing the separation groove forming step after the electrode layer stacking step, the capacitor 1 having a desired capacitance can be obtained when the substrate 9 is manufactured.
  • the electrode layer 40 included in the capacitor 1 may not be used for the internal wiring 40 a provided in the substrate 9. That is, you may use the electrode layer 40 with a small dimension in the surface direction X compared with the electrode layer 40 in the said embodiment.
  • the capacitor 1 is laminated on the surface of the insulator 50 in the same manner as the capacitor lamination step, and the insulator lamination step, via formation step, and wiring formation step are performed without going through the internal wiring formation step.
  • the substrate 9 without the internal wiring 40a is manufactured.
  • a separation groove D may be provided in the second electrode layer 20A instead of the first electrode layer 10A. That is, the capacitor 1 may have, for example, the configuration shown in FIG. Hereinafter, the capacitor 1 according to this modification will be described.
  • the capacitor 1 shown in FIG. 11 includes an electrode layer 80 that is connected to the first electrode 10 and located on the same plane as the second electrode 20 instead of the electrode layer 40.
  • the first electrode 10 covers the lower portion of the dielectric layer 30 as a lower electrode.
  • the second electrode 20 is formed so as to sandwich the dielectric layer 30 together with the first electrode 10 in the thickness direction Y.
  • the second electrode 20 has a smaller dimension in the plane direction X than the first electrode 10 and the dielectric layer 30.
  • the second electrode 20 covers the upper portion of the dielectric layer 30 as an upper electrode.
  • the dielectric layer 30 protrudes in the surface direction X from both ends of the second electrode 20.
  • the dielectric layer 30 has a size smaller than that of the first electrode 10 in the plane direction X, the first electrode 10 protrudes from the both end portions of the dielectric layer 30 in the plane direction X.
  • the electrode layer 80 made of a conductive material such as a metal is formed of a metal film such as a copper film, and is formed of the same material as the second electrode 20.
  • the thin film electrode layer 80 has a surface 81 to which the via 61 is connected.
  • the electrode layer 80 is formed so as to sandwich both end portions of the dielectric layer 30 together with the first electrode 10 in the thickness direction Y, and is provided at a distance from the second electrode 20 in the plane direction X.
  • the electrode layer 80 is connected to the surface 11 of the first electrode 10.
  • a rectangular frame-shaped separation groove D is provided between the second electrode 20 and the electrode layer 80.
  • the separation groove D provided in a portion excluding the peripheral edge of the dielectric layer 30 includes end surfaces of the second electrode 20 and the electrode layer 80 in the surface direction X where the second electrode 20 and the electrode layer 80 face each other, and the dielectric layer. 30 parts of the surface.
  • the surface 21 of the second electrode 20 and the surface 81 of the electrode layer 80 are located on the same plane.
  • the via 61 is electrically connected to the first electrode 10 by being connected to the electrode layer 80.
  • the second electrode layer 20A is a part excluding the peripheral edge of the dielectric layer 30, What is necessary is just to form the isolation
  • the separation groove D is formed so that the second electrode layer 20A is connected to the first electrode layer 10A via the dielectric layer 30 and the portion facing the first electrode layer 10A.
  • the first electrode 10 and the second electrode 20 which are separated from each other and are not electrically connected are formed.
  • the first electrode layer 10A constitutes the first electrode 10
  • the second electrode layer 20A constitutes the second electrode 20 and the electrode layer 80.
  • the surface 21A of the second electrode layer 20A constitutes the surfaces 21 and 81 of the second electrode 20 and the electrode layer 80.
  • the first electrode 10 is connected to the via 62 through the electrode layer 80.
  • vias are directly connected to the first electrode 10, it is necessary to ensure the thickness of the first electrode layer 10 ⁇ / b> A in preparation for the via formation, but the vias are not directly connected to the first electrode 10. Therefore, the first electrode layer 10A can be thinned.
  • a plurality of dielectric layers 30 may be formed on one first electrode layer 10A.
  • the first electrode layer 10A is cut in accordance with the shape of the dielectric layer 30, thereby manufacturing the plurality of capacitors 1 from one first electrode layer 10A. Also good.
  • the second electrode 20 may be formed of a metal foil made of a metal such as copper, nickel, aluminum, or platinum, or a metal foil made of an alloy containing two or more of these metals. That is, the second electrode layer 20A may be composed of a metal foil. In this case, in the second electrode layer forming step, the metal foil is attached to the first electrode layer 10A and the dielectric layer 30, thereby A two-electrode layer 20A is formed.
  • the metal foil constituting the first electrode layer 10A may be plated. Moreover, when the 2nd electrode layer 20A is comprised with metal foil as mentioned above, plating may be given to this metal foil.
  • the dielectric layer 30 may be formed by a method other than the powder spray coating method.
  • the dielectric layer 30 may be formed by sputtering, vapor deposition, sol-gel method, or the like.
  • the annealing step may be omitted.
  • the first electrode layer 10A may be thinned by a method other than etching. That is, the method for thinning the first electrode layer 10A is not limited to chemical polishing.
  • the first electrode layer 10A may be thinned by mechanical polishing or chemical mechanical polishing.
  • the present invention is not restricted to the capacitor 1 manufactured through the said manufacturing process, It can also apply to the manufacturing method of the capacitor for other board
  • D Separation groove
  • X Surface direction
  • Y Thickness direction
  • 1 Substrate built-in capacitor
  • 9 Capacitor built-in substrate
  • 10 First electrode, 11, 12 ... Surface, 10A ... First electrode layer, 11A, 12A ... surface, 20 ... second electrode, 21 ... surface, 20A ... second electrode layer, 21A ... surface, 30 ... dielectric layer

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Abstract

基板内蔵用キャパシタの製造方法は、第１電極層の上に誘電体層を形成する誘電体層形成工程と、前記誘電体層を介して前記第１電極層に対向する第２電極層を形成する第２電極層形成工程と、前記誘電体層形成工程後において前記第１電極層を薄くする薄化工程とを含む。例えば、前記薄化工程は、エッチングにより前記第１電極層を薄くするエッチング工程である。また、前記誘電体層形成工程後に前記誘電体層に対してアニール処理を施すアニール工程を含み、前記アニール工程後において前記薄化工程を行っても良い。

Description

基板内蔵用キャパシタの製造方法、及びこれを備えたキャパシタ内蔵基板
　本願発明は、基板に内蔵される基板内蔵用キャパシタの製造方法とこれを備えたキャパシタ内蔵基板に関する。
　情報通信機器の小型化を背景に、プリント配線基板に搭載するキャパシタ（いわゆるコンデンサ）を、基板の表面に実装せずに、基板の内部に埋め込むことが提案されている。一般的に、基板に内蔵される基板内蔵用キャパシタは、金属－絶縁体－金属の順に積層された構造、即ち、絶縁体層を電極層により挟み込んだ構造を有している（例えば、特許文献１参照）。
特開２００４－１０３９６７号公報
　ところで、キャパシタ内蔵基板を薄くする等の目的により、基板内蔵用キャパシタを薄くすることが求められている。キャパシタの薄型化を図るためには、キャパシタを構成する電極層を薄くすることが考えられる。
　しかしながら、電極層が薄い場合には、基板内蔵用キャパシタの製造工程において、電極層のハンドリングを容易に行うことができないという問題がある。また、電極層が厚い場合には、電極層のハンドリングが容易となるものの、基板内蔵用キャパシタが厚くなるという問題がある。
　本発明は、こうした実情に鑑みてなされたものであり、その目的は、電極層のハンドリングが容易となり、また、薄型化を図ることができる基板内蔵用キャパシタの製造方法、及びこれを備えたキャパシタ内蔵基板を提供することにある。
　上記目的を達成するため、本発明の基板内蔵用キャパシタの製造方法は、第１電極層の上に誘電体層を形成する誘電体層形成工程と、前記誘電体層を介して前記第１電極層に対向する第２電極層を形成する第２電極層形成工程と、前記誘電体層形成工程後において前記第１電極層を薄くする薄化工程とを含むことを特徴とする。
　本発明によれば、電極層のハンドリングが容易となり、また、基板内蔵用キャパシタの薄型化を図ることができる。
本発明の一実施形態に係る基板内蔵用キャパシタと、このキャパシタが内蔵されたキャパシタ内蔵基板の概略構成を示す断面図。 同実施形態に係る基板内蔵用キャパシタを示す平面図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための断面図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための断面図。 同実施形態に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。 同実施形態に係るキャパシタ内蔵基板の製造方法を説明するための断面図。 同実施形態に係るキャパシタ内蔵基板の製造方法を説明するための断面図。 同実施形態に係るキャパシタ内蔵基板の製造方法を説明するための断面図。 本発明の第３変形例に係る基板内蔵用キャパシタと、このキャパシタが内蔵されたキャパシタ内蔵基板の概略構成を示す断面図。 同変形例に係る基板内蔵用キャパシタの製造方法を説明するための図であって、（ａ）は断面図、（ｂ）は斜視図。
　以下、本発明を具体化した一実施形態について図面を参照しながら説明する。
　図１に示すように、本発明に係る製造方法により製造されるキャパシタ１は、基板９に内蔵される基板内蔵用キャパシタである。図中の矢印Ｘは、所定の直線方向である面方向Ｘを示している。また、図中の矢印Ｙは、面方向Ｘに垂直な方向である厚み方向Ｙを示している。
　キャパシタ１は、第１電極１０と、第１電極１０に設けられる誘電体層３０と、誘電体層３０を介して第１電極１０に対向する第２電極２０と、第２電極２０に接続されるととともに第１電極１０と同一平面上に位置する電極層４０とを備えている。
　キャパシタ１の平面図である図２に示すように、本実施形態においては、第１電極１０、第２電極２０、及び誘電体層３０は、矩形状を有している。なお、図２において破線Ｈ１で示す箇所は、図１中に示すビア６１が接続される部位を示している。また、図２において破線Ｈ２で示す箇所は、図１中に示すビア６２が接続される部位を示している。
　金属等の導電性材料からなる第１電極１０は、銅、ニッケル、アルミニウム、または白金等の金属からなる金属箔、またはこれらの金属を二種以上含む合金からなる金属箔等により形成されている。図１に示すように、薄い平板状の第１電極１０は、誘電体層３０が設けられる面１１と、ビア６１が接続される面１２とを有している。面方向Ｘに延びる第１電極１０は、図１中においては、上部電極として誘電体層３０の上部を覆っている。
　金属等の導電性材料からなる第２電極２０は、銅、ニッケル、アルミニウム、または白金等の金属からなる金属膜、またはこれらの金属を二種以上含む合金からなる金属膜等により形成されている。薄膜状の第２電極２０は、厚み方向Ｙにおいて、第１電極１０とともに誘電体層３０を挟み込むように形成されている。第２電極２０は、面方向Ｘにおいて第１電極１０及び誘電体層３０に比べて大きい寸法を有している。面方向Ｘに延びる第２電極２０は、図１中においては、下部電極として誘電体層３０の下部を覆っている。さらに、第２電極２０は、誘電体層３０の両端部から面方向Ｘに突出して、面方向Ｘにおける誘電体層３０の両端面を覆っている。そして、面方向Ｘにおける第２電極２０の両端部が電極層４０に接続されている。
　誘電体により形成される誘電体層３０は、例えば酸化物系のセラミックスにより形成されている。具体的には、例えば、チタン酸バリウム、ニオブ酸リチウム、ホウ酸リチウム、チタン酸ジルコン酸鉛、チタン酸ストロンチウム、チタン酸ジルコン酸ランタン鉛、タンタル酸リチウム、酸化亜鉛、酸化タンタル等の金属酸化物により誘電体層３０が形成される。なお、誘電体層３０には、上記の金属酸化物に加えて、誘電特性を向上させるための添加物が含まれていてもよい。第１電極１０の面１１に設けられた誘電体層３０は、面方向Ｘにおいて第１電極１０に比べて大きい寸法を有するとともに、第１電極１０の両端部から面方向Ｘに突出している。
　金属等の導電性材料からなる電極層４０は、銅箔やニッケル箔等の金属箔により形成され、第１電極１０と同一材料により形成されている。薄い平板状の電極層４０は、第２電極２０が接続される面４１と、ビア６２が接続される面４２とを有している。面方向Ｘに延びる電極層４０は、厚み方向Ｙにおいて第２電極２０とともに誘電体層３０の両端部を挟み込むように形成されるとともに、面方向Ｘにおいて第１電極１０から間隔を空けて設けられている。
　本実施形態においては、図１及び図２に示すように、第１電極１０と電極層４０との間に、四角枠形状の分離溝Ｄが設けられている。誘電体層３０の周縁を除く部位に設けられている分離溝Ｄは、第１電極１０と電極層４０とが対向する面方向Ｘにおける第１電極１０及び電極層４０の端面と、誘電体層３０の表面の一部とにより構成され、誘電体層３０の表面を底面とする溝である。
　また、本実施形態においては、第１電極１０と電極層４０の厚み（厚み方向Ｙにおける寸法）は同じである。従って、第１電極１０の面１１と電極層４０の面４１とは同一平面上に位置するとともに、第１電極１０の面１２と電極層４０の面４２とは同一平面上に位置している。
　基板９は、上記構成を備えたキャパシタ１を内蔵したキャパシタ内蔵基板である。基板９は、キャパシタ１と、キャパシタ１が内蔵される絶縁基板６０とを備え、絶縁基板６０には、第１電極１０に電気的に接続されるビア６１が形成されるとともに、第２電極２０に電気的に接続されるビア６２が形成されている。本実施形態においては、ビア６２は、電極層４０に接続されることによって、第２電極２０に電気的に接続されている。
　絶縁基板６０の表面上には、第１電極１０に電気的に接続される配線７１と、第２電極２０に接続される配線７２とが形成されている。配線７１，７２は、基板９が有する一方の面に設けられている。
　図３～図７を参照しながら、キャパシタ１の製造方法の一例を説明する。なお、図３（ａ）、図４（ａ）、及び図７（ａ）は、それぞれ、図３（ｂ）、図４（ｂ）、及び図７（ｂ）における一点鎖線に沿った矢視断面図である。
　まず、ハンドリングが容易であって、かつ、後述のアニール工程において変形が発生しにくい所定の厚みを有する第１電極層１０Ａを用意する。第１電極層１０Ａは金属箔であって、高い導電性を有し入手が容易な銅箔であることが好ましい。
　次いで、図３（ａ）及び（ｂ）に示すように、第１電極層１０Ａが有する面１１Ａの一部に誘電体層３０を形成する。即ち、第１電極層１０Ａの上に誘電体層３０を形成する（誘電体層形成工程）。
　誘電体層形成工程においては、粉末状の誘電体を噴射する粉末噴射コーティング法により誘電体層３０が形成される。粉末噴射コーティング法としては、例えば、エアロゾルデポジション法、パウダージェットデポジション法を用いることができる。常温大気圧環境下で誘電体層３０を容易に形成するためには、パウダージェットデポジション法を用いることが好ましい。
　次いで、誘電体層３０の強誘電特性を向上させるために、誘電体層３０に対してアニール処理を施す（アニール工程）。アニール工程においては、例えば、誘電体層３０へのレーザ照射、マイクロ波加熱、アニール炉内における加熱等により、アニール処理が施される。
　次いで、図４（ａ）及び（ｂ）に示すように、誘電体層３０を覆う第２電極層２０Ａを形成する（第２電極層形成工程）。面方向Ｘにおいて誘電体層３０に比べて大きい寸法を有する第２電極層２０Ａは、誘電体層３０の表面上に設けられて、面方向Ｘにおける第２電極層２０Ａの端部が、誘電体層３０の両端面を覆って、誘電体層３０の周囲における第１電極層１０Ａの表面に設けられる。このようにして、第２電極層２０Ａは、誘電体層３０を介して第１電極層１０Ａに対向している。第２電極層２０Ａは、第１電極層１０Ａと同じ材料（即ち、銅）により形成されることが好ましいが、第１電極層１０Ａと異なる材料により形成されていてもよい。
　第２電極層形成工程においては、例えば、スパッタリング、蒸着、導電性ペーストの印刷、めっき、またはこれらを組み合わせた成膜方法等により金属膜である第２電極層２０Ａが形成される。第２電極層形成工程における成膜方法は、第１電極層１０Ａ及び誘電体層３０と第２電極層２０Ａとの界面における密着性が高い方法を採用することが好ましい。
　次いで、図５に示すように、誘電体層３０及び第２電極層２０Ａが設けられた第１電極層１０Ａを反転する（反転工程）。
　次いで、図６に示すように、第１電極層１０Ａが有する面１１Ａに対して他方の面１２Ａ、即ち、誘電体層３０及び第２電極層２０Ａが設けられていない面１２Ａを研磨することにより、第１電極層１０Ａを薄くする（薄化工程）。即ち、厚み方向Ｙにおける第１電極層１０Ａの寸法を、面方向Ｘにおいて一様に小さくする。
　本実施形態においては、薄化工程は、エッチングにより第１電極層１０Ａを薄くするエッチング工程である。エッチングは、金属を溶解する化学的反応を利用した化学的研磨である。エッチング工程におけるエッチングとしては、エッチングガスを用いたドライエッチング、または、エッチング液を用いたウェットエッチングを用いることができる。
　そして、図７（ａ）及び（ｂ）に示すように、第１電極層１０Ａに、誘電体層３０の周縁を除く部位であって、誘電体層３０の表面を底面とする分離溝Ｄを形成する（分離溝形成工程）。
　分離溝Ｄが形成されることによって、第１電極層１０Ａにおいて、誘電体層３０を介して第２電極層２０Ａと対向する部位と、第２電極層２０Ａの両端部が接続される部位とが分離されて、電気的に接続されていない第１電極１０と第２電極２０とが形成される。このようにして第１電極層１０Ａが分離されることにより、第１電極層１０Ａにおいて誘電体層３０を介して第２電極層２０Ａと対向する部位は第１電極１０となり、第２電極層２０Ａは第２電極２０となる。また、第１電極層１０Ａにおいて第２電極層２０Ａの両端部が接続される部位は、電極層４０となる。
　即ち、分離溝形成工程は、分離溝Ｄを形成することによって第１電極１０と第２電極２０とを形成する電極形成工程である。従って、第１電極層１０Ａは第１電極１０及び電極層４０を構成するとともに、第２電極層２０Ａは第２電極２０を構成する。そして、第１電極層１０Ａの面１１Ａは、第１電極１０及び電極層４０の面１１，４１を構成するとともに、第１電極層１０Ａの面１２Ａは、第１電極１０及び電極層４０の面１２，４２を構成する。
　以上のように、キャパシタ１の製造方法は、誘電体層形成工程、アニール工程、第２電極層形成工程、反転工程、薄化工程（エッチング工程）、分離溝形成工程（電極形成工程）を備えている。これらの工程を経て、キャパシタ１が製造される。
　図８～図１０を参照しながら、キャパシタ１が内蔵される基板９の製造方法の一例を説明する。
　図８に示すように、キャパシタ１を絶縁体５０の表面に積層する（キャパシタ積層工程）。絶縁体５０は、コア材と、このコア材を挟み込む一対のプリプレグとにより構成されている。
　キャパシタ積層工程においては、絶縁体５０を加熱及び加圧することにより、半硬化状態のプリプレグにキャパシタ１が圧着される。なお、絶縁体５０を予め用意しておいて、硬化しているプリプレグに接着剤層（不図示）を介してキャパシタ１を積層してもよい。
　次いで、図９に示すように、電極層４０をエッチングすることにより、内部配線４０ａを形成する（内部配線形成工程）。即ち、キャパシタ１が備える電極層４０は、基板９内に設けられる内部配線４０ａを構成する。この内部配線４０ａは、キャパシタ１に接続されない配線であってもよく、電極層４０に接続される配線であってもよい。
　次いで、上記キャパシタ積層工程と同じようにして、キャパシタ１が設けられた絶縁体５０に、他の絶縁体５０を加熱及び加圧して積層する（絶縁体積層層工程）。絶縁体積層工程を行うことにより、図１０に示すように、積層された絶縁体５０によって絶縁基板６０が形成され、キャパシタ１が内蔵された基板９が得られる。
　次いで、絶縁基板６０に貫通孔を設けてビア６１，６２を形成する（ビア形成工程）。そして、絶縁基板６０の一方の面に配線７１，７２を形成する（配線形成工程）。
　以上のように、基板９の製造方法は、キャパシタ積層工程、内部配線形成工程、絶縁体積層工程、ビア形成工程、配線形成工程を備えている。これらの工程を経て、図１に示す基板９が製造される。
　本実施形態によれば、以下の効果を得ることができる。
　（１）キャパシタ１の製造方法は、第１電極層１０Ａに誘電体層３０を形成する誘電体層形成工程と、誘電体層３０を介して第１電極層１０Ａに対向する第２電極層２０Ａとを形成する第２電極層形成工程と、誘電体層形成工程後において第１電極層１０Ａを薄くする薄化工程とを含む。即ち、基板内蔵用キャパシタの製造工程として、誘電体層形成工程後において第１電極層１０Ａを薄くする薄化工程が含まれる。このため、誘電体層３０が形成される時を含めて誘電体層３０が形成されるまでの第１電極層１０Ａのハンドリングが容易となる。また、薄化工程において第１電極層１０Ａが薄くなるため、キャパシタ１の薄型化（いわゆる低背化）を図ることができる。従って、第１電極層１０Ａにより構成される電極層のハンドリングが容易となり、また、キャパシタ１の薄型化を図ることができる。
　（２）上記薄化工程は、エッチングにより第１電極層１０Ａを薄くするエッチング工程である。このため、化学的研磨により第１電極層１０Ａを所望の厚みに薄くすることができる。
　（３）キャパシタ１の製造方法は、誘電体層形成工程後に誘電体層３０に対してアニール処理を施すアニール工程を含み、アニール工程後において薄化工程が行われる。このため、アニール処理に起因して第１電極層１０Ａに形成された酸化膜（図示略）を、薄化工程において除去することが可能となる。その結果、酸化膜の形成を抑制するために低く設定されていたアニール処理における加熱の最高温度を上げることが可能となる。また、アニール工程においては厚みの大きい第１電極層１０Ａの上に設けられた誘電体層３０に対してアニール処理を施して、その後に薄化工程が行われるため、アニール工程においては第１電極層１０Ａの厚みを確保することができる。その結果、アニール処理に起因する第１電極層１０Ａの変形を抑制しながらも、キャパシタ１の低背化を図ることができる。
　（４）誘電体層形成工程において、誘電体である粉末を噴射する粉末噴射コーティング法により誘電体層３０が形成される。このため、エアロゾルデポジション法やパウダージェットデポジション法等により、常温で誘電体層３０を形成することができる。その結果、第１電極層１０Ａとして、融点の低い金属を使用することが可能となる。
　（５）第２電極２０は、電極層４０を介してビア６２と接続される。第２電極２０にビアが直接接続される場合には、ビア形成時に備えて第２電極層２０Ａの厚みを確保する必要があるが、第２電極２０にビアが直接接続される構成ではないないため、第２電極層２０Ａを薄膜化することが可能である。
　（６）基板９の一方の面に設けられる配線７１，７２と、第１電極１０及び第２電極２０とを、短いビア６１，６２により接続することができる。即ち、ビア６１，６２は、それぞれ、配線７１，７２が設けられた基板９の面とキャパシタ１との最短距離の寸法である。その結果、基板９に生じるインダクタンスが小さくなり、高周波領域における基板９のインピーダンス特性が向上する。
　（７）基板９には、上記製造方法により製造されたキャパシタ１が内蔵されている。従って、電子機器（図示略）に内蔵される部品として、薄型の基板９を利用することができる。
　（８）基板９の製造方法は、電極層４０をエッチングすることにより、内部配線４０ａを形成する内部配線形成工程を備えている。従って、キャパシタ１が備える電極層４０を、基板９内に設けられる内部配線４０ａに利用することができる。
　なお、本発明は、上記実施形態に限定されるものではなく、本発明の趣旨に基づいて種々の設計変更をすることが可能であり、それらを本発明の範囲から除外するものではない。例えば、上記実施形態を以下のように変更してもよく、以下の変更を組み合わせて実施してもよい。
　（第１変形例）
　・キャパシタ積層工程において、第１電極層１０Ａに分離溝Ｄが形成されていなくてもよい。即ち、基板９の製造工程にキャパシタ１の製造工程が含まれていてもよい。この場合のキャパシタ１及び基板９の製造工程を以下に説明する。
　誘電体層形成工程、アニール工程、第２電極層形成工程、反転工程、薄化工程を経て得られた第１電極層１０Ａを、コア材及びプリプレグにより構成される絶縁体５０の表面に積層する（電極層積層工程）。
　電極層積層工程においては、絶縁体５０を加熱及び加圧することにより、半硬化状態のプリプレグに第２電極層２０Ａ及び第１電極層１０Ａが圧着される。電極層積層工程を行うことにより、露出した第１電極層１０Ａが設けられている絶縁体５０が得られる。
　次いで、上記分離溝形成工程と同様にして、絶縁体５０に設けられた第１電極層１０Ａに分離溝Ｄを形成する（分離溝形成工程）。次いで、内部配線形成工程及び絶縁体積層工程を行うことにより、図１０に示す基板９が得られる。そして、ビア形成工程、配線形成工程を経て、図１に示す基板９を製造することができる。
　即ち、本変形例においては、第１電極層１０Ａを絶縁体５０に設けた後（電極層積層工程後）に、電極形成工程である分離溝形成工程を行っている。
　キャパシタ１の静電容量は第１電極１０と第２電極２０とが対向する部位の面積に依存するため、分離溝Ｄの形成位置はキャパシタ１の静電容量と関連する。従って、電極層積層工程後に分離溝形成工程を行うことにより、基板９の製造時に所望の静電容量を有するキャパシタ１を得ることができる。
　（第２変形例）
　・キャパシタ１が備える電極層４０を、基板９内に設けられる内部配線４０ａに利用しなくてもよい。即ち、上記実施形態における電極層４０に比べて面方向Ｘにおいて寸法の小さい電極層４０を用いてもよい。
　本変形例においては、上記キャパシタ積層工程と同様にして、キャパシタ１を絶縁体５０の表面に積層して、内部配線形成工程を経ずに、絶縁体積層工程、ビア形成工程、配線形成工程を経て、内部配線４０ａを備えない基板９が製造される。
　（第３変形例）
　・第１電極層１０Ａに代えて第２電極層２０Ａに分離溝Ｄが設けられてもよい。即ち、キャパシタ１が、例えば、図１１に示す構成を有していてもよい。以下、本変形例に係るキャパシタ１について説明する。
　図１１に示すキャパシタ１は、電極層４０に代えて、第１電極１０に接続されるとともに第２電極２０と同一平面上に位置する電極層８０を備えている。第１電極１０は、図１１中においては、下部電極として誘電体層３０の下部を覆っている。
　第２電極２０は、厚み方向Ｙにおいて、第１電極１０とともに誘電体層３０を挟み込むように形成されている。第２電極２０は、面方向Ｘにおいて第１電極１０及び誘電体層３０に比べて小さい寸法を有している。第２電極２０は、図１１中においては、上部電極として誘電体層３０の上部を覆っている。
　誘電体層３０は、第２電極２０の両端部から面方向Ｘに突出している。また、誘電体層３０は、面方向Ｘにおいて第１電極１０に比べて小さい寸法を有しているため、第１電極１０は、誘電体層３０の両端部から面方向Ｘに突出している。
　金属等の導電性材料からなる電極層８０は、銅膜等の金属膜により形成され、第２電極２０と同一材料により形成されている。薄膜状の電極層８０は、ビア６１が接続される面８１を有している。電極層８０は、厚み方向Ｙにおいて第１電極１０とともに誘電体層３０の両端部を挟み込むように形成されるとともに、面方向Ｘにおいて第２電極２０から間隔を空けて設けられている。そして、電極層８０は、第１電極１０の面１１に接続されている。
　図１１に示すように、本変形例においては、第２電極２０と電極層８０との間に、四角枠形状の分離溝Ｄが設けられている。誘電体層３０の周縁を除く部位に設けられている分離溝Ｄは、第２電極２０と電極層８０とが対向する面方向Ｘにおける第２電極２０及び電極層８０の端面と、誘電体層３０の表面の一部とにより構成される。本変形例においては、第２電極２０の面２１と電極層８０の面８１とは同一平面上に位置している。そして、本変形例においては、図１１に示すように、ビア６１は、電極層８０に接続されることによって、第１電極１０に電気的に接続される。
　本変形例に係るキャパシタ１を製造するためには、薄化工程後にさらに反転工程を経て、分離溝形成工程において、第２電極層２０Ａに、誘電体層３０の周縁を除く部位であって、誘電体層３０の表面を底面とする分離溝Ｄを形成すればよい。このように分離溝Ｄが形成されることによって、図７に示すキャパシタ１に代えて、図１２に示すキャパシタ１が得られる。
　本変形例においては、分離溝Ｄが形成されることによって、第２電極層２０Ａにおいて、誘電体層３０を介して第１電極層１０Ａと対向する部位と、第１電極層１０Ａに接続される部位とが分離されて、電気的に接続されていない第１電極１０と第２電極２０とが形成される。このようにして第２電極層２０Ａが分離されることにより、第２電極層２０Ａにおいて誘電体層３０を介して第１電極層１０Ａと対向する部位は第２電極２０となり、第１電極層１０Ａは第１電極１０となる。また、第２電極層２０Ａにおいて第１電極層１０Ａに接続される部位は、電極層８０となる。
　従って、本変形例においては、第１電極層１０Ａは第１電極１０を構成するとともに、第２電極層２０Ａは第２電極２０及び電極層８０を構成する。そして、第２電極層２０Ａが有する面２１Ａは、第２電極２０及び電極層８０の面２１，８１を構成する。
　本変形例によれば、上記（５）に記載の効果に代えて以下の効果を得ることができる。
　（９）第１電極１０は、電極層８０を介してビア６２と接続される。第１電極１０にビアが直接接続される場合には、ビア形成時に備えて第１電極層１０Ａの厚みを確保する必要があるが、第１電極１０にビアが直接接続される構成ではないないため、第１電極層１０Ａを薄くすることが可能である。
　・１つの第１電極層１０Ａの上に複数の誘電体層３０を形成してもよい。この場合、複数の誘電体層３０を形成した後に、誘電体層３０の形状に合わせて第１電極層１０Ａを裁断することにより、１つの第１電極層１０Ａから複数のキャパシタ１を製造してもよい。
　・第２電極２０が、銅、ニッケル、アルミニウム、または白金等の金属からなる金属箔、またはこれらの金属を二種以上含む合金からなる金属箔等により形成されていてもよい。即ち、第２電極層２０Ａが金属箔により構成されてもよく、この場合には、第２電極層形成工程において、金属箔を第１電極層１０Ａ及び誘電体層３０に張り付けることにより、第２電極層２０Ａが形成される。
　・第１電極層１０Ａを構成する金属箔にめっきが施されていてもよい。また、上述のごとく第２電極層２０Ａが金属箔により構成される場合には、この金属箔にめっきが施されていてもよい。
　・第２電極層形成工程前に薄化工程を行うことも可能である。また、分離溝形成工程後に薄化工程を行うことも可能である。
　・誘電体層形成工程において、粉末噴射コーティング法以外の方法により誘電体層３０を形成してもよい。例えば、スパッタリング、蒸着、ゾル－ゲル法等により誘電体層３０を形成してもよい。
　・所望の強誘電特性を得ることができるのであれば、アニール工程を省いてもよい。
　・薄化工程において、エッチング以外の方法により第１電極層１０Ａを薄くしてもよい。即ち、第１電極層１０Ａを薄くするための方法は化学的研磨に限定されず、例えば機械研磨や化学機械研磨により第１電極層１０Ａを薄くしてもよい。
　・本発明は、上記製造工程を経て製造されるキャパシタ１に限られず、その他の基板内蔵用キャパシタの製造方法に適用することもできる。即ち、電極層に誘電体層を形成する工程を含む基板内蔵用キャパシタの製造方法であれば、本発明を適用することができる。
　Ｄ…分離溝、Ｘ…面方向、Ｙ…厚み方向、１…基板内蔵用キャパシタ、９…キャパシタ内蔵基板、１０…第１電極、１１，１２…面、１０Ａ…第１電極層、１１Ａ，１２Ａ…面、２０…第２電極、２１…面、２０Ａ…第２電極層、２１Ａ…面、３０…誘電体層、４０…電極層、４０ａ…内部配線、４１，４２…面、５０…絶縁体、６０…絶縁基板、６１，６２…ビア、７１，７２…配線、８０…電極層、８１…面。
 

Claims (7)

  1. 　第１電極層の上に誘電体層を形成する誘電体層形成工程と、
    　前記誘電体層を介して前記第１電極層に対向する第２電極層を形成する第２電極層形成工程と、
    　前記誘電体層形成工程後において前記第１電極層を薄くする薄化工程とを含む
    　ことを特徴とする基板内蔵用キャパシタの製造方法。
  2. 　前記薄化工程は、エッチングにより前記第１電極層を薄くするエッチング工程である
    　ことを特徴とする請求項１に記載の基板内蔵用キャパシタの製造方法。
  3. 　前記誘電体層形成工程後に前記誘電体層に対してアニール処理を施すアニール工程を含み、
    　前記アニール工程後において前記薄化工程を行う
    　ことを特徴とする請求項１に記載の基板内蔵用キャパシタの製造方法。
  4. 　前記誘電体層形成工程後に前記誘電体層に対してアニール処理を施すアニール工程を含み、
    　前記アニール工程後において前記薄化工程を行う
    　ことを特徴とする請求項２に記載の基板内蔵用キャパシタの製造方法。
  5. 　前記誘電体層形成工程において、粉末噴射コーティング法により前記誘電体層を形成する
    　ことを特徴とする請求項１に記載の基板内蔵用キャパシタの製造方法。
  6. 　前記誘電体層形成工程において、粉末噴射コーティング法により前記誘電体層を形成する
    　ことを特徴とする請求項４に記載の基板内蔵用キャパシタの製造方法。
  7. 　請求項１に記載の製造方法により製造された基板内蔵用キャパシタが内蔵されている
    　ことを特徴とするキャパシタ内蔵基板。
     
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