WO2011124001A1 - 半导体器件及其制作方法 - Google Patents

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forming
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尹海洲
朱慧珑
骆志炯
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Definitions

  • the present invention relates to the field of semiconductors, and more particularly to a semiconductor device and a method of fabricating the same, and more particularly to a method of fabricating a semiconductor device including a replacement gate and a semiconductor device fabricated by the method. Background technique
  • CA contact holes
  • corresponding contacts become smaller and smaller, and the distance between them decreases.
  • a first interlayer dielectric layer is deposited on a semiconductor substrate on which a transistor structure (including a gate, a source/drain) is formed, and a planarization process is performed on the first interlayer dielectric layer, for example CMP (Chemical Mechanical Polishing), which exposes the gate.
  • CMP Chemical Mechanical Polishing
  • a contact hole is formed in a portion of the first interlayer dielectric layer corresponding to the source/drain, and a conductive material such as a metal is filled to form a lower contact portion in contact with the source/drain.
  • a second interlayer dielectric layer is further deposited, and contact holes respectively corresponding to the gate electrode and the source/drain electrodes are formed in the second interlayer dielectric layer, and a conductive material such as a metal is filled to form a gate, a source/ The upper contact where the drain contacts.
  • the contact portion is formed in two steps, which reduces the difficulty in etching the contact hole in a single pass. Moreover, when the upper contact portion is formed, the depth of the etched contact hole is the same at the gate, source/drain portions. Therefore, the problems in the prior art described above are overcome.
  • a method of fabricating a semiconductor device comprising: providing a semiconductor substrate; forming a transistor structure on the semiconductor substrate, the transistor structure including a gate region and source/drain regions, the gate The region includes a gate dielectric layer formed on the semiconductor substrate and a sacrificial gate formed on the gate dielectric layer; depositing a first interlayer dielectric layer, planarizing the first interlayer dielectric layer to expose the sacrificial gate Removing the sacrificial gate to form a replacement gate hole; forming a first contact hole at a position corresponding to the source/drain region in the first interlayer dielectric layer; and filling the first contact hole and the replacement gate hole a conductive material to form a first contact portion and a replacement gate, the first contact portion being in contact with the source/drain regions.
  • the method may further include: depositing a second interlayer dielectric layer; and a position corresponding to the first contact portion and the replacement gate in the second interlayer dielectric layer Forming a second contact hole; filling the second contact hole with a second conductive material to form a second contact portion, wherein the second contact portion is in contact with the first contact portion and the replacement gate, respectively.
  • the method may further include: forming a success function adjustment layer in the replacement gate hole. Further preferably, after forming the first contact hole, and before filling the first conductive material, the method may further include: forming a liner in the first contact hole.
  • the method may further include: forming a liner in the first contact hole and the replacement gate hole, the liner being in the replacement gate hole
  • the part in the middle is used as a work function adjusting material.
  • the method may further include: forming a liner in the second contact hole.
  • the first conductive material may be Ti, Al or an alloy of both.
  • a semiconductor device comprising: a semiconductor substrate; a transistor structure formed on the semiconductor substrate, the transistor structure including a gate region and source/drain regions, the gate region including a gate dielectric layer formed on the semiconductor substrate and a replacement gate formed on the gate dielectric layer; a first interlayer dielectric layer formed on the semiconductor substrate; and a source/drain in the first interlayer dielectric layer a first contact portion formed at a corresponding position of the region, the first contact portion being in contact with the source/drain region, wherein the first contact portion and the replacement gate are formed of the same conductive material layer.
  • the semiconductor device may further include: a second interlayer dielectric layer formed on the first interlayer dielectric layer; and a portion formed at a position corresponding to the first contact portion and the replacement gate of the second interlayer dielectric layer The two contact portions are in contact with the first contact portion and the replacement gate, respectively.
  • the bottom and sidewalls of the replacement gate may be covered by a work function adjustment layer, and the bottom and sidewalls of the first contact portion may be covered by a liner, and the work function adjustment layer and the liner layer may be respectively Any combination of materials or materials is formed: ⁇ , ⁇ 1 ⁇ , TaN, TaAlN, Ta, and Ti. Further preferably, the material of the work function adjusting layer and the underlayer may be the same.
  • the conductive material forming the first contact portion and the replacement gate may be Ti, Al or an alloy of both.
  • the replacement gate and the first contact portion can be formed by depositing the same material in the same step, thus simplifying the manufacturing process.
  • a portion of the deposited first contact liner can be used as a work function to modulate the metal, further simplifying the process.
  • first contact portion and the replacement gate are made of the same material, it is easier to optimize in a subsequent process (e.g., etching of the second contact hole, selection of the second contact liner).
  • FIG. 1 to 13 are cross-sectional views showing respective steps in a flow of fabricating a semiconductor device in accordance with an embodiment of the present invention. detailed description
  • FIG. 1 A schematic diagram of a layer structure in accordance with an embodiment of the present invention is shown in the accompanying drawings.
  • the figures are not drawn to scale, and some details are exaggerated for clarity and some details may be omitted.
  • the various regions, the shapes of the layers, and the relative sizes and positional relationships between the figures are merely exemplary, and may vary in practice due to manufacturing tolerances or technical limitations, and those skilled in the art will It is desirable to additionally design regions/layers having different shapes, sizes, relative positions.
  • FIG. 1 through 13 show in detail cross-sectional views of various steps in the fabrication of a semiconductor device including a replacement gate in accordance with an embodiment of the present invention.
  • various steps according to an embodiment of the present invention and thus obtained will be obtained with reference to the accompanying drawings.
  • the semiconductor device will be described in detail.
  • a semiconductor substrate 1001 such as a Si substrate is provided.
  • a transistor structure is formed on the semiconductor substrate 1001.
  • the transistor structure includes, for example, a gate region 100 and source/drain regions 200.
  • gate region 100 includes a gate dielectric layer 1002 over a semiconductor substrate, a sacrificial gate 1003 formed over gate dielectric layer 1002, and a gate spacer 1004 surrounding the gate body.
  • the gate dielectric layer 1002 includes, for example, a high-k material
  • the sacrificial gate 1003 includes, for example, polysilicon
  • the gate spacer 1004 includes, for example, a nitride such as SiN x .
  • the thickness of the gate dielectric layer 1002 is about 1 to 3 nm
  • the thickness of the sacrificial gate 1003 is about 20 to 70 nm
  • the width of the gate spacer 1004 in the horizontal direction shown is about 10 to 40 nm.
  • the thickness on the sacrificial gate 1003 is about 15 to 40 nm.
  • the silicide layer 1005 may be formed in the source/drain region 200.
  • the silicide layer 1005 is formed, for example, by depositing a metal layer (for example, Ti, W or Co) on the above-described semiconductor substrate on which the transistor structure is formed, and annealing to make the deposited metal and source/drain The Si in the region reacts to form a metal silicide, and then removes the unreacted excess metal. This metal silicide helps to reduce the contact resistance between the source/drain regions 200 and the contacts to be formed.
  • a metal layer for example, Ti, W or Co
  • a first interlayer dielectric layer 1006 is deposited on the above-described semiconductor substrate 1001 on which the transistor structure is formed.
  • the first interlayer dielectric layer 1006 may include undoped silicon oxide (SiO 2 ), various doped silicon oxides (such as borosilicate glass, borophosphosilicate glass, etc.) and silicon nitride (Si 3 N 4 ). ) Wait.
  • a process of replacing a gate is used.
  • a replacement gate is formed, for example, by using a metal material instead of the sacrificial gate 1003 formed as described above.
  • Such replacement gate processes are well known per se in the art and will not be described too much.
  • the only point to note is that in order to replace the previously formed sacrificial gate 1003, it is necessary to remove the (each) layer at the top thereof to expose the sacrificial gate 1003.
  • the first interlayer dielectric layer 1006 is first planarized, for example, by CMP (Chemical Mechanical Polishing), thereby exposing the gate spacer 1004. Thereafter, as shown in FIG. 4, the portion of the gate spacer 1004 at the top of the sacrificial gate 1003 is further removed, for example, by further CMP or RIE (Reactive Ion Etching) to expose the sacrificial gate 1003.
  • CMP Chemical Mechanical Polishing
  • RIE Reactive Ion Etching
  • the portion of the gate spacer 1004 located at the top of the sacrificial gate 1003 (hereinafter referred to as a cladding layer) is not directly removed.
  • a first interlayer dielectric layer 1006 is deposited.
  • the invention is not limited thereto. For example, in forming a transistor structure and by annealing After the silicide layer 1005 is formed, the cladding on top of the sacrificial gate 1003 may be removed first, and then the first interlayer dielectric layer 1006 may be deposited.
  • the sacrificial gate 1003 is removed, for example, by wet or dry etching, thereby forming an alternative gate hole 1003'.
  • a replacement gate material e.g., metal
  • the previously formed gate dielectric layer 1002 may also be replaced.
  • the gate dielectric layer 1002 is first removed, for example, by etching, and then a new gate dielectric layer (not shown) is deposited, which may include, for example, different high-k materials.
  • a work function adjustment layer may be formed in the replacement gate hole 1003'.
  • a preliminary work function adjusting layer 1007 is deposited.
  • the preliminary work function adjusting layer 1007 can then be processed (for example, chemical mechanical polishing CMP) such that the preliminary work function adjusting layer 1007 is left only in the replacement gate hole 1003' (see FIG. 9), that is, the replacement gate hole 1003 is covered. 'The bottom and side walls.
  • CMP chemical mechanical polishing
  • the work function adjusting layer 1007 may include any one of TiN, TiAlN, TaN, TaAlN, Ta, and Ti or a combination thereof. Further, alternatively, the work function adjusting layer 1007 may be formed in a multilayer structure such as a two-layer structure of TiN / TiAIN or the like. The work function adjusting layer 1007 has a thickness of, for example, about 3 to 10 nm.
  • a photoresist mask 1008 (FIG. 7) is formed, for example, by a photolithography process, and a photolithography and degel process is performed in the first interlayer dielectric layer 1006 with source/drain.
  • a contact hole 1009 is formed, and at the bottom of the contact hole, a source/drain region (or a silicide layer 1005 formed on the source/drain region) is exposed (Fig. 9).
  • the width (the horizontal width of the drawing) of the contact hole 1009 is about 15 to 100 nm.
  • a conductive material is filled in the contact hole 1009 and the replacement gate hole 1003' to form a first source/drain region contact portion 1010 and a replacement gate 1003", respectively.
  • a conductive material is first deposited, Such as Al, W, AlTi, Cu, TiN, TaN, Ti or Ta.
  • This layer of conductive material is preferably Ti, A1 or an alloy of the two.
  • Ti, A1 has a small electrical resistivity, which is advantageous for reducing the gate resistance.
  • the deposited conductive material is planarized (such as CMP) until the first interlayer dielectric layer 1006 is exposed.
  • the conductive material is filled in the contact hole 1009 and the replacement gate hole 1003'.
  • The/drain contact portion 1010 is in contact with the source/drain regions (or the silicide layer 1005 formed on the source/drain regions) underneath.
  • the contact hole 1009 and/or the replacement gate may be first applied before depositing the conductive metal material as described above.
  • a liner (not shown) is formed in the hole 1003'.
  • the underlayer may include any one or a combination of TiN, TiAlN, TaN, TaAlN, Ta, and Ti.
  • the underlayer may be formed in a multilayer structure such as a two-layer structure of ⁇ / ⁇ 1 ⁇ or the like.
  • the thickness of the lining layer may be 2 to 10 nm. Then, after the conductive material is deposited as described above, planarization is performed until the first interlayer dielectric layer 1006 is exposed.
  • the underlayer can be used as a work function adjusting material.
  • the step of depositing the work function adjusting layer 1007 shown in Fig. 6 can be omitted.
  • a liner material is deposited on the semiconductor substrate, so that the liner material
  • the portion located in the contact hole 1009 i.e., the portion covering the bottom and the side wall of the contact hole
  • a portion located in the replacement gate hole 1003' i.e., covers the bottom and side of the replacement gate hole) Part of the wall
  • the semiconductor device includes: a semiconductor substrate 1001; a transistor structure formed on the semiconductor substrate, including a gate region and source/drain regions, the gate region including a gate dielectric layer 1002 and a replacement gate 1003"
  • the source/drain region preferably includes a silicide layer 1005; a first interlayer insulating layer 1006 formed on the semiconductor substrate 1001 in which a source/drain region (or a silicide layer 1005 of the source/drain regions) is formed Contacted first source/drain region contact portion 1010.
  • the replacement gate 1003" and the first source/drain region contact portion 1010 are composed of the same conductive material layer (deposited from the same material in the same step) of.
  • the semiconductor device After the semiconductor device is formed, it can be further processed as described below to better achieve contact with the outside.
  • a second interlayer dielectric layer 1011 is deposited on the first interlayer dielectric layer 1006.
  • the second interlayer dielectric layer 1011 may include undoped silicon oxide (SiO 2 ), various doped silicon oxides (such as borosilicate glass, borophosphosilicate glass, etc.) and silicon nitride (Si 3 N 4 ). ). Due to the planarization process performed previously (Fig. 9), the second interlayer dielectric layer 380 has a flat upper surface.
  • a photoresist mask 1012 (FIG. 11) is formed, for example, by a photolithography process, and a photolithography and degel process is performed in the second interlayer dielectric layer 1011 with source/drain.
  • a contact hole 1013 is formed, at the bottom of which the first source/drain region contact portion 1010 and the replacement gate 1003" are exposed (FIG. 12).
  • the width of the contact hole 1013 (horizontal width in the drawing) is about 20 to 150 nm.
  • a conductive material is filled in the contact hole 1013 to form a second source/drain region contact portion and a gate region contact portion 1014, respectively.
  • a layer of a conductive material such as Al, W, AlTi, Cu, TiN, TaN, Ti or Ta is first deposited. Then, the deposited conductive material is planarized (e.g., CMP) until the second interlayer dielectric layer 1011 is exposed.
  • the contact hole 1014 is filled with a conductive material.
  • the second source/drain region contact portion 1014 The gate contact portion 1014 is in contact with the replacement gate 1003", respectively, in contact with the first source/drain contact portion 1010 at a corresponding position below it.
  • a liner (not shown) may be first formed in the contact hole 1013 before depositing the conductive material as described above.
  • a preliminary liner may be deposited and then processed (e.g., selectively etched) such that the preliminary liner remains only in the contact hole 1013, i.e., covers the bottom and sidewalls of the contact hole 1013.
  • planarization e.g., CMP
  • planarization is subsequently performed after depositing the conductive material of the upper contact portion, the preliminary liner located outside the contact hole 1013 can be removed collectively.
  • the underlayer may include any one of TiN, TiAlN, TaN, TaAlN, Ta, and Ti, or a combination thereof.
  • the underlayer may be formed in a multilayer structure such as a two-layer structure of TiN / TiAIN or the like.
  • the thickness of the lining layer may be 2 to 10 nm.
  • the semiconductor device mainly includes: a semiconductor substrate 1001; a transistor structure formed on the semiconductor substrate, including a gate region and source/drain regions, and the gate region including the gate dielectric layer 1002 And the replacement gate 1003", the source/drain regions preferably include a silicide layer 1005; a first interlayer insulating layer 1006 formed on the semiconductor substrate 1001 in which silicide is formed with source/drain regions (or source/drain regions) a first source/drain region contact portion 1010 in contact with the object layer 1005; and a second interlayer dielectric layer 1011 formed on the first interlayer insulating layer 1006, wherein a contact portion with the first source/drain region is formed Contacted second source/drain region contact portion 1014 and gate region contact portion 1014 in contact with replacement gate 1003".
  • the replacement gate 1003" and the first source/drain region contact portion preferably include a silicide layer 1005; a first interlayer insulating layer 1006 formed on the semiconductor substrate 1001 in which silicide is
  • the replacement gate and the first source/drain contact material are deposited by the same step, thereby simplifying the manufacturing process and saving process cost. Moreover, a portion of the deposited contact liner can be used as a work function to adjust the metal, thereby making it easier to adjust the turn-on voltage Vth of the transistor.
  • the etching of the contact hole is as follows, in order to reduce the contact with the lower contact portion. Contact resistance to the selection of the contact liner, etc.
  • the lower first contact portion and the gate metal are the same material, the same etch stop layer is formed in the etching of the upper contact hole, thereby greatly simplifying the etching process. .

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

半导体器件及其制作方法
技术领域
本发明涉及半导体领域， 更具体地， 涉及一种半导体器件及其制造方法， 特别是 包括替代栅的半导体器件的制作方法以及利用所述方法制作出的半导体器件。 背景技术
随着半导体器件的尺寸越来越小， 接触孔（CA)及相应的接触部也越来越小， 且 相互间的距离也随之减小。 利用传统工艺制造较小的接触孔 /接触部存在以下一些问 题- ( 1 ) 由于栅上的刻蚀深度与源 /漏区中的刻蚀深度不同， 容易造成接触孔与栅之间 的短路； （2 ) 由于源 /漏区中的刻蚀深度较深且开口较小 （即， 具有较小的宽高比）， 可能会引起无法完全刻通、 填充金属中出现空洞等多种工艺缺陷， 从而限制了工艺的 选择性， 而且导致了寄生电阻的增大。
为了解决上述问题， 申请人己经提出了如下的工艺 （中国专利申请号
200910092514.3 , 代理所案号 IB094429)。 具体来说， 首先， 在形成了晶体管结构（包 括栅极、 源 /漏极）的半导体衬底上沉积第一层间介质层， 并通过对该第一层间介质层 进行平坦化工艺， 例如 CMP (化学机械抛光）， 使得露出栅极。 然后， 在第一层间介 质层中与源 /漏极相对应的部位形成接触孔， 并填充金属等导电材料， 以形成与源 /漏 极相接触的下接触部。 接着， 再沉积第二层间介质层， 在第二层间介质层中形成分别 与栅极、 源 /漏极相对应的接触孔， 并填充金属等导电材料， 以形成与栅极、 源 /漏极 相接触的上接触部。
这样， 通过分两个步骤来形成接触部， 减小了单次刻蚀接触孔时的困难。 而且， 在形成上接触部时， 所刻蚀的接触孔的深度在栅极、 源 /漏极部位是相同的。 因此， 克 服了上述现有技术中的问题。
但是， 当这种工艺应用于替代栅结构时， 通常栅极金属的填充和接触孔中金属的 填充是分两个步骤来进行的， 而且栅极金属和填充接触孔所用的金属并不相同 （参见 申请人的上述专利申请 200910092514.3 )。 此外， 在与源 /漏极相接触的下接触部形成 后需要进行一次 CMP， 该 CMP的工艺复杂， 并且要求很高。
有鉴于此， 需要提供一种新颖的半导体器件及其制作方法， 以简化工艺流程。 发明内容
本发明的目的在于提供一种半导体器件及其制作方法， 以克服上述现有技术中的 问题， 特别是简化替代栅工艺的流程。
根据本发明的一方面， 提供了一种制作半导体器件的方法， 包括： 提供半导体衬 底； 在半导体衬底上形成晶体管结构， 该晶体管结构包括栅极区以及源 /漏区， 所述栅 极区包括在半导体衬底上形成的栅极介质层以及在栅极介质层上形成的牺牲栅； 沉积 第一层间介质层， 对所述第一层间介质层进行平坦化， 以露出牺牲栅； 去除所述牺牲 栅， 形成替代栅孔； 在第一层间介质层中与源 /漏区相对应的位置形成第一接触孔； 以 及在所述第一接触孔以及替代栅孔中填充第一导电材料， 以形成第一接触部和替代 栅， 所述第一接触部与源 /漏区相接触。
优选地， 在形成第一接触部和替代栅之后， 该方法还可以包括： 沉积第二层间介 质层； 在第二层间介质层中与所述第一接触部和替代栅相对应的位置形成第二接触 孔； 在所述第二接触孔中填充第二导电材料， 以形成第二接触部， 所述第二接触部分 别与第一接触部和替代栅相接触。
优选地， 在形成替代栅孔之后， 且在形成第一接触孔之前， 该方法还可以包括： 在所述替代栅孔中形成功函数调节层。 进一步优选地， 在形成第一接触孔之后， 且在 填充第一导电材料之前， 该方法还可以包括： 在所述第一接触孔中形成衬层。
优选地， 在形成第一接触孔之后， 且在填充第一导电材料之前， 该方法还可以包 括： 在所述第一接触孔以及替代栅孔中形成衬层， 所述衬层处于替代栅孔中的部分用 作功函数调节材料。
优选地， 在形成第二接触孔之后， 且在填充第二导电材料之前， 该方法还可以包 括： 在所述第二接触孔中形成衬层。
优选地， 所述第一导电材料可以为 Ti、 A1或者二者的合金。
根据本发明的另一方面， 提供了一种半导体器件， 包括： 半导体衬底； 在半导体 衬底上形成的晶体管结构， 该晶体管结构包括栅极区以及源 /漏区， 所述栅极区包括在 半导体衬底上形成的栅极介质层以及在栅极介质层上形成的替代栅； 在半导体衬底上 形成的第一层间介质层；以及在第一层间介质层中与源 /漏区相对应的位置形成的第一 接触部， 所述第一接触部与源 /漏区相接触， 其中所述第一接触部与替代栅由同一导电 材料层构成。 优选地，该半导体器件还可以包括：在第一层间介质层上形成的第二层间介质层; 以及在第二层间介质层与第一接触部以及替代栅相对应的位置形成的第二接触部， 所 述第二接触部分别与第一接触部和替代栅相接触。
优选地， 所述替代栅的底部和侧壁可以由功函数调节层覆盖， 所述第一接触部的 底部和侧壁可以由衬层覆盖， 所述功函数调节层和衬层可以分别由以下任一种或多种 的材料组合形成： ΉΝ、 ΉΑ1Ν、 TaN、 TaAlN、 Ta和 Ti。 进一步优选地， 所述功函数 调节层和衬层的材料可以相同。
优选地，形成所述第一接触部与替代栅的导电材料可以为 Ti、Al或者二者的合金。 根据本发明的实施例， 替代栅和第一接触部可在同一步骤中通过沉积相同材料来 形成， 因此简化了制造工艺。 此外， 可以使用所沉积的第一接触部衬层的一部分来作 为功函数调节金属， 进一步简化了工艺。
此外， 由于第一接触部和替代栅采用了相同的材料， 于是在随后的工艺中 （如， 第二接触孔的刻蚀、 第二接触部衬层的选择）， 可以更易于优化。 附图说明
通过以下参照附图对本发明实施例的描述， 本发明的上述以及其他目的、 特征和 优点将更为清楚， 在附图中：
图 1〜13示出了根据本发明实施例制作半导体器件的流程中各步骤的剖面图。 具体实施方式
以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的层结构示意图。 这些图并非是按比例绘制 的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所示出 的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际中可 能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以另外 设计具有不同形状、 大小、 相对位置的区域 /层。
图 1〜13详细示出了根据本发明实施例制作包括替代栅的半导体器件流程中各步 骤的剖面图。 以下， 将参照这些附图来对根据本发明实施例的各个步骤以及由此得到 的半导体器件予以详细说明。
首先， 如图 1所示， 提供一半导体衬底 1001， 例如 Si衬底。 并且， 在该半导体衬底 1001上形成晶体管结构。 具体地， 该晶体管结构例如包括栅极区 100和源 /漏区 200。 例 如， 栅极区 100包括位于半导体衬底上的栅极介质层 1002、 在栅极介质层 1002上形成 的牺牲栅 1003、 以及围绕栅极主体的栅极侧墙 1004。 其中， 栅极介质层 1002例如包括 高 k材料， 牺牲栅 1003例如包括多晶硅， 栅极侧墙 1004例如包括氮化物如 SiNx。作为本 发明的示例， 栅极介质层 1002的厚度约为 l〜3nm， 牺牲栅 1003的厚度约为 20〜70nm， 栅极侧墙 1004在图示水平方向上的宽度约为 10〜40nm， 在牺牲栅 1003上的厚度约为 15〜40nm。
本领域普通技术人员可以设想多种工艺来制作这种晶体管结构。 由于这种晶体管 结构的制作与本发明的主旨并无直接关联， 在此不再赘述。
优选地， 为了减小源 /漏区 200与将要形成的接触部之间的接触电阻， 可以在源 /漏 区 200中形成硅化物层 1005。 硅化物层 1005例如通过以下步骤来形成： 在上述形成了 晶体管结构的半导体衬底上沉积一层金属层 （例如， Ti、 W或 Co)， 并进行退火， 使 得所沉积的金属与源 /漏区的 Si发生反应而生成金属硅化物， 然后去除未反应的多余金 属。 这种金属硅化物有助于减小源 /漏区 200与将要形成的接触部之间的接触电阻。
然后， 如图 2所示， 在上述形成有晶体管结构的半导体衬底 1001上沉积第一层间 介质层 1006。 例如， 第一层间介质层 1006可以包括未掺杂的氧化硅（Si02)、 各种掺杂 的氧化硅 （如硼硅玻璃、 硼磷硅玻璃等） 和氮化硅 （Si3N4) 等。
在本发明中， 为了改善器件性能， 使用替代栅的工艺。 具体地， 例如使用金属材 料代替上述形成的牺牲栅 1003来形成替代栅。 这种替代栅工艺本身在本领域中是公知 的， 因而对此不作过多描述。 在此， 唯一需要指出的是， 为了替换之前形成的牺牲栅 1003, 需要去除位于其顶部的 （各） 层， 从而露出牺牲栅 1003。
因此， 如图 3所示， 首先对第一层间介质层 1006进行平坦化， 例如通过 CMP (化 学机械抛光），从而暴露出栅极侧墙 1004。之后，如图 4所示，进一步去除栅极侧墙 1004 位于牺牲栅 1003顶部的部分， 例如， 通过进一步 CMP或者 RIE (反应离子刻蚀）， 以便 露出牺牲栅 1003。
这里需要指出的是， 在以上的实施例中， 如图 2所示， 在形成晶体管结构之后， 并未去除栅极侧墙 1004位于牺牲栅 1003顶部的部分 （以下， 称为覆层）就直接沉积第 一层间介质层 1006。 但是， 本发明并不限于此。 例如， 在形成晶体管结构并通过退火 形成硅化物层 1005之后， 可以先去除牺牲栅 1003顶部的覆层， 然后再沉积第一层间介 质层 1006。
之后， 如图 5所示， 例如通过湿法或干法刻蚀， 去除牺牲栅 1003， 从而形成替代 栅孔 1003'。 接下来， 将在该替代栅孔 1003'中填充替代栅材料（例如， 金属）来形成替 代栅。 在此， 可选地， 还可以替换之前形成的栅极介质层 1002。 具体地， 首先例如通 过刻蚀去除栅极介质层 1002， 然后沉积一新的栅极介质层 （图中未示出）， 该新的栅 极介质层例如可以包括不同的高 k材料。
优选地， 为了调节将要形成的替代栅的功函数， 可以在替代栅孔 1003'中形成一功 函数调节层。 为此， 例如， 如图 6所示， 沉积一预备功函数调节层 1007。 然后可以对 该预备功函数调节层 1007进行处理 （例如， 化学机械抛光 CMP), 使得该预备功函数 调节层 1007只留在替代栅孔 1003'中 （参见图 9)， 即覆盖替代栅孔 1003'的底部和侧壁。 当然， 在此为了简化工艺的目的， 优选地， 在沉积预备功函数调节层 1007之后， 并不 立即对其进行处理， 而是将其原样保留。 当随后在沉积了替代栅以及接触部的导电材 料之后进行平坦化（如 CMP)时， 可以一并去除位于替代栅孔 1003'外的预备功函数调 节层 1007 (参见图 9)。
该功函数调节层 1007可以包括 TiN、 TiAlN、 TaN、 TaAlN、 Ta和 Ti中任一种或其组 合。 另外， 可选地， 该功函数调节层 1007可以形成为多层结构， 例如 TiN / TiAIN的双 层结构等。 该功函数调节层 1007的厚度例如约 3〜10nm。
然后， 如图 7和 8所示， 例如采用光刻工艺， 形成光刻胶掩模 1008 (图 7)， 并执行 光刻、 去胶工艺， 在第一层间介质层 1006中与源 /漏区相对应的位置处， 形成接触孔 1009， 在接触孔的底部， 暴露出源 /漏区 （或者， 源 /漏区上形成的硅化物层 1005 ) (图 9)。 根据本发明的实施例， 接触孔 1009的宽度 （图示水平宽度） 约为 15〜100nm。
之后， 如图 9所示， 在接触孔 1009以及替代栅孔 1003'中填充导电材料， 从而分别 形成第一源 /漏区接触部 1010以及替代栅 1003"。 例如， 首先沉积一层导电材料， 如 Al、 W、 AlTi、 Cu、 TiN、 TaN、 Ti或 Ta。 这一层导电材料优选为 Ti、 A1或者是二者的合金。 Ti、 A1的电阻率很小， 有利于减小栅电阻。然后， 对所沉积的导电材料进行平坦化（如 CMP), 直至露出第一层间介质层 1006。 这样， 就在接触孔 1009以及替代栅孔 1003'中 填充了导电材料。 其中， 第一源 /漏区接触部 1010与其下方的源 /漏区 （或者， 源 /漏区 上形成的硅化物层 1005 ) 相接触。
优选地， 在如上所述沉积导电金属材料之前， 可以首先在接触孔 1009和 /或替代栅 孔 1003'中形成一衬层（图中未示出）。例如，该衬层可以包括 TiN、 TiAlN、 TaN、 TaAlN、 Ta和 Ti中任一种或其组合。另外，可选地，该衬层可以形成为多层结构，例如 ΉΝ / ΉΑ1Ν 的双层结构等。 衬层的厚度可以为 2〜10nm。 然后， 待如上所述沉积导电材料之后， 进行平坦化， 直至露出第一层间介质层 1006。
优选地， 该衬层可以用作功函数调节材料。 此时， 可以省略图 6所示的沉积功函 数调节层 1007的步骤。 在这种情况下， 在形成了替代栅孔 1003'和接触孔 1009之后 （参 见图 8， 此时不存在功函数调节层 1007)， 在半导体衬底上沉积衬层材料， 从而该衬层 材料位于接触孔 1009中的部分 （即， 覆盖接触孔的底部和侧壁的部分） 用作接触部的 衬层， 而位于替代栅孔 1003'中的部分（即， 覆盖替代栅孔的底部和侧壁的部分）用作 栅极的功函数调节层。
这样， 就得到了根据本发明一个实施例的半导体器件。 如图 9所示， 该半导体器 件包括：半导体衬底 1001 ;在半导体衬底上形成的晶体管结构，包括栅极区和源 /漏区， 栅极区包括栅极介质层 1002和替代栅 1003"， 源 /漏区优选地包括硅化物层 1005; 在半 导体衬底 1001上形成的第一层间绝缘层 1006， 其中形成有与源 /漏区 （或源 /漏区的硅 化物层 1005 ) 相接触的第一源 /漏区接触部 1010。 在该结构中， 替代栅 1003"与第一源 / 漏区接触部 1010是由同一导电材料层 （在同一步骤中由相同材料沉积而成） 构成的。
在形成了该半导体器件之后， 还可以进一步对其进行如下所述的处理， 以便更好 地实现与外部的接触。
如图 10所示， 在第一层间介质层 1006上沉积第二层间介质层 1011。 例如， 第二层 间介质层 1011可以包括未掺杂的氧化硅（Si02)、 各种掺杂的氧化硅（如硼硅玻璃、硼 磷硅玻璃等） 和氮化硅 （Si3N4)。 由于之前 （图 9)所执行的平坦化工艺， 第二层间介 质层 380具有平坦的上表面。
然后， 如图 11和 12所示， 例如采用光刻工艺， 形成光刻胶掩模 1012 (图 11 ), 并 执行光刻、去胶工艺，在第二层间介质层 1011中与源 /漏区以及栅极区相对应的位置处， 形成接触孔 1013，在接触孔的底部，暴露出第一源 /漏区接触部 1010和替代栅 1003" (图 12)。 根据本发明的实施例， 接触孔 1013的宽度 （图示水平宽度） 约为 20〜150nm。
之后， 如图 13所示， 在接触孔 1013中填充导电材料， 从而分别形成第二源 /漏区接 触部以及栅区接触部 1014。例如， 首先沉积一层导电材料， 如 Al、 W、 AlTi、 Cu、 TiN、 TaN、 Ti或 Ta。 然后， 对所沉积的导电材料进行平坦化 （如 CMP)， 直至露出第二层间 介质层 1011。这样，就在接触孔 1014中填充了导电材料。其中，第二源 /漏区接触部 1014 分别与其下方相应位置的第一源 /漏区接触部 1010相接触， 栅区接触部 1014与替代栅 1003"相接触。
优选地，在如上所述沉积导电材料之前，可以首先在接触孔 1013中形成一衬层（图 中未示出）。 例如， 可以先沉积一预备衬层， 然后对其进行处理（例如， 选择性刻蚀）， 使得该预备衬层仅留在接触孔 1013中， 即覆盖接触孔 1013的底部和侧壁。 当然， 在此 为了简化工艺的目的， 优选地， 在沉积预备衬层之后， 并不立即对其进行处理， 而是 将其原样保留。 当随后在沉积了上接触部的导电材料之后进行平坦化 （如 CMP) 时， 可以一并去除位于接触孔 1013外的预备衬层。
例如， 该衬层可以包括 TiN、 TiAlN、 TaN、 TaAlN、 Ta和 Ti中任一种或其组合。 另 外， 可选地， 该衬层可以形成为多层结构， 例如 TiN / TiAIN的双层结构等。 衬层的厚 度可以为 2〜10nm。
最终， 形成了如图 13所示的根据本发明另一实施例的半导体器件结构。 如图 13所 示， 根据该实施例的半导体器件主要包括： 半导体衬底 1001 ; 在半导体衬底上形成的 晶体管结构， 包括栅极区和源 /漏区， 栅极区包括栅极介质层 1002和替代栅 1003"， 源 / 漏区优选地包括硅化物层 1005 ; 在半导体衬底 1001上形成的第一层间绝缘层 1006， 其 中形成有与源 /漏区 （或源 /漏区的硅化物层 1005 ) 相接触的第一源 /漏区接触部 1010; 以及在第一层间绝缘层 1006上形成的第二层间介质层 1011，其中形成有与第一源 /漏区 接触部相接触的第二源 /漏区接触部 1014以及与替代栅 1003"相接触的栅区接触部 1014ο 在该结构中， 替代栅 1003"与第一源 /漏区接触部 1010是在同一步骤中通过沉积 相同的导电材料而形成的。
根据本发明的实施例， 通过同一步骤来沉积替代栅和第一源 /漏区接触部材料， 从 而简化了制造工艺， 节省了工艺成本。 而且， 可以使用所沉积的接触部衬层的一部分 来作为功函数调节金属， 从而更易于对晶体管的开启电压 Vth进行调节。
此外， 由于第一源 /漏区接触部和替代栅采用了相同的材料， 使得后续的工艺及材 料的选择更为简化， 如上部接触孔的刻蚀、 为了减小与下接触部之间的接触电阻对接 触部衬层的选择等。 例如， 本领域普通技术人员可知， 由于下部的第一接触部以及栅 极金属为同一材料， 相当于在上部接触孔的刻蚀中形成了相同的刻蚀停止层， 因此将 大大简化刻蚀工艺。
在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、 区域等。 另外， 为了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法 并不完全相同的方法。
以上参照本发明的实施例对本发明予以了说明。 但是， 这些实施例仅仅是为了说 明的目的， 而并非为了限制本发明的范围。 本发明的范围由所附权利要求及其等价物 限定。 不脱离本发明的范围， 本领域技术人员可以做出多种替换和修改， 这些替换和 修改都应落在本发明的范围之内。

Claims

权 利 要 求
1. 一种制作半导体器件的方法， 包括：
提供半导体衬底；
在半导体衬底上形成晶体管结构， 该晶体管结构包括栅极区以及源 /漏区， 所述栅 极区包括在半导体衬底上形成的栅极介质层以及在栅极介质层上形成的牺牲栅； 沉积第一层间介质层， 对所述第一层间介质层进行平坦化， 以露出牺牲栅； 去除所述牺牲栅， 形成替代栅孔；
在第一层间介质层中与源 /漏区相对应的位置形成第一接触孔； 以及
在所述第一接触孔以及替代栅孔中填充第一导电材料， 以形成第一接触部和替代 栅， 所述第一接触部与源 /漏区相接触。
2. 根据权利要求 1所述的方法， 在形成第一接触部和替代栅之后， 还包括- 沉积第二层间介质层；
在第二层间介质层中与所述第一接触部和替代栅相对应的位置形成第二接触孔； 在所述第二接触孔中填充第二导电材料， 以形成第二接触部， 所述第二接触部分 别与第一接触部和替代栅相接触。
3. 根据权利要求 1所述的方法， 其中， 在形成替代栅孔之后， 且在形成第一接触 孔之前， 该方法还包括： 在所述替代栅孔中形成功函数调节层。
4. 根据权利要求 3所述的方法， 其中， 在形成第一接触孔之后， 且在填充第一导 电材料之前， 该方法还包括： 在所述第一接触孔中形成衬层。
5. 根据权利要求 1所述的方法， 其中， 在形成第一接触孔之后， 且在填充第一导 电材料之前， 该方法还包括： 在所述第一接触孔以及替代栅孔中形成衬层， 所述衬层 处于替代栅孔中的部分用作功函数调节材料。
6. 根据权利要求 2所述的方法， 其中， 在形成第二接触孔之后， 且在填充第二导 电材料之前， 该方法还包括： 在所述第二接触孔中形成衬层。
7. 根据权利要求 1 至 6中任一项所述的方法， 其中， 所述第一导电材料为 Ti、 A1或者二者的合金。
8. 一种半导体器件， 包括：
半导体衬底； 在半导体衬底上形成的晶体管结构， 该晶体管结构包括栅极区以及源 /漏区， 所述 栅极区包括在半导体衬底上形成的栅极介质层以及在栅极介质层上形成的替代栅； 在半导体衬底上形成的第一层间介质层； 以及
在第一层间介质层中与源 /漏区相对应的位置形成的第一接触部，所述第一接触部 与源 /漏区相接触，
其中所述第一接触部与替代栅由同一导电材料层构成。
9. 根据权利要求 8所述的半导体器件， 还包括：
在第一层间介质层上形成的第二层间介质层； 以及
在第二层间介质层与第一接触部以及替代栅相对应的位置形成的第二接触部， 所 述第二接触部分别与第一接触部和替代栅相接触。
10. 根据权利要求 8所述的半导体器件， 其中， 所述替代栅的底部和侧壁由功函 数调节层覆盖， 所述第一接触部的底部和侧壁由衬层覆盖， 所述功函数调节层和衬层 分别由以下任一种或多种的材料组合形成： TiN、 ΉΑ1Ν、 TaN、 TaAlN、 Ta和 Ti。
11. 根据权利要求 10所述的半导体器件， 其中， 所述功函数调节层和衬层的材料 相同。
12. 根据权利要求 8至 11中任一项所述的半导体器件， 其中， 形成所述第一接触 部与替代栅的导电材料为 Ti、 A1或者二者的合金。
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