WO2010067705A1 - 画素回路、固体撮像素子、およびカメラシステム - Google Patents

画素回路、固体撮像素子、およびカメラシステム Download PDF

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amplifier circuit
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effect transistor
transistor
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利幸 西原
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ソニー株式会社
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
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    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H04N25/59—Control of the dynamic range by controlling the amount of charge storable in the pixel, e.g. modification of the charge conversion ratio of the floating node capacitance
    • H—ELECTRICITY
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present invention relates to a pixel circuit typified by a CMOS image sensor, a solid-state imaging device, and a camera system.
  • CMOS imagers have been widely used in applications such as digital still cameras, camcorders, and surveillance cameras, and the market is expanding.
  • the CMOS imager converts light incident on each pixel into electrons with a photodiode which is a photoelectric conversion element, accumulates it for a certain period, digitizes a signal reflecting the amount of accumulated charge, and outputs it to the outside. .
  • FIG. 1 is a diagram illustrating an example of a pixel circuit including four transistors in one unit pixel.
  • the unit pixel circuit PX1 includes a photodiode 1, a transfer transistor 2, a reset transistor 3, an amplifier transistor 4, a row selection transistor 5, a storage node 6, and a floating diffusion (FD: Floating Diffusion).
  • the gate electrode of the transfer transistor 2 is connected to the transfer line 8
  • the gate electrode of the reset transistor 3 is connected to the reset line 9.
  • the gate electrode of the amplifier transistor 4 is connected to the FD 7, and the gate electrode of the row selection transistor 5 is connected to the row selection line 10.
  • the source of the row selection transistor 5 is connected to the vertical signal line 11.
  • a constant current circuit 12 and a sensing circuit 13 are connected to the vertical signal line 11.
  • the light incident on the silicon substrate of the pixel generates a pair of electrons and holes, and the electrons in the light are condensed and accumulated on the node 6 by the photodiode 1.
  • the electrons are finally read out as a signal to the vertical signal line 11.
  • FIG. 2A to 2D are timing charts of the pixel circuit in FIG.
  • the pixel Prior to charge accumulation, the pixel is first reset. This sets the reset line 9 and the transfer line 8 to the high level, and turns on the reset transistor 3 and the transfer transistor 2. This is an operation for transmitting a power supply voltage of 3 V to the storage node 6 of the photodiode, for example. As a result, the potential of the storage node 6 rises and the electrons stored therein are extracted.
  • HAD Hole-Accumulation In the (diode) structure, the storage node 6 is formed of an n-type buried diffusion layer sandwiched between p-type layers, and all of its electrons are discharged to be in a fully depleted state.
  • the transfer line 8 is set to a low level and the transfer transistor 2 is turned off, whereby the storage node 6 enters a floating state, and a new charge accumulation is started.
  • the reset transistor 3 is also normally turned off. In general, such a pixel reset operation is used as an electronic shutter operation of a CMOS image sensor.
  • the row selection line 10 becomes high level, the row selection transistor 5 is turned on, and the amplifier transistor 4 of the pixel is connected to the vertical signal line 11.
  • the vertical signal line 11 connected to the amplifier transistor 4 and the constant current circuit 12 forms a source follower circuit, and the potential Vf of the FD 7 that is the input and the potential Vsl of the vertical signal line 11 that is the output are:
  • the variation ratio is a linear relationship close to 1. That is, when the current value of the constant current circuit 12 is i, the following equation is ideally established.
  • Vf ⁇ Vth ⁇ Vsl is constant, and fluctuations in Vf are reflected linearly in Vsl. That is, the source follower circuit operates as an amplifier circuit having a gain of approximately 1, and drives the vertical signal line 11 in accordance with the signal amount of the FD 7 that is an input node.
  • the power supply voltage 3V is transmitted to the FD 7 by setting the reset line 9 to the high level and turning on the reset transistor 3. Further, after the reset transistor 3 is turned off, the first sensing of the potential Vsl of the vertical signal line 11 is performed by the sensing circuit 13 constituted by a comparator, an AD converter, or the like. This is readout of the reset signal.
  • the transfer line 8 is set to the high level to turn on the transfer transistor 2, whereby electrons stored in the storage node 6 flow into the FD 7.
  • the transfer transistor 2 is turned off, and the sensing circuit 13 senses the potential of the vertical signal line 11 for the second time. This is readout of the accumulated signal.
  • the difference between the first sensing and the second sensing of Vsl accurately reflects the amount of charge accumulated in the accumulation node 6 by the exposure of the photodiode 1.
  • the CMOS imager digitizes this difference and outputs it as a pixel signal value.
  • the electron accumulation time of each pixel is a period between the reset operation and the readout operation, and more precisely, is a period T1 from when the transfer transistor 2 is turned off after reset to when it is turned off by readout.
  • the accumulated electrons generated by the photoelectric conversion element are converted into an analog signal of the vertical signal line 11 via the amplifier circuit for each pixel and transmitted to the sensing circuit 13. Further, this analog signal is converted into a digital signal by an AD converter and output outside the chip. This is in sharp contrast with a CCD imager in which the stored electrons themselves are vertically and horizontally transferred by CCD transfer until just before the chip output amplifier circuit.
  • the potential after transfer of the FD 7 that is the input node of the amplifier circuit 118 is maintained at a higher potential than the photodiode 1 at the time of complete depletion. Need to be drunk.
  • the saturated accumulated charge amount Qs of the photodiode corresponds to the number of donors in the diffusion layer, normally, when the saturated accumulated charge amount Qs is increased, the potential at the time of complete depletion becomes deep (high potential). This is in the direction of further narrowing the range of the potential change amount ⁇ Vf.
  • Such a transfer margin problem has been a major design limitation.
  • An object of the present invention is to provide a pixel circuit, a solid-state imaging device, and a camera system that can facilitate charge transfer in a pixel, improve the amount of stored charge, improve sensitivity, and improve imaging performance. .
  • a pixel circuit includes a photoelectric conversion element, an amplifier circuit, and a transfer transistor capable of transferring charges generated by the photoelectric conversion element to an input node of the amplifier circuit,
  • the transfer transistor includes first, second, and third field effect transistors that are integrated and connected in series from the photoelectric conversion element toward the amplifier circuit, and the first and second field effect transistors.
  • the gate electrode is driven simultaneously and collectively, the threshold voltage of the first field effect transistor is set higher than the threshold voltage of the second field effect transistor, and with the stepwise driving of the gate electrode, The charge generated by the photoelectric conversion element and transferred via the first field effect transistor is accumulated in the channel region of the second field effect transistor, and the channel The charge accumulated in the region to transfer to the input of the amplifier circuit via the third field effect transistor, the amplifier circuit drives a signal line, reading the accumulated charge is performed.
  • a pixel circuit includes a photoelectric conversion element, an amplifier circuit, and a transfer transistor capable of transferring charges generated by the photoelectric conversion element to an input node of the amplifier circuit
  • the transfer transistor includes first and second field effect transistors that are integrated and connected in series from the photoelectric conversion element toward the amplifier circuit, and the first and second field effect transistors include gates
  • the electrodes are driven simultaneously and the threshold voltage of the first field effect transistor is set to be higher than the threshold voltage of the second field effect transistor.
  • a predetermined amount of charge generated and transferred through the first field effect transistor is accumulated in the channel region of the second field effect transistor, and the channel Transfers the charge accumulated in the region to the input of the amplifier circuit, the amplifier circuit drives a signal line, reading the accumulated charge is performed.
  • a solid-state imaging device includes a pixel unit in which a plurality of pixel circuits are arranged, and a pixel driving unit that drives the pixel circuit of the pixel unit to read out a pixel signal,
  • Each pixel circuit includes a photoelectric conversion element, an amplifier circuit, and a transfer transistor capable of transferring charges generated by the photoelectric conversion element to an input node of the amplifier circuit, and the transfer transistor includes the photoelectric conversion element.
  • the first and second field effect transistors have gate electrodes
  • the threshold voltage of the first field effect transistor is set to be higher than the threshold voltage of the second field effect transistor, and the gate electrode is driven stepwise by the pixel driver. Accordingly, the charge generated by the photoelectric conversion element and transferred through the first field effect transistor is stored in the channel region of the second field effect transistor, and the charge stored in the channel region is stored in the channel region.
  • the signal is transferred to the input of the amplifier circuit via the third field effect transistor, and the amplifier circuit drives the signal line to read out the accumulated charge.
  • a solid-state imaging device includes a pixel unit in which a plurality of pixel circuits are arranged, and a pixel driving unit that drives the pixel circuit of the pixel unit and reads out a pixel signal.
  • Each pixel circuit includes a photoelectric conversion element, an amplifier circuit, and a transfer transistor capable of transferring charges generated by the photoelectric conversion element to an input node of the amplifier circuit, and the transfer transistor includes the photoelectric conversion element.
  • the first and second field effect transistors are integrated and connected in series from the conversion element toward the amplifier circuit, and the gate electrodes of the first and second field effect transistors are simultaneously and collectively connected.
  • the threshold voltage of the first field-effect transistor is set higher than the threshold voltage of the second field-effect transistor, and the gate electrode is gradually driven by the pixel driver.
  • a predetermined amount of charge generated by the photoelectric conversion element and transferred through the first field effect transistor is accumulated in the channel region of the second field effect transistor, and the charge accumulated in the channel region is amplified
  • the signal is transferred to the input of the circuit, and the amplifier circuit drives the signal line to read out the accumulated charge.
  • a camera system includes a solid-state imaging device, an optical system that forms a subject image on the imaging device, and a signal processing circuit that processes an output image signal of the imaging device
  • the solid-state imaging device includes a pixel unit in which a plurality of pixel circuits are arranged, and a pixel driving unit that drives the pixel circuit of the pixel unit and reads out a pixel signal.
  • the first, second, and third field effect transistors that are integrated and connected in series, the gate electrodes of the first and second field effect transistors being simultaneously and collectively driven, Up
  • the threshold voltage of the first field effect transistor is set higher than the threshold voltage of the second field effect transistor, and is generated by the photoelectric conversion element in accordance with the stepwise driving of the gate electrode by the pixel driver,
  • the charge transferred via one field effect transistor is accumulated in the channel region of the second field effect transistor, and the charge accumulated in the channel region is input to the amplifier circuit via the third field effect transistor. Then, the amplifier circuit drives the signal line to read out the accumulated charge.
  • a camera system includes a solid-state imaging device, an optical system that forms a subject image on the imaging device, and a signal processing circuit that processes an output image signal of the imaging device
  • the solid-state imaging device includes a pixel unit in which a plurality of pixel circuits are arranged, and a pixel driving unit that drives the pixel circuit of the pixel unit and reads out a pixel signal.
  • the first and second field effect transistors integrated and connected in series, the gate electrodes of the first and second field effect transistors being simultaneously and collectively driven,
  • the threshold voltage of the field effect transistor is set to be higher than the threshold voltage of the second field effect transistor, and is generated by the photoelectric conversion element with the stepwise driving of the gate electrode by the pixel driver, and the first electric field is generated.
  • a predetermined amount of charge transferred through the effect transistor is accumulated in the channel region of the second field effect transistor, the charge accumulated in the channel region is transferred to the input of the amplifier circuit, and the amplifier circuit The accumulated charge is read by driving the line.
  • charge transfer within a pixel can be facilitated, the amount of accumulated charge and sensitivity can be improved, and imaging performance can be improved.
  • FIG. 6 is a diagram illustrating a cross-sectional structure example of the transfer circuit of FIG. 5.
  • FIG. 5 is a timing chart when reset, charge accumulation, and readout are performed in the pixel circuit of FIG. 4. It is a figure which shows the equivalent circuit of the transfer circuit containing the transfer transistor of the pixel circuit of FIG. It is a figure which shows the potential transition accompanying the read transfer operation
  • FIG. 13 is a timing chart when reset, charge accumulation, and readout are performed in the pixel circuit of FIG. 12. It is a figure which shows the pixel circuit of the CMOS image sensor which concerns on the 4th Embodiment of this invention. It is a figure which shows the timing chart of the operation
  • FIG. 20 is a diagram illustrating a timing chart of a pixel operation that adopts an intermediate holding mode and improves the large-capacity accumulation operation of the sixth embodiment in the eighth embodiment. It is a figure which shows the timing chart of the operation
  • FIG. 28 is a diagram illustrating a cross-sectional structure example of the transfer circuit of FIG. 27.
  • FIG. 16 is a diagram illustrating a configuration example of a transfer circuit according to a fifteenth embodiment in which a photodiode is replaced with a MOS capacitor with respect to FIG. 6 which is a cross-sectional structure example corresponding to the first embodiment. It is a figure which shows the example of a cross-section of the transfer circuit which concerns on 16th Embodiment which has a cross-sectional structure different from the transfer circuit of 1st Embodiment. It is a figure which shows an example of a structure of the camera system with which the solid-state image sensor which concerns on embodiment of this invention is applied.
  • FIG. 3 is a diagram showing a configuration example of a CMOS image sensor (solid-state imaging device) employing the pixel circuit according to the embodiment of the present invention.
  • CMOS image sensor solid-state imaging device
  • the present CMOS image sensor 100 includes a pixel array unit 110, a row selection circuit (Vdec) 120 as a pixel driving unit, and a column readout circuit (AFE) 130.
  • Vdec row selection circuit
  • AFE column readout circuit
  • a plurality of pixel circuits 110A are arranged in a two-dimensional shape (matrix shape) of M rows ⁇ N columns.
  • the pixel circuit 110A basically includes a photoelectric conversion element, a transfer transistor, a reset transistor, an amplifier transistor, a row selection transistor, a storage node, and an FD (floating diffusion).
  • the transfer transistor of the pixel circuit 110A is formed of at least first and second insulated gate field effect transistors (MOS transistors) that are integrated and connected in series, as will be described in detail later.
  • the first and second MOS transistors are formed as a high threshold voltage Vth transistor and a low threshold voltage Vth transistor whose gate electrodes are driven simultaneously. A specific configuration of the pixel circuit 110A will be described in detail later.
  • a transfer line 140 (LTRG), a reset line 150 (LRST), and a row selection line 160 (LSL) wired to the pixel array unit 110 are wired as a set for each row of the pixel array.
  • M control lines are provided for the transfer line 140 (LTRG), the reset line 150 (LRST), and the row selection line 160 (LSL).
  • These transfer line 140 (LTRG), reset line 150 (LRST), and row selection line 160 (LSL) are driven by the row selection circuit 120.
  • the row selection circuit 120 controls the operation of pixels arranged in an arbitrary row in the pixel array unit 110.
  • the row selection circuit 120 controls the pixel circuit through the transfer line 140 (LTRG), the reset line 150 (LRST), and the row selection line 160 (LSL).
  • the column readout circuit 130 receives the data of the pixel row controlled to be read out by the row selection circuit 120 through the vertical signal line (LSGN) 170 and transfers it to the signal processing circuit at the subsequent stage.
  • a constant current circuit and a sensing circuit are connected to the vertical signal line 170.
  • the read circuit 130 includes a CDS circuit and an ADC (analog / digital converter).
  • FIG. 4 is a diagram showing a pixel circuit of the CMOS image sensor according to the first embodiment of the present invention.
  • the unit pixel circuit 110A includes a photodiode 111 as a photoelectric conversion element, a transfer transistor 112, a reset transistor 113, an amplifier transistor 114, a row selection transistor 115, a storage node 116, and an FD 117. Note that an amplifier circuit 118 is formed by the amplifier transistor 114, and an input node of the amplifier circuit 118 is formed by the FD 117.
  • the transfer transistor 112 of the first embodiment is connected between the photodiode 111 and the FD 117 as an output node.
  • the transfer transistor 112 is formed of at least a first MOS transistor 1121, a second MOS transistor 1122, and a third MOS transistor 1123 which are integrated and connected in series.
  • the first and second MOS transistors 1121 and 1122 are formed as a transistor having a high threshold voltage Vth and a transistor having a low threshold voltage Vth that are driven by applying a drive signal to the gate electrodes simultaneously.
  • the first MOS transistor 1121 is formed as a transistor having a high threshold voltage HVth
  • the second MOS transistor 1122 is formed as a transistor having a low threshold voltage LVth.
  • the gate electrodes of the first and second MOS transistors 1121 and 1122 are connected in common to the transfer line 140, and the gate electrode of the third MOS transistor 1123 is connected to a reference potential, for example, the ground GND.
  • the first, second, and third MOS transistors 1121, 1122, and 1123 are formed as n-channel MOS (NMOS) transistors.
  • NMOS n-channel MOS
  • the high threshold voltage HVth of the first NMOS transistor 1121 is set to 0V, for example, and the low threshold voltage LVth of the second NMOS transistor 1122 is set to ⁇ 1.5V.
  • the threshold voltage of the third MMOS transistor is set to -0.6V.
  • the reset transistor 113 is connected between the power supply line and the FD 117, and the regate electrode is connected to the reset line 150.
  • the gate of the amplifier transistor 114 is connected to the FD 117.
  • the amplifier transistor 114 is connected to the signal line 170 via the row selection transistor 115 and constitutes a constant current circuit 131 outside the pixel portion and a source follower.
  • a gate electrode of the row selection transistor 115 is connected to the row selection line 160.
  • the source of the row selection transistor 115 is connected to the vertical signal line 170.
  • a constant current circuit 131 and a sensing circuit 132 are connected to the vertical signal line 170.
  • FIG. 5 is a diagram showing an equivalent circuit of a transfer circuit including the transfer transistor of the pixel circuit 110A according to the first embodiment.
  • reference numerals 201 and 202 denote gate electrodes, 203 denotes a parasitic capacitance, and 118 denotes an amplifier circuit.
  • the amplifier circuit 118 is formed by an amplifier transistor 114.
  • Electrons generated by photoelectric conversion in the photodiode 111 are fed to the FD 117, which is an input node of the amplifier circuit 118, through the first, second, and third NMOS transistors 1121, 1122, and 1123 that are integrated and connected in series. Completely transferred.
  • the integrated first, second, and third NMOS transistors 1121, 1122, and 1123 are directly connected to each other without an n-type diffusion layer or the like interposed therebetween.
  • the drive signals are applied simultaneously to the gate electrodes 201 of the first and second NMOS transistors 1121 and 1122.
  • the first MOS transistor 1121 has a high threshold voltage HVth
  • the second MOS transistor 1122 has a low threshold voltage LVth.
  • the FD 117 which is an input node, has a parasitic capacitance 203. If the accumulated charge amount is Q and the parasitic capacitance value is Cf, the potential change amount ⁇ Vf is as follows.
  • this displacement drives the vertical signal line 170 through the amplifier circuit 118 with a constant gain.
  • FIG. 6 is a diagram showing an example of a cross-sectional structure of the transfer circuit of FIG.
  • the photodiode 111 employs a so-called HAD structure in which the vicinity of the silicon surface in contact with the oxide film is made p-type.
  • the photoelectrically converted electrons are initially stored in the n-type diffusion node 204.
  • This diffusion node 204 corresponds to the storage node 116.
  • the signal is transferred to the channel region of the second NMOS transistor 1122 via the first NMOS transistor 1121 and stored therein.
  • the threshold value of the first NMOS transistor 1121 is set high and the threshold value of the second NMOS transistor 1122 is set low.
  • the channel portion CH2 of the second NMOS transistor 1122 forms an electron accumulation well
  • the channel portion CH1 of the first NMOS transistor 1121 forms a potential wall for preventing backflow.
  • the third NMOS transistor 1123 is controlled by an independent gate electrode 202.
  • the potential of the channel region of the third NMOS transistor 1123 is set to be shallower (higher potential) than that of the second NMOS transistor 1122 when an ON voltage is applied to the gate electrode 201.
  • the potential of the channel region is set to be deeper (lower potential) than that of the second NMOS transistor 1122 when a voltage for turning off is applied to the gate electrode 201.
  • the potential of the gate electrode 202 of the third NMOS transistor 1123 may be fixed. If the impurity profile of the channel portion CH3 of the third NMOS transistor 1123 is appropriately adjusted, it may be connected to a power supply line or a ground line. Is possible.
  • the diffusion layer 205 is connected to the input of the amplifier circuit 118 not shown in the cross-sectional view.
  • the third NMOS transistor 1123 functions as a separation transistor.
  • first NMOS transistor 1121 and the second NMOS transistor 1122 are regarded as two separate transistors here.
  • the gate electrode is also integrally formed as shown in the figure, it can be regarded as a single NMOS transistor having a gradient in the impurity profile of the channel portion. In any case, it is functionally similar to two individual transistors connected in series, and the present invention encompasses such a form.
  • FIGS. 7A to 7D are diagrams showing potential transitions associated with a read transfer operation using the transfer circuit of the pixel circuit according to the first embodiment.
  • each node serves as a well for accumulating negatively charged electrons, and the potential is lifted upward, that is, in the negative potential direction as the well fills with electrons.
  • Step ST11 In step ST11 of FIG. 7A, the diffusion node 204 of the photodiode 111 is designed to be positively charged by a certain number of donors and have a potential bottom of about 2.0 V when fully depleted. Here, the photoelectrically converted electrons are filled up to a saturated state (about 0 V).
  • the channel regions of the first NMOS transistor 1121 and the second NMOS transistor 1122 are modulated in the range of R11 and R12, respectively, according to the potential applied to both gate electrodes, for example, ⁇ 1.5V to 3V. Is done.
  • the gate electrode 202 of the third NMOS transistor 1123 as the isolation transistor is connected to the ground GND, and the channel potential is adjusted to about 0.6V. Further, the diffusion layer 205 (FD 117) which is an input node of the amplifier circuit 118 is reset and is in a floating state of 3V.
  • Step ST12 In step ST12 in FIG. 7B, when the first NMOS transistor 1121 and the second NMOS transistor 1122 are turned on, electrons are moved as follows. The electrons accumulated in the diffusion node 204 of the photodiode 111 do not remain through the first NMOS transistor 1121 and move to the channel region of the second NMOS transistor 1122. That is, electrons move to the channel region of the second NMOS transistor 1122 in a deep depletion state, and are accumulated in an analog state.
  • the potential of the channel region of the third NMOS transistor 1123 is shallower (lower potential) than that of the second NMOS transistor 1122, and between the diffusion layer 205 (FD 117) that is the input node of the amplifier circuit 118. It forms a barrier.
  • Step ST13 In step ST13 of FIG. 7C, when the gate electrode is driven to turn off the first NMOS transistor 1121 and the second NMOS transistor 1122, the potential of the channel region is modulated in the negative potential direction accordingly. Is done.
  • the channel of the first NMOS transistor 1121 forms a potential barrier to prevent the backflow of accumulated electrons to the diffusion node 204 of the photodiode 111.
  • the height of the barrier corresponds to the difference between the threshold values of the first NMOS transistor 1121 and the second NMOS transistor 1122, and is, for example, 1.5V.
  • the gate electrodes 201 of the first and second NMOS transistors 1121 and 1122 reach an appropriate intermediate voltage, the stored electrons are separated from both the diffusion node 204 of the photodiode 111 and the FD 117 which is the input of the amplifier. A condition can arise.
  • the gate may be driven all at once until the next step, but a new function can be added by temporarily holding such an intermediate state as will be described later. Further, when the gate is continuously driven from here to modulate the potential of the channel region of the second NMOS transistor 1122 in the negative potential direction, the electrons accumulated therein are diffusion layers 205 ( Start moving to FD117).
  • Step ST114 In step ST14 of FIG. 7D, when the first NMOS transistor 1121 and the second NMOS transistor 1122 are completely turned off, the potential of the channel region of the second NMOS transistor 1122 that has released all accumulated electrons is It becomes like this. That is, the channel region potential of the second NMOS transistor 1122 exceeds the channel potential of the third NMOS transistor 1123. Then, all the electrons accumulated in the photodiode 111 in step ST11 are moved to the diffusion layer 205 (FD117) which is an input node of the amplifier circuit 118. As a result, the amplifier circuit 118 drives the vertical signal line 170 to read out the accumulated signal.
  • FD117 diffusion layer 205
  • stepwise transfer it is not necessary to secure a potential difference between the diffusion node 204 of the photodiode 111 that is in a fully depleted state and the FD 117 that is the input node of the amplifier circuit 118. That is, in this example, complete transfer is realized even if the potential of the FD 117 filled with electrons is shallower than that of the diffusion node 204.
  • FIG. 8A to 8D are timing charts when reset, charge accumulation, and readout are performed in the pixel circuit of FIG. 8A shows the signal potential of the reset line 150, FIG. 8B shows the signal potential of the transfer line 140, FIG. 8C shows the signal potential of the row selection line 160, and FIG. 8D shows the vertical potential. Each signal potential of the signal line 170 is shown.
  • the characteristic operation of the pixel circuit 110A of the first embodiment is that the transfer of the stored electrons of the photodiode 111 to the FD 117 is performed in two stages corresponding to the drive of the transfer line 140. That is, when the transfer line 140 rises from the low level to the high level, the accumulated electrons are transferred from the diffusion node 204 of the photodiode 111 to the channel region of the second NMOS transistor 1122 as shown in step ST12 of FIG. Transferred. Further, when the transfer line 140 returns from the high level to the low level, the electrons in the channel region are transferred to the FD 117 which is the input node of the amplifier circuit 118, as shown in step ST14 of FIG.
  • the FD 117 which is the input node of the amplifier circuit 118 is connected to the reset level potential (power supply voltage ⁇ 3 V).
  • the transfer line 140 rises from the low level to the high level and further falls from the high level to the low level, the electrons accumulated in the photodiode 111 are transferred to the diffusion layer 205 and extracted to the reset level.
  • a new electron accumulation period T2 starts at this point.
  • the reset pulse of the reset line 150 falls to the low level after waiting for the transfer line 140 to fall to the low level.
  • the electrons accumulated in the photodiode 111 are transferred to the diffusion layer 205 when the transfer line 140 rises from the low level to the high level and further falls from the high level to the low level. Therefore, the driving of the vertical signal line 170 via the amplifier circuit 118 by the accumulated signal occurs when the transfer line 140 returns from the high level to the low level.
  • the accumulation period T2 also ends at this point.
  • the pixel circuit 110A it is possible to facilitate the charge transfer in the pixel in the CMOS image sensor, to improve the amount of accumulated charge and the sensitivity, and to improve the imaging performance. Become.
  • FIG. 9 is a diagram showing an equivalent circuit of the transfer circuit including the transfer transistor of the pixel circuit PX1 of FIG.
  • GT1 represents a gate electrode
  • C1 represents a parasitic capacitance
  • 8 represents an amplifier circuit.
  • the amplifier circuit 14 is formed by the amplifier transistor 4.
  • the transfer circuit TX1 electrons generated by photoelectric conversion by the photodiode 1 are accumulated in the accumulation node 6 that is a diffusion layer node of the photodiode 1. At the time of reading, they are completely transferred to the FD 7 that is the input node of the amplifier circuit 14 via the transfer transistor 2.
  • an NMOS transistor such as the amplifier transistor 4 is usually used, but a unique random noise Nr is generated. Therefore, when the gain is G, the S / N ratio of the accumulated signal generated in the vertical signal line as an output is ⁇ G ⁇ ⁇ Vf / Nr ⁇ . Since the gain G and random noise Nr are substantially constant once the configuration of the amplifier circuit 14 is determined, the magnitude of the potential change amount ⁇ Vf directly affects the imaging performance.
  • FIGS. 10A to 10D are diagrams showing potential transitions associated with the read transfer operation using the pixel circuits as shown in FIGS.
  • each node serves as a well for accumulating negatively charged electrons, and the potential is lifted upward, that is, in the negative potential direction as the well fills with electrons.
  • Step ST1 In step ST1 of FIG. 10A, the storage node 6 which is the diffusion node of the photodiode 1 is designed to be positively charged by a certain number of donors and have a potential bottom of about 1.5 V when fully depleted. ing. Here, the photoelectrically converted electrons are filled up to a saturated state (about 0 V). On the other hand, the potential of the channel region of transfer transistor 2 is modulated in the range of R1 according to the potential applied to the gate electrode, for example, 1V to 3V. Further, the FD 7 which is an input node of the amplifier circuit 14 is reset and is in a floating state of 3V.
  • Step ST2 In step ST2 of FIG. 10B, when the transfer transistor 2 is turned on, electrons move as follows. That is, when the transfer transistor 2 is turned on, the electrons accumulated in the accumulation node 6 that is the diffusion node of the photodiode 1 are not distributed and are distributed to the channel region of the transfer transistor 2 and the FD 7 that is the input node of the amplifier circuit 14. Moving.
  • Step ST3 In step ST3 of FIG. 10C, when the potential of the channel region rises as the gate electrode rises in order to turn off the transfer transistor 2, the electrons accumulated therein are the input nodes of the amplifier circuit 14. Move to FD7.
  • Step ST4 In step ST4 of FIG. 10D, when the transfer transistor 2 is in an off state, all the electrons accumulated in the photodiode 1 in step ST1 are moved to the FD7 that is the input node of the amplifier circuit. As a result, the amplifier circuit 14 drives the vertical signal line 11 to read out the accumulated signal.
  • the pixel circuit PX1 in FIG. 1 is between the storage node 6 of the photodiode 1 in a fully depleted state and the FD7 that is the input node of the amplifier circuit 14. Needs to have a potential difference M1. On the other hand, if this potential difference is not sufficiently secured, electrons accumulated in the channel region of the transfer transistor 2 will flow backward to the photodiode 1 and the amount of electrons accumulated in the photodiode 1 will not be reflected linearly in the read signal.
  • the potential after transfer of the FD 7 that is the input node of the amplifier circuit 14 needs to be kept higher than the photodiode 1 at the time of complete depletion. is there.
  • the pixel circuit PX1 of FIG. 1 has a disadvantage that the potential dynamic range of the FD 7 is limited, ⁇ Vf cannot be sufficiently increased, and the S / N ratio cannot be increased.
  • ⁇ Vf has a limit of (3.0V ⁇ 1.5V), and the potential difference corresponding to the transfer margin is further subtracted.
  • the saturation accumulated charge amount Qs of the photodiode 1 corresponds to the number of donors in the diffusion layer. Therefore, when Qs is increased normally, the potential at the time of complete depletion becomes deep (high potential). . This is a direction that further narrows the range of ⁇ Vf. Such a transfer margin problem is a great design limitation.
  • the pixel circuit 110A of the first embodiment employs transfer using an integrated series transistor for transferring electrons from the photodiode in the pixel to the amplifier circuit.
  • an intermediate transfer node capable of potential modulation is formed in the channel portion of the MOS transistor, and stored electrons are transferred stepwise from the photodiode 111 to the amplifier circuit 118 via the intermediate node. .
  • the above-described potential restriction for transfer can be released, thereby increasing the saturation accumulated charge amount Qs or reducing the parasitic capacitance of the amplifier input unit,
  • the dynamic range can be improved.
  • the pixel circuit 110A stores electrons photoelectrically converted during exposure not in the photodiode but in a channel region of a separately formed MOS transistor, and at the time of reading, completely transfers the stored electrons to the amplifier circuit. Can do. Therefore, according to the pixel circuit 110A, the exposure sensitivity can be improved and the saturated accumulated charge amount Qs can be greatly improved.
  • the pixel circuit 110A electron (charge) transfer is performed only within the pixel, and after the vertical signal line is driven by the amplifier circuit, a low-impedance analog signal or digital signal is transmitted. Therefore, it is possible to realize a high-speed and low power consumption imager without problems of M smear and transfer leakage.
  • FIG. 11 is a diagram showing a pixel circuit of a CMOS image sensor according to the second embodiment of the present invention.
  • the pixel circuit 110B according to the second embodiment is different from the pixel circuit 110A according to the first embodiment as follows.
  • a plurality of, for example, two pixels PXL110a and PXL110b each having a unique photodiode 111 and transfer circuit 112 share an FD 117 and an amplifier transistor 114 that form an amplifier circuit.
  • the reset transistor 113 and the row selection transistor 115 are also shared by the plurality of pixels PXL110a and PXL110b.
  • the shared gate electrodes of the first and second NMOS transistors are connected to different transfer lines 140a and 140b, respectively.
  • the gate electrodes of the third MOS transistors 1123 of the transfer transistors 112a and 112b of the pixels PXL110a and PXL110b are respectively grounded.
  • the electrons accumulated in the photodiodes 111a and 111b are transferred to the FDF 117 (input node of the amplifier circuit) at individual timings according to the independent transfer lines 140a and 140b.
  • Sharing the amplifier circuit can reduce the effective size of the pixel, but the parasitic capacity of the FD 117 increases as the number of shared pixels increases. Therefore, the number of shared pixels is desirably 2 pixels or more and 16 pixels or less.
  • FIG. 12 is a diagram showing a pixel circuit of a CMOS image sensor according to the third embodiment of the present invention.
  • the pixel circuit 110C according to the third embodiment is different from the pixel circuit 110A according to the first embodiment as follows.
  • the gate electrode 202 of the third NMOS transistor 1123 which was set to the fixed potential in the first embodiment, is driven by the row selection circuit 120 that is a peripheral circuit.
  • the shared gate electrode 201 of the first and second NMOS transistors 1121 and 1122 is connected to the first transfer line 141, and the gate electrode 202 of the third NMOS transistor 1123 is connected to the second transfer line (distribution). (Separated line) 142.
  • FIGS. 13A to 13D are diagrams showing potential transitions associated with a read transfer operation using the pixel circuit 110C according to the third embodiment.
  • Step ST21 In step ST21 in FIG. 13A, the diffusion node 204 of the photodiode 111 is designed to be positively charged by a certain number of donors and have a potential bottom of about 2.0 V when fully depleted. Here, the photoelectrically converted electrons are filled up to a saturated state (about 0 V).
  • the channel regions of the first NMOS transistor 1121 and the second NMOS transistor 1122 are modulated in the range of R13 and R14, respectively, in accordance with the potential applied to both gate electrodes, for example, ⁇ 0.5V to 3V. Is done.
  • the potential of the channel region of the third NMOS transistor 1123 as the isolation transistor is modulated in the range of R15 according to the potential inherent to the gate electrode, for example, 0V to 3V.
  • the diffusion layer 205 (FD 117) which is an input node of the amplifier circuit 118 is reset and is in a floating state of 3V.
  • Step ST22 In step ST22 of FIG. 13B, when the first NMOS transistor 1121 and the second NMOS transistor 1122 are turned on, the electron transfer is performed as follows. That is, the electrons accumulated in the diffusion node 204 of the photodiode 111 do not remain through the first NMOS transistor 1121 and move to the channel region of the second NMOS transistor 1122. That is, electrons move to the channel region of the second NMOS transistor 1122 in a deep depletion state, and are accumulated in an analog state.
  • the potential of the channel region of the third NMOS transistor 1123 is secondly shallower (lower potential) than that of the NMOS transistor 1122, and between the diffusion layer 205 (FD 117) that is the input node of the amplifier circuit 118. It forms a barrier.
  • Step ST23 In step ST23 of FIG. 13C, when the first NMOS transistor 1121 and the second NMOS transistor 1122 are turned off again, the potential of the channel region is modulated in the negative potential direction.
  • the channel of the first NMOS transistor 1121 forms a potential barrier to prevent the backflow of accumulated electrons to the diffusion node 204 of the photodiode 111.
  • the height of the barrier corresponds to the difference between the threshold values of the first NMOS transistor 1121 and the second NMOS transistor 1122, and is, for example, 1.5V.
  • Step ST24 In step ST24 of FIG. 13D, when the gate electrode 203 of the third NMOS transistor 1123 is driven through the second transfer line 142 as a separation line and the third NMOS transistor 1123 is turned on, the stored electrons are amplified. It flows into the FD 117 which is an input node of the circuit 118. Further, when the third NMOS transistor 1123 is turned off, all the stored electrons are moved to the diffusion layer 205 (FD 117) which is an input node of the amplifier circuit 118. As a result, the amplifier drives the vertical signal line, and the stored signal is read out.
  • the transfer from the channel of the second NMOS transistor 1122 in the third embodiment to the FD 117 that is the input node of the amplifier circuit 118 is performed as follows.
  • stepwise transfer it is not necessary to secure a potential difference between the diffusion node 204 of the photodiode 111 that is in a fully depleted state and the FD 117 that is the input node of the amplifier circuit 118. That is, in this example, complete transfer is realized even if the potential of the FD 117 filled with electrons is shallower than that of the diffusion node 204.
  • FIG. 14A to 14E are timing charts when reset, charge accumulation, and readout are performed in the pixel circuit of FIG. 14A shows the signal potential of the reset line 150, FIG. 14B shows the signal potential of the first transfer line 141, and FIG. 14C shows the signal potential of the second transfer line (separation line) 142. Respectively. 14D shows the signal potential of the row selection line 160, and FIG. 14E shows the signal potential of the vertical signal line 170.
  • the diffusion node 204 of the photodiode 111 moves from the diffusion node 204 to the channel region of the second NMOS transistor 1122 as shown in step ST22 of FIG.
  • Stored electrons are transferred.
  • the first transfer line 141 returns from the high level to the low level and the second transfer line 142 as the separation line becomes the high level almost simultaneously with the first transfer line 141, the following electron movement is performed.
  • the third NMOS transistor 1123 is turned on as a separation transistor, and stored electrons flow into the FD 117 which is an input node of the amplifier circuit 118.
  • the second transfer line 142 as the separation line falls to a low level, complete transfer to the FD 117 that is the input node of the electronic amplifier circuit 118 is completed.
  • the FD 117 which is an input node of the amplifier circuit is connected to the reset level potential (power supply voltage ⁇ 3 V).
  • the first transfer line 141 rises from the low level to the high level, excess electrons accumulated in the photodiode 111 pass through the first NMOS transistor 1121 and the channel portion CH2 of the second NMOS transistor 1122.
  • the first transfer line 141 falls from the high level to the low level, and at the same time, the second transfer line 142 becomes the high level as the separation line, and the third NMOS transistor 1123 as the separation transistor becomes conductive.
  • T3 starts when the first transfer line 141 falls from the high level to the low level.
  • the electrons accumulated in the photodiode 111 are first increased from the low level to the high level by the first transfer line 141, so that the second MOS transistor 1122 is passed through the first NMOS transistor 1121.
  • the first transfer line 141 falls from the high level to the low level, and the second transfer line 142 as the separation line rises to the high level substantially at the same time, and finally falls to the low level, they are amplified. Is completely transferred to the FD 117, which is the input node of.
  • the accumulation period T3 ends at this point.
  • the timing at which the second transfer line 142 as the separation line is turned on may be before or after the timing at which the first transfer line 141 is turned off.
  • the amplifier transistor 114 is turned on through the FD 117 before the level at which the first transfer line 141 is turned off, the state from step ST22 in FIG. 13B to step ST23 in FIG. 13C is skipped. The process proceeds to step ST24 of D).
  • complete transfer can be realized as long as the second transfer line 142 as the separation line is turned off after the first transfer line 141 is turned off.
  • FIG. 15 is a diagram showing a pixel circuit of a CMOS image sensor according to the fourth embodiment of the present invention.
  • the pixel circuit 110D according to the fourth embodiment is different from the pixel circuit 110C according to the third embodiment as follows.
  • a plurality of, for example, two pixels PXL110a and PXL110b each having a unique photodiode 111 and transfer circuit 112 share an FD 117 and an amplifier transistor 114 that form an amplifier circuit.
  • the reset transistor 113 and the row selection transistor 115 are also shared by the plurality of pixels PXL110a and PXL110b.
  • the transfer transistors 112a and 112b of the respective pixels PXL110a and PXL110b are connected to first transfer lines 1410a and 141b having different shared gate electrodes of the first and second NMOS transistors, respectively.
  • the gate electrodes of the third MOS transistors 1123 of the transfer transistors 112a and 112b of the pixels PXL110a and PXL110b are respectively connected to second transfer lines 142a and 142b serving as separation lines.
  • the electrons accumulated in the photodiodes 111a and 111b are FDF117 at individual timings according to the first transfer lines 141a and 141b that are independent from each other and the second transfer lines 142a and 142b as the separation lines. Forwarded to
  • Sharing the amplifier circuit can reduce the effective size of the pixel, but the parasitic capacity of the FD 117 increases as the number of shared pixels increases. Therefore, the number of shared pixels is desirably 2 pixels or more and 16 pixels or less.
  • the large-capacity storage operation can be applied to any of the circuit configurations of the first to fourth embodiments described above, and will be described below as fifth and sixth embodiments, respectively.
  • the pixel circuit configuration of FIG. 4 employed in the first embodiment and the charge accumulation using the deep depletion state of the second NMOS transistor 1122 are applied. Specifically, electrons accumulated in the diffusion node 204 that is the diffusion layer of the photodiode 111 are transferred to the channel portion of the second NMOS transistor 1122 and accumulated during the accumulation period. That is, during the pixel accumulation period, the gate electrode 201 is maintained at the on-state level so that the first and second NMOS transistors 1121 and 1122 are maintained in the on-state.
  • the electrons photoelectrically converted by the photodiode 111 are immediately transferred to the channel portion CH2 of the second NMOS transistor 1122 via the first NMOS transistor 1121 and stored therein.
  • the gate electrode 201 is driven so that the first and second NMOS transistors 1121 and 1122 are turned off.
  • the accumulated electrons are transferred to the FD 117 that is the input node of the amplifier circuit 118 via the third NMOS transistor 1123.
  • FIGS. 16A to 16D are timing charts showing the operation of the fifth embodiment.
  • 16A shows the signal potential of the reset line 150
  • FIG. 16B shows the signal potential of the transfer line 140
  • FIG. 16C shows the signal potential of the row selection line 160
  • FIG. Each signal potential of the signal line 170 is shown.
  • the pixel circuit is the same as that shown in FIG. 4, and the details and cross-sectional configuration of the transfer circuit are the same as those shown in FIGS.
  • the transfer line 140 is again in the high level state and is maintained in the high level state during the accumulation period T4. .
  • the electrons photoelectrically converted by the photodiode 111 are not accumulated in the diffusion layer but immediately transferred to the channel region of the second NMOS transistor 1122 and accumulated there.
  • the row selection line 160 becomes high level, and the output of the amplifier circuit is connected to the vertical signal line 170. Further, the FD 117 that is the input node (8c) of the amplifier circuit 118 is reset by a pulse to the reset line 150, and the FD 117 is connected to the power supply voltage source, whereby the reset level is read. Next, the transfer line 140 transitions from a high level to a low level. As a result, electrons accumulated in the channel region of the second NMOS transistor 1122 are transferred to the FD 117, which is an input node of the amplifier circuit 118, and the accumulated signal is read. The accumulation period T4 also ends with the transition of the transfer line 140.
  • the potential transition of the embodiment of the present invention is in accordance with FIGS. 7A to 7D.
  • the state is not step ST11 in FIG. 7A but the state in step ST12 in FIG. 7B. Yes.
  • the first NMOS transistor 1121 and the second NMOS transistor 1122 are kept on.
  • the electrons photoelectrically converted by the photodiode 111 and collected in the diffusion node 204 immediately move to the channel region of the second NMOS transistor 1122 via the first NMOS transistor 1121. That is, electrons move to the channel region of the second NMOS transistor 1122 in a deep depletion state, and are accumulated in an analog state. Transfer of electrons from the second NMOS transistor 1122 to the diffusion layer 205 at the time of reading is the same as the steps ST13 and ST14 in FIGS. 7C and 7D.
  • the photodiode 111 is always kept in the same fully depleted state. Therefore, the sensitivity and the linearity between the accumulation time and the accumulation signal are also improved.
  • the sensitivity and the linearity between the accumulation time and the accumulation signal are also improved.
  • holes generated in the depletion layer are attracted to the internal electric field and quickly discharged to the substrate.
  • the internal electric field is reduced accordingly, the hole discharging ability is lowered, and recombination of electrons and holes is likely to occur.
  • the sensitivity gradually decreases. On the other hand, such a problem does not occur in the fifth embodiment.
  • the saturation accumulated charge amount of the photodiode itself is small, it does not cause a problem. Therefore, it is possible to reduce the irregularity concentration of the diffusion layer and suppress the generation of dark current and white spots.
  • the potential formed in the diffusion node 204 of the photodiode 111 at the time of reset can be made shallower. Therefore, the modulation ranges R11 and R12 of the channel regions of the first NMOS transistor 1121 and the second NMOS transistor 1122 can be reduced, and it is easy to ensure reliability such as withstand voltage.
  • the fifth embodiment of the present invention it is possible to improve all of the basic performances of the image sensor, such as the amount of accumulated charge, sensitivity, and white point.
  • FIG. 17A shows the signal potential of the reset line 150
  • FIG. 17B shows the signal potential of the first transfer line 141
  • FIG. 17C shows the signal potential of the second transfer line (separation line) 142
  • Respectively. 17D shows the signal potential of the row selection line 160
  • FIG. 17E shows the signal potential of the vertical signal line 170.
  • the pixel circuit is the same as that shown in FIG. 12, and the transition of the transfer potential is the same as that shown in FIGS.
  • the first transfer line 141 again becomes a high level state, and maintains the high level state during the accumulation period T5. Yes.
  • the electrons photoelectrically converted by the photodiode 111 are not accumulated in the diffusion layer but immediately transferred to the channel region of the second NMOS transistor 1122 and accumulated there. That is, the state of step ST22 in FIG. 13B in the potential diagram is maintained.
  • the row selection line 160 becomes high level, and the output of the amplifier circuit 118 is connected to the vertical signal line 170.
  • the reset level 150 is read by resetting the FD 117, which is the input node of the amplifier circuit 118, to the power supply voltage source by a pulse to the reset line 150.
  • the first transfer line 141 changes from a high level to a low level, and a pulse is also applied to the second transfer line 142 as a separation line.
  • the accumulation period T5 also ends with the transition of the first transfer line 141.
  • the state is as follows in the intermediate state of step ST13.
  • the electrons accumulated in the channel region of the second NMOS transistor 1122 as the intermediate accumulation node are separated from the diffusion node 204 of the photodiode 111 and the FD 117 as the amplifier input. That is, electrons newly photoelectrically converted at the diffusion node 204 of the photodiode 111 do not flow into the intermediate storage node, and electrons stored at the intermediate storage node do not flow into the FD 117.
  • the shared gates of the first and second NMOS transistors 1121 and 1122 are driven with three values, and such a state is realized by the intermediate voltage, thereby maintaining this intermediate state for a certain period. Is possible.
  • the following is performed in the intermediate state of step ST23.
  • the electrons accumulated in the channel region of the second NMOS transistor 1122 as the intermediate accumulation node are separated from the diffusion node 204 of the photodiode 111 and the FD 117 as the amplifier input.
  • the intermediate state can be maintained for a certain period by turning off the first and second NMOS transistors 1121 and 1122 and the third NMOS transistor 1123 by driving the gate electrode.
  • the certain period is, for example, a period longer than the minimum accumulation period, or a period longer than the period required for reading one row.
  • 18A to 18D are timing charts of pixel operations in which the intermediate holding mode is employed in the seventh embodiment and the large-capacity accumulation operation of the fifth embodiment is improved.
  • 18A shows the signal potential of the reset line 150
  • FIG. 18B shows the signal potential of the transfer line 140
  • FIG. 18C shows the signal potential of the row selection line 160
  • FIG. Each signal potential of the signal line 170 is shown.
  • the pixel circuit is the same as that shown in FIG. 4, and the details and cross-sectional configuration of the transfer circuit are the same as those shown in FIGS.
  • the seventh embodiment which is an improved example, increases the dark current by driving the gate electrode 201 and turning on the first and second NMOS transistors 1121 and 1122 intermittently. Is suppressed. That is, first, a reset operation similar to that in FIGS. 8 and 16 is performed to start a new accumulation.
  • the first and second NMOS transistors 1121 and 1122 are not kept open through the gate electrode 201, but are intermittently set to the high level so as to be time-shared from the photodiode 111 to the intermediate accumulation node.
  • the electron is being transferred.
  • the gate electrode 201 is maintained at the intermediate potential, and the intermediate storage node maintains the intermediate state of step ST13 in FIG. 7C.
  • the gate electrode 201 is again set to the high level, and the electrons remaining in the photodiode 111 are transferred to the intermediate storage node.
  • the gate electrode 201 is set to the low level, and the electrons stored in the intermediate storage node are collectively transferred to the FD 117 as the amplifier input.
  • FIGS. 19A to 19E show pixel operations in the eighth embodiment in which the intermediate holding mode is adopted based on the same concept as in the seventh embodiment, and the large capacity storage operation of the sixth embodiment is improved. It is a figure which shows a timing chart.
  • FIG. 19A shows the signal potential of the reset line 150
  • FIG. 19B shows the signal potential of the first transfer line 141
  • FIG. 19C shows the signal potential of the second transfer line (separation line) 142
  • Respectively. 19D shows the signal potential of the row selection line 160
  • FIG. 19E shows the signal potential of the vertical signal line 170.
  • the pixel circuit is the same as that shown in FIG. 12, and the transition of the transfer potential is the same as that shown in FIGS.
  • the same reset as in FIG. 14 and FIG. 17 is performed to start a new accumulation.
  • the first and second NMOS transistors 1121 and 1122 driven by the gate electrode 201 are not kept open, but pulses are intermittently applied to the intermediate accumulation node from the photodiode 111. Electrons are transferred in time division.
  • the third NMOS transistor 1123 is kept off through the isolation gate electrode 202, and the intermediate accumulation node other than the intermittent transfer is maintained at the intermediate state in step ST23 of FIG. 13C. ing.
  • a pulse is again applied to the gate electrode 201 to turn on the first and second NMOS transistors 1121 and 1122, and the electrons remaining in the photodiode 111 are transferred to the intermediate storage node.
  • a pulse is applied to the separation gate electrode 202 to turn on the third NMOS transistor 1123, and the accumulated electrons at the intermediate accumulation node are collectively transferred to the FD 117 which is an amplifier input.
  • an increase in dark current can be suppressed while realizing a large capacity accumulation as in the seventh embodiment.
  • the global shutter function is a function that removes so-called focal plane distortion that has occurred due to a shift in shutter timing within the pixel array.
  • the start of the read operation determines the accumulation end timing. Since reading is performed sequentially for each normal row, the accumulation end timing also follows that. Therefore, usually, a reset operation for starting accumulation is also sequentially performed by shifting for each row, and measures are taken to make the accumulation period T1 uniform for all effective pixels.
  • This is called a rolling shutter and is a common technique in CMOS image sensors, but means that the shutter timing is shifted for each row, and for example, distortion occurs in an image of a subject that operates at high speed.
  • the global shutter function is realized by simultaneously starting the charge accumulation of all effective pixels and ending the accumulation simultaneously.
  • the accumulation data is read out for each row, in this case, it is necessary to separate the accumulation end and the read timing, and it is necessary to store a signal for each pixel during the period from the end of accumulation to the readout.
  • the configuration of the transfer circuit shown in FIG. 5 is used and the intermediate holding mode is used, such an operation and good signal storage are possible. That is, in the CMOS image sensor 100, the first and second NMOS transistors 1121 and 1122 are turned off simultaneously through the gate electrode 201 for all effective pixels. Accordingly, the transfer of the photoelectrically converted electrons is stopped to complete the accumulation, and the already accumulated electrons are temporarily stored in the channel region of the second NMOS transistor 1122. After that, when reading is performed in units of rows, a pulse is given to the gate electrode 202 to sequentially turn on the third NMOS transistor 1123, and the stored electrons are transferred to the FD 117 which is the input node of the amplifier circuit 118. good.
  • FIGS. 20A to 20D are timing charts showing operations in the ninth embodiment in which the global shutter function is installed in the first embodiment.
  • 20A shows the signal potential of the reset line 150
  • FIG. 20B shows the signal potential of the transfer line 140
  • FIG. 20C shows the signal potential of the row selection line 160
  • FIG. Each signal potential of the signal line 170 is shown.
  • the pixel circuit conforms to FIG. 4, and the potential transition conforms to FIG.
  • the FD 117 which is an input node of the amplifier circuit 118 is connected to the reset level (power supply voltage ⁇ 3V).
  • the transfer line 140 rises from the low level to the high level and further falls from the high level to the low level, the electrons accumulated in the photodiode 111 are transferred to the FD 117 and extracted to the reset level.
  • a new electron accumulation period T8 starts at this point.
  • the pulse of the reset line 150 falls to the low level after waiting for the pulse applied to the gate electrode 201 to fall to the low level. Normally, this reset operation is performed sequentially for each selected row, but in a global reset, it is performed simultaneously for all effective pixels. That is, this step is a global shutter opening operation.
  • the electrons accumulated in the photodiode 111 are first transferred to the intermediate accumulation node by the transfer line 140 rising from the low level to the high level.
  • the potential state at this time corresponds to step ST12 in FIG.
  • the transfer line 140 returns from the high level to the intermediate potential, the potential state shifts to the intermediate holding mode in step ST13 in FIG. 7B, and the intermediate storage node and the photodiode 111 are disconnected.
  • Reading is sequentially performed for each row along the row address.
  • a selection signal is applied to the row selection line 160 to selectively perform row selection
  • a pulse is applied to the reset line 150, and the FD 117, which is an amplifier input unit, is connected to the reset level so that the reset level is set. Perceived.
  • the transfer line 140 falls from the intermediate potential to the low level state, whereby all the electrons held in the intermediate storage node are transferred to the FD 117 that is the input node of the amplifier circuit 118.
  • Each pixel maintains the intermediate holding mode for a period of H8 from the end of accumulation to reading, but the intermediate holding period H8 is different for each row. In other words, the intermediate holding is performed for a period from when the shutters are closed all the time until the reading order is turned to the corresponding row.
  • FIGS. 21A to 21E are timing charts showing the operation of the tenth embodiment in which the global shutter function is installed in the third embodiment.
  • FIG. 21A shows the signal potential of the reset line 150
  • FIG. 21B shows the signal potential of the first transfer line 141
  • FIG. 21C shows the signal potential of the second transfer line (separation line) 142
  • Respectively. 21D shows the signal potential of the row selection line 160
  • FIG. 21E shows the signal potential of the vertical signal line 170.
  • the pixel circuit is the same as that in FIG. 12, and the transition of the transfer potential is the same as in FIGS. 13A to 13D.
  • the FD 117 which is an input node of the amplifier circuit 118 is connected to the reset level (power supply voltage ⁇ 3V).
  • the first transfer line 141 rises from the low level to the high level, excess electrons accumulated in the photodiode 111 are transferred to the channel portion of the second NMOS transistor 1122 via the first NMOS transistor 1121. Transferred. Further, the first transfer line 141 falls from the high level to the low level, and at the same time, the second transfer line 142 as the separation line becomes the high level, and the separation third NMOS transistor 1123 becomes conductive.
  • the electrons accumulated in the photodiode 111 are first transferred to the intermediate accumulation node by the first transfer line 141 rising from the low level to the high level.
  • the potential state at this time corresponds to step ST22 in FIG.
  • the potential state shifts to the intermediate holding mode in step ST23 in FIG. 13B, and the intermediate storage node and the photodiode are disconnected.
  • Reading is sequentially performed for each row along the row address.
  • a selection signal is applied to the row selection line 160 to selectively perform row selection
  • a pulse is applied to the reset line 150, and the FD 117 portion which is an input node of the amplifier circuit 118 is connected to the reset level.
  • the reset level is detected.
  • the second transfer line 142 as a separation line is driven to a high level, and the third NMOS transistor 1123 which is a separation transistor is turned on. As a result, electrons accumulated in the channel portion of the second NMOS transistor 1122 are transferred to the FD 117 which is an input node of the amplifier 118.
  • each pixel maintains the intermediate holding mode for a period of H9 from the end of accumulation to reading, but the intermediate holding period H9 is different for each row. In other words, the intermediate holding is performed for a period from when the shutters are closed all the time until the reading order is turned to the corresponding row.
  • the global shutter function can be executed in combination with the above-described large-capacity storage operation. For example, when accumulation of the global shutter sequence shown in FIGS. 20A to 20D is started, the transfer lines 140 of all effective pixels are collectively changed to the high level. Then, after maintaining the state during the accumulation period T8, the accumulation is ended by dropping it to the intermediate potential in a lump, and the state is shifted to the intermediate holding state. In this case, during the accumulation period, the potential state of step ST12 in FIG. 7B is maintained in each pixel, and electrons are accumulated not in the photodiode 111 but in the channel of the second NMOS transistor 1122, thereby accumulating large capacity. Is possible.
  • Both the basic configuration of the first embodiment and the basic configuration of the third embodiment are used in combination with a large-capacity accumulation operation and a global shutter function. can do.
  • This function stores a short accumulation time signal and a long accumulation signal in one pixel at the same time, and uses a short accumulation time signal for high-luminance object sensing and a long accumulation time signal for low-luminance object sensing. Thus, it is a function of capturing both images simultaneously with an appropriate exposure time.
  • a signal accumulated for a long time in the same pixel is stored in the channel region of the transistor in the intermediate holding mode, and photo A separate signal can be stored in the diode.
  • the long-time accumulation side signal stored in the intermediate holding mode is transferred to the amplifier input, and then the short-time accumulation side signal held in the photodiode is transferred.
  • FIGS. 22 (A) to (D) and FIGS. 23 (A) to (C) An example of a wide dynamic range operation using the configuration of the first embodiment will be described using the potential transition diagrams of FIGS. 22 (A) to (D) and FIGS. 23 (A) to (C).
  • 22A to 22D are first potential transition diagrams for explaining an example of the wide dynamic range operation in the eleventh embodiment using the configuration of the first embodiment.
  • FIGS. 23A to 23C are second potential transition diagrams for explaining an example of the wide dynamic range operation in the eleventh embodiment using the configuration of the first embodiment.
  • the pixel circuit is the same as that shown in FIG. 4, and the details and cross-sectional configuration of the transfer circuit are the same as those shown in FIGS.
  • Step ST31 In step ST31 in FIG. 22A, first electron accumulation is performed in the diffusion node 204 of the photodiode 111, as in step ST11 in FIG.
  • the channel regions of the first NMOS transistor 1121 and the second NMOS transistor 1122 are modulated in the range of R11 and R12, respectively, according to the potential applied to both the common gate electrodes 201, for example, -1.5V to 3V. Is done.
  • the gate electrode 202 of the third NMOS transistor 1123 which is a separation transistor is connected to the ground, and the channel potential is adjusted to about 0.6V.
  • Step ST32 In step ST32 of FIG. 22B, when the first NMOS transistor 1121) and the second NMOS transistor 1122 are turned on, electrons move.
  • the electrons accumulated in the diffusion node 204 of the photodiode 111 do not remain through the first NMOS transistor 1121 and move to the channel region of the second NMOS transistor 1122. That is, electrons move to the channel region of the second NMOS transistor 1122 in a deep depletion state, and are accumulated in an analog state.
  • Step ST33 In step ST33 of FIG. 22C, when the gate electrode 201 is driven to turn off the first NMOS transistor 1121 and the second NMOS transistor 1122, the potential of the channel region is modulated in the negative potential direction accordingly. Is done. As a result, the photodiode 111 is disconnected from the channel of the second NMOS transistor 1122, and the first accumulation is completed. At this stage when the gate electrodes of the first NMOS transistor 1121 and the second NMOS transistor 1122 reach an appropriate intermediate voltage, the stored electrons are separated from both the photodiode 111 and the FD 117 which is the input node of the amplifier circuit 118. It becomes a state.
  • Step ST34 In step ST34 in FIG. 22D, if the intermediate holding state in step ST33 is maintained, light continuously enters the photodiode 111 and photoelectric conversion is performed. Accumulated electrons are accumulated.
  • Step ST35 In step ST35 of FIG. 23A, when the first NMOS transistor 1121 and the second NMOS transistor 1122 are completely turned off, electrons move as follows. That is, all the first accumulated electrons held in the channel of the second NMOS transistor 1122 move to the FD 117 that is the input node of the amplifier circuit 118. As a result, the amplifier circuit 118 including the amplifier transistor 114 drives the vertical signal line 170 to read out the first accumulated signal.
  • Step ST36 In step ST36 of FIG. 23B, when the first NMOS transistor 1121 and the second NMOS transistor 1122 are turned on again, movement to electrons is performed as follows. The second accumulated electrons accumulated in the diffusion node 204 of the photodiode 111 do not remain through the first NMOS transistor 1121 and move to the channel region of the second NMOS transistor 1122. At this time, the FD 117 which is an input node of the amplifier circuit 118 is reset to 3V.
  • Step ST37 In step ST37 of FIG. 23C, when the first NMOS transistor 1121 and the second NMOS transistor 1122 are completely turned off again, electrons move as follows. All the second accumulated electrons held in the channel of the second NMOS transistor 1122 move to the FD 117 which is an input node of the amplifier circuit. As a result, the amplifier circuit 118 including the amplifier transistor 114 drives the vertical signal line 170 to read out the second accumulated signal.
  • the first electron accumulation is performed for a long time and the second electron accumulation is performed for a short time. If the first electron accumulation is not saturated, that value is used for the accumulated data of the pixel. On the other hand, when the first electron accumulation is saturated, the value of the second electron accumulation is used as the accumulation data of the pixel. If the second accumulation time is 1 / K of the first accumulation time, the second accumulation data is handled by being multiplied by K at the time of image synthesis.
  • the long-time accumulation and the short-time accumulation are carried out continuously without intervening readout. Then, reading is sequentially performed twice for each row. Therefore, the user of the imager according to the embodiment of the present invention does not need to prepare two frame buffers corresponding to different accumulation times, and if only two line buffers are prepared, frame synthesis can be performed. . Further, although the frame rate is halved because the time required for reading is doubled, the doubled time required for one frame can be used for accumulation.
  • 24A to 24D are timing charts showing the operation corresponding to the wide dynamic range.
  • 24A shows the signal potential of the reset line 150
  • FIG. 24B shows the signal potential of the transfer line 140
  • FIG. 24C shows the signal potential of the row selection line 160
  • FIG. Each signal potential of the signal line 170 is shown.
  • the reset line 150 is set to the high level, and the FD 117 that is the input node of the amplifier circuit 118 is connected to the reset level (power supply voltage ⁇ 3 V).
  • the transfer line 140 rises from the low level to the high level and further falls from the high level to the low level, the electrons accumulated in the photodiode 111 are transferred to the FD 117 and extracted to the reset level.
  • the accumulation period T10L in the first electron accumulation starts at this point.
  • the pulse on the reset line 150 falls to the low level after waiting for the transfer line 140 to fall to the low level.
  • the transfer line (10c) rises from low to high, and the accumulated electrons are formed in the channel portion of the first NMOS transistor 1122 as shown in step ST32 of FIG. Forwarded to intermediate node. Further, when the transfer line 140 falls from the high level to the intermediate potential, the photodiode 11 and the intermediate node are disconnected as shown in step ST33 of FIG. 22C, and the long-side accumulation period T10L that is the first electron accumulation. Ends. At the same time, the second accumulation period T10S starts.
  • Reading is performed as follows after a selection signal is applied to the row selection line 160 to perform row selection.
  • the FD 117 that is the input node of the amplifier circuit 118 is reset by applying a pulse of the reset line 150, and the reset level is detected.
  • the transfer line 140 falls from the intermediate node to the low level, the first accumulated electrons are transferred to the FD 117 which is the input node of the amplifier circuit 118 as shown in step STST35 of FIG. Done.
  • the reset line 150 again, the FD 117, which is the input node of the amplifier circuit 118, is reset, and the reset level is detected.
  • the second accumulated signal is transferred to the FD 117, which is an input node of the amplifier circuit 118, through steps ST36 and ST37 of FIGS. And the sensing is performed.
  • the reading of the second accumulation signal also ends the accumulation period T10S.
  • FIGS. 25A to 25E are timing charts of the wide dynamic range operation in the twelfth embodiment using the configuration of the third embodiment.
  • the configuration of the pixel circuit is the same as that in FIG.
  • the FD 117 which is an input node of the amplifier circuit 118 is connected to the reset level (power supply voltage ⁇ 3V).
  • the first transfer line 141 rises from the low level to the high level, excess electrons accumulated in the photodiode 111 pass through the first NMOS transistor 1121) to the channel portion of the second NMOS transistor 1122.
  • the first transfer line 141 falls from the high level to the low level, and at the same time, the second transfer line 142 as the separation line becomes the high level, and the third NMOS transistor 1123 as the separation transistor becomes conductive.
  • the second transfer line 142 falls to the low level, the stored electrons are completely transferred to the FD 117 and extracted to the reset level.
  • the accumulation period T11L in the first electron accumulation starts at this point.
  • the pulse on the reset line 150 falls to the low level after waiting for the second transfer line 142 to fall to the low level.
  • a predetermined accumulation time elapses, electrons accumulated in the photodiode 111 are transferred to the intermediate accumulation node by the first transfer line 141 rising from the low level to the high level.
  • the first transfer line 141 returns from the high level to the low level, the potential state shifts to the intermediate holding mode in step ST23 in FIG. 13B, and the intermediate storage node and the photodiode are disconnected.
  • the long-side accumulation period T11L which is the first electron accumulation, ends.
  • the second accumulation period T11S starts.
  • Reading is performed as follows after a selection signal is applied to the row selection line 160 to perform row selection. First, a pulse is applied to the reset line 150, and the FD 117, which is an input node of the amplifier circuit 118, is connected to the reset level to sense the reset level. Next, the second transfer line 142 as the separation line is driven to a high level, and the third NMOS transistor 1123 as the separation transistor becomes conductive. As a result, the first accumulated electrons accumulated in the channel portion of the second NMOS transistor 1122 are transferred to the FD 117 which is the input node of the amplifier circuit 118.
  • the second accumulated electrons accumulated in the photodiode 111 are transferred to the second NMOS transistor via the first NMOS transistor 1121. It is transferred to the channel portion 1122. Furthermore, when the first transfer line 141 falls from the high level to the low level, the second transfer line 142, which is the separation line, goes to the high level substantially at the same time, and finally the second transfer line 142 falls to the low level. The second stored electrons are completely transferred to the FD 117. As a result, the second accumulation period T11S is also ended, and subsequently the second accumulation signal is sensed.
  • the value is used for the accumulated data of the pixel.
  • the value of the second electron accumulation is used as the accumulation data of the pixel. If the second accumulation time is 1 / K of the first accumulation time, the second accumulation data is handled by being multiplied by K at the time of image synthesis.
  • FIG. 26 is a diagram showing a pixel circuit of a CMOS image sensor according to the thirteenth embodiment of the present invention.
  • the pixel circuit 110E according to the thirteenth embodiment has a configuration in which the third NMOS transistor 1123 as the separation transistor of the transfer transistor 112 in the pixel circuit 110A according to the first embodiment is omitted. That is, the pixel circuit 110E according to the thirteenth embodiment is formed by a first NMOS transistor 1121 having a high threshold HVth and a second NMOS transistor 1122 having a low threshold LVth, in which transfer transistors 112E are integrated and connected in series. ing.
  • FIG. 27 is a diagram illustrating an equivalent circuit of a transfer circuit including a transfer transistor of the pixel circuit 110E according to the thirteenth embodiment.
  • the electrons generated by the photoelectric conversion in the photodiode 111 are completely transferred to the FDF 117 which is an input node of the amplifier circuit 118 through the integrated first and second NMOS transistors 1121 and 1122 forming the transfer transistor 112E. Transferred.
  • the integrated first and second NMOS transistors 1121 and 1122 are directly connected to each other without an n-type diffusion layer or the like interposed therebetween.
  • a drive signal is applied to the gate electrodes 201 of the first and second NMOS transistors 1121 and 1122 simultaneously.
  • the first NMOS transistor 1121 has a high threshold voltage HVth
  • the second NMOS transistor 1122 has a low threshold voltage LVth.
  • the FD 117 which is an input node, has a parasitic capacitance 203.
  • this displacement drives the vertical signal line 170 through the amplifier circuit 118 with a constant gain.
  • the area occupied by the pixel is reduced accordingly.
  • the FD 117 that is an input node of the amplifier circuit 118 that is in a floating state is easily affected by a change in state of the adjacent second NMOS transistor 1122.
  • the potential of the FD 117 varies due to the coupling.
  • the FD 117 which is an input node of the amplifier circuit 118, usually includes a diffusion layer into which a large amount of impurities are introduced, a contact portion of a wiring, and the like, and has poor crystallinity compared to a channel portion of a MOS transistor. Therefore, the individually leaked electrons are likely to be lost due to recombination or the like during the accumulation period, and in particular, the accumulation function in the third embodiment and the global shutter function in the ninth and tenth embodiments have a significant adverse effect. Will be affected.
  • the margin restriction for complete transfer is reduced or eliminated based on the principle similar to the first embodiment. Is possible.
  • FIG. 28 is a diagram showing a cross-sectional structure example of the transfer circuit of FIG.
  • the photodiode 111 employs a so-called HAD structure in which the vicinity of the silicon surface in contact with the oxide film is made p-type.
  • the photoelectrically converted electrons are initially stored in the n-type diffusion node 204.
  • a signal for turning on the first NMOS transistor 1121 is applied to the gate electrode 201, the signal is transferred to the channel region of the second NMOS transistor 1122 through the first NMOS transistor 1121, and many electrons are present there. Accumulated.
  • the threshold value of the first NMOS transistor 1121 is set high and the threshold value of the second NMOS transistor 1122 is set low.
  • the channel portion of the second NMOS transistor 1122 forms an electron accumulation well, and the channel portion of the first NMOS transistor 1121 forms a potential wall for preventing backflow.
  • the diffusion layer 205 is connected to the input of the amplifier circuit 118 not shown in the cross-sectional view.
  • first NMOS transistor 1121 and the second NMOS transistor 1122 are regarded as two separate transistors here.
  • the gate electrode is also integrally formed as shown in the figure, it can be regarded as a single NMOS transistor having a gradient in the impurity profile of the channel portion. In any case, however, it is functionally similar to two individual transistors connected in series and within the scope of the present invention.
  • FIGS. 29A to 29D are diagrams showing potential transitions associated with a read transfer operation using the transfer circuit of the pixel circuit according to the thirteenth embodiment.
  • the diffusion node 204 of the photodiode 111 is designed to be positively charged by a certain number of donors and have a potential bottom of about 2.5 V when fully depleted.
  • the photoelectrically converted electrons are filled up to a saturated state (about 0 V).
  • the channel regions of the first NMOS transistor 1121 and the second NMOS transistor 1122 are modulated in the range of R17 and R18, respectively, according to the potential applied to both gate electrodes in common (for example, 1.5 V to 3 V). Is done.
  • the diffusion layer 205 (FD 117) which is an input node of the amplifier circuit 118 is reset and is in a floating state of 3V.
  • Step ST42 In step ST42 of FIG. 29B, when the first NMOS transistor 1121 and the second NMOS transistor 1122 are turned on, the following potential movement is performed.
  • the electrons accumulated in the diffusion node 204 of the photodiode 111 do not remain through the first NMOS transistor 1121 and move to the channel region of the second NMOS transistor 1122.
  • the diffusion layer 205 (FD 117) that is an input node of the amplifier circuit 118 is also coupled and the potential rises, and some electrons are further added to the diffusion layer 205 (through the channel portion of the second NMOS transistor 1122). FD117).
  • Step ST43 In step ST43 of FIG. 29C, when the gate electrode 201 is driven to turn off the first NMOS transistor 1121 and the second NMOS transistor 1122, the potential of the channel region is modulated in the negative direction accordingly. Is done.
  • the channel of the first NMOS transistor 1121 forms a potential barrier to prevent the backflow of accumulated electrons to the diffusion node 204 of the photodiode 111.
  • the height of this barrier corresponds to the difference between the threshold values of both transistors, and is, for example, 1.5V.
  • the potential of the channel region of the second NMOS transistor 1122 increases (the potential decreases), the electrons accumulated therein move to the diffusion layer 205 (FD 117) that is the input node of the amplifier circuit 118.
  • step ST44 In step ST44 of FIG. 29D, when the first and second NMOS transistors 1121 and 1122 are in an off state, all the electrons accumulated in the photodiode in step ST41 are diffusion layers that are input nodes of the amplifier circuit 118. It will be in the state which moved to 205. As a result, the amplifier drives the vertical signal line, and the stored signal is read out.
  • stepwise transfer it is not necessary to secure a potential difference between the diffusion node 204 of the photodiode 111 that is in a fully depleted state and the diffusion layer 205 that is an input node of the amplifier circuit 118. That is, in the thirteenth embodiment, complete transfer is realized even when the potential of the diffusion layer 205 (FD 117) filled with electrons is shallower than the diffusion node 204.
  • the storage capacity of the channel portion of the second NMOS transistor 1122 is sufficiently large in step ST42. Accordingly, it is necessary that all electrons move to the right side of the second NMOS transistor 1122 regardless of the parasitic capacitance of the diffusion layer 205 which is an input node of the amplifier circuit 118. If the saturation charge amount of the photodiode 111 is Qs, the channel capacity (capacity of the inversion layer) of the second NMOS transistor 1122 is Cinv, and the threshold difference between the first NMOS transistor 1121 and the second NMOS transistor 1122 is ⁇ Vth. The following conditions are met.
  • step ST42 if more than half of the electrons generated by the photoelectric conversion of the photodiode 111 are accumulated in the channel portion of the second NMOS transistor 1122, the transfer margin has a sufficiently significant expansion effect. obtain.
  • FIG. 30 is a diagram showing a pixel circuit of a CMOS image sensor according to the fourteenth embodiment of the present invention.
  • the pixel circuit 110F according to the fourteenth embodiment is different from the pixel circuit 110E according to the thirteenth embodiment as follows.
  • a plurality of, for example, two pixels PXL110a and PXL110b each having a unique photodiode 111 and transfer circuit 112 share an FD 117 and an amplifier transistor 114 that form an amplifier circuit.
  • the reset transistor 113 and the row selection transistor 115 are also shared by the plurality of pixels PXL110a and PXL110b.
  • the shared gate electrodes of the first and second NMOS transistors are connected to different transfer lines 140a and 140b, respectively.
  • the electrons accumulated in the photodiodes 111a and 111b are transferred to the FDF 117 (input node of the amplifier circuit) at individual timings according to the independent transfer lines 140a and 140b.
  • Sharing the amplifier circuit can reduce the effective size of the pixel, but the parasitic capacity of the FD 117 increases as the number of shared pixels increases. Therefore, the number of shared pixels is desirably 2 pixels or more and 16 pixels or less.
  • FIG. 31 is a diagram illustrating a configuration example of a transfer circuit according to the fifteenth embodiment in which a photodiode is replaced with a MOS capacitor with respect to FIG. 6 which is a cross-sectional structure example corresponding to the first embodiment.
  • reference numeral 210 denotes a photoelectric conversion element using a MOS capacitor.
  • a fixed voltage of 2 V, for example, is applied to the electrode 211, and the MOS capacitor 210 is in a deep depletion state.
  • electrons enter the depletion layer electron / hole pairs are generated.
  • the holes are attracted by the electric field and escape to the p-Well side, while the electrons are accumulated in the vicinity of the oxide film of the MOS capacitor 210 as an inversion layer.
  • the gate electrode 201 is set to the high level, the stored electrons are completely transferred to the channel region of the second NMOS transistor 1122 via the first MOS transistor 1121 and stored there. Further, when the gate electrode 201 is lowered to a low level, all the accumulated electrons are transferred to the diffusion layer 205 (FD 117) which is an input node of the amplifier circuit, and the vertical signal line 170 is driven to perform reading.
  • FIG. 32 is a diagram illustrating a cross-sectional structure example of the transfer circuit according to the sixteenth embodiment having a different cross-sectional structure from the transfer circuit according to the first embodiment.
  • the transfer circuit according to the sixteenth embodiment of FIG. 32 differs from the transfer circuit according to the first embodiment of FIG. 6 mainly in the gate structure of the integrated first to third NMOS transistors 1121, 1122, and 1123. It is.
  • the first NMOS transistor 1121 and the second NMOS transistor 1122 are formed as different gate electrodes 201-1 and 201-2. These gate electrodes 201-1 and 201-2 are formed of different conductive layers or polysilicon layers, and are short-circuited in a pixel (not shown) to form an integrated electrode 201.
  • the substrate impurity profile of the second NMOS transistor 1122 can be adjusted in a self-aligning manner.
  • the threshold value can be adjusted by changing the work function of different gate electrode layers.
  • the solid-state imaging devices according to the first to sixteenth embodiments described above can be applied as imaging devices for digital cameras and video cameras.
  • FIG. 33 is a diagram illustrating an example of a configuration of a camera system to which the solid-state imaging device according to the embodiment of the present invention is applied.
  • the camera system 300 includes an imaging device 310 to which the CMOS image sensors (solid-state imaging devices) 100 and 300 according to the present embodiment can be applied.
  • the camera system 300 includes an optical system that guides incident light (images a subject image) to a pixel region of the imaging device 310, for example, a lens 320 that forms incident light (image light) on an imaging surface.
  • the camera system 300 includes a drive circuit (DRV) 330 that drives the imaging device 310 and a signal processing circuit (PRC) 340 that processes an output signal of the imaging device 310.
  • DUV drive circuit
  • PRC signal processing circuit
  • the drive circuit 330 includes a timing generator (not shown) that generates various timing signals including a start pulse and a clock pulse that drive a circuit in the imaging device 310, and drives the imaging device 310 with a predetermined timing signal. .
  • the signal processing circuit 340 performs predetermined signal processing on the output signal of the imaging device 310.
  • the image signal processed by the signal processing circuit 340 is recorded on a recording medium such as a memory.
  • the image information recorded on the recording medium is hard copied by a printer or the like.
  • the image signal processed by the signal processing circuit 340 is displayed as a moving image on a monitor including a liquid crystal display.
  • the imaging apparatus such as a digital still camera
  • the imaging device 100 by mounting the above-described imaging device 100 as the imaging device 310, a highly accurate camera with low power consumption can be realized.
  • CMOS image sensor 110 Pixel array part 110A-110F Pixel circuit 111 Photodiode 112 Transfer transistor 1121 1st MOS transistor 1122 2nd MOS transistor 1123 3rd MOS transistor 113 Reset transistor 114 Amplifier transistor 115 Row selection transistor 116 Storage node 117 FD 118 amplifier circuit 120 row selection circuit 130 column readout circuit (AFE) 300 Camera system.

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Abstract

　転送トランジスタ１１２は、光電変換素子１１１からアンプ回路側に向かって、一体化して直列接続された第１、第２、および第３の電界効果トランジスタ１１２１～１１２３を有し、第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、第１の電界効果トランジスタの閾値電圧が第２の電界効果トランジスタの閾値電圧より高く設定され、ゲート電極の段階的な駆動に伴って、光電変換素子で生成され、第１の電界効果トランジスタを介して転送された電子を第２の電界効果トランジスタのチャネル領域に蓄積し、チャネル領域に蓄積した電子を第３の電界効果トランジスタを介してアンプ回路の入力に転送する。

Description

画素回路、固体撮像素子、およびカメラシステム
　本発明は、ＣＭＯＳイメージセンサに代表される画素回路、固体撮像素子、およびカメラシステムに関するものである。
　近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＭＯＳイメージャーが広く使われるようになり、市場も拡大している。
　ＣＭＯＳイメージャーは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部に出力する。
　図１は、１単位画素で４つのトランジスタを含む画素回路の一例を示す図である。
　１単位の画素回路ＰＸ１は、フォトダイオード１、転送トランジスタ２、リセットトランジスタ３、アンプトランジスタ４、行選択トランジスタ５、蓄積ノード６、およびフローティングディフュージョン（ＦＤ：Floating Diffusion、浮遊拡散層）７を有する。
　転送トランジスタ２のゲート電極が転送線８に接続され、リセットトランジスタ３のゲート電極がリセット線９に接続されている。アンプトランジスタ４のゲート電極がＦＤ７に接続され、行選択トランジスタ５のゲート電極が行選択線１０に接続されている。そして、行選択トランジスタ５のソースが垂直信号線１１に接続されている。
　垂直信号線１１には、定電流回路１２、および感知回路１３が接続されている。
　画素回路ＰＸ１においては、画素のシリコン基板に入射した光は電子とホールのペアを発生させ、その内の電子がフォトダイオード１によって、ノード６に集光、蓄積される。その電子が最終的には垂直信号線１１への信号となって読み出される。
　以下に、電荷蓄積と読み出しの具体的動作を図２に関連付けて説明する。
　図２（Ａ）～（Ｄ）は、図１の画素回路のタイミングチャートを示す図である。
　電荷蓄積に先立って、まず画素のリセットを行う。これはリセット線９および転送線８をハイレベルにして、リセットトランジスタ３と転送トランジスタ２をオン状態にする。これはたとえば３Ｖの電源電圧をフォトダイオードの蓄積ノード６に伝達させる操作である。
　これによって、蓄積ノード６のポテンシャルは上昇し、そこに蓄積された電子の引き抜きが行われる。
　近年主流のＨＡＤ(Hole-Accumulation
Diode)構造においては、蓄積ノード６はｐ型層に挟まれたｎ型の埋め込み拡散層で形成されており、その電子は全て排出されて完全空乏状態となる。なお、電子が全て排出された時点でノード６のポテンシャル上昇も止まり、そのレベルは電源電圧３Ｖより低い所定の水準となる。
　その後、転送線８をローレベルにして、転送トランジスタ２をオフすることで、蓄積ノード６は浮遊状態となって、新たな電荷蓄積が開始される。電荷蓄積中はリセットトランジスタ３も通常オフにしておく。
　一般にこのような画素のリセット動作は、ＣＭＯＳイメージセンサの電子シャッター動作として利用される。
　次に、蓄積された電荷の読み出し動作について説明する。
　まず、行選択線１０がハイレベルとなり、行選択トランジスタ５がオンして、垂直信号線１１に画素のアンプトランジスタ４が接続される。
　ここでアンプトランジスタ４と定電流回路１２に接続された垂直信号線１１はソースフォロワ回路を形成しており、その入力であるＦＤ７のポテンシャルＶｆと、出力である垂直信号線１１の電位Ｖｓｌは、変動比が１に近いリニアな関係となる。
　すなわち定電流回路１２の電流値をｉとすると、理想的には次式が成立する。
［数１］
　ｉ＝（１／２）＊β＊（Ｖｆ－Ｖｔｈ－Ｖｓｌ）２　　　／／βは定数
　ここで、（Ｖｆ－Ｖｔｈ－Ｖｓｌ）は一定となって、Ｖｆの変動はリニアにＶｓｌに反映される。
　すなわち、ソースファロアー回路はゲインが略１のアンプ回路として動作し、入力ノードであるＦＤ７の信号量に応じて垂直信号線１１を駆動する。
　ここで、リセット線９をハイレベルにしてリセットトランジスタ３をオンすることで、ＦＤ７に電源電圧３Ｖが伝達される。
　さらに、リセットトランジスタ３をオフにした後、コンパレータやＡＤ変換器等で構成された感知回路１３によって、垂直信号線１１の電位Ｖｓｌの１回目の感知を行う。これはリセット信号の読み出しである。
　次に、転送線８をハイレベルにして転送トランジスタ２をオンすることで、蓄積ノード６に蓄積された電子がＦＤ７に流れ込む。
　この際、ＦＤ７のポテンシャルが十分深ければ、すなわち高電位であれば、蓄積ノード６に蓄積されていた電子は全てＦＤ７に流出し、蓄積ノード６は完全空乏状態になる。
　ここで転送トランジスタ２をオフし、感知回路１３によって、垂直信号線１１の電位の２回目の感知を行う。これは蓄積信号の読み出しである。
　上記Ｖｓｌの１回目の感知と２回目の感知の差分は、フォトダイオード１の露光によって蓄積ノード６に蓄積された電荷量を正確に反映している。
　ＣＭＯＳイメージャーはこの差分をデジタル化し、画素の信号値として外部に出力する。各画素の電子蓄積時間は、上記リセット動作と読み出し動作との間の期間であり、正確には転送トランジスタ２がリセット後オフしてから、読み出しでオフするまでの期間Ｔ１である。
　このように、一般にＣＭＯＳ型イメージャーでは、光電変換素子により生成された蓄積電子は画素ごとにアンプ回路を介して垂直信号線１１のアナログ信号に変換されて感知回路１３に伝達される。
　さらに、このアナログ信号はＡＤ変換器によりデジタル信号に変換されてチップ外に出力される。
　これは蓄積電子そのものがチップ出力用アンプ回路の直前までＣＣＤ転送により垂直、水平転送されていくＣＣＤ型イメージャーと著しい対照をなしている。
　ところで、上述した画素回路では、読み出し時に光電変換した電子を完全転送するためには、アンプ回路１１８の入力ノードであるＦＤ７の転送後のポテンシャルが、完全空乏時のフォトダイオード１より高電位に保たれる必要がある。
　しかしそのために、ＦＤ７のポテンシャルのダイナミックレンジが限定され、電位変化量ΔＶｆを十分に上げることができず、Ｓ／Ｎ比を上げることができないという不利益がる。
　さらに、フォトダイオードの飽和蓄積電荷量Ｑｓはその拡散層内のドナー数に相当するので、通常、飽和蓄積電荷量Ｑｓを上げると完全空乏時のポテンシャルは深く（高電位に）なる。これは電位変化量ΔＶｆのレンジをさらに狭める方向となってしまう。
　このような転送マージンの問題は、設計上の大きな制約となっていた。
　本発明は、画素内の電荷転送を容易にし、蓄積電荷量の向上や感度の向上を図れ、撮像性能を向上させることが可能な画素回路、固体撮像素子、およびカメラシステムを提供することにある。
　本発明の第１の観点の画素回路は、光電変換素子と、アンプ回路と、上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、上記転送トランジスタは、上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１、第２、および第３の電界効果トランジスタを有し、上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、ゲート電極の段階的な駆動に伴って、光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷を上記第２の電界効果トランジスタのチャネル領域に蓄積し、当該チャネル領域に蓄積した上記電荷を上記第３の電界効果トランジスタを介してアンプ回路の入力に転送し、上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる。
　本発明の第２の観点の画素回路は、光電変換素子と、アンプ回路と、上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、上記転送トランジスタは、上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１および第２の電界効果トランジスタを有し、上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、ゲート電極の段階的な駆動に伴って、光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷の所定量を上記第２の電界効果トランジスタのチャネル領域に蓄積し、当該チャネル領域に蓄積した上記電荷をアンプ回路の入力に転送し、上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる。
　本発明の第３の観点の固体撮像素子は、複数の画素回路が配列された画素部と、上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、上記各画素回路は、光電変換素子と、アンプ回路と、上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、上記転送トランジスタは、上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１、第２、および第３の電界効果トランジスタを有し、上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、上記画素駆動部によるゲート電極の段階的な駆動に伴って、光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷を上記第２の電界効果トランジスタのチャネル領域に蓄積し、当該チャネル領域に蓄積した上記電荷を上記第３の電界効果トランジスタを介してアンプ回路の入力に転送し、上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる。
　本発明の第４の観点の固体撮像素子は、複数の画素回路が配列された画素部と、上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、上記各画素回路は、光電変換素子と、アンプ回路と、上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、上記転送トランジスタは、上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１および第２の電界効果トランジスタを有し、上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、上記画素駆動部によるゲート電極の段階的な駆動に伴って、光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷の所定量を上記第２の電界効果トランジスタのチャネル領域に蓄積し、当該チャネル領域に蓄積した上記電荷をアンプ回路の入力に転送し、上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる。
　本発明の第５の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、複数の画素回路が配列された画素部と、上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、上記各画素回路は、光電変換素子と、アンプ回路と、上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、上記転送トランジスタは、上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１、第２、および第３の電界効果トランジスタを有し、上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、上記画素駆動部によるゲート電極の段階的な駆動に伴って、光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷を上記第２の電界効果トランジスタのチャネル領域に蓄積し、当該チャネル領域に蓄積した上記電荷を上記第３の電界効果トランジスタを介してアンプ回路の入力に転送し、上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる。
　本発明の第６の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、複数の画素回路が配列された画素部と、上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、上記各画素回路は、光電変換素子と、アンプ回路と、上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、上記転送トランジスタは、上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１および第２の電界効果トランジスタを有し、上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、上記画素駆動部によるゲート電極の段階的な駆動に伴って、光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷の所定量を上記第２の電界効果トランジスタのチャネル領域に蓄積し、当該チャネル領域に蓄積した上記電荷をアンプ回路の入力に転送し、上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる。
　本発明によれば、画素内の電荷転送を容易にし、蓄積電荷量の向上や感度の向上を図れ、撮像性能を向上させることができる。
画素回路の一例を示す図である。 図１の画素回路のタイミングチャートを示す図である。 本発明の実施形態に係る画素回路を採用したＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 本発明の第１の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 第１の実施形態に係る画素回路の転送トランジスタを含む転送回路の等価回路を示す図である。 図５の転送回路の断面構造例を示す図である。 本第１の実施形態に係る画素回路の転送回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。 図４の画素回路においてリセット、電荷蓄積、読み出しを行う際のタイミングチャートを示す図である。 図１の画素回路の転送トランジスタを含む転送回路の等価回路を示す図である。 図１および図３のような画素回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。 本発明の第２の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 本発明の第３の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 第３の実施形態に係る画素回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。 図１２の画素回路においてリセット、電荷蓄積、読み出しを行う際のタイミングチャートを示す図である。 本発明の第４の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 本第５の実施形態の動作のタイミングチャートを示す図である。 本第６の実施形態の動作のタイミングチャートを示す図である。 第７の実施形態において中間保持モードを採用し、第５の実施形態の大容量蓄積動作を改善した、画素動作のタイミングチャートを示す図である。 第８の実施形態において、中間保持モードを採用し、第６の実施形態の大容量蓄積動作を改善した画素動作のタイミングチャートを示す図である。 第１の実施形態にグローバルシャッター機能を搭載した第９の実施形態における動作のタイミングチャートを示す図である。 第３の実施形態にグローバルシャッター機能を搭載した第１０の実施形態の動作のタイミングチャートを示す図である 第１の実施形態の構成を用いた本第１１の実施形態におけるワイドダイナミックレンジ動作の例を説明するための第１のポテンシャル推移図である。 第１の実施形態の構成を用いた本第１１の実施形態におけるワイドダイナミックレンジ動作の例を説明するための第２のポテンシャル推移図である。 第１１の実施形態に係るワイドダイナミックレンジ対応動作のタイミングチャートを示す図である。 第３の実施形態の構成を用いた第１２の実施形態におけるワイドダイナミックレンジ動作のタイミングチャートを示す図である。 本発明の第１３の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 第１３の実施形態に係る画素回路の転送トランジスタを含む転送回路の等価回路を示す図である。 図２７の転送回路の断面構造例を示す図である。 本第１３の実施形態に係る画素回路の転送回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。 本発明の第１４の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。 第１の実施形態に対応した断面構造例である図６に対して、フォトダイオードをＭＯＳキャパシタに入れ替えた第１５の実施形態に係る転送回路の構成例を示す図である。 第１の実施形態の転送回路と異なる断面構造を有する第１６の実施形態に係る転送回路の断面構造例を示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
　以下、本発明の実施形態を図面に関連付けて説明する。
　なお、説明は以下の順序で行う。
１．第１の実施形態（画素回路の第１の構成例）
２．第２の実施形態（画素回路の第２の構成例）
３．第３の実施形態（画素回路の第３の構成例）
４．第４の実施形態（画素回路の第４の構成例）
５．第５の実施形態（深い空乏状態を用いた電荷蓄積例）
６．第６の実施形態（深い空乏状態を用いた電荷蓄積例）
７．第７の実施形態（中間保持モード）
８．第８の実施形態（中間保持モード）
９．第９の実施形態（グローバルシャッター機能）
１０．第１０の実施形態（グローバルシャッター機能）
１１．第１１の実施形態（ワイドダイナミックレンジ動作）
１２．第１２の実施形態（ワイドダイナミックレンジ動作）
１３．第１３の実施形態（画素回路の第５の構成例）
１４．第１４の実施形態（画素回路の第６の構成例）
１５．第１５の実施形態（他の断面構造）
１６．第１６の実施形態（他の断面構造）
１７．第１７の実施形態（カメラシステム）
　図３は、本発明の実施形態に係る画素回路を採用したＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
　本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、およびカラム読み出し回路（ＡＦＥ）１３０を有する。
　画素アレイ部１１０は、複数の画素回路１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
　本実施形態に係る画素回路１１０Ａは、基本的に、光電変換素子、転送トランジスタ、リセットトランジスタ、アンプトランジスタ、行選択トランジスタ、蓄積ノード、およびＦＤ（フローティングディフュージョン)を含んで構成される。
　ただし、画素回路１１０Ａの転送トランジスタは、後で詳述するように、一体化して直列接続された少なくとも第１および第２の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）により形成される。そして、第１および第２のＭＯＳトランジスタは、ゲート電極が同時一括で駆動される高閾値電圧Ｖｔｈのトランジスタと低閾値電圧Ｖｔｈのトランジスタとして形成される。
　この画素回路１１０Ａの具体的な構成については、後で詳述する。
　画素アレイ部１１０に配線されている転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）が一組として画素配列の各行単位で配線されている。
　転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）の各制御線はそれぞれＭ本ずつ設けられている。
　これらの転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）は、行選択回路１２０により駆動される。
　行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、転送線１４０（ＬＴＲＧ）、リセット線１５０(ＬＲＳＴ)、および行選択線１６０（ＬＳＬ）を通して画素回路を制御する。
　カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを垂直信号線(ＬＳＧＮ)１７０を介して受け取り、後段の信号処理回路に転送する。垂直信号線１７０には、定電流回路や感知回路が接続される。
　読み出し回路１３０は、ＣＤＳ回路やＡＤＣ（アナログデジタルコンバータ）を含む。
　以下に、上記したような構成を有するＣＭＯＳイメージセンサ１００における画素回路の具体的な構成例について説明する。
＜１．第１の実施形態＞
　図４は、本発明の第１の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。
　１単位の画素回路１１０Ａ（ＰＸ１１１）は、光電変換素子としてのフォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、アンプトランジスタ１１４、行選択トランジスタ１１５、蓄積ノード１１６、およびＦＤ１１７を有する。
　なお、アンプトランジスタ１１４によりアンプ回路１１８が形成され、ＦＤ１１７によりアンプ回路１１８の入力ノードが形成される。
　本第１の実施形態の転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのＦＤ１１７との間に接続されている。
　転送トランジスタ１１２は、一体化して直列接続された少なくとも第１のＭＯＳトランジスタ１１２１、第２のＭＯＳトランジスタ１１２２、および第３のＭＯＳトランジスタ１１２３により形成されている。
　そして、第１および第２のＭＯＳトランジスタ１１２１，１１２２は、ゲート電極が同時一括で駆動信号が印加されて駆動される高閾値電圧Ｖｔｈのトランジスタと低閾値電圧Ｖｔｈのトランジスタとして形成される。
　第１のＭＯＳトランジスタ１１２１は高閾値電圧ＨＶｔｈのトランジスタとして形成され、第２のＭＯＳトランジスタ１１２２が低閾値電圧ＬＶｔｈのトランジスタとして形成される。
　そして、第１および第２のＭＯＳトランジスタ１１２１，１１２２のゲート電極が転送線１４０に共通に接続され、第３のＭＯＳトランジスタ１１２３のゲート電極が基準電位、たとえばグランドＧＮＤに接続される。
　本実施形態においては、第１、第２、および第３のＭＯＳトランジスタ１１２１，１１２２，１１２３は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタとして形成される。
　そしてたとえば、第１のＮＭＯＳトランジスタ１１２１の高閾値電圧ＨＶｔｈはたとえば０Ｖ設定され、第２のＮＭＯＳトランジスタ１１２２の低閾値電圧ＬＶｔｈは－１．５Ｖに設定される。
　また第３のＭＭＯＳトランジスタのト閾値電圧－０．６Ｖに設定される。
　リセットトランジスタ１１３は、電源ラインとＦＤ１１７との間に接続され、リゲート電極がリセット線１５０に接続されている。
　ＦＤ１１７には、アンプトランジスタ１１４のゲートが接続されている。アンプトランジスタ１１４は、行選択トランジスタ１１５を介して信号線１７０に接続され、画素部外の定電流回路１３１とソースフォロワを構成している。
　行選択トランジスタ１１５のゲート電極が行選択線１６０に接続されている。そして、行選択トランジスタ１１５のソースが垂直信号線１７０に接続されている。
　垂直信号線１７０には、定電流回路１３１、および感知回路１３２が接続されている。
　図５は、第１の実施形態に係る画素回路１１０Ａの転送トランジスタを含む転送回路の等価回路を示す図である。
　図５の転送回路２００において、２０１、２０２はゲート電極を、２０３は寄生容量を、１１８はアンプ回路をそれぞれ示している。アンプ回路１１８はアンプトランジスタ１１４により形成される。
　フォトダイオード１１１で光電変換により生成された電子は、一体化され直列接続された第１、第２、および第３のＮＭＯＳトランジスタ１１２１，１１２２，１１２３を介してアンプ回路１１８の入力ノードであるＦＤ１１７に完全転送される。
　一体化された第１、第２、および第３のＮＭＯＳトランジスタ１１２１，１１２２，１１２３は、互いのチャネルがｎ型拡散層等を介することなく直接接続されている。
　また、前述したように、第１および第２のＮＭＯＳトランジスタ１１２１，１１２２のゲート電極２０１は同時一括的に駆動信号が印加される。
　そして、第１のＭＯＳトランジスタ１１２１は高閾値電圧ＨＶｔｈ、第２のＭＯＳトランジスタ１１２２は低閾値電圧ＬＶｔｈとなっている。
　入力ノードであるＦＤ１１７は寄生容量２０３を有しており、蓄積電荷量をＱ、寄生容量値をＣｆとすると、その電位変化量ΔＶｆは次のようになる。
［数２］
　　ΔＶｆ＝Ｑ／Ｃｆ
　読み出し時はこの変位がアンプ回路１１８を介して、一定のゲインで垂直信号線１７０を駆動する。
　図６は、図５の転送回路の断面構造例を示す図である。
　フォトダイオード１１１には酸化膜と接するシリコン表面近傍部をｐ型化した、いわゆるＨＡＤ構造が採用されている。
　ここで光電変換された電子は、当初ｎ型の拡散ノード２０４に蓄積される。この拡散ノード２０４は蓄積ノード１１６に相当する。
　そして、ゲート電極２０１に第１のＮＭＯＳトランジスタ１１２１がオンする信号が印加されると、第１のＮＭＯＳトランジスタ１１２１を介して第２のＮＭＯＳトランジスタ１１２２のチャネル領域に転送され、そこに蓄積される。
　たとえば、チャネル部の不純物プロファイルを調整することで、第１のＮＭＯＳトランジスタ１１２１の閾値は高く、第２のＮＭＯＳトランジスタ１１２２の閾値は低く設定される。これにより、第２のＮＭＯＳトランジスタ１１２２のチャネル部ＣＨ２は電子の蓄積井戸を、第１のＮＭＯＳトランジスタ１１２１のチャネル部ＣＨ１は逆流防止のポテンシャル壁を形成する。
　一方、第３のＮＭＯＳトランジスタ１１２３は独立したゲート電極２０２により制御される。
　第３のＮＭＯＳトランジスタ１１２３のチャネル領域のポテンシャルはゲート電極２０１にオンとする電圧が印加されているときには第２のＮＭＯＳトランジスタ１１２２より浅く（高電位に）なるように設定されている。
　そして、そのチャネル領域のポテンシャルは、ゲート電極２０１にオフとする電圧が印加されているときには第２のＮＭＯＳトランジスタ１１２２より深く（低電位に）なるように設定されている。
　第３のＮＭＯＳトランジスタ１１２３のゲート電極２０２は電位固定しても良く、第３のＮＭＯＳトランジスタ１１２３のチャネル部ＣＨ３の不純物プロファイル等を適切に調整すれば、電源線あるいはグランド線等に接続させることも可能である。
　また、拡散層２０５は断面図には記載されないアンプ回路１１８の入力に接続されている。
　第３のＮＭＯＳトランジスタ１１２３は分離トランジスタとして機能する。
　なお、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２は、ここでは２つの個別なトランジスタとみなしている。ただし、図のようにゲート電極も一体形成されている場合には、チャネル部の不純物プロファイルに勾配をもつ単一のＮＭＯＳトランジスタとみなすこともできる。
　いずれにしても機能的には直列接続された２つの個別なトランジスタと同様であり、本発明はこのような形態も包括する。
　図７（Ａ）～（Ｄ）は、本第１の実施形態に係る画素回路の転送回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。
　図７（Ａ）～（Ｄ）において、各ノードのポテンシャルは、図面上は正電位方向を下方に、負電位方向を上方に記載している。各ノードは負電荷を持つ電子を蓄積する井戸の役割を果たし、井戸を電子が満たしていく形でポテンシャルが上方に、すなわち負電位方向に持ち上がる。
［ステップＳＴ１１］
　図７（Ａ）のステップＳＴ１１においては、フォトダイオード１１１の拡散ノード２０４は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が２．０Ｖ程度になるように設計されている。ここに光電変換された電子が飽和状態（約０Ｖ）にまで満たされている。
　一方、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２のチャネル領域は、両者のゲート電極に共通に与えられる電位、たとえば－１．５Ｖ～３Ｖに従って、ポテンシャルがそれぞれＲ１１、Ｒ１２の範囲で変調される。
　一方、分離トランジスタとしての第３のＮＭＯＳトランジスタ１１２３のゲート電極２０２はグランドＧＮＤに接続されており、チャネルのポテンシャルは０．６Ｖ程度になるように調整されている。
　また、アンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）にはリセットがかけられて、３Ｖの浮遊状態となっている。
［ステップＳＴ１２］
　図７（Ｂ）のステップＳＴ１２においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２がオンすると次のように電子の移動が行われる。
　フォトダイオード１１１の拡散ノード２０４に蓄積されていた電子は、第１のＮＭＯＳトランジスタ１１２１を介して残らず第２のＮＭＯＳトランジスタ１１２２のチャネル領域に移動する。
　すなわち、深い空乏状態となった第２のＮＭＯＳトランジスタ１１２２のチャネル領域に電子が移動して、アナログ状態で蓄積される。
　このとき、第３のＮＭＯＳトランジスタ１１２３のチャネル領域のポテンシャルは第２のＮＭＯＳトランジスタ１１２２より浅く（低電位に）なっており、アンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）との間に障壁を形成している。
［ステップＳＴ１３］
　図７（Ｃ）のステップＳＴ１３においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２をオフするためにゲート電極が駆動されると、それに伴ってチャネル領域のポテンシャルが負電位方向に変調される。
　ここで第１のＮＭＯＳトランジスタ１１２１のチャネルはポテンシャル障壁を形成し、蓄積電子のフォトダイオード１１１の拡散ノード２０４への逆流を防止している。
　この障壁の高さは、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２の両トランジスタの閾値の差に対応しており、たとえば１．５Ｖである。
　第１および第２のＮＭＯＳトランジスタ１１２１，１１２２のゲート電極２０１が適当な中間電圧に達したこの段階では、蓄積電子がフォトダイオード１１１の拡散ノード２０４とアンプの入力であるＦＤ１１７の双方から分離された状態が生じ得る。
　このまま次ステップまでゲートを一挙に駆動しても良いが、後述するように、このような中間状態を一時的に保持することで、新たな機能を付加することも可能である。
　さらに、ここから引き続きゲートを駆動して、第２のＮＭＯＳトランジスタ１１２２のチャネル領域のポテンシャルを負電位方向に変調すると、そこに蓄積されていた電子がアンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）に移動し始める。
［ステップＳＴ１１４］
　図７（Ｄ）のステップＳＴ１４においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２が完全にオフすると、蓄積電子を全て放出した第２のＮＭＯＳトランジスタ１１２２のチャネル領域のポテンシャルは次のようになる。
　すなわち、第２のＮＭＯＳトランジスタ１１２２のチャネル領域のポテンシャルは、第３のＮＭＯＳトランジスタ１１２３のチャネルのポテンシャルを超える。
　そして、ステップＳＴ１１でフォトダイオード１１１に蓄積されていた電子は全てアンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）に移動した状態になる。
　これにより、アンプ回路１１８は垂直信号線１７０を駆動し、蓄積信号の読み出しが実施される。
　このような段階的な転送を用いると、完全空乏状態となったフォトダイオード１１１の拡散ノード２０４とアンプ回路１１８の入力ノードであるＦＤ１１７との間にポテンシャル差を確保する必要は無い。
　すなわち、本例では、電子を満たしたＦＤ１１７のポテンシャルが拡散ノード２０４より浅い状態となっても完全な転送が実現している。
　以上、第１の実施形態に係る画素回路１１０Ａの転送回路の動作を中心に説明した。
　次に、第１の実施形態の画素回路１１０Ａの電荷蓄積および読み出し動作を説明する。
　図８（Ａ）～（Ｄ）は、図４の画素回路においてリセット、電荷蓄積、読み出しを行う際のタイミングチャートを示す図である。
　図８（Ａ）はリセット線１５０の信号電位を、図８（Ｂ）は転送線１４０の信号電位を、図８（Ｃ）は行選択線１６０の信号電位を、図８（Ｄ）は垂直信号線１７０の信号電位を、それぞれ示している。
　本第１の実施形態の画素回路１１０Ａの特徴的な動作は、フォトダイオード１１１の蓄積電子のＦＤ１１７への転送が、転送線１４０の駆動に対応して２段階で実施されることである。
　すなわち、転送線１４０がローレベルからハイレベルに上がると、図７（Ｂ）のステップＳＴ１２に示したように、フォトダイオード１１１の拡散ノード２０４から第２のＮＭＯＳトランジスタ１１２２のチャネル領域に蓄積電子が転送される。
　さらに、転送線１４０がハイレベルからローレベルに戻る際には、図７（Ｄ）のステップＳＴ１４に示したように、チャネル領域の電子がアンプ回路１１８の入力ノードであるＦＤ１１７に転送される。
　たとえば、リセット時においては、リセット線１５０がハイレベルになったところでアンプ回路１１８の入力ノードであるＦＤ１１７がリセットレベル電位（電源電圧～３Ｖ）に接続される。
　一方、転送線１４０がローレベルからハイレベルに上がり、さらにハイレベルからローレベルに落ちた時点でフォトダイオード１１１に蓄積されていた電子が拡散層２０５に転送され、リセットレベルに引き抜かれる。
　新たな電子の蓄積期間Ｔ２はこの時点で開始される。
　リセット線１５０のリセットパルスは、転送線１４０がローレベルに落ちるのを待ってからローレベルに落ちている。
　同様に、読み出し時においても、フォトダイオード１１１に蓄積されていた電子は、転送線１４０がローレベルからハイレベルに上がり、さらにハイレベルからローレベルに落ちた時点で拡散層２０５に転送される。
　したがって、蓄積信号によるアンプ回路１１８を介した垂直信号線１７０の駆動は、転送線１４０がハイレベルからローレベルに戻った時点で発生している。蓄積期間Ｔ２もこの時点で終了する。
　以上の第１の実施形態に係る画素回路１１０Ａによれば、ＣＭＯＳイメージセンサにおける画素内の電荷転送を容易にし、蓄積電荷量の向上や感度の向上を図れ、撮像性能を向上させることが可能となる。
　ここで、上記した第１の実施形態に係る画素回路１１０Ａと比較のために、図１の画素回路の転送回路系の処理について説明する。
　図９は、図１の画素回路ＰＸ１の転送トランジスタを含む転送回路の等価回路を示す図である。
　図９の転送回路ＴＸ１は、ＧＴ１はゲート電極を、Ｃ１は寄生容量を、８はアンプ回路をそれぞれ示している。アンプ回路１４はアンプトランジスタ４により形成される。
　転送回路ＴＸ１においては、フォトダイオード１で光電変換により生成された電子は、フォトダイオード１の拡散層ノードである蓄積ノード６に蓄積される。
　読み出し時、それらは転送トランジスタ２を介して、アンプ回路１４の入力ノードであるＦＤ７に完全転送される。
　入力ノードであるＦＤ７は寄生容量Ｃ１を有しており、蓄積電荷量をＱ、寄生容量値をＣｆとすると、その電位変化量ΔＶｆは上述したように、｛ΔＶｆ＝Ｑ／Ｃｆ｝で与えられる。
　アンプ回路１４には、通常アンプトランジスタ４のようなＮＭＯＳトランジスタが使用されるが、固有のランダムノイズＮｒを発生させる。
　したがって、そのゲインをＧとすると、出力として垂直信号線に発生する蓄積信号のＳ／Ｎ比は｛Ｇ・ΔＶｆ／Ｎｒ｝である。
　ゲインＧやランダムノイズＮｒはアンプ回路１４の構成が決まればほぼ一定なので、電位変化量ΔＶｆの大きさは撮像性能に直接的な影響を及ぼす。
　図１０（Ａ）～（Ｄ）は、図１および図３のような画素回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。
　この場合も、図７（Ａ）～（Ｄ）と同様に、各ノードのポテンシャルは、図面上は正電位方向を下方に、負電位方向を上方に記載している。
　各ノードは負電荷を持つ電子を蓄積する井戸の役割を果たし、井戸を電子が満たしていく形でポテンシャルが上方に、すなわち負電位方向に持ち上がる。
［ステップＳＴ１］
　図１０（Ａ）のステップＳＴ１において、フォトダイオード１の拡散ノードである蓄積ノード６は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が１．５Ｖ程度になるように設計されている。ここに光電変換された電子が飽和状態（約０Ｖ）にまで満たされている。
　一方、転送トランジスタ２のチャネル領域は、ゲート電極に与えられる電位、たとえば１Ｖ～３Ｖに従って、そのポテンシャルがＲ１の範囲で変調される。
　また、アンプ回路１４の入力ノードであるＦＤ７にはリセットがかけられて、３Ｖの浮遊状態となっている。
［ステップＳＴ２］
　図１０（Ｂ）のステップＳＴ２においては、転送トランジスタ２がオンすると電子が次のように移動する。
　すなわち、転送トランジスタ２がオンするとフォトダイオード１の拡散ノードである蓄積ノード６に蓄積されていた電子が残らず転送トランジスタ２のチャネル領域およびアンプ回路１４の入力ノードであるＦＤ７に分配された状態で移動する。
［ステップＳＴ３］
　図１０（Ｃ）のステップＳＴ３においては、転送トランジスタ２をオフするため、ゲート電極の上昇に伴ってチャネル領域のポテンシャルが上昇すると、そこに蓄積されていた電子がアンプ回路１４の入力ノードであるＦＤ７に移動する。
［ステップＳＴ４］
　図１０（Ｄ）のステップＳＴ４においては、転送トランジスタ２がオフ状態では、ステップＳＴ１でフォトダイオード１に蓄積されていた電子が全てアンプ回路１４の入力ノードであるＦＤ７に移動した状態になる。これにより、アンプ回路１４は垂直信号線１１を駆動し、蓄積信号の読み出しが実施される。
　このように、図１の画素回路ＰＸ１は、完全な電子の移動を実現するには、完全空乏状態となったフォトダイオード１の蓄積ノード６とアンプ回路１４の入力ノードであるＦＤ７との間には、ポテンシャル差Ｍ１が確保されている必要がある。
　逆に、このポテンシャル差が十分確保されていないと、転送トランジスタ２のチャネル領域に蓄積された電子がフォトダイオード１に逆流し、フォトダイオード１の蓄積電子量が読み出し信号にリニアに反映されなくなる。
　上述のごとく、読み出し時に光電変換した電子を完全転送するためには、アンプ回路１４の入力ノードであるＦＤ７の転送後のポテンシャルが、完全空乏時のフォトダイオード１より高電位に保たれる必要がある。
　しかしそのために、図１の画素回路ＰＸ１は、ＦＤ７のポテンシャルのダイナミックレンジが限定され、ΔＶｆを十分に上げることができず、Ｓ／Ｎ比を上げることができないという不利益がある。
　たとえば、図１０では、ΔＶｆは（３．０Ｖ－１．５Ｖ）が限界であり、転送マージン分のポテンシャル差がさらに差し引かれる。
　さらに、図１の画素回路ＰＸ１では、フォトダイオード１の飽和蓄積電荷量Ｑｓはその拡散層内のドナー数に相当するので、通常Ｑｓを上げると完全空乏時のポテンシャルは深く（高電位に）なる。これはΔＶｆのレンジをさらに狭める方向となってしまう。
　このような転送マージンの問題は、設計上の大きな制約となる。
　これに対して、本第１の実施形態の画素回路１１０Ａは、画素内のフォトダイオードからアンプ回路への電子の転送に、一体化させた直列トランジスタによる転送を採用する。具体的には、画素回路１１０Ａでは、ポテンシャル変調が可能な中間転送ノードをＭＯＳトランジスタのチャネル部に形成し、その中間ノードを介してフォトダイオード１１１からアンプ回路１１８へ蓄積電子を段階的に転送する。
　したがって、本第１の実施形態の画素回路１１０Ａによれば、転送のための前述のポテンシャル制約を解除でき、それによって飽和蓄積電荷量Ｑｓを上げ、あるいはアンプ入力部の寄生容量を減らして、信号のダイナミックレンジを向上させることができる。
　さらに、画素回路１１０Ａは、たとえば露光中に光電変換された電子をフォトダイオード内ではなく、別途形成されたＭＯＳトランジスタのチャネル領域に蓄積し、読み出し時にはそこからアンプ回路に蓄積電子を完全転送することができる。
　したがって、画素回路１１０Ａによれば、露光感度を向上させ、かつ飽和蓄積電荷量Ｑｓも大幅に向上させることができる。
　また、画素回路１１０Ａにおいては、電子(電荷)転送を実施するのは画素内のみであり、アンプ回路による垂直信号線の駆動以降は低インピーダンスのアナログ信号、あるいはデジタル信号の伝達となる。
　したがってＭスミアや転送リークの問題もなく、高速かつ低消費電力のイメージャーを実現できる。
＜２．第２の実施形態＞
　図１１は、本発明の第２の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。
　本第２の実施形態に係る画素回路１１０Ｂが第１の実施形態に係る画素回路１１０Ａと異なる点は次のことにある。
　本第２の実施形態に係る画素回路１１０Ｂは、各々固有のフォトダイオード１１１と転送回路１１２を持つ複数、たとえば２つの画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂが、アンプ回路を形成するＦＤ１１７およびアンプトランジスタ１１４を共有していることある。
　この画素回路１１０Ｂにおいては、リセットトランジスタ１１３および行選択トランジスタ１１５も複数の画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂで共有する。
　各画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂの転送トランジスタ１１２ａ，１１２ｂは、第１および第２のＮＭＯＳトランジスタの共有ゲート電極がそれぞれ異なる転送線１４０ａ，１４０ｂに接続されている。
　ちなみに、各画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂの転送トランジスタ１１２ａ，１１２ｂの第３のＭＯＳトランジスタ１１２３のゲート電極はそれぞれ接地されている。
　画素回路１１０Ｂにおいては、各々独立した転送線１４０ａおよび１４０ｂに従って、各フォトダイオード１１１ａ，１１１ｂに蓄積された電子が個別のタイミングでＦＤＦ１１７(アンプ回路の入力ノード)に転送される。
　アンプ回路の共有は画素の実効サイズを縮小できるが、共有画素数が多いほどＦＤ１１７の寄生容量も大きくなる。
　したがって、共有画素数は２画素以上、１６画素以下であることが望ましい。
　本第２の実施形態よれば、上述した第１の実施形態と同様の効果を得ることができる。
＜３．第３の実施形態＞
　図１２は、本発明の第３の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。
　本第３の実施形態に係る画素回路１１０Ｃが第１の実施形態に係る画素回路１１０Ａと異なる点は次のことにある。
　第３の実施形態の画素回路１１０Ｃにおいては、第１の実施形態では固定電位としていた第３のＮＭＯＳトランジスタ１１２３のゲート電極２０２を補助的に周辺回路である行選択回路１２０により駆動する。
　具体的には、第１および第２のＮＭＯＳトランジスタ１１２１，１１２２の共有ゲート電極２０１は第１の転送線１４１に接続され、第３のＮＭＯＳトランジスタ１１２３のゲート電極２０２は第２の転送線（分離線）１４２に接続されている。
　これにより、第３のＮＭＯＳトランジスタ１１２３を介した転送が容易になり、その分ゲート電極２０１側の駆動レンジを狭くすることができる。
　駆動配線が一つ増えるのは面積的に不利である一方、第１の転送線１４１の駆動レンジを狭くできることは耐圧や信頼性上有利となる。
　図１３（Ａ）～（Ｄ）は、第３の実施形態に係る画素回路１１０Ｃを用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。
［ステップＳＴ２１］
　図１３（Ａ）のステップＳＴ２１においては、フォトダイオード１１１の拡散ノード２０４は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が２．０Ｖ程度になるように設計されている。ここに光電変換された電子が飽和状態（約０Ｖ）にまで満たされている。
　一方、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２のチャネル領域は、両者のゲート電極に共通に与えられる電位、たとえば－０．５Ｖ～３Ｖに従って、ポテンシャルがそれぞれＲ１３，Ｒ１４の範囲で変調される。
　一方、分離トランジスタとしての第３のＮＭＯＳトランジスタ１１２３のチャネル領域のポテンシャルは、そのゲート電極に固有に与えられる電位、たとえば０Ｖ～３Ｖに従って、Ｒ１５の範囲で変調される。
　また、アンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）にはリセットがかけられて、３Ｖの浮遊状態となっている。
［ステップＳＴ２２］
　図１３（Ｂ）のステップＳＴ２２においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２がオンすると、電子の転送が次のように行われる。
　すなわち、フォトダイオード１１１の拡散ノード２０４に蓄積されていた電子は、第１のＮＭＯＳトランジスタ１１２１を介して残らず第２のＮＭＯＳトランジスタ１１２２のチャネル領域に移動する。
　すなわち、深い空乏状態となった第２のＮＭＯＳトランジスタ１１２２のチャネル領域に電子が移動して、アナログ状態で蓄積される。
　このとき、第３のＮＭＯＳトランジスタ１１２３のチャネル領域のポテンシャルは第２にＮＭＯＳトランジスタ１１２２より浅く（低電位に）なっており、アンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）との間に障壁を形成している。
［ステップＳＴ２３］
　図１３（Ｃ）のステップＳＴ２３においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２が再度オフされると、チャネル領域のポテンシャルが負電位方向に変調される。
　ここで、第１のＮＭＯＳトランジスタ１１２１のチャネルはポテンシャル障壁を形成し、蓄積電子のフォトダイオード１１１の拡散ノード２０４への逆流を防止している。
　この障壁の高さは、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２の両トランジスタの閾値の差に対応しており、たとえば１．５Ｖである。
　この段階では、蓄積電子がフォトダイオード１１１の拡散ノード２０４とアンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）の双方から分離された状態が生じ得る。
　このまま、あるいは同時に第３のＮＭＯＳトランジスタ１１２３のゲートを駆動して次ステップまで一挙に進めても良いが、後述するように、このような中間状態を一時的に保持することで、新たな機能を付加することも可能である。
［ステップＳＴ２４］
　図１３（Ｄ）のステップＳＴ２４においては、第３のＮＭＯＳトランジスタ１１２３のゲート電極２０３が分離線としての第２の転送線１４２を通して駆動され、第３のＮＭＯＳトランジスタ１１２３がオンすると、蓄積電子がアンプ回路１１８の入力ノードであるＦＤ１１７に流れ込む。
　さらに、第３のＮＭＯＳトランジスタ１１２３をオフした時点で、全ての蓄積電子がアンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）に移動した状態になる。
　これによりアンプは垂直信号線を駆動し、蓄積信号の読み出しが実施される。
　上述のごとく、本第３の実施形態における第２のＮＭＯＳトランジスタ１１２２のチャネルからアンプ回路１１８の入力ノードであるＦＤ１１７への転送は次のように行われる。
　ステップＳＴ２３の第１および第２のＮＭＯＳトランジスタ１１２１，１１２２の共有ゲート電極２０１のオフ駆動と、ステップＳＴ２４の第３のＮＭＯＳトランジスタ１１２３のゲート電極２０２の補助的なオン／オフ駆動との双方を組み合わせて実現される。
　このような段階的な転送を用いると、完全空乏状態となったフォトダイオード１１１の拡散ノード２０４とアンプ回路１１８の入力ノードであるＦＤ１１７との間にポテンシャル差を確保する必要は無い。
　すなわち、本例では、電子を満たしたＦＤ１１７のポテンシャルが拡散ノード２０４より浅い状態となっても完全な転送が実現している。
　以上、第３の実施形態に係る画素回路１１０Ｃの転送動作を中心に説明した。
　次に、第３の実施形態の画素回路１１０Ｃの電荷蓄積および読み出し動作を説明する。
　図１４（Ａ）～（Ｅ）は、図１２の画素回路においてリセット、電荷蓄積、読み出しを行う際のタイミングチャートを示す図である。
　図１４（Ａ）はリセット線１５０の信号電位を、図１４（Ｂ）は第１の転送線１４１の信号電位を、図１４（Ｃ）は第２の転送線（分離線）１４２の信号電位を、それぞれ示している。図１４（Ｄ）は行選択線１６０の信号電位を、図１４（Ｅ）は垂直信号線１７０の信号電位を、それぞれ示している。
　本第３の実施形態が図８に示した第１の実施形態の動作との主たる差異は次の通りである。
　本第３実施形態では第１の転送線１４１により第１および第２のＮＭＯＳトランジスタ１１２１，１１２２がオフする際の蓄積電子の転送補助用に第３のＮＭＯＳトランジスタ１１２３を駆動する第２の転送線１４２のオンオフパルスが追加されていることである。
　すなわち、第１の転送線１４１がローレベルからハイレベルに上がると、図１３(Ｂ)のステップＳＴ２２に示したように、フォトダイオード１１１の拡散ノード２０４から第２のＮＭＯＳトランジスタ１１２２のチャネル領域に蓄積電子が転送される。
　さらに、第１の転送線１４１がハイレベルからローレベルに戻り、それと略同時に分離線としての第２の転送線１４２がハイレベルになると次のような電子の移動が行われる。
　図１３（Ｄ）のステップＳＴ２４に示したように、分離トランジスタとして第３のＮＭＯＳトランジスタ１１２３が導通して、蓄積電子がアンプ回路１１８の入力ノードであるＦＤ１１７に流入する。
　最後に、分離線としての第２の転送線１４２がローレベルに落ちると、電子のアンプ回路１１８の入力ノードであるＦＤ１１７への完全転送が完了する。
　たとえばリセット時においては、リセット線１５０がハイレベルになったところでアンプ回路の入力ノードであるＦＤ１１７がリセットレベル電位（電源電圧～３Ｖ）に接続される。
　一方、第１の転送線１４１がローレベルからハイレベルに上がることで、フォトダイオード１１１に蓄積されていた余分な電子が第１のＮＭＯＳトランジスタ１１２１を介して第２のＮＭＯＳトランジスタ１１２２のチャネル部ＣＨ２に転送される。
　さらに、第１の転送線１４１がハイレベルからローレベルに落ち、それと略同時に分離線として第２の転送線１４２がハイレベルとなって分離トランジスタとしての第３のＮＭＯＳトランジスタ１１２３が導通する。
　最後に、分離線としての第２の転送線１４２がローレベルに落ちると、蓄積電子はＦＤ１１７に完全転送されてリセットレベルに引き抜かれる。
　新たな電子の蓄積Ｔ３はこの時点で開始される。より厳密には第１の転送線１４１がハイレベルからローレベルに落ちた時点でＴ３はスタートする。
　同様に読み出し時においても、フォトダイオード１１１に蓄積されていた電子は、まず第１の転送線１４１がローレベルからハイレベルに上がることで第１のＮＭＯＳトランジスタ１１２１を介して第２のＭＯＳトランジスタ１１２２のチャネル部に転送される。
　さらに、第１の転送線１４１がハイレベルからローレベルに落ち、それと略同時に分離線としての第２の転送線１４２がハイレベルに上がり、さらに最後にローレベルに落ちると、それらはアンプ回路１１８の入力ノードであるＦＤ１１７に完全転送される。
　蓄積期間Ｔ３はこの時点で終了する。
　なお、分離線としての第２の転送線１４２がハイレベルにオンするタイミングは、第１の転送線１４１がローレベルにオフするタイミングと前後しても良い。
　第１の転送線１４１がオフするレベルと前にＦＤ１１７を通してアンプトランジスタ１１４がオンした場合は、図１３（Ｂ）のステップＳＴ２２から図１３（Ｃ）のステップＳＴ２３の状態をスキップして図１３（Ｄ）のステップＳＴ２４に移行する形になる。
　ただし、第１の転送線１４１がオフするレベルとなった後に、分離線としての第２の転送線１４２がオフするレベルになりさえすれば、完全転送を実現できる。
　本第３の実施形態によれば、第１の実施形態の効果に加えて、耐圧性や信頼性の向上を図ることができる。
＜４．第４の実施形態＞
　図１５は、本発明の第４の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。
　本第４の実施形態に係る画素回路１１０Ｄが第３の実施形態に係る画素回路１１０Ｃと異なる点は次のことにある。
　本第４の実施形態に係る画素回路１１０Ｄは、各々固有のフォトダイオード１１１と転送回路１１２を持つ複数、たとえば２つの画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂが、アンプ回路を形成するＦＤ１１７およびアンプトランジスタ１１４を共有していることある。
　この画素回路１１０Ｂにおいては、リセットトランジスタ１１３および行選択トランジスタ１１５も複数の画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂで共有する。
　各画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂの転送トランジスタ１１２ａ，１１２ｂは、第１および第２のＮＭＯＳトランジスタの共有ゲート電極がそれぞれ異なる第１の転送線１４１０ａ，１４１ｂに接続されている。
　各画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂの転送トランジスタ１１２ａ，１１２ｂの第３のＭＯＳトランジスタ１１２３のゲート電極はそれぞれ分離線としての第２の転送線１４２ａ，１４２ｂに接続されている。
　画素回路１１０Ｄにおいては、各々独立した第１の転送線１４１ａ，１４１ｂ、および分離線としての第２の転送線１４２ａ，１４２ｂに従って、各フォトダイオード１１１ａ，１１１ｂに蓄積された電子が個別のタイミングでＦＤＦ１１７に転送される。
　アンプ回路の共有は画素の実効サイズを縮小できるが、共有画素数が多いほどＦＤ１１７の寄生容量も大きくなる。
　したがって、共有画素数は２画素以上、１６画素以下であることが望ましい。
　本第２の実施形態よれば、上述した第１の実施形態と同様の効果を得ることができる。
　次に、本発明の実施形態に係る画素回路の構成を活用して大容量蓄積を可能にする応用動作について述べる。
　大容量蓄積動作は前述した第１～第４の実施形態のいずれの回路構成についても適用可能であり、それぞれ第５および第６の実施形態として以下に説明する。
＜５．第５の実施形態＞
　本発明の第５の実施形態においては、第１の形態で採用した図４の画素回路構成と第２のＮＭＯＳトランジスタ１１２２の深い空乏状態を用いた電荷蓄積を応用する。
　具体的には、蓄積期間中に、フォトダイオード１１１の拡散層である拡散ノード２０４に蓄積していた電子を、第２のＮＭＯＳトランジスタ１１２２のチャネル部分に転送して蓄積する。
　すなわち、画素の蓄積期間の間、第１および第２のＮＭＯＳトランジスタ１１２１，１１２２がオン状態に維持されるようにゲート電極２０１はオン状態のレベルまま維持される。
　そして、フォトダイオード１１１で光電変換された電子は直ちに第１のＮＭＯＳトランジスタ１１２１を介して第２のＮＭＯＳトランジスタ１１２２のチャネル部ＣＨ２に転送され、そこに蓄積される。
　蓄積が完了して読み出しを実施する時点で、第１および第２のＮＭＯＳトランジスタ１１２１，１１２２がオフするようにゲート電極２０１が駆動される。これにより、蓄積された電子は第３のＮＭＯＳトタンジスタ１１２３を介してアンプ回路１１８の入力ノードであるＦＤ１１７に転送される。
　図１６（Ａ）～（Ｄ）は、本第５の実施形態の動作のタイミングチャートを示す図である。
　図１６（Ａ）はリセット線１５０の信号電位を、図１６（Ｂ）は転送線１４０の信号電位を、図１６（Ｃ）は行選択線１６０の信号電位を、図１６（Ｄ）は垂直信号線１７０の信号電位を、それぞれ示している。
　本第５の実施形態において、画素回路は図４に、転送回路の詳細や断面構成は図５、図６に記載したものと同じである。
　図８（Ａ）～（Ｄ）の場合と同様のリセットを実施し、新たな蓄積を開始した後、転送線１４０は再びハイレベル状態となり、蓄積期間Ｔ４の間ハイレベル状態に維持されている。
　この間、フォトダイオード１１１で光電変換された電子は、その拡散層内に蓄積されるのではなく、直ちに第２のＮＭＯＳトランジスタ１１２２のチャネル領域に転送され、そこに蓄積される。
　読み出し時は、まず行選択線１６０がハイレベルとなってアンプ回路の出力が垂直信号線１７０に接続される。
　さらに、リセット線１５０へのパルスで、アンプ回路１１８の入力ノード（８ｃ）であるＦＤ１１７がリセットされて、ＦＤ１１７が電源電圧源に接続されることで、リセットレベルの読み出しが実施される。
　次に、転送線１４０がハイレベルからローレベルに遷移する。
　これにより、第２のＮＭＯＳトランジスタ１１２２のチャネル領域に蓄積されてきた電子がアンプ回路１１８の入力ノードであるＦＤ１１７に転送されて、蓄積信号の読み出しが実施される。
　蓄積期間Ｔ４も、この転送線１４０の遷移をもって終了する。
　本発明形態のポテンシャルの遷移は図７（Ａ）～（Ｄ）に準ずるが、電子の蓄積中は図７（Ａ）のステップＳＴ１１ではなく、図７（Ｂ）のステップＳＴ１２の状態となっている。
　蓄積期間において第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２がオン状態に維持される。すると、フォトダイオード１１１で光電変換され拡散ノード２０４に収集された電子は、第１のＮＭＯＳトランジスタ１１２１を介して直ちに第２のＮＭＯＳトランジスタ１１２２のチャネル領域に移動する。
　すなわち、深い空乏状態となった第２のＮＭＯＳトランジスタ１１２２のチャネル領域に電子が移動して、アナログ状態で蓄積される。
　読み出し時の第２のＮＭＯＳトランジスタ１１２２から拡散層２０５への電子の転送は図７（Ｃ），（Ｄ）のステップＳＴ１３、ＳＴ１４の工程と同一である。
　このように蓄積期間中、図７（Ｂ）のステップＳＴ１２の状態で光電変換された電子は全て第２のＮＭＯＳトランジスタ１１２２のチャネル領域に蓄積され、そのポテンシャル井戸を完全に満たすまで飽和することは無い。
　したがって、第２のＮＭＯＳトランジスタ１１２２の深い空乏状態における蓄積容量を十分に大きくとれば、通常のフォトダイオードへの蓄積より遥かに大きい電子数を蓄積することが可能になる。
　さらにこの間、フォトダイオード１１１は常に同じ完全空乏状態に保たれる。したがって感度や、蓄積時間と蓄積信号とのリニアリティも向上する。
　一般にフォトダイオードへの光入射により発生する電子／ホール対においては、空乏層内で発生したホールはその内部電界に誘引されて速やかに基板に排出される。
　しかし、フォトダイオード内に電子が蓄積されると、それに伴って内部電界が緩和され、ホールの排出能力が低下して、電子とホールの再結合が起きやすくなる。
　これにより、感度が徐々に低下していく問題がある。
　これに対して、本第５の実施形態においては、このような問題は発生しない。
　また、フォトダイオード自体の飽和蓄積電荷量は小さくても問題にならないので、拡散層の不順物濃度を下げて暗電流や白点の発生を抑制することも可能になる。
　またその際は、リセット時にフォトダイオード１１１の拡散ノード２０４に形成されるポテンシャルもより浅くできる。したがって、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２のチャネル領域の変調レンジＲ１１、Ｒ１２も小さくでき、耐圧等の信頼性の確保も容易となる。
　このように、本発明の第５の実施形態では、蓄積電荷量、感度、白点という撮像素子の基本性能をいずれも向上させることが可能である。
＜６．第６の実施形態＞
　同様の概念を第３の実施形態に適用した第６の実施形態について説明する。
　図１７（Ａ）はリセット線１５０の信号電位を、図１７（Ｂ）は第１の転送線１４１の信号電位を、図１７（Ｃ）は第２の転送線（分離線）１４２の信号電位を、それぞれ示している。図１７（Ｄ）は行選択線１６０の信号電位を、図１７（Ｅ）は垂直信号線１７０の信号電位を、それぞれ示している。
　本第６の実施形態において、画素回路は図１２と同じであり、転送のポテンシャル推移は図１３(Ａ)～（Ｄ）に準ずる。
　図１４(Ａ)～（Ｅ）と同様のリセットを実施し、新たな蓄積を開始した後、第１の転送線１４１は再びハイレベル状態となり、蓄積期間Ｔ５の間ハイレベル状態を維持している。
　この間、フォトダイオード１１１で光電変換された電子は、その拡散層内に蓄積されるのではなく、直ちに第２のＮＭＯＳトランジスタ１１２２のチャネル領域に転送され、そこに蓄積される。
　すなわち、ポテンシャル図中の図１３（Ｂ）のステップＳＴ２２の状態が保持される。
　読み出し時は、まず行選択線１６０がハイレベルとなってアンプ回路１１８の出力が垂直信号線１７０に接続される。
　さらにリセット線１５０へのパルスで、アンプ回路１１８の入力ノードであるＦＤ１１７がリセットされて電源電圧源に接続されることで、リセットレベルの読み出しが実施される。
　次に、第１の転送線１４１がハイレベルからローレベルに遷移し、さらに分離線としての第２の転送線１４２にもパルスが印加される。
　これにより、第２のＮＭＯＳトランジスタ１１２２のチャネル領域に蓄積されてきた電子がアンプ回路１１８の入力ノードであるＦＤ１１７に転送されて、蓄積信号の読み出しが実施される。
　蓄積期間Ｔ５も、第１の転送線１４１の遷移をもって終了する。
　このように蓄積期間中、図１３（Ｂ）のステップＳＴ２２の状態で光電変換された電子は全て第２のＮＭＯＳトランジスタ１１２２のチャネル領域に蓄積され、そのポテンシャル井戸を完全に満たすまで飽和することは無い。
　したがって、第２のＮＭＯＳトランジスタ１１２２の深い空乏状態における蓄積容量を十分に大きくとれば、通常のフォトダイオードへの蓄積より遥かに大きい電子数を蓄積することが可能になる。
　ところで、第１の実施形態を示す図７のポテンシャル推移において、ステップＳＴ１３の中間状態では次のようになる。
　中間蓄積ノードたる第２のＮＭＯＳトランジスタ１１２２のチャネル領域に蓄積された電子は、フォトダイオード１１１の拡散ノード２０４からもアンプ入力であるＦＤ１１７からも切り離されている。
　すなわち、フォトダイオード１１１の拡散ノード２０４で新規に光電変換された電子が中間蓄積ノードに流れ込むこともなく、中間蓄積ノードに蓄積された電子がＦＤ１１７に流れ込むこともない。
　第１の実施形態では第１および第２のＮＭＯＳトランジスタ１１２１，１１２２の共有ゲートを３値で駆動し、その中間電圧でこのような状態を実現することで、この中間状態を一定期間保持することが可能である。
　同様に、第２の発明実施形態を示す図１３のポテンシャル推移においても、ステップＳＴ２３の中間状態では次のようになる。
　中間蓄積ノードたる第２のＮＭＯＳトランジスタ１１２２のチャネル領域に蓄積された電子は、フォトダイオード１１１の拡散ノード２０４からもアンプ入力であるＦＤ１１７からも切り離されている。
　このケースでは第１および第２のＮＭＯＳトランジスタ１１２１，１１２２、および第３のＮＭＯＳトランジスタ１１２３を共にゲート電極駆動によりオフすることで、この中間状態を一定期間保持することが可能である。
　このようにポテンシャル変調が可能な中間蓄積ノードに、フォトダイオード１１１から受け取った蓄積電子を一定期間保存すると、様々な付加機能を実現できるようになる。
　一定期間とは、より具体的には、たとえば最小蓄積期間以上の期間、あるいは一行読み出しに要する期間以上の期間である。
　以下に大容量蓄積、グローバルシャッター、ワイドダイナミックレンジの三機能について第７～第１４の実施形態として順次説明する。
　なお、第７～第１２の実施形態においては、上述した第１の実施形態～第４の実施形態の各々の構成を使用して、いずれも同様に実施できる。
＜７．第７の実施形態＞
　図１８(Ａ)～（Ｄ）は、第７の実施形態において上記中間保持モードを採用し、第５の実施形態の大容量蓄積動作を改善した、画素動作のタイミングチャートを示す図である。
　図１８（Ａ）はリセット線１５０の信号電位を、図１８（Ｂ）は転送線１４０の信号電位を、図１８（Ｃ）は行選択線１６０の信号電位を、図１８（Ｄ）は垂直信号線１７０の信号電位を、それぞれ示している。
　本第７の実施形態において、画素回路は図４に、転送回路の詳細や断面構成は図５、図６に記載したものと同じである。
　ゲート電極２０１を通して第１および第２のＮＭＯＳトランジスタ１１２１，１１２２を開放し続けた場合、図６のフォトダイオード１１１のゲート近傍の電位が上昇し、暗電流が増加する傾向がある。
　本改善例である第７の実施形態はこのような問題を鑑みて、ゲート電極２０１を駆動して第１および第２のＮＭＯＳトランジスタ１１２１，１１２２を間欠的にオンすることで、暗電流の増加を抑止する。
　すなわち、まず図８や図１６と同様のリセット動作を実施して新たな蓄積を開始する。その後、蓄積期間Ｔ６の間、ゲート電極２０１を通して第１および第２のＮＭＯＳトランジスタ１１２１，１１２２を開放し続けるのではなく、間欠的にハイレベルにして、フォトダイオード１１１から中間蓄積ノードに時分割で電子を転送している。
　最初の転送以降、転送時以外の蓄積期間中は、ゲート電極２０１は中間電位に保たれ、中間蓄積ノードは図７（Ｃ）のステップＳＴ１３の中間状態が維持されている。
　読み出し時には、再度ゲート電極２０１をハイレベルにしてフォトダイオード１１１に残存する電子を中間蓄積ノードに転送する。そして、最後にゲート電極２０１をローレベルにして、中間蓄積ノードの蓄積電子をアンプ入力であるＦＤ１１７にまとめて一括転送する。
　通常は、リセット動作以降、光電変換された電荷は全てフォトダイオード１１１に蓄積されてきたので、その飽和蓄積電荷量Ｑｓが画素のダイナミックレンジを決めていた。
　しかし、第２のＮＭＯＳトランジスタ１１２２のチャネル部よりなる中間蓄積ノードの蓄積容量が十分大きければ、フォトダイオード１１１の蓄積電荷を複数回に時分割してそこに転送することで、通常より遥かに大きな電荷を蓄積することが可能になる。
　また、ゲート電極２０１を通して第１および第２のＮＭＯＳトランジスタ１１２１，１１２２がオンしている期間は蓄積期間と比較して十分小さくできるので、暗電流の増加も防止することができる。
＜８．第８の実施形態＞
　図１９（Ａ）～（Ｅ）は、第８の実施形態において、第７実施形態と同様の概念で中間保持モードを採用し、第６の実施形態の大容量蓄積動作を改善した画素動作のタイミングチャートを示す図である。
　図１９（Ａ）はリセット線１５０の信号電位を、図１９（Ｂ）は第１の転送線１４１の信号電位を、図１９（Ｃ）は第２の転送線（分離線）１４２の信号電位を、それぞれ示している。図１９（Ｄ）は行選択線１６０の信号電位を、図１９（Ｅ）は垂直信号線１７０の信号電位を、それぞれ示している。
　本第８の実施形態において、画素回路は図１２と同じであり、転送のポテンシャル推移は図１３(Ａ)～（Ｄ）に準ずる。
　本改善例である第８の実施形態では、図１４や図１７と同様のリセットを実施して新たな蓄積を開始する。
　その後、蓄積期間Ｔ７の間、ゲート電極２０１の駆動による第１および第２のＮＭＯＳトランジスタ１１２１，１１２２を開放し続けるのではなく、間欠的にパルスを印加して、フォトダイオード１１１から中間蓄積ノードに時分割で電子を転送している。
　蓄積期間中は、分離用のゲート電極２０２を通して第３のＮＭＯＳトランジスタ１１２３はオフ状態に保たれ、上記間欠的転送時以外の中間蓄積ノードは図１３(Ｃ)のステップＳＴ２３の中間状態が維持されている。
　読み出し時には、再度ゲート電極２０１にパルスを与えて第１および第２のＮＭＯＳトランジスタ１１２１，１１２２をオンさせてフォトダイオード１１１に残存する電子を中間蓄積ノードに転送する。
　そして、最後に分離用ゲート電極２０２にパルスを印加にして第３のＮＭＯＳトランジスタ１１２３をオンさせ、中間蓄積ノードの蓄積電子をアンプ入力であるＦＤ１１７にまとめて一括転送する。
　本第８の実施形態においても、第７の実施形態と同様に大容量蓄積を実現しつつ、暗電流の増加を抑止できる。
［グローバルシャッター機能］
　次に、グローバルシャッター機能について述べる。
　グローバルシャッター機能とは、画素アレイ内のシャッタータイミングのズレによって生じていた、いわゆるフォーカルプレーン歪みを除去する機能である。
　通常の回路構成とシーケンスを採用した場合、図２に示すように、読み出し動作の開始が蓄積の終了タイミングを決定する。
　読み出しは通常行ごとに順次実施されるので、蓄積終了のタイミングもそれに従う。よって、通常は蓄積開始となるリセット動作も行ごとにずらして順次実施し、蓄積期間Ｔ１を全有効画素で均一にする措置がとられている。
　これはローリングシャッターと呼ばれ、ＣＭＯＳイメージセンサにおいて一般的な手法であるが、行ごとにシャッタータイミングがズレることを意味し、たとえば高速に動作する被写体の像に歪みが発生する。
　これに対して、グローバルシャッター機能は全有効画素の電荷蓄積を同時一括で開始し、さらに同時一括で蓄積を終了することによって実現される。
　一方、蓄積データの読み出しは行毎に行うので、この場合、蓄積終了と読み出しのタイミングを分離する必要があり、蓄積終了から読み出しまでの期間、画素ごとに信号を保存しておく必要がある。
　図５に示す転送回路の構成を用い、その中間保持モードを利用すれば、そのような動作と良好な信号保存が可能になる。
　すなわち、ＣＭＯＳイメージセンサ１００において、全有効画素に対してゲート電極２０１を通して第１および第２のＮＭＯＳトランジスタ１１２１，１１２２を一斉にオフする。これにより、光電変換された電子の転送を中止して蓄積を終了するとともに、既に蓄積された電子を一旦第２のＮＭＯＳトランジスタ１１２２のチャネル領域に保存する。
　その後、行単位での読み出しに伴って、ゲート電極２０２にパルスを与えて第３のＮＭＯＳトランジスタ１１２３を順次オンしていき、保存された電子をアンプ回路１１８の入力ノードであるＦＤ１１７に転送すれば良い。
＜９．第９の実施形態＞
　図２０（Ａ）～（Ｄ）は、第１の実施形態にグローバルシャッター機能を搭載した第９の実施形態における動作のタイミングチャートを示す図である。
　図２０（Ａ）はリセット線１５０の信号電位を、図２０（Ｂ）は転送線１４０の信号電位を、図２０（Ｃ）は行選択線１６０の信号電位を、図２０（Ｄ）は垂直信号線１７０の信号電位を、それぞれ示している。
　本第９の実施形態において、画素回路は図４に、ポテンシャル推移は図７に準ずる。
　リセット時においては、リセット線１５０がハイレベルになったところでアンプ回路１１８の入力ノードであるＦＤ１１７がリセットレベル（電源電圧～３Ｖ）に接続される。
　一方、転送線１４０がローレベルからハイレベルに上がり、さらにハイレベルからローレベルに落ちた時点でフォトダイオード１１１に蓄積されていた電子がＦＤ１１７に転送され、リセットレベルに引き抜かれる。
　新たな電子の蓄積期間Ｔ８はこの時点で開始される。リセット線１５０のパルスは、ゲート電極２０１への印加パルスがローレベルに降りるのを待ってからローレベルに落ちている。
　通常は、このリセット動作は選択行ごとに順次実施するが、グローバルリセットでは全有効画素に対して一斉に実施する。
　すなわち、本工程はグローバルシャッターのシャッター開の動作となる。
　所定の蓄積時間Ｔ８が経過した蓄積終了時には、フォトダイオード１１１に蓄積されていた電子は、まず転送線１４０がローレベルからハイレベルに上がることで中間蓄積ノードに転送される。この時のポテンシャル状態は図７（Ｂ）のステップＳＴ１２に相当する。
　さらに、転送線１４０がハイレベルから中間電位にまで戻ると、ポテンシャル状態は図７（Ｂ）のステップＳＴ１３の中間保持モードに移行し、中間蓄積ノードとフォトダイオード１１１が切り離される。
　これらは全有効画素に対して一斉に実施され、グローバルシャッターのシャッター閉の動作となる。
　読み出しは行アドレスに沿って各行ごとに順次実施される。
　まず、行選択線１６０に選択信号が印加されて択一的に行選択が実施された後、リセット線１５０にパルスが印加され、アンプ入力部であるＦＤ１１７がリセットレベルに接続されてリセットレベルが感知される。
　次に、転送線１４０が中間電位からローレベル状態に落ち、これによって中間蓄積ノードに保持されていた電子が全てアンプ回路１１８の入力ノードであるＦＤ１１７に転送される。
　各画素は蓄積終了から読み出しまでのＨ８の期間、中間保持モードを維持するが、中間保持期間Ｈ８は行ごとに異なる。
　すなわち、一斉にシャッターが閉となってから、該当行に読み出し順が回ってくるまでの期間、上記中間保持が実施される。
＜１０．第１０の実施形態＞
　図２１（Ａ）～（Ｅ）は、第３の実施形態にグローバルシャッター機能を搭載した第１０の実施形態の動作のタイミングチャートを示す図である。
　図２１（Ａ）はリセット線１５０の信号電位を、図２１（Ｂ）は第１の転送線１４１の信号電位を、図２１（Ｃ）は第２の転送線（分離線）１４２の信号電位を、それぞれ示している。図２１（Ｄ）は行選択線１６０の信号電位を、図２１（Ｅ）は垂直信号線１７０の信号電位を、それぞれ示している。
　本第１０の実施形態において、画素回路は図１２と同じであり、転送のポテンシャル推移は図１３(Ａ)～（Ｄ）に準ずる。
　リセット時においては、リセット線１５０がハイレベルになったところでアンプ回路１１８の入力ノードであるＦＤ１１７がリセットレベル（電源電圧～３Ｖ）に接続される。
　一方、第１の転送線１４１がローレベルからハイレベルに上がることで、フォトダイオード１１１に蓄積されていた余分な電子が第１のＮＭＯＳトランジスタ１１２１を介して第２のＮＭＯＳトランジスタ１１２２のチャネル部に転送される。
　さらに、第１の転送線１４１がハイレベルからローレベルに落ち、それと略同時に分離線としての第２の転送線１４２がハイレベルとなって分離用の第３のＮＭＯＳトランジスタ１１２３が導通する。そして、最後に第２の転送線１４２がローレベルに落ちると、蓄積電子は拡散層２０５に完全転送されてリセットレベルに引き抜かれる。
　新たな電子の蓄積Ｔ９はこの時点で開始される。通常はこのリセット動作は選択行ごとに順次実施するが、グローバルリセットでは全有効画素に対して一斉に実施する。
　すなわち、本工程はグローバルシャッターのシャッター開の動作となる。
　所定の蓄積時間Ｔ９が経過した蓄積終了時には、フォトダイオード１１１に蓄積されていた電子は、まず第１の転送線１４１がローレベルからハイレベルに上がることで中間蓄積ノードに転送される。この時のポテンシャル状態は図１３（Ｂ）のステップＳＴ２２に相当する。
　さらに、第１の転送線１４１がハイレベルからローレベルに戻ると、ポテンシャル状態は図１３(Ｂ)のステップＳＴ２３の中間保持モードに移行し、中間蓄積ノードとフォトダイオードが切り離される。
　これらは全有効画素に対して一斉に実施され、グローバルシャッターのシャッター閉の動作となる。
　読み出しは行アドレスに沿って各行ごとに順次実施される。
　まず、行選択線１６０に選択信号が印加されて択一的に行選択が実施された後、リセット線１５０にパルスが印加され、アンプ回路１１８の入力ノードであるＦＤ１１７部がリセットレベルに接続されてリセットレベルが感知される。
　次に、分離線としての第２の転送線１４２がハイレベルに駆動され、分離トランジスタである第３のＮＭＯＳトランジスタ１１２３が導通状態となる。これにより、第２のＮＭＯＳトランジスタ１１２２のチャネル部に蓄積された電子がアンプ１１８の入力ノードであるＦＤ１１７に転送される。
　分離線としての第２の転送線１４２が再度ローレベルに落ちた時点で、蓄積電子の拡散層２０５への完全転送が完了する。
　各画素は蓄積終了から読み出しまでのＨ９の期間、中間保持モードを維持するが、中間保持期間Ｈ９は行ごとに異なる。
　すなわち、一斉にシャッターが閉となってから、該当行に読み出し順が回ってくるまでの期間、上記中間保持が実施される。
　なお、上記グローバルシャッター機能は、前述の大容量蓄積動作と組み合わせて実行することも可能である。
　たとえば、図２０（Ａ）～（Ｄ）に示したグローバルシャッターシーケンスの蓄積が開始されたら、全有効画素の転送線１４０を一括でハイレベルに変える。そして、蓄積期間Ｔ８の間その状態を維持した後に一括して中間電位に落として蓄積を終了し、中間保持状態に移行すれば良い。
　この場合、蓄積期間中、各画素では図７（Ｂ）のステップＳＴ１２のポテンシャル状態が維持され、電子はフォトダイオード１１１ではなく第２のＮＭＯＳトランジスタ１１２２のチャネル内に蓄積されて、大容量の蓄積が可能になる。
　同様に、時分割転送による大容量蓄積動作との組み合わせも可能であり、第１の実施形態の基本構成、第３の実施形態の基本構成ともに、大容量蓄積動作とグローバルシャッター機能は組み合わせて使用することができる。
［ワイドダイナミックレンジ機能］
　次に、ワイドダイナミックレンジ機能について説明する。
　本機能は１画素内に蓄積時間の短い信号と長い信号とを同時に保存し、高輝度の被写体感知には蓄積時間の短い信号を、低輝度の被写体感知には蓄積時間の長い信号を使用して、両者を同時に適切な露光時間で撮像する機能である。
　本発明の第１の実施形態あるいは第３の実施形態の構成と中間保持モードを応用すれば、同一画素内において、長時間蓄積した信号を中間保持モードでトランジスタのチャネル領域に保存しつつ、フォトダイオードに別途信号を蓄積できる。
　読み出し時にはまず中間保持モードで保存された長時間蓄積側の信号をアンプ入力に転送し、次にフォトダイオードに保持された短時間蓄積側の信号を転送する。
＜１１．第１１の実施形態＞
　第１の実施形態の構成を用いたワイドダイナミックレンジ動作の例を、図２２（Ａ）～（Ｄ）および図２３（Ａ）～（Ｃ）のポテンシャル推移図を用いて説明する。
　図２２（Ａ）～（Ｄ）は、第１の実施形態の構成を用いた本第１１の実施形態におけるワイドダイナミックレンジ動作の例を説明するための第１のポテンシャル推移図である。
　図２３（Ａ）～（Ｃ）は、第１の実施形態の構成を用いた本第１１の実施形態におけるワイドダイナミックレンジ動作の例を説明するための第２のポテンシャル推移図である。
　本第１１の実施形態において、画素回路は図４に、転送回路の詳細や断面構成は図５、図６に記載したものと同じである。
［ステップＳＴ３１］
　図２２（Ａ）のステップＳＴ３１においては、図７（Ａ）のステップＳＴ１１と同様に、フォトダイオード１１１の拡散ノード２０４には第１の電子蓄積が行われている。
　第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２のチャネル領域は、両者の共有ゲート電極２０１に共通に与えられる電位、たとえば―１．５Ｖ～３Ｖに従って、ポテンシャルがそれぞれＲ１１、Ｒ１２の範囲で変調される。
　一方、分離トランジスタである第３のＮＭＯＳトランジスタ１１２３のゲート電極２０２はグランドに接続されており、チャネルのポテンシャルは０．６Ｖ程度になるように調整されている。
［ステップＳＴ３２］
　図２２（Ｂ）のステップＳＴ３２においては、第１のＮＭＯＳトランジスタ１１２１）および第２のＮＭＯＳトランジスタ１１２２がオンすると電子の移動が行われる。
　フォトダイオード１１１の拡散ノード２０４に蓄積されていた電子は、第１のＮＭＯＳトランジスタ１１２１を介して残らず第２のＮＭＯＳトランジスタ１１２２のチャネル領域に移動する。
　すなわち、深い空乏状態となった第２のＮＭＯＳトランジスタ１１２２のチャネル領域に電子が移動して、アナログ状態で蓄積される。
［ステップＳＴ３３］
　図２２（Ｃ）のステップＳＴ３３においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２をオフするためにゲート電極２０１が駆動されと、それに伴ってチャネル領域のポテンシャルが負電位方向に変調される。
　これにより、フォトダイオード１１１は第２のＮＭＯＳトランジスタ１１２２のチャネルから切断され、第１の蓄積が完了する。
　第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２のゲート電極が適当な中間電圧に達したこの段階では、蓄積電子がフォトダイオード１１１とアンプ回路１１８の入力ノードであるＦＤ１１７の双方から分離された状態となる。
［ステップＳＴ３４］
　図２２（Ｄ）のステップＳＴ３４においては、ステップＳＴ３３の中間保持状態を維持していると、フォトダイオード１１１には継続して光が入射し光電変換が実行されるので、その拡散ノード２０４に新たな電子が蓄積される。
［ステップＳＴ３５］
　図２３（Ａ）のステップＳＴ３５においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２が完全にオフすると電子の移動が次のように行われる。
　すなわち、第２のＮＭＯＳトランジスタ１１２２のチャネルに保持されていた第１の蓄積電子が全てアンプ回路１１８の入力ノードであるＦＤ１１７に移動する。
　これにより、アンプトランジスタ１１４からなるアンプ回路１１８は垂直信号線１７０を駆動し、第１の蓄積信号の読み出しが実施される。
［ステップＳＴ３６］
　図２３（Ｂ）のステップＳＴ３６においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２が再度オンすると電子に移動が次のように行われる。
　フォトダイオード１１１の拡散ノード２０４に蓄積されていた第２の蓄積電子が、第１のＮＭＯＳトランジスタ１１２１を介して残らず第２のＮＭＯＳトランジスタ１１２２のチャネル領域に移動する。このとき、アンプ回路１１８の入力ノードであるＦＤ１１７は３Ｖにリセットしておく。
［ステップＳＴ３７］
　図２３（Ｃ）のステップＳＴ３７においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２が再度完全にオフすると電子の移動が次のように行われる。
　第２のＮＭＯＳトランジスタ１１２２のチャネルに保持されていた第２の蓄積電子が全てアンプ回路の入力ノードであるＦＤ１１７に移動する。
　これにより、アンプトランジスタ１１４からなるアンプ回路１１８は垂直信号線１７０を駆動し、第２の蓄積信号の読み出しが実施される。
　上記動作シーケンスの実効タイミングを調整することで、第１の電子蓄積を長時間で、第２の電子蓄積を短時間で実行する。
　第１の電子蓄積が飽和していない場合、画素の蓄積データにはその値を使用する。一方、第１の電子蓄積が飽和している場合、画素の蓄積データには第２の電子蓄積の値を使用する。第２の蓄積時間が第１の蓄積時間の１／Ｋであれば、第２の蓄積データは画像合成時にＫ倍されて扱われる。
　長時間蓄積と短時間蓄積は、途中に読み出しを挟まず連続して実施される。そして、読み出しは各行に対して２回ずつ、順次連続して実施される。
　したがって、本発明の実施形態に係るイメージャーの使用者は異なる蓄積時間に対応して２枚のフレームバッファーを用意する必要はなく、２枚のラインバッファーのみを用意すればフレーム合成が可能になる。
　また、読み出しに倍の時間がかかる分、フレームレートは１／２になるが、倍になった１フレーム所要時間の全てを蓄積に使用することができる。
　図２４(Ａ)～（Ｄ）は、上記ワイドダイナミックレンジ対応動作のタイミングチャートを示す図である。
　図２４（Ａ）はリセット線１５０の信号電位を、図２４（Ｂ）は転送線１４０の信号電位を、図２４（Ｃ）は行選択線１６０の信号電位を、図２４（Ｄ）は垂直信号線１７０の信号電位を、それぞれ示している。
　まず、リセット時においては、リセット線１５０がハイレベルに設定されてアンプ回路１１８の入力ノードであるＦＤ１１７がリセットレベル（電源電圧～３Ｖ）に接続される。
　一方、転送線１４０がローレベルからハイレベルに上がり、さらにハイレベルからローレベルに落ちた時点でフォトダイオード１１１に蓄積されていた電子がＦＤ１１７に転送され、リセットレベルに引き抜かれる。
　第１の電子蓄積における蓄積期間Ｔ１０Ｌはこの時点で開始される。リセット線１５０のパルスは、転送線１４０がローレベルに降りるのを待ってからローレベルに落ちている。
　所定の蓄積時間が経過すると、転送線（１０ｃ）はローからハイに上がり、図２２(Ｂ)のステップＳＴ３２に示したように、蓄積電子は第１のＮＭＯＳトランジスタ１１２２のチャネル部に形成された中間ノードに転送される。
　さらに、転送線１４０がハイレベルから中間電位に落ちると、図２２(Ｃ)のステップＳＴ３３のように、フォトダイオード１１と中間ノードが切断され、第１の電子蓄積たる長時間側の蓄積期間Ｔ１０Ｌが終了する。
　またそれと同時に第２の蓄積期間Ｔ１０Ｓがスタートする。
　読み出しは、行選択線１６０に選択信号が印加されて行選択が実施された後、以下のように実施される。
　まず、リセット線１５０のパルス印加でアンプ回路１１８の入力ノードであるＦＤ１１７がリセットされ、リセットレベルが感知される。
　次に、転送線１４０が中間ノードからローレベルに落ちると、図２３(Ａ)のステップＳＴＳＴ３５のように、第１の蓄積電子がアンプ回路１１８の入力ノードであるＦＤ１１７に転送され、その感知が行われる。
　再度リセット線１５０のパルス印加でアンプ回路１１８の入力ノードであるＦＤ１１７がリセットされ、リセットレベルが感知される。
　次に、転送線１４０にパルスが印加されると、図２３（Ｂ），(Ｃ)のステップＳＴ３６，ＳＴ３７の段階を経て、第２の蓄積信号がアンプ回路１１８の入力ノードであるＦＤ１１７に転送され、その感知が行われる。
　第２の蓄積信号の読み出しでその蓄積期間Ｔ１０Ｓも終了する。
＜１２．第１２の実施形態＞
　なお、上記ワイドダイナミックレンジ機能は、第３の実施形態の構成に対しても、同様の概念を持って実施できる。
　図２５（Ａ）～（Ｅ)は、第３の実施形態の構成を用いた第１２の実施形態におけるワイドダイナミックレンジ動作のタイミングチャートを示す図である。
　第１２の実施形態において画素回路の構成は図１２と同様である。
　リセット時においては、リセット線１５０がハイレベルになったところでアンプ回路１１８の入力ノードであるＦＤ１１７がリセットレベル（電源電圧～３Ｖ）に接続される。
　一方、第１の転送線１４１がローレベルからハイレベルに上がることで、フォトダイオード１１１に蓄積されていた余分な電子が第１のＮＭＯＳトランジスタ１１２１）を介して第２のＮＭＯＳトランジスタ１１２２のチャネル部に転送される。
　さらに、第１の転送線１４１がハイレベルからローレベルに落ち、それと略同時に分離線としての第２の転送線１４２がハイレベルとなって分離トランジスタである第３のＮＭＯＳトランジスタ１１２３が導通する。そして、最後に第２の転送線１４２がローレベルに落ちると、蓄積電子はＦＤ１１７に完全転送されてリセットレベルに引き抜かれる。
　第１の電子蓄積における蓄積期間Ｔ１１Ｌはこの時点で開始される。リセット線１５０のパルスは、第２の転送線１４２がローレベルに降りるのを待ってからローレベルに落ちている。
　所定の蓄積時間が経過すると、フォトダイオード１１１に蓄積されていた電子は、第１の転送線１４１がローレベルからハイレベルに上がることで中間蓄積ノードに転送される。
　さらに、第１の転送線１４１がハイレベルからローレベルに戻ると、ポテンシャル状態は図１３(Ｂ)のステップＳＴ２３の中間保持モードに移行し、中間蓄積ノードとフォトダイオードが切り離される。
　これにより、第１の電子蓄積たる長時間側の蓄積期間Ｔ１１Ｌが終了する。またそれと同時に第２の蓄積期間Ｔ１１Ｓがスタートする。
　読み出しは、行選択線１６０に選択信号が印加されて行選択が実施された後、以下のように実施される。
　まず、リセット線１５０にパルスが印加され、アンプ回路１１８の入力ノードであるＦＤ１１７がリセットレベルに接続されてリセットレベルが感知される。
　次に、分離線としての第２の転送線１４２がハイレベルに駆動されて、分離トランジスタとしての第３のＮＭＯＳトランジスタ１１２３が導通状態となる。これにより、第２のＮＭＯＳトランジスタ１１２２のチャネル部に蓄積されていた第１の蓄積電子がアンプ回路１１８の入力ノードであるＦＤ１１７に転送される。分離線としての第２の転送線１４２が再度ローレベルに落ちた時点で、第１の蓄積電子のＦＤ１１７への完全転送が完了し、第１の蓄積信号の感知が行われる。
　再度リセット線１５０のパルス印加でアンプ回路１１８の入力ノードであるＦＤ１１７がリセットされ、リセットレベルが感知される。
　次に、第１の転送線１４１がローレベルからハイレベルに駆動されることで、フォトダイオード１１１に蓄積されていた第２の蓄積電子が第１のＮＭＯＳトランジスタ１１２１を介して第２のＮＭＯＳトランジスタ１１２２のチャネル部に転送される。
　さらに、第１の転送線１４１がハイレベルからローレベルに落ち、それと略同時に分離線である第２の転送線１４２がハイレベルになり、最後に第２の転送線１４２がローレベルに落ちると、第２の蓄積電子はＦＤ１１７に完全転送される。
　これにより、第２の蓄積期間Ｔ１１Ｓも終了し、続いて第２の蓄積信号の感知が行われる。
　第１の電子蓄積が飽和していない場合、画素の蓄積データにはその値を使用する。一方、第１の電子蓄積が飽和している場合、画素の蓄積データには第２の電子蓄積の値を使用する。第２の蓄積時間が第１の蓄積時間の１／Ｋであれば、第２の蓄積データは画像合成時にＫ倍されて扱われる。
＜１３．第１３の実施形態＞
　次に、画素内転送回路の構造を変えた、第１２の実施形態について説明する。
　図２６は、本発明の第１３の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。
　本第１３の実施形態に係る画素回路１１０Ｅは、第１の実施形態に係る画素回路１１０Ａにおける転送トランジスタ１１２の分離トランジスタとしての第３のＮＭＯＳトランジスタ１１２３を省略した構成を有する。
　すなわち、本第１３の実施形態に係る画素回路１１０Ｅは、転送トランジスタ１１２Ｅが一体化され直列接続された高閾値ＨＶｔｈの第１のＮＭＯＳトランジスタ１１２１と低閾値ＬＶｔｈの第２のＮＭＯＳトランジスタ１１２２により形成されている。
　図２７は、第１３の実施形態に係る画素回路１１０Ｅの転送トランジスタを含む転送回路の等価回路を示す図である。
　フォトダイオード１１１で光電変換により生成された電子は、転送トランジスタ１１２Ｅを形成する一体化され直列接続された第１および第２のＮＭＯＳトランジスタ１１２１，１１２２を介しアンプ回路１１８の入力ノードであるＦＤＦ１１７に完全転送される。
　一体化された第１および第２のＮＭＯＳトランジスタ１１２１，１１２２は、互いのチャネルがｎ型拡散層等を介することなく直接接続されている。
　また、第１および第２のＮＭＯＳトランジスタ１１２１，１１２２のゲート電極２０１は同時一括で駆動信号が印加される。
　そして、第１のＮＭＯＳトランジスタ１１２１は高閾値電圧ＨＶｔｈ、第２のＮＭＯＳトランジスタ１１２２は低閾値電圧ＬＶｔｈとなっている。
　入力ノードであるＦＤ１１７は寄生容量２０３を有しており、蓄積電荷量をＱ、寄生容量値をＣｆとすると、その電位変化量ΔＶｆは｛ΔＶｆ＝Ｑ／Ｃｆ｝となる。
　読み出し時はこの変位がアンプ回路１１８を介して、一定のゲインで垂直信号線１７０を駆動する。
　第１の実施形態から分離トランジスタとしての第３のＮＭＯＳトランジスタを省略したことで、画素の占有面積はその分小型化される。
　その一方で、浮遊状態であるアンプ回路１１８の入力ノードであるＦＤ１１７は隣接する第２のＮＭＯＳトランジスタ１１２２の状態変動に影響されやすくなる。
　たとえば、ゲート電極２０１を通して第１および第２のＮＭＯＳトランジスタ１１２１，１１２２をオンした際に、ＦＤ１１７のポテンシャルもそのカップリングを受けて変動する。その結果、第２のＮＭＯＳトランジスタ１１２２のチャネル部に蓄積されるべき電子の一部がアンプ回路１１８の入力ノードであるＦＤ１１７に漏れる等の影響が出る。
　アンプ回路１１８の入力ノードであるＦＤ１１７は、通常不純物が多量に導入された拡散層や、配線のコンタクト部等を含んでおり、ＭＯＳトランジスタのチャネル部に比較して結晶性が悪い。
　したがって、個々に漏れ出た電子は蓄積期間中に再結合等で失われやすく、特に第３の実施形態における蓄積機能や、第９や第１０の実施形態におけるグローバルシャッター機能には有意な悪影響を及ぼすことになる。
　しかし、本第１３の実施形態においても、第２のＮＭＯＳトランジスタ１１２２のチャネル部における電荷の蓄積能力が十分に大きければ、第１の実施形態と類似した原理で完全転送のマージン制約を軽減あるいは撤廃することが可能である。
　図２８は、図２７の転送回路の断面構造例を示す図である。
　フォトダイオード１１１には酸化膜と接するシリコン表面近傍をｐ型化した、いわゆるＨＡＤ構造が採用されている。
　ここで光電変換された電子は、当初ｎ型の拡散ノード２０４に蓄積される。
　そして、ゲート電極２０１に第１のＮＭＯＳトランジスタ１１２１がオンする信号が印加されると、第１のＮＭＯＳトランジスタ１１２１を介して第２のＮＭＯＳトランジスタ１１２２のチャネル領域に転送され、多くの電子はそこに蓄積される。
　たとえば、チャネル部の不純物プロファイルを調整することで、第１のＮＭＯＳトランジスタ１１２１の閾値は高く、第２のＮＭＯＳトランジスタ１１２２の閾値は低く設定される。これにより、第２のＮＭＯＳトランジスタ１１２２のチャネル部は電子の蓄積井戸を、第１のＮＭＯＳトランジスタ１１２１のチャネル部は逆流防止のポテンシャル壁を形成する。
　また、拡散層２０５は断面図には記載されないアンプ回路１１８の入力に接続されている。
　なお、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２は、ここでは２つの個別なトランジスタとみなしている。ただし、図のようにゲート電極も一体形成されている場合には、チャネル部の不純物プロファイルに勾配をもつ単一のＮＭＯＳトランジスタとみなすこともできる。
　しかしいずれにしても機能的には直列接続された２つの個別なトランジスタと同様であり、本発明の適用範囲内である。
　図２９（Ａ）～（Ｄ）は、本第１３の実施形態に係る画素回路の転送回路を用いた、読み出し転送動作に伴うポテンシャル推移を示す図である。
［ステップＳＴ４１］
　図２９（Ａ）のステップＳＴ４１においては、フォトダイオード１１１の拡散ノード２０４は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が２．５Ｖ程度になるように設計されている。ここに光電変換された電子が飽和状態（約０Ｖ）にまで満たされている。
　一方、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトラジスタ１１２２のチャネル領域は、両者のゲート電極に共通に与えられる電位、たとえば１．５Ｖ～３Ｖ）に従って、ポテンシャルがそれぞれＲ１７、Ｒ１８の範囲で変調される。
　また、アンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）にはリセットがかけられて、３Ｖの浮遊状態となっている。
［ステップＳＴ４２］
　図２９（Ｂ）のステップＳＴ４２においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２がオンすると次のような電位の移動が行われる。
　フォトダイオード１１１の拡散ノード２０４に蓄積されていた電子は、第１のＮＭＯＳトランジスタ１１２１を介して残らず第２のＮＭＯＳトランジスタ１１２２のチャネル領域に移動する。
　この際、アンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）もカップリングを受けて電位が上昇し、一部の電子は第２のＮＭＯＳトランジスタ１１２２のチャネル部を介してさらに拡散層２０５（ＦＤ１１７）に流入する。
　すなわち、読み出し信号である電子は、深い空乏状態となった第２のＮＭＯＳトランジスタ１１２２のチャネル領域にその多くは蓄積され、また一部はアンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）に蓄積される。
［ステップＳＴ４３］
　図２９（Ｃ）のステップＳＴ４３においては、第１のＮＭＯＳトランジスタ１１２１および第２のＮＭＯＳトランジスタ１１２２をオフするためにゲート電極２０１が駆動されると、それに伴ってチャネル領域のポテンシャルが負方向に変調される。
　ここで第１のＮＭＯＳトランジスタ１１２１のチャネルはポテンシャル障壁を形成し、蓄積電子のフォトダイオード１１１の拡散ノード２０４への逆流を防止している。この障壁の高さは両トランジスタの閾値の差に対応しており、たとえば１．５Ｖである。
　こうして、第２のＮＭＯＳトランジスタ１１２２のチャネル領域のポテンシャルが上昇（電位は低下）するにつれて、そこに蓄積されていた電子がアンプ回路１１８の入力ノードである拡散層２０５（ＦＤ１１７）に移動する。
［ステップＳＴ４４］
　図２９（Ｄ）のステップＳＴ４４においては、第１および第２のＮＭＯＳトランジスタ１１２１，１１２２のオフ状態では、ステップＳＴ４１でフォトダイオードに蓄積されていた電子は全てアンプ回路１１８の入力ノードである拡散層２０５に移動した状態になる。これによりアンプは垂直信号線を駆動し、蓄積信号の読み出しが実施される。
　このような段階的な転送を用いると、完全空乏状態となったフォトダイオード１１１の拡散ノード２０４とアンプ回路１１８の入力ノードである拡散層２０５との間にポテンシャル差を確保する必要は無い。
　すなわち、本第１３の実施形態では、電子を満たした拡散層２０５（ＦＤ１１７）のポテンシャルが拡散ノード２０４より浅い状態となっても完全な転送が実現している。
　なお、転送の際の上記ポテンシャル制約を完全に撤廃するには、ステップＳＴ４２において、第２のＮＭＯＳトランジスタ１１２２のチャネル部の蓄積容量が十分に大きいこと。そして、それによってアンプ回路１１８の入力ノードである拡散層２０５の寄生容量の大小にかかわらず、全ての電子が第２のＮＭＯＳトランジスタ１１２２より右側に移動していることが必要である。
　フォトダイオード１１１の飽和蓄積電荷量をＱｓ、第２のＮＭＯＳトランジスタ１１２２のチャネル容量（反転層の容量）をＣｉｎｖ、第１のＮＭＯＳトランジスタ１１２１と第２のＮＭＯＳトランジスタ１１２２の閾値差をΔＶｔｈとすれば、次の条件となる。
［数３］
　　｜Ｃｉｎｖ＊ΔＶｔｈ｜　＞　｜Ｑｓ｜　
　実際上は、ステップＳＴ４２において、フォトダイオード１１１の光電変換で生成された電子の半ば以上が第２のＮＭＯＳトランジスタ１１２２のチャネル部に蓄積された状態になれば、転送マージンは十分有意な拡大効果を得る。
＜１４．第１４の実施形態＞
　図３０は、本発明の第１４の実施形態に係るＣＭＯＳイメージセンサの画素回路を示す図である。
　本第１４の実施形態に係る画素回路１１０Ｆが第１３の実施形態に係る画素回路１１０Ｅと異なる点は次のことにある。
　本第２の実施形態に係る画素回路１１０Ｆは、各々固有のフォトダイオード１１１と転送回路１１２を持つ複数、たとえば２つの画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂが、アンプ回路を形成するＦＤ１１７およびアンプトランジスタ１１４を共有していることある。
　この画素回路１１０Ｆにおいては、リセットトランジスタ１１３および行選択トランジスタ１１５も複数の画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂで共有する。
　各画素ＰＸＬ１１０ａ，ＰＸＬ１１０ｂの転送トランジスタ１１２ａ，１１２ｂは、第１および第２のＮＭＯＳトランジスタの共有ゲート電極がそれぞれ異なる転送線１４０ａ，１４０ｂに接続されている。
　画素回路１１０Ｂにおいては、各々独立した転送線１４０ａおよび１４０ｂに従って、各フォトダイオード１１１ａ，１１１ｂに蓄積された電子が個別のタイミングでＦＤＦ１１７(アンプ回路の入力ノード)に転送される。
　アンプ回路の共有は画素の実効サイズを縮小できるが、共有画素数が多いほどＦＤ１１７の寄生容量も大きくなる。
　したがって、共有画素数は２画素以上、１６画素以下であることが望ましい。
　ところでここまで、半導体イメージャーの光電変換素子にフォトダイオードを用いた実施形態について説明を行ってきた。
　一方、光電変換素子にはＭＯＳキャパシタが使用される場合もあり、第１から第１４の実施形態全てについて、フォトダイオードの替わりにＭＯＳキャパシタを使用しても同様の効果を得ることができる。
＜１５．第１５の実施形態＞
　図３１は、第１の実施形態に対応した断面構造例である図６に対して、フォトダイオードをＭＯＳキャパシタに入れ替えた第１５の実施形態に係る転送回路の構成例を示す図である。
　図３１において、符号２１０がＭＯＳキャパシタを用いた光電変換素子を示している。
　電極２１１には、たとえば２Ｖの固定電圧が印加されており、ＭＯＳキャパシタ２１０は深い空乏状態になっている。
　この空乏層内に電子が入射すると電子／ホール対が生成され、ホールは電界に誘引されてｐ－Ｗｅｌｌ側に抜ける一方で、電子は反転層としてＭＯＳキャパシタ２１０の酸化膜近傍に蓄積される。
　ゲート電極２０１をハイレベルにすると、蓄積電子は第１のＭＯＳトランジスタ１１２１を介して第２のＮＭＯＳトランジスタ１１２２のチャネル領域に完全転送され、そこに蓄積される。
　さらに、ゲート電極２０１をローレベルに落とすと、この蓄積電子は全てアンプ回路の入力ノードである拡散層２０５（ＦＤ１１７）に転送され、垂直信号線１７０が駆動されて読み出しが実施される。
＜１６．第１６の実施形態＞
　図３２は、第１の実施形態の転送回路と異なる断面構造を有する第１６の実施形態に係る転送回路の断面構造例を示す図である。
　図３２の本第１６の実施形態に係る転送回路が図６の第１の実施形態に係る転送回路との主たる差異は一体化した第１～第３のＮＭＯＳトランジスタ１１２１，１１２２，１１２３のゲート構造である。
　本第１６の実施形態においては、第１のＮＭＯＳトランジスタ１１２１と第２のＮＭＯＳトランジスタ１１２２は、異なるゲート電極２０１－１，２０１－２として形成されている。
　これらのゲート電極２０１－１，２０１－２は異なる導電層、あるいはポリシリコン層で形成され、図示しない画素内でショートされて、一体化された電極２０１が形成される。
　このような構造では、第２のＮＭＯＳトランジスタ１１２２の基板不純物プロファイルを自己整合的に調整できる。あるいは異なるゲート電極層の仕事関数を変えて、閾値を調整することも可能である。
　以上説明した第１～第１６の実施形態に係る固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜１７．第１７の実施形態＞
　図３３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
　本カメラシステム３００は、図３３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，３００が適用可能な撮像デバイス３１０を有する。
　カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
　さらに、カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
　駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
　また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
　信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
　上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
　１００　　ＣＭＯＳイメージセンサ
　１１０　　画素アレイ部
　１１０Ａ～１１０Ｆ　　画素回路
　１１１　　フォトダイオード
　１１２　　転送トランジスタ
　１１２１　　第１のＭＯＳトランジスタ
　１１２２　　第２のＭＯＳトランジスタ
　１１２３　　第３のＭＯＳトランジスタ
　１１３　　リセットトランジスタ
　１１４　　アンプトランジスタ
　１１５　　行選択トランジスタ
　１１６　　蓄積ノード
　１１７　　ＦＤ
　１１８　　アンプ回路
　１２０　　行選択回路
　１３０　　カラム読み出し回路（ＡＦＥ）
　３００　　カメラシステム。
 
 

Claims (17)

  1. 　光電変換素子と、
    　アンプ回路と、
    　上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
    　上記転送トランジスタは、
    　　上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１、第２、および第３の電界効果トランジスタを有し、
    　　上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、
    　　ゲート電極の段階的な駆動に伴って、
    　　　光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷を上記第２の電界効果トランジスタのチャネル領域に蓄積し、
    　　　当該チャネル領域に蓄積した上記電荷を上記第３の電界効果トランジスタを介してアンプ回路の入力に転送し、
    　上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
    　画素回路。
  2. 　上記第３の電界効果トランジスタのゲート電極は、電位固定されている
    　請求項１記載の画素回路。
  3. 　上記第３の電界効果トランジスタは、
    　　ゲート電極にパルスが印加されると、上記第２の電界効果トランジスタのチャネル領域から上記アンプ回路の入力に電荷を転送する
    　請求項１記載の画素回路。
  4. 　上記転送トランジスタは、
    　　上記第１および第２の電界効果トランジスタのゲート電極が中間電圧で維持されて、当該第２の電界効果トランジスタのチャネル領域に蓄積された電荷を、所定の期間保持する機能を有する
    　請求項２記載の画素回路。
  5. 　上記転送トランジスタは、
    　　上記第１および第２の電界効果トランジスタのゲート電極、および上記第３の電界効果トランジスタのゲート電極を共に所定レベルに維持することで、当該該第２の電界効果トランジスタのチャネル領域に蓄積された電荷を、所定の期間保持する機能を有する
    　請求項３記載の画素回路。
  6. 　上記転送トランジスタは、
    　　上記第１の電界効果トランジスタをオン状態に維持し、上記光電変換素子で生成された電荷を直ちに上記第２の電界効果トランジスタのチャネル領域に転送して蓄積する蓄積機能と、
    　当該蓄積電荷を上記第３の電界効果トランジスタを介して上記アンプ回路に転送する読み出し機能と
    　を有する請求項１記載の画素回路。
  7. 　上記転送トランジスタは、
    　　上記光電変換素子で生成された第１の蓄積信号を、第１の電界効果トランジスタを介して上記第２の電界効果トランジスタのチャネル領域に転送して蓄積し、
    　　上記第２の電界効果トランジスタのチャネル領域に当該電荷を蓄積したまま、上記光電変換素子で第２の蓄積が開始されて第２の蓄積信号が生成される間、上記第１の電界効果トランジスタがオフされて、
    　　上記第１の蓄積信号を上記第３の電界効果トランジスタを介して上記アンプ回路の入力に転送する、第１の読み出しを行い、
    　　上記第２の蓄積信号を第１、第２、および第３の電界効果トランジスタを介して上記アンプ回路に転送する、第２の読み出しを行う
    　請求項１記載の画素回路。
  8. 　上記光電変換素子と、第１、第２、および第３の電界効果トランジスタを含む転送トランジスタが複数の各画素に配置されており、
    　上記アンプ回路は複数の画素間で共有されている
    　請求項１記載の画素回路。
  9. 　光電変換素子と、
    　アンプ回路と、
    　上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
    　上記転送トランジスタは、
    　　上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１および第２の電界効果トランジスタを有し、
    　　上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、
    　　ゲート電極の段階的な駆動に伴って、
    　　　光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷の所定量を上記第２の電界効果トランジスタのチャネル領域に蓄積し、
    　　　当該チャネル領域に蓄積した上記電荷をアンプ回路の入力に転送し、
    　上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
    　画素回路。
  10. 　上記光電変換素子と、第１および第２の電界効果トランジスタを含む転送トランジスタが複数の各画素に配置されており、
    　上記アンプ回路は複数の画素間で共有されている
    　請求項９記載の画素回路。
  11. 　複数の画素回路が配列された画素部と、
    　上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
    　上記各画素回路は、
    　　光電変換素子と、
    　　アンプ回路と、
    　　上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
    　　上記転送トランジスタは、
    　　　上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１、第２、および第３の電界効果トランジスタを有し、
    　　　上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、
    　　　上記画素駆動部によるゲート電極の段階的な駆動に伴って、
    　　　光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷を上記第２の電界効果トランジスタのチャネル領域に蓄積し、
    　　　当該チャネル領域に蓄積した上記電荷を上記第３の電界効果トランジスタを介してアンプ回路の入力に転送し、
    　上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
    　固体撮像素子。
  12. 　上記転送トランジスタは、
    　　上記画素駆動部によるゲート電極の段階的な駆動に伴って、
    　　光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷を上記第２の電界効果トランジスタのチャネル領域に蓄積し、
    　　上記第２の電界効果トランジスタのチャネル領域に当該電荷を蓄積したまま、上記第１の電界効果トランジスタが、全有効画素に対して一斉にオフされ、
    　　しかる後に上記電荷が第３の電界効果トランジスタを介して上記アンプ回路の入力に行毎に順次転送され、
    　上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
    　請求項１１記載の固体撮像素子。
  13. 　上記転送トランジスタは、
    　　上記光電変換素子で生成された第１の蓄積信号を、第１の電界効果トランジスタを介して上記第２の電界効果トランジスタのチャネル領域に転送して蓄積し、
    　　上記第２の電界効果トランジスタのチャネル領域に当該電荷を蓄積したまま、上記光電変換素子で第２の蓄積が開始されて第２の蓄積信号が生成される間、上記第１の電界効果トランジスタがオフされて、
    　　　上記第１の蓄積信号を上記第３の電界効果トランジスタを介して上記アンプ回路の入力に転送する、第１の読み出しを行い。
    　　　上記第２の蓄積信号を第１、第２、および第３の電界効果トランジスタを介して上記アンプ回路に転送する、第２の読み出しを行う
    　請求項１１記載の固体撮像素子。
  14. 　複数の画素回路が配列された画素部と、
    　上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
    　上記各画素回路は、
    　　光電変換素子と、
    　　アンプ回路と、
    　　上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
    　　上記転送トランジスタは、
    　　　上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１および第２の電界効果トランジスタを有し、
    　　　上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、
    　　　上記画素駆動部によるゲート電極の段階的な駆動に伴って、
    　　　　光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷の所定量を上記第２の電界効果トランジスタのチャネル領域に蓄積し、
    　　　　当該チャネル領域に蓄積した上記電荷をアンプ回路の入力に転送し、
    　上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
    　固体撮像素子。
  15. 　上記光電変換素子と、第１および第２の電界効果トランジスタを含む転送トランジスタが複数の各画素に配置されており、
    　上記アンプ回路は複数の画素間で共有されている
    　請求項１１記載の固体撮像素子。
  16. 　固体撮像素子と、
    　上記撮像素子に被写体像を結像する光学系と、
    　上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    　上記固体撮像素子は、
    　　複数の画素回路が配列された画素部と、
    　　上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
    　　上記各画素回路は、
    　　　光電変換素子と、
    　　　アンプ回路と、
    　　　上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
    　　　上記転送トランジスタは、
    　　　　上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１、第２、および第３の電界効果トランジスタを有し、
    　　　　上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、
    　　　　上記画素駆動部によるゲート電極の段階的な駆動に伴って、
    　　　　光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷を上記第２の電界効果トランジスタのチャネル領域に蓄積し、
    　　　　当該チャネル領域に蓄積した上記電荷を上記第３の電界効果トランジスタを介してアンプ回路の入力に転送し、
    　　上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
    　カメラシステム。
  17. 　固体撮像素子と、
    　上記撮像素子に被写体像を結像する光学系と、
    　上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    　上記固体撮像素子は、
    　　複数の画素回路が配列された画素部と、
    　　上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
    　　上記各画素回路は、
    　　　光電変換素子と、
    　　　アンプ回路と、
    　　　上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
    　　　上記転送トランジスタは、
    　　　　上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第１および第２の電界効果トランジスタを有し、
    　　　　上記第１および第２の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第１の電界効果トランジスタの閾値電圧が上記第２の電界効果トランジスタの閾値電圧より高く設定され、
    　　　　上記画素駆動部によるゲート電極の段階的な駆動に伴って、
    　　　　光電変換素子で生成され、上記第１の電界効果トランジスタを介して転送された電荷の所定量を上記第２の電界効果トランジスタのチャネル領域に蓄積し、
    　　　　　当該チャネル領域に蓄積した上記電荷をアンプ回路の入力に転送し、
    　　上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
    　カメラシステム。
     
     
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