WO2010064355A1 - 貼り合わせウェーハの製造方法 - Google Patents

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石塚徹
小林徳弘
能登宣彦
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信越半導体株式会社
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body

Definitions

  • the present invention relates to a method for manufacturing a bonded wafer using a smart cut method (registered trademark), and typically, after a silicon wafer implanted with hydrogen ions or the like is brought into close contact with another wafer serving as a support substrate, the wafer is peeled off.
  • the present invention relates to a method for manufacturing SOI wafers and directly bonded wafers.
  • At least one kind of gas ion of hydrogen ions and rare gas ions is ion-implanted from the surface of a bond wafer made of silicon single crystal to form an ion-implanted layer inside the wafer.
  • the ion-implanted surface of the bond wafer and the surface of the base wafer are brought into close contact with each other directly or through a silicon oxide film.
  • the bonded wafer is peeled off by the ion implantation layer to produce a bonded wafer.
  • a bonded heat treatment is applied to the bonded wafer, whereby the SOI layer peeled off from the bond wafer and the base wafer are firmly bonded to form an SOI wafer (see Patent Document 1).
  • the temperature of the peeling heat treatment (usually 500 ° C. or higher) is lower than the bonding heat treatment temperature for sufficiently increasing the bonding strength to be performed later, so that the peeling strength is sufficiently improved before the bonding strength is sufficiently improved.
  • the bond wafer is peeled off by the heat treatment. Since the silicon is thin after peeling, its physical resistance is low, and when the bonding strength is low, peeling or the like occurs and it is easily damaged, resulting in a defect in the SOI layer.
  • the bonding strength can be increased to such an extent that peeling does not occur before the occurrence of peeling, a sufficient bonding strength can be obtained in the subsequent bonding heat treatment, so a high-quality SOI wafer with few defects. Can be manufactured.
  • Patent Document 2 describes that pre-annealing is performed at 200 to 400 ° C. (10 to 360 minutes) and then heat-treated at 500 ° C. for peeling. Yes.
  • Japanese Patent Application Laid-Open No. H10-228561 describes that the separation is performed by adding at 350 ° C., then raising the temperature and performing heat treatment at 500 ° C.
  • Patent Document 4 describes that the stripping is performed at 300 ° C., then the temperature is raised and heat treatment is performed at 500 ° C. to perform peeling.
  • the occurrence rate of defects in the SOI layer such as blisters (in which the SOI layer is not bonded to the base wafer) and voids (in which the SOI layer is removed) May not be sufficiently reduced.
  • the present invention has been made in view of the above circumstances, and in the production of a bonded wafer by the smart cut method (registered trademark), a state of high bonding strength is formed at a temperature lower than the temperature at which peeling occurs, and the peeling is performed.
  • An object of the present invention is to manufacture a high-quality bonded wafer by reducing the occurrence of defects.
  • At least one kind of gas ion of hydrogen ions and rare gas ions is ion-implanted from the surface of a bond wafer made of silicon single crystal to form an ion-implanted layer inside the wafer.
  • a bonded wafer comprising: a step of bonding, an ion-implanted surface of the bond wafer and a surface of the base wafer directly or via a silicon oxide film; and a heat treatment step of peeling the bond wafer with the ion-implanted layer
  • the heat treatment step for peeling is performed by performing pre-annealing at a temperature of less than 500 ° C., and thereafter performing heat treatment for peeling at a temperature of 500 ° C. or more, and the pre-annealing is performed at least at a first temperature. And then performing heat treatment at a second temperature higher than the first temperature.
  • the pre-annealing performed by the heat treatment at the second temperature higher than the first temperature is performed, and then the temperature is 500 ° C. or higher.
  • the heat treatment at the first temperature in the pre-annealing is preferably performed at 200 ⁇ 20 ° C. In this way, by setting the first temperature in the pre-annealing to around 200 ° C., desorption of moisture adsorbed on the bonding interface is performed sufficiently slowly, so that generation of voids and blisters can be suppressed.
  • the heat treatment at the second temperature in the pre-annealing is preferably performed at 350 ⁇ 20 ° C.
  • the second temperature in pre-annealing is set to around 350 ° C.
  • a high bonding strength state is formed at a temperature lower than the temperature at which peeling occurs, and the occurrence of defects such as voids and blisters that occur during peeling is reduced.
  • Quality bonded wafers (including SOI wafers and direct bonded wafers) can be manufactured.
  • the present invention will be described more specifically.
  • the temperature of the peeling heat treatment is conventionally lower than the temperature of the bonding heat treatment for sufficiently increasing the bonding strength, peeling occurs before the bonding strength is sufficiently improved.
  • the thickness of the film is thin, its physical resistance is weak, and when the bonding strength is low, peeling occurs, which causes a problem of easily damaging and causing defects in the SOI layer.
  • This is the same for a directly bonded wafer manufactured by the same smart cut method and directly bonded without an oxide film.
  • a case where the bonded wafer is an SOI wafer will be described as an example, but the present invention can naturally be applied to a directly bonded wafer.
  • the present inventors have conducted the following studies. First, the phenomenon occurring in the heat treatment at a temperature lower than the temperature at which peeling occurs (peeling temperature) in the peeling heat treatment was considered.
  • the bonding state of each Si changes at the bonding interface to form a bond at the bonding interface. Since the bonding state tends to be promoted and the bonding strength is improved as the temperature is increased, it is desirable to perform the pre-annealing at a temperature as high as possible in view of the bonding state of each Si.
  • the concentration of the injected hydrogen decreases due to diffusion, and a phenomenon occurs in which separation does not occur even when the temperature rises to the separation temperature later. Accordingly, the inventors have conceived that it is desirable to perform the pre-annealing at a high temperature in a range where the diffusion of the implanted hydrogen does not occur abruptly, paying attention to the diffusion of the implanted hydrogen.
  • the present inventors have intensively studied, and after performing heat treatment at the first temperature, which is as high as possible, at least within a temperature range in which moisture at the bonding interface can be removed (desorbed) sufficiently slowly,
  • the pre-annealing is performed at a second temperature that is higher than the temperature of the first temperature, at a temperature at which the desorption of moisture is sufficiently completed, and as high as possible in a temperature range in which the diffusion of implanted hydrogen atoms is small. From the above, it has been found that when the heat treatment is performed at the peeling temperature, the bonding strength can be increased up to the peeling temperature.
  • FIG. 1 shows the results of desorption gas analysis from the bonded interface by TDS (Temperature Desorption Gas Analysis). From 200 ° C. to 350 ° C., a desorption peak of moisture (H 2 O) can be confirmed. Although a desorption peak of hydrogen (H 2 ) can be observed at the same temperature, this can be interpreted as a peak due to desorption of moisture. Furthermore, a desorption peak of hydrogen (H 2 ) can be confirmed from 350 ° C. to 450 ° C. This can be interpreted as a peak due to diffusion of implanted hydrogen atoms.
  • TDS Temporal Desorption Gas Analysis
  • the present inventors Based on the result of the desorption gas analysis by TDS, the present inventors have found that the first temperature in the pre-annealing having at least the heat treatment at the first temperature and the heat treatment at the second temperature, that is, the pasting.
  • the low temperature for removing (desorbing) the moisture at the mating interface sufficiently slowly is as high as possible at a temperature lower than the moisture desorption peak from 200 ° C. to 350 ° C. in FIG. It was found that the vicinity (about 200 ° C. ⁇ 20 ° C.) is preferable.
  • the second temperature that is, the temperature at which the desorption of moisture has been sufficiently completed and the temperature at which diffusion of injected hydrogen atoms is low and the highest possible temperature is the moisture from 200 ° C. to 350 ° C.
  • the temperature at which peeling occurs is higher than the desorption peak and lower than the hydrogen desorption peak between 350 ° C. and 450 ° C., that is, around 350 ° C. (about 350 ° C. ⁇ 20 ° C.), the temperature at which peeling occurs. It has been found that since the bonding strength can be improved at a lower temperature, formation of voids and blisters can be reduced, and an SOI wafer with few defects can be manufactured.
  • the present invention performs a heat treatment step for peeling the bond wafer by performing pre-annealing at a temperature of less than 500 ° C., and then performing a heat treatment for peeling at a temperature of 500 ° C. or higher.
  • the heat treatment is performed by performing the heat treatment at a second temperature higher than the first temperature after the heat treatment at the first temperature. The steps will be described in order from the preparation of the wafer to the completion of the SOI wafer.
  • a base wafer made of a silicon single crystal wafer serving as a support substrate that meets the device specifications and a bond wafer made of a silicon single crystal wafer partially comprising an SOI layer are prepared.
  • an oxide film as an insulating film is formed on at least one of the base wafer and the bond wafer.
  • the thickness and the like of the oxide film should be determined by the specification and are not particularly limited, but an oxide film having a thickness of about 0.01 to 2.0 ⁇ m may be formed by thermal oxidation.
  • At least one kind of gas ions of hydrogen ions and rare gas ions is ion-implanted from the surface of the bond wafer to form an ion-implanted layer inside the wafer.
  • the ion-implanted surface of the bond wafer and the surface of the base wafer are brought into close contact with each other through the formed silicon oxide film.
  • pre-annealing is performed at a temperature of less than 500 ° C.
  • the pre-annealing is performed by performing heat treatment at a second temperature higher than the first temperature after heat treatment at least at the first temperature within a temperature range of less than 500 ° C.
  • the first temperature is a low temperature of 100 ° C. or higher so that moisture at the bonding interface can be removed sufficiently slowly, and among these low temperatures, a temperature as high as possible so as to promote the bonding state at the bonding interface.
  • the vicinity of 200 ° C. (200 ° C. ⁇ 20 ° C.) is preferable.
  • heat treatment is performed at a second temperature higher than the first temperature.
  • the second temperature is a temperature at which the desorption of moisture is sufficiently completed and a temperature at which diffusion of implanted hydrogen atoms is small, A temperature around 350 ° C. (350 ° C. ⁇ 20 ° C.), which is as high as possible, is preferable.
  • the pre-annealing in the present invention is not limited to the heat treatment at the first temperature and the second temperature as long as it is within a temperature range of less than 500 ° C., and is performed at other temperatures such as the third and fourth temperatures. It may be a heat treatment step for increasing the temperature in three or more stages including a heat treatment process, or a lamp-up annealing process.
  • the temperature is raised to a temperature of 500 ° C. or higher at which the ion-implanted layer can be peeled off, and a heat treatment for peeling is performed.
  • a multi-stage pre-annealing is performed at a temperature of less than 500 ° C., and then a peeling heat treatment is performed at a temperature of 500 ° C. or higher, thereby bonding strength at a temperature lower than a temperature at which peeling occurs. Therefore, voids and blisters can be reduced, and an SOI wafer with few defects can be manufactured.
  • Example 1 300 silicon single crystal wafers having a diameter of 300 mm were prepared and divided into a bond wafer and a base wafer, a 150 nm thermal oxide film was formed on the surface of the bond wafer, and hydrogen ions were implanted into the bond wafer through the oxide film ( Implantation energy 46 keV, dose 5E16 / cm 2 ). Thereafter, the bond wafer and the base wafer were bonded together at room temperature, and heat treatment was performed to peel the bond wafer. At that time, the heat treatment is performed under the heat treatment conditions including pre-annealing having the heat treatment process at the first temperature and the second temperature, the heat treatment at the first temperature in the pre-annealing is held at 200 ° C. for 4 hours, and at the second temperature. The heat treatment was held at 350 ° C. for 2 hours, and then the temperature was raised to 500 ° C. and held for 30 minutes to peel off the bond wafer.
  • the heat treatment is performed under the heat treatment conditions including pre-annealing having the heat treatment process at the first
  • the blister generation rate and void generation rate are as follows. Blister occurrence rate: (number of wafers with blisters) / (total number of wafers) x 100 (%) Void generation rate: (number of wafers with voids) / (total number of wafers) x 100 (%)
  • Example 1 A pre-annealing in the heat treatment process was performed at 350 ° C. for 2 hours and only one step was performed, and a bonded wafer (SOI wafer) was produced under the same conditions as in Example 1, and the blister generation rate and void generation rate were determined. They were 24.0% and 76.0%, respectively.
  • Example 2 300 silicon single crystal wafers with a diameter of 300 mm were prepared and divided into a bond wafer and a base wafer, a 20 nm thermal oxide film was formed on the surface of the bond wafer, and hydrogen ions were implanted into the bond wafer through the oxide film ( Implantation energy 35 keV, dose 5E16 / cm 2 ). Thereafter, a nitrogen plasma treatment for increasing the bonding strength at room temperature was performed on the bonding interface of the bond wafer, and then the base wafer was bonded at room temperature and a heat treatment was performed for peeling the bond wafer.
  • the heat treatment is performed under the heat treatment conditions including pre-annealing having the heat treatment process at the first temperature and the second temperature, the heat treatment at the first temperature in the pre-annealing is held at 200 ° C. for 4 hours, and at the second temperature.
  • the heat treatment was held at 350 ° C. for 2 hours, and then the temperature was raised to 500 ° C. and held for 30 minutes to peel off the bond wafer.
  • the peeled bonded wafer (SOI wafer) was subjected to planarization heat treatment of the SOI surface at a high temperature of 1200 ° C. to complete an SOI wafer as a product.
  • the completed SOI wafer was measured by an optical surface inspection apparatus (SP2: manufactured by KLA-Tencor), and the number of defects having a size of 0.25 ⁇ m or more was obtained. The average was 1.2 / wafer.
  • SP2 optical surface inspection apparatus manufactured by KLA-Tencor
  • Example 2 A bonded wafer (SOI wafer) was produced under the same conditions as in Example 2 except that the pre-annealing in the heat treatment was performed at 200 ° C. for 4 hours, and the number of defects having a size of 0.25 ⁇ m or more was similarly obtained. However, the average was 2.3 / wafer.
  • Example 3 A bonded wafer (SOI wafer) was prepared under the same conditions as in Example 2 except that the pre-annealing in the heat treatment was performed at 350 ° C. for 2 hours, and the number of defects having a size of 0.25 ⁇ m or more was similarly obtained. However, the average was 3.4 / wafer.
  • a bonded wafer of the present invention it is possible to remove moisture and the like to improve the bonding strength and to peel off, thereby reducing the formation of voids and blisters.
  • an SOI wafer with few defects can be manufactured.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

Abstract

　本発明は、ボンドウェーハ内部にイオン注入層を形成する工程と、ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいは酸化膜を介して密着させる工程と、イオン注入層でボンドウェーハを剥離させる熱処理工程とを含む貼り合わせウェーハの製造方法において、剥離させる熱処理工程は、５００℃未満の温度でプレアニールを行い、その後５００℃以上の温度で剥離熱処理をすることで行われ、プレアニールは、少なくとも、第１の温度で熱処理した後に、第１の温度よりも高い第２の温度で熱処理をすることで行われることを特徴とする貼り合わせウェーハの製造方法である。これにより、スマートカット法（登録商標）による貼り合わせウェーハの作製において、剥離が発生する温度よりも低い温度において、貼り合わせ強度の高い状態を形成し、欠陥の低減を中心とした高品質の貼り合わせウェーハの製造方法が提供される。

Description

貼り合わせウェーハの製造方法
　本発明は、スマートカット法(登録商標）を用いた貼り合わせウェーハの製造方法に関し、典型的には、水素イオン等を注入したシリコンウェーハを支持基板となる他のウェーハと密着させた後に剥離してＳＯＩウェーハや直接接合ウェーハを製造する方法に関する。
　
　デバイス世代が進むにつれ、高性能化トレンド目標を満たす為には、従来のバルクシリコンウェーハを用いたスケーリング効果だけでは対応できず、新たなデバイス構造が必要とされ、その出発原料としてＳＯＩウェーハが着目されている。ＳＯＩウェーハには、貼り合わせ法（研削研磨により薄膜化）、ＳＩＭＯＸ法、スマートカット法（登録商標：イオン注入剥離により薄膜化）があるが、薄いＳＯＩ層の作製においては、幅広い膜厚範囲でＳＯＩ作製が可能である点から、スマートカット法（登録商標）を用いて作製されたＳＯＩウェーハが主流となっている。
　スマートカット法では、シリコン単結晶からなるボンドウェーハの表面から水素イオン、希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入してウェーハ内部にイオン注入層を形成させる。次いで、ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいはシリコン酸化膜を介して密着させる。この密着させたウェーハに剥離熱処理を加えることにより、イオン注入層でボンドウェーハを剥離させて貼り合わせウェーハを作製する。その後、この貼り合わせウェーハに結合熱処理を加えることにより、ボンドウェーハから剥離されたＳＯＩ層とベースウェーハを強固に結合し、ＳＯＩウェーハとする（特許文献１参照）。
　ここで、一般に、剥離熱処理の温度（通常、５００℃以上）は、後に行われる貼り合わせ強度を十分に高めるための結合熱処理温度よりも低いため、十分に貼り合わせ強度が向上する前に、剥離熱処理によるボンドウェーハの剥離が発生する。剥離後ではシリコンの厚さが薄いために、その物理的耐性が低く、貼り合わせ強度が弱い場合には、剥がれなどを発生し容易に損傷して、ＳＯＩ層の欠陥となる。
　しかしながら、剥離発生時までに、剥がれなどが発生しない程度に貼り合わせ強度を高めておくことができれば、引き続き行われる結合熱処理において十分な貼り合わせ強度が得られるので、欠陥の少ない高品質なＳＯＩウェーハを製造することができる。
　従来、貼り合わせ強度の向上や欠陥の低減を目的として、特許文献２に、プレアニールを２００～４００℃（１０～３６０分）を行い、その後、５００℃で熱処理して剥離することが記載されている。また、特許文献３には、３５０℃で投入し、その後昇温し５００℃で熱処理して剥離を行うことが記載されている。特許文献４には、３００℃で投入し、その後昇温し５００℃で熱処理して剥離を行うことが記載されている。
　しかしながら、このように剥離熱処理前にプレアニールを行っても、ブリスター（ＳＯＩ層がベースウェーハと結合していないもの）やボイド（ＳＯＩ層の脱落が生じているもの）といったＳＯＩ層の欠陥の発生率を十分に低減することができない場合があった。
特開平５－２１１１２８号公報 特開２００６－７４０３４号公報 特開２００３－３４７１７６号公報 ＷＯ２００５／０２４９１６
　本発明は、上記事情に鑑みなされたもので、スマートカット法（登録商標）による貼り合わせウェーハの作製において、剥離が発生する温度よりも低い温度において、貼り合わせ強度の高い状態を形成し、剥離における欠陥の発生を低減して高品質の貼り合わせウェーハを製造することを目的とする。
　上記課題を解決するため、本発明では、少なくとも、シリコン単結晶からなるボンドウェーハの表面から水素イオン、希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入してウェーハ内部にイオン注入層を形成する工程と、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいはシリコン酸化膜を介して密着させる工程と、前記イオン注入層でボンドウェーハを剥離させる熱処理工程とを含む貼り合わせウェーハの製造方法において、前記剥離させる熱処理工程は、５００℃未満の温度でプレアニールを行い、その後５００℃以上の温度で剥離熱処理をすることで行われ、前記プレアニールは、少なくとも、第１の温度で熱処理した後に、第１の温度よりも高い第２の温度で熱処理をすることで行われることを特徴とする貼り合わせウェーハの製造方法を提供する。
　このように、５００℃未満の温度で、少なくとも、第１の温度で熱処理した後に、第１の温度よりも高い第２の温度で熱処理をすることで行われるプレアニールを施し、その後５００℃以上の温度で剥離熱処理を行うことによって、剥離が発生する温度より低い温度において、貼り合わせ強度の向上が得られるので、ボイドやブリスターを低減し、欠陥の少ない貼り合わせウェーハを作製することが可能となる。
　また、前記プレアニールにおける第１の温度での熱処理は、２００±２０℃で熱処理することが好ましい。
　このように、プレアニールにおける第１の温度を２００℃付近とすることにより、貼り合わせ界面に吸着している水分の脱離が十分にゆっくりと行われるため、ボイドやブリスターの発生を抑制できる。
　また、前記プレアニールにおける第２の温度での熱処理は、３５０±２０℃で熱処理することが好ましい。
　このように、プレアニールにおける第２の温度を３５０℃付近とすることにより、イオン注入した水素原子の拡散を抑制することができ、その後の剥離熱処理において、剥離を十分に起こさせることができる。
　本発明の貼り合わせウェーハの製造方法を用いれば、剥離が発生する温度よりも低い温度において、貼り合わせ強度の高い状態を形成し、剥離時に発生するボイドやブリスターといった欠陥の発生を低減して高品質の貼り合わせウェーハ（ＳＯＩウェーハ、直接接合ウェーハを含む）を製造することができる。
　
ＴＤＳによる貼り合わせ界面からの脱離ガス分析結果である。
　以下、本発明についてより具体的に説明する。
　前述のように、従来、剥離熱処理の温度が、貼り合わせ強度を十分に高めるための結合熱処理の温度よりも低いため、十分に貼り合わせ強度が向上する前に剥離が発生し、剥離後ではシリコンの厚さが薄いために、その物理的耐性が弱く、貼り合わせ強度が低い場合には剥がれなどを発生し、容易に損傷してＳＯＩ層の欠陥となる問題が生じていた。この点は、同じスマートカット法で作製され、酸化膜を介さずに直接接合される直接接合ウェーハにおいても事情は同じである。以下、貼り合わせウェーハがＳＯＩウェーハである場合を例として説明するが、本発明は当然直接接合ウェーハにも適用できる。
　上記のような問題に対し、本発明者らは、以下のような検討を行った。まず、剥離熱処理において、剥離が発生する温度（剥離温度）より低い温度での熱処理において、発生している現象を考察した。
　剥離熱処理を開始する前には、貼り合わせ界面には水分（Ｈ２Ｏ）が存在する。熱処理に従い、界面の水分は脱離し、貼り合わせ界面に沿って外方に拡散する。脱離の速度と拡散の速度を実際に測定することは困難であるが、概念的には、脱離の速度よりも拡散の速度の方が早い場合には、脱離により発生した気体が界面に留まらずに拡散し結合を維持するが、脱離の速度の方が拡散の速度よりも早い場合には、脱離により発生した気体が界面に留まって固まりを形成する。すなわち、吸着している水分（Ｈ２Ｏ）の脱離が促進される温度で熱処理を行うと、ブリスターやボイドと呼ばれる貼り合わせが形成されない部分になる。従って、本発明者らは、水分の脱離に着目すれば、プレアニールは水分の脱離が十分とゆっくり行われるような低い温度で行うことが望ましいことに想到した。
　また、貼り合わせ界面の水分が脱離すると、貼り合わせ界面では各々のＳｉの結合状態が変化し貼り合わせ界面での結合を形成する。結合状態は、温度が高いほど促進され貼り合わせ強度が向上する傾向にあるので、各々のＳｉの結合状態に着目すれば、プレアニールは出来る限り高い温度で行うことが望ましい。しかし、温度が上昇して注入した水素が移動を開始する場合には、注入した水素濃度が拡散により低下して、後に剥離温度まで上昇しても剥離が発生しないという現象が生ずる。従って本発明者らは、注入した水素の拡散に着目すれば、プレアニールは、注入した水素の拡散が急激に発生しない範囲において高い温度で行うことが望ましいことに想到した。
　そこで本発明者らは、鋭意研究を行い、少なくとも、貼り合わせ界面の水分を十分にゆっくりと除去（脱離）できる温度範囲でできる限り高い、第１の温度にて熱処理をした後に、第１の温度よりも高い温度であり、水分の脱離が十分に終了した温度で、かつ注入した水素原子の拡散が少ない温度範囲でできる限り高い、第２の温度にて熱処理をするプレアニールを施した上で、剥離温度において熱処理を行うと、剥離温度までに貼り合わせ強度を高めておくことができることを見出した。
　添付図１に、ＴＤＳ（昇温脱離ガス分析）による貼り合わせ界面からの脱離ガス分析の結果を示す。２００℃から３５０℃にかけて、水分（Ｈ２Ｏ）の脱離ピークが確認できる。同様の温度において水素（Ｈ２）の脱離ピークも観察できるがこれは、水分の脱離によるピークと解釈できる。更に、３５０℃から４５０℃にかけて、水素（Ｈ２）の脱離ピークが確認できる。これは注入した水素原子の拡散によるピークと解釈できる。
　本発明者らは、上記のＴＤＳによる脱離ガス分析の結果から、少なくとも、第１の温度での熱処理と、第２の温度での熱処理とを有するプレアニールにおいての第１の温度、即ち、貼り合わせ界面の水分を十分にゆっくりと除去（脱離）するための低い温度とは、図１の２００℃から３５０℃にかけての水分の脱離ピークよりも低い温度でできるだけ高い温度、つまり、２００℃付近（２００℃±２０℃程度）が好ましいことを見出した。また、第２の温度、即ち、水分の脱離が十分に終了した温度でありかつ注入した水素原子の拡散が少ない温度でできる限り高い温度とは、図１の２００℃から３５０℃にかけての水分の脱離ピークよりも高い温度で、かつ３５０℃から４５０℃にかけての水素の脱離ピークよりも低い温度、つまり、３５０℃付近（３５０℃±２０℃程度）であれば、剥離が発生する温度より低い温度において、貼り合わせ強度の向上が得られるので、ボイドやブリスターの形成を低減し、欠陥の少ないＳＯＩウェーハを作製できることを見出した。
　以下、本発明についてさらに詳細に説明するが、本発明は、これらに限定されるものではない。ここでは、好適な態様として、２枚のシリコンウェーハからＳＯＩウェーハを製造する場合について説明するが、もちろん本発明は絶縁基板とシリコンウェーハを貼り合わせる場合にも適用できる。
　本発明は、貼り合わせウェーハの製造において、ボンドウェーハを剥離させる熱処理工程を、５００℃未満の温度でプレアニールを行い、その後５００℃以上の温度で剥離熱処理をすることで行い、プレアニールは、少なくとも、第１の温度で熱処理した後に、第１の温度よりも高い第２の温度で熱処理をすることで行われることを特徴とするが、ウェーハの準備からＳＯＩウェーハを完成させるまで順に説明する。
　まず、デバイスの仕様に合った支持基板となるシリコン単結晶ウェーハからなるベースウェーハと、一部がＳＯＩ層となるシリコン単結晶ウェーハからなるボンドウェーハを準備する。
　次に、ベースウェーハ、ボンドウェーハのうち少なくとも一方のウェーハに、絶縁膜としての酸化膜を形成する。酸化膜の厚さ等は仕様により決定されるべきもので特に限定されるものではないが、熱酸化により約０．０１～２．０μｍ程度の厚さの酸化膜を形成させればよい。
　次いで、ボンドウェーハの表面から水素イオン、希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入してウェーハ内部にイオン注入層を形成する。その後、ボンドウェーハのイオン注入した表面と、ベースウェーハの表面を前記形成したシリコン酸化膜を介して密着させる。
　次いで、５００℃未満の温度においてプレアニールを行う。プレアニールは、５００℃未満の温度の範囲内で少なくとも、第１の温度で熱処理した後に、第１の温度より高い第２の温度で熱処理をすることで行われる。第１の温度としては、貼り合わせ界面の水分を十分にゆっくりと除去できるような１００℃以上の低い温度で、この低い温度の中でも貼り合わせ界面での結合状態が促進されるようできる限り高い温度である２００℃付近（２００℃±２０℃）が好ましい。その後、第１の温度よりも高い第２の温度での熱処理を行うが、第２の温度としては、水分の脱離が十分に終了した温度でかつ注入した水素原子の拡散が少ない温度で、できる限り高い温度である３５０℃付近（３５０℃±２０℃）が好ましい。
　また、本発明においてのプレアニールは、５００℃未満の温度の範囲内であれば上記第１の温度、第２の温度においての熱処理のみに限られず、第３や第４等といった他の温度で行われる熱処理工程を含む３段以上の多段階で温度を上昇させる熱処理工程であっても良く、あるいはランプアップアニール工程としてもよい。
　上記プレアニール後、イオン注入層での剥離が可能な５００℃以上の温度に昇温して剥離熱処理を行い、イオン注入層でボンドウェーハを剥離させることによりＳＯＩウェーハを得る。
　このように、剥離させる熱処理工程として、５００℃未満の温度で複数段のプレアニールを行い、その後５００℃以上の温度で剥離熱処理をすることで、剥離が発生する温度よりも低い温度において貼り合わせ強度の向上が得られるため、ボイドやブリスターを低減し、欠陥の少ないＳＯＩウェーハを作製することが可能となる。
　
　以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
　直径３００ｍｍのシリコン単結晶ウェーハを３００枚用意してボンドウェーハとベースウェーハとに分け、ボンドウェーハの表面に１５０ｎｍの熱酸化膜を形成し、その酸化膜を通してボンドウェーハ内部に水素イオンを注入した（注入エネルギー４６ｋｅＶ、ドーズ量５Ｅ１６／ｃｍ２）。
　その後、ボンドウェーハとベースウェーハを室温で貼り合わせ、ボンドウェーハを剥離させるための熱処理を行った。その際、熱処理は、第１の温度及び第２の温度での熱処理工程を有するプレアニールを含む熱処理条件とし、プレアニールにおける第１の温度での熱処理を２００℃で４時間保持、第２の温度での熱処理を３５０℃で２時間保持するものとし、その後、５００℃まで昇温して３０分保持し、ボンドウェーハを剥離した。
　剥離後の貼り合わせウェーハ（ＳＯＩウェーハ）の表面を目視により観察し、ブリスター発生率、ボイド発生率を求めたところ、それぞれ１５．３％、１．３％であった。尚、ブリスター発生率、ボイド発生率の定義は以下の通りである。
　ブリスター発生率：（ブリスターのあるウェーハ数）／（全ウェーハ数）×１００（％）
　ボイド発生率：（ボイドのあるウェーハ数）／（全ウェーハ数）×１００（％）
　
（比較例１）
　熱処理工程におけるプレアニールを、３５０℃、２時間保持の１ステップのみとした以外は実施例１と同一条件で貼り合わせウェーハ（ＳＯＩウェーハ）を作製し、ブリスター発生率、ボイド発生率を求めたところ、それぞれ２４．０％、７６．０％であった。
　
（実施例２）
　直径３００ｍｍのシリコン単結晶ウェーハを３００枚用意してボンドウェーハとベースウェーハとに分け、ボンドウェーハの表面に２０ｎｍの熱酸化膜を形成し、その酸化膜を通してボンドウェーハ内部に水素イオンを注入した（注入エネルギー３５ｋｅＶ、ドーズ量５Ｅ１６／ｃｍ２）。
　その後、ボンドウェーハの貼り合わせ界面に対し、室温での貼り合わせ強度を高めるための窒素プラズマ処理を行った後、ベースウェーハを室温で貼り合わせ、ボンドウェーハを剥離するための熱処理を行った。その際、熱処理は、第１の温度及び第２の温度での熱処理工程を有するプレアニールを含む熱処理条件とし、プレアニールにおける第１の温度での熱処理を２００℃で４時間保持、第２の温度での熱処理を３５０℃で２時間保持するものとし、その後、５００℃まで昇温して３０分保持し、ボンドウェーハを剥離した。
　剥離後の貼り合わせウェーハ（ＳＯＩウェーハ）に対し、１２００℃の高温でＳＯＩ表面の平坦化熱処理を行い、製品となるＳＯＩウェーハを完成させた。
　完成後のＳＯＩウェーハを光学的表面検査装置（ＳＰ２：ＫＬＡ－Ｔｅｎｃｏｒ社製）により測定し、０．２５μｍ以上のサイズの欠陥数を求めたところ、平均１．２個／ウェーハであった。
　尚、完成品であるＳＯＩウェーハ表面に検出された０．２５μｍ以上のサイズの欠陥を、別途、ＳＥＭ観察したところ、それらのほとんどは、ブリスターに起因した欠陥であった。
　
（比較例２）
　熱処理におけるプレアニールを２００℃、４時間保持の１ステップのみとした以外は実施例２と同一条件で貼り合わせウェーハ（ＳＯＩウェーハ）を作製し、同様に０．２５μｍ以上のサイズの欠陥数を求めたところ、平均２．３個／ウェーハであった。
　
（比較例３）
　熱処理におけるプレアニールを３５０℃、２時間保持の１ステップのみとした以外は実施例２と同一条件で貼り合わせウェーハ（ＳＯＩウェーハ）を作製し、同様に０．２５μｍ以上のサイズの欠陥数を求めたところ、平均３．４個／ウェーハであった。
　以上に示したように、本発明の貼り合わせウェーハの製造方法によれば、水分等をより確実に除去して貼り合わせ強度を向上させてから剥離することができ、ボイドやブリスターの形成を低減し、欠陥の少ないＳＯＩウェーハを作製することが可能となった。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (3)

  1. 　少なくとも、シリコン単結晶からなるボンドウェーハの表面から水素イオン、希ガスイオンのうち少なくとも１種類のガスイオンをイオン注入してウェーハ内部にイオン注入層を形成する工程と、前記ボンドウェーハのイオン注入した表面とベースウェーハの表面とを直接あるいはシリコン酸化膜を介して密着させる工程と、前記イオン注入層でボンドウェーハを剥離させる熱処理工程とを含む貼り合わせウェーハの製造方法において、
    　前記剥離させる熱処理工程は、５００℃未満の温度でプレアニールを行い、その後５００℃以上の温度で剥離熱処理をすることで行われ、
    　前記プレアニールは、少なくとも、第１の温度で熱処理した後に、第１の温度よりも高い第２の温度で熱処理をすることで行われることを特徴とする貼り合わせウェーハの製造方法。
    　
  2. 　前記プレアニールにおける第１の温度での熱処理は、２００±２０℃で熱処理することを特徴とする請求項１に記載の貼り合わせウェーハの製造方法。
    　
  3. 　前記プレアニールにおける第２の温度での熱処理は、３５０±２０℃で熱処理することを特徴とする請求項１又は請求項２に記載の貼り合わせウェーハの製造方法。
     
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5710429B2 (ja) * 2011-09-02 2015-04-30 信越半導体株式会社 貼り合わせウェーハの製造方法
FR2980916B1 (fr) * 2011-10-03 2014-03-28 Soitec Silicon On Insulator Procede de fabrication d'une structure de type silicium sur isolant
JP6056516B2 (ja) * 2013-02-01 2017-01-11 信越半導体株式会社 Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
US10985204B2 (en) * 2016-02-16 2021-04-20 G-Ray Switzerland Sa Structures, systems and methods for electrical charge transport across bonded interfaces

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211128A (ja) 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JPH09331077A (ja) * 1996-06-10 1997-12-22 Ion Kogaku Kenkyusho:Kk 太陽電池およびその製造方法
JPH1197379A (ja) * 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
JP2002353082A (ja) * 2001-05-28 2002-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2003347176A (ja) 2002-03-20 2003-12-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2003347526A (ja) * 2002-05-02 2003-12-05 Soi Tec Silicon On Insulator Technologies 材料の二層を剥離する方法
WO2005024916A1 (ja) 2003-09-05 2005-03-17 Sumco Corporation Ｓｏｉウェーハの作製方法
JP2006074034A (ja) 2004-08-19 2006-03-16 Soi Tec Silicon On Insulator Technologies 二枚のウエハを結合する前の熱処理

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US7176108B2 (en) 2002-11-07 2007-02-13 Soitec Silicon On Insulator Method of detaching a thin film at moderate temperature after co-implantation
EP1429381B1 (en) * 2002-12-10 2011-07-06 S.O.I.Tec Silicon on Insulator Technologies A method for manufacturing a material compound
FR2867307B1 (fr) * 2004-03-05 2006-05-26 Soitec Silicon On Insulator Traitement thermique apres detachement smart-cut
FR2914495B1 (fr) 2007-03-29 2009-10-02 Soitec Silicon On Insulator Amelioration de la qualite d'une couche mince par recuit thermique haute temperature.

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05211128A (ja) 1991-09-18 1993-08-20 Commiss Energ Atom 薄い半導体材料フィルムの製造方法
JPH09331077A (ja) * 1996-06-10 1997-12-22 Ion Kogaku Kenkyusho:Kk 太陽電池およびその製造方法
JPH1197379A (ja) * 1997-07-25 1999-04-09 Denso Corp 半導体基板及び半導体基板の製造方法
JP2002353082A (ja) * 2001-05-28 2002-12-06 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2003347176A (ja) 2002-03-20 2003-12-05 Shin Etsu Handotai Co Ltd 貼り合わせウェーハの製造方法
JP2003347526A (ja) * 2002-05-02 2003-12-05 Soi Tec Silicon On Insulator Technologies 材料の二層を剥離する方法
WO2005024916A1 (ja) 2003-09-05 2005-03-17 Sumco Corporation Ｓｏｉウェーハの作製方法
JP2006074034A (ja) 2004-08-19 2006-03-16 Soi Tec Silicon On Insulator Technologies 二枚のウエハを結合する前の熱処理

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