WO2010044561A2 - 3족 질화물 반도체 발광소자 - Google Patents

3족 질화물 반도체 발광소자 Download PDF

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WO2010044561A2
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    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds

Definitions

  • the present disclosure relates to a group III nitride semiconductor light emitting device as a whole, and more particularly, to a group III nitride semiconductor light emitting device having an air void that can function substantially as a scattering surface.
  • the group III nitride semiconductor light emitting device has a compound semiconductor layer of Al (x) Ga (y) In (1-xy) N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • FIG. 1 is a view illustrating an example of a conventional Group III nitride semiconductor light emitting device, wherein the Group III nitride semiconductor light emitting device is grown on the substrate 100, the buffer layer 200 grown on the substrate 100, and the buffer layer 200.
  • the p-side electrode 600 formed on the group nitride semiconductor layer 500, the p-side bonding pad 700 formed on the p-side electrode 600, the p-type group III nitride semiconductor layer 500 and the active layer 400 are formed.
  • the n-side electrode 800 and the passivation layer 900 are formed on the n-type group III nitride semiconductor layer 300 exposed by mesa etching.
  • a GaN-based substrate is used as the homogeneous substrate, and a sapphire substrate, a SiC substrate, or a Si substrate is used as the heterogeneous substrate. Any substrate may be used as long as the group III nitride semiconductor layer can be grown.
  • the n-side electrode 800 may be formed on the SiC substrate side.
  • Group III nitride semiconductor layers grown on the substrate 100 are mainly grown by MOCVD (organic metal vapor growth method).
  • the buffer layer 200 is intended to overcome the difference in lattice constant and thermal expansion coefficient between the dissimilar substrate 100 and the group III nitride semiconductor, and US Pat.
  • a technique for growing an AlN buffer layer having a thickness of US Pat. No. 5,290,393 describes Al (x) Ga (1-x) N having a thickness of 10 kPa to 5000 kPa at a temperature of 200 to 900 C on a sapphire substrate. (0 ⁇ x ⁇ 1)
  • a technique for growing a buffer layer is described, and US Patent Publication No. 2006/154454 discloses growing a SiC buffer layer (seed layer) at a temperature of 600 ° C.
  • the undoped GaN layer is grown prior to the growth of the n-type Group III nitride semiconductor layer 300, which may be viewed as part of the buffer layer 200 or as part of the n-type Group III nitride semiconductor layer 300. .
  • n-type contact layer In the n-type group III nitride semiconductor layer 300, at least a region (n-type contact layer) in which the n-side electrode 800 is formed is doped with impurities, and the n-type contact layer is preferably made of GaN and doped with Si. .
  • U. S. Patent No. 5,733, 796 describes a technique for doping an n-type contact layer to a desired doping concentration by controlling the mixing ratio of Si and other source materials.
  • the active layer 400 is a layer that generates photons (light) through recombination of electrons and holes, and is mainly composed of In (x) Ga (1-x) N (0 ⁇ x ⁇ 1), and one quantum well layer (single quantum wells) or multiple quantum wells.
  • the p-type III-nitride semiconductor layer 500 is doped with an appropriate impurity such as Mg, and has an p-type conductivity through an activation process.
  • U.S. Patent No. 5,247,533 describes a technique for activating a p-type group III nitride semiconductor layer by electron beam irradiation, and U.S. Patent No. 5,306,662 annealing the p-type Group III nitride semiconductor layer at a temperature of 400 ⁇ ⁇ or higher. A technique for activating is described, and US Patent Publication No.
  • 2006/157714 discloses a p-type III-nitride semiconductor layer without an activation process by using ammonia and a hydrazine-based source material together as a nitrogen precursor for growth of the p-type III-nitride semiconductor layer. Techniques for having this p-type conductivity have been described.
  • the p-side electrode 600 is provided to supply a good current to the entire p-type group III nitride semiconductor layer 500.
  • US Patent No. 5,563,422 is formed over almost the entire surface of the p-type group III nitride semiconductor layer.
  • a light-transmitting electrode made of Ni and Au in ohmic contact with the p-type III-nitride semiconductor layer 500 is described.
  • US Pat. No. 6,515,306 discloses n on the p-type III-nitride semiconductor layer. A technique is described in which a type superlattice layer is formed and then a translucent electrode made of indium tin oxide (ITO) is formed thereon.
  • ITO indium tin oxide
  • the p-side electrode 600 may be formed to have a thick thickness so as not to transmit light, that is, to reflect the light toward the substrate side, this technique is referred to as flip chip (flip chip) technology.
  • U. S. Patent No. 6,194, 743 describes a technique relating to an electrode structure including an Ag layer having a thickness of 20 nm or more, a diffusion barrier layer covering the Ag layer, and a bonding layer made of Au and Al covering the diffusion barrier layer.
  • the p-side bonding pad 700 and the n-side electrode 800 are for supplying current and wire bonding to the outside, and US Patent No. 5,563,422 describes a technique in which the n-side electrode is composed of Ti and Al.
  • the passivation layer 900 is formed of a material such as silicon dioxide and may be omitted.
  • the n-type III-nitride semiconductor layer 300 or the p-type III-nitride semiconductor layer 500 may be composed of a single layer or a plurality of layers, and recently, the substrate 100 may be formed by laser or wet etching. A technique for manufacturing a vertical light emitting device by separating from group III nitride semiconductor layers has been introduced.
  • a technique of forming a pattern on the substrate 100 is used, which reduces crystal defects of the group III nitride semiconductor layer or improves external quantum efficiency of the light emitting device. Is to improve.
  • FIG. 2 is a view illustrating one example of the light emitting devices described in US Patent Nos. 6,335,546 and 7,115,486, wherein the Group III nitride semiconductor layers 200 and 300 are laterally grown on the substrate 100 on which the protrusions 110 are formed. Techniques for reducing crystal defects by overgrowth have been described. As the group III nitride semiconductor layers 200 and 300 are laterally grown, a cavity 120 (cavity, void or air-void) is formed in the substrate 100.
  • FIG. 3 is a view illustrating one example of the light emitting devices described in US Patent Nos. 6,870,190 and 7,053,420, which describe a process of growing a group III nitride semiconductor layer 300 on a patterned substrate 100.
  • the group III nitride semiconductor layer 300 starts to grow on the bottom and top surfaces of the patterned substrate 100, and then the grown group III nitride semiconductor layer 300 meets, promotes growth in the met area, and then is flat. It will form a face.
  • the patterned substrate 100 light is scattered to increase external quantum efficiency, while reducing crystal defects to improve the quality of the nitride semiconductor layer 300.
  • FIG. 4 is a view showing an example of the light emitting device described in US Patent No. 6,870,191 and US Patent Publication No. 2005-082546, wherein the projection 110 having a rounded longitudinal section (or no flat surface on the top surface) is formed.
  • FIG. 5 is a view showing an example of a light emitting device described in US Patent No. 6,657,236, in which a cavity 120 is formed by growing a group III nitride semiconductor layer 300 on a mask 130 such as SiO 2. The technique in which the cavity 120 scatters light inside the light emitting device to increase the external quantum efficiency of the light emitting device is described.
  • FIG. 6 is a view showing examples of light emitting devices described in US Patent Nos. 5,491,350 and 6,657,236.
  • the substrate 100 is grown by growing a group III nitride semiconductor layer 300 on a concave patterned substrate 100.
  • the technique of increasing the external quantum efficiency of the light emitting device is described by allowing the cavity 120 to be formed in the cavity 120 to scatter light inside the light emitting device.
  • a substrate A plurality of group III nitride semiconductor layers positioned on the substrate and having an active layer generating light through recombination of electrons and holes; And a surface for scattering light generated in the active layer; a scattering surface having an etched first surface and a second surface covering the first surface; and a group III nitride semiconductor.
  • a light emitting element is provided.
  • a substrate A plurality of group III nitride semiconductor layers positioned on the substrate and having an active layer generating light through recombination of electrons and holes; And a scattering surface for scattering light generated from the active layer, the scattering surface having an etched first surface and a second surface covering the first surface.
  • one group III nitride semiconductor light emitting device it is possible to increase the external quantum efficiency of the light emitting device.
  • the external quantum efficiency of the light emitting device can be increased.
  • FIG. 1 is a view showing an example of a conventional group III nitride semiconductor light emitting device
  • FIG. 2 is a view showing an example of light emitting devices described in US Patent Nos. 6,335,546 and 7,115,486.
  • FIG. 3 is a view showing an example of light emitting devices described in US Patent Nos. 6,870,190 and 7,053,420.
  • FIG. 4 is a view showing an example of a light emitting device described in US Patent No. 6,870,191 and US Patent Publication No. 2005-082546,
  • FIG. 5 is a view showing an example of a light emitting device described in US Patent No. 6,657,236,
  • FIG. 6 is a view showing an example of the light emitting device described in US Patent Nos. 5,491,350 and 6,657,236.
  • FIG. 7 is a view showing an example of a group III nitride semiconductor light emitting device according to the present disclosure.
  • FIG. 8 is a view for explaining an example of a method of manufacturing a group III nitride semiconductor light emitting device according to the present disclosure
  • FIG. 9 is a microscopic surface photograph showing an example of a substrate seen from above after growth of a primary group III nitride semiconductor layer;
  • Figure 11 is a cross-sectional photograph obtained by SEM after the growth of the second group III nitride semiconductor layer.
  • FIG. 7 is a diagram illustrating an example of a group III nitride semiconductor light emitting device according to the present disclosure, wherein the group III nitride semiconductor light emitting device is disposed on a substrate 10, a buffer layer 20, and a buffer layer 20 grown on the substrate 10.
  • the substrate 10 has a round protrusion 11 formed thereon, and a processed scattering surface 31 is formed under the n-type group III nitride semiconductor layer 30, and the processed protrusion 11 is processed.
  • a cavity 12 is formed between the scattering surfaces 31. Therefore, according to the group III nitride semiconductor light emitting device according to the present disclosure, the processed scattering surface 31 formed between the group III nitride semiconductor layer and the cavity 12 having different refractive indices and the cavity 12 and the substrate having different refractive indices By the projections 11 formed between the (10) it is possible to increase the external quantum efficiency of the light emitting device.
  • a substrate 10 having protrusions 11 is prepared.
  • the protrusions 11 may be formed by etching the substrate 10, but may be formed of a material different from that of the substrate 10, such as SiO 2 .
  • the primary group III nitride semiconductor layer A is formed on the substrate 10 on which the protrusions 11 are formed. At this time, the upper portion of the protrusion 11 is exposed. From this point of view, there is no particular limitation on the shape of the projections 11, and the rounded or pointed longitudinal section is flat so that the growth of the primary group III nitride semiconductor layer A does not occur at the upper portion of the projections 11 It is preferable to use the projection 11 without a face.
  • the primary 3 with a 30 nm buffer layer and 2 um undoped GaN
  • the group nitride semiconductor layer A can be grown.
  • the first group III nitride semiconductor layer A has a form in which the ⁇ 10-11 ⁇ plane A1 is exposed, and thus the first group III nitride nitride layer Has a hole of ⁇ 10-11 ⁇ planes at the top of the protrusion (see FIG. 9).
  • a space 15 is formed between the protrusion 11 and the first group III nitride semiconductor layer A through etching.
  • Etching may be performed using a mixture of hot phosphoric acid and sulfuric acid, a hot KOH solution, or a high temperature (COOH) 2 (Oxalic acid). Proceeding at a high speed at the interface of layer A, the space 15 is formed. At this time, the shape and thickness of the space 15 may be affected by the etching conditions and the shape of the protrusions.
  • the secondary group III nitride semiconductor layer (B) is formed.
  • the space 15 is covered by the lateral growth mode of the secondary group III nitride semiconductor layer B, and a closed cavity 12 is formed.
  • the secondary group III nitride semiconductor layer B further grows undoped GaN (e.g., 2um), and thereon, the n-type group III nitride semiconductor layer 30 shown in FIG. 7, the active layer 40, and It can be formed by growing the p-type nitride semiconductor layer 50.
  • FIG. 11 is a cross-sectional photograph obtained by SEM after growth of the second group III nitride semiconductor layer, wherein the cavity 12 surrounded by the protrusion 11, the primary nitride semiconductor layer A, and the secondary nitride semiconductor layer B is formed. It can be seen that it is well formed.
  • the processed scattering surface 31 (refer FIG. 7) consists of an etching surface 31a and the cover surface 31b by epitaxial growth.
  • a group III nitride semiconductor light emitting device comprising a projection located between a scattering surface having a closed curved shape and a substrate.
  • a group III nitride semiconductor light emitting element located below the cavity formed by etching, and having a projection made of a material different from the substrate.
  • the projections are made of silicon oxide such as SiO 2 .
  • no growth occurs on the projections, and therefore, even when the projections have a flat shape, the upper portions of the projections are easily exposed during the growth of the group III nitride semiconductor layer. You can do it.

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Abstract

본 개시는 기판; 기판 위에 위치하며, 전자와 정공의 재결합을 통해 빛을 생성시키는 활성층을 구비하는 복수개의 3족 질화물 반도체층; 그리고, 활성층에서 생성된 빛을 스캐터링하는 면;으로서, 식각된 제1 면과 제1 면을 덮는 제2 면을 구비하는 스캐터링 면;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자에 관한 것이다.

Description

3족 질화물 반도체 발광소자
본 개시(Disclosure)는 전체적으로 3족 질화물 반도체 발광소자에 관한 것으로, 특히 스캐터링 면으로 실질적으로 기능할 수 있는 에어 보이드(Air-Void)를 구비한 3족 질화물 반도체 발광소자에 관한 것이다.
여기서, 3족 질화물 반도체 발광소자는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물 반도체층을 포함하는 발광다이오드와 같은 발광소자를 의미하며, 추가적으로 SiC, SiN, SiCN, CN와 같은 다른 족(group)의 원소들로 이루어진 물질이나 이들 물질로 된 반도체층을 포함하는 것을 배제하는 것은 아니다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500), p형 3족 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), p형 3족 질화물 반도체층(500)과 활성층(400)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(300) 위에 형성되는 n측 전극(800), 그리고 보호막(900)을 포함한다.
기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사파이어 기판, SiC 기판 또는 Si 기판 등이 이용되지만, 3족 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. SiC 기판이 사용될 경우에 n측 전극(800)은 SiC 기판 측에 형성될 수 있다.
기판(100) 위에 성장되는 3족 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.
버퍼층(200)은 이종기판(100)과 3족 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 기재되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/154454호에는 600℃에서 990℃의 온도에서 SiC 버퍼층(씨앗층)을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 기재되어 있다. 바람직하게는 n형 3족 질화물 반도체층(300)의 성장에 앞서 도핑되지 않는 GaN층이 성장되며, 이는 버퍼층(200)의 일부로 보아도 좋고, n형 3족 질화물 반도체층(300)의 일부로 보아도 좋다.
n형 3족 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 기재되어 있다.
활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다.
p형 3족 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/157714호에는 p형 3족 질화물 반도체층 성장의 질소전구체로서 암모니아와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 3족 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 기재되어 있다.
p측 전극(600)은 p형 3족 질화물 반도체층(500) 전체로 전류가 잘 공급되도록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 3족 질화물 반도체층의 거의 전면에 걸쳐서 형성되며 p형 3족 질화물 반도체층(500)과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극(light-transmitting electrode)에 관한 기술이 기재되어 있으며, 미국특허 제6,515,306호에는 p형 3족 질화물 반도체층 위에 n형 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 투광성 전극을 형성한 기술이 기재되어 있다.
한편, p측 전극(600)이 빛을 투과시키지 못하도록, 즉 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 기술을 플립칩(flip chip) 기술이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag 층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 기재되어 있다.
p측 본딩 패드(700)와 n측 전극(800)은 전류의 공급과 외부로의 와이어 본딩을 위한 것이며, 미국특허 제5,563,422호에는 n측 전극을 Ti과 Al으로 구성한 기술이 기재되어 있다.
보호막(900)은 이산화규소와 같은 물질로 형성되며, 생략될 수도 있다.
한편, n형 3족 질화물 반도체층(300)이나 p형 3족 질화물 반도체층(500)은 단일의 층이나 복수개의 층으로 구성될 수 있으며, 최근에는 레이저 또는 습식 식각을 통해 기판(100)을 3족 질화물 반도체층들로부터 분리하여 수직형 발광소자를 제조하는 기술이 도입되고 있다.
또한 기판(100)에 3족 질화물 반도체층을 성장하기에 앞서, 기판(100)에 패턴을 형성하는 기술이 사용되고 있는데, 이는 3족 질화물 반도체층의 결정 결함을 감소시키거나 발광소자의 외부양자효율을 향상시키기 위한 것이다.
도 2는 미국특허공보 제6,335,546호 및 제7,115,486호에 기재된 발광소자의 일 예를 나타내는 도면으로서, 돌기(110)가 형성된 기판(100) 위에 3족 질화물 반도체층(200,300)을 측면 성장(Lateral Epitaxial Overgrowth)시킴으로써 결정 결함을 감소시키는 기술이 기재되어 있다. 3족 질화물 반도체층(200,300)이 측면 성장됨에 따라 기판(100)에는 공동(120; Cavity, Void or Air-Void)이 형성된다.
도 3은 미국특허공보 제6,870,190호 및 제7,053,420호에 기재된 발광소자의 일 예를 나타내는 도면으로서, 패터닝된 기판(100) 상에서 3족 질화물 반도체층(300)이 성장되는 과정을 기재하고 있다. 3족 질화물 반도체층(300)은 패터닝된 기판(100)의 바닥면과 상면에서 성장을 시작한 다음, 성장된 3족 질화물 반도체층(300)이 만나게 되고, 만난 영역에서 성장이 촉진된 다음, 평탄한 면을 형성하게 된다. 이렇게 패터닝된 기판(100)을 이용함으로써, 빛을 스캐터링하여 외부양자효율을 높이는 한편, 결정 결함을 감소시켜 질화물 반도체층(300)의 질을 향상시키게 된다.
도 4는 미국특허공보 제6,870,191호 및 미국공개특허공보 제2005-082546호에 기재된 발광소자의 일 예를 나타내는 도면으로서, 둥근 종단면을 가지는(또는 상면에 평탄면이 없는) 돌기(110)가 형성된 기판(100) 위에 3족 질화물 반도체층(300)을 성장시킴으로써, 기판(100)의 바닥면에서만 3족 질화물 반도체층의 성장이 이루어지게 하여 보다 빨리 3족 질화물 반도체층(300)을 성장시키는 기술이 기재되어 있다.
도 5는 미국특허공보 제6,657,236호에 기재된 발광소자의 일 예를 나타내는 도면으로서, SiO2와 같은 마스크(130) 위에 3족 질화물 반도체층(300)을 성장시킴으로써, 공동(120)이 형성되게 하여 공동(120)이 발광소자 내부에서 빛을 스캐터링함으로써 발광소자의 외부양자효율을 높인 기술이 기재되어 있다.
도 6은 미국특허공보 제5,491,350호 및 제6,657,236호에 기재된 발광소자의 일 예를 나타내는 도면으로서, 오목하게 패터닝된 기판(100) 상에서 3족 질화물 반도체층(300)을 성장시킴으로써, 기판(100)에 공동(120)이 형성되게 하여 공동(120)이 발광소자 내부에서 빛을 스캐터링함으로써 발광소자의 외부양자효율을 높인 기술이 기재되어 있다.
그러나 도 6에 도시된 공동(120)의 경우에 도 5에 도시된 공동(120)과 달리, 3족 질화물 반도체층(300)과의 경계면에서의 곡률이 크지 않아, 스캐터링의 효과를 크게 기대하기가 어렵다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 기판; 기판 위에 위치하며, 전자와 정공의 재결합을 통해 빛을 생성시키는 활성층을 구비하는 복수개의 3족 질화물 반도체층; 그리고, 활성층에서 생성된 빛을 스캐터링하는 면;으로서, 식각된 제1 면과 제1 면을 덮는(capping) 제2 면을 구비하는 스캐터링 면;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자가 제공된다.
본 개시에 따른 다른 태양에 의하면(According to one aspect of the present disclosure), 기판; 기판 위에 위치하며, 전자와 정공의 재결합을 통해 빛을 생성시키는 활성층을 구비하는 복수개의 3족 질화물 반도체층; 그리고, 활성층에서 생성된 빛을 스캐터링하는 면;으로서, 식각된 제1 면과 제1 면을 덮는 제2 면을 구비하는 스캐터링 면;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자를 제조하는 방법이 제공된다.
본 개시에 따른 하나의 3족 질화물 반도체 발광소자에 의하면, 발광소자의 외부양자효율을 높일 수 있게 된다.
또한 본 개시에 따른 다른 하나의 3족 질화물 반도체 발광소자에 의하면, 큰 곡률을 가지는 공동을 이용함으로써, 발광소자의 외부양자효율을 높일 수 있게 된다.
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 미국특허공보 제6,335,546호 및 제7,115,486호에 기재된 발광소자의 일 예를 나타내는 도면으로서,
도 3은 미국특허공보 제6,870,190호 및 제7,053,420호에 기재된 발광소자의 일 예를 나타내는 도면으로서,
도 4는 미국특허공보 제6,870,191호 및 미국공개특허공보 제2005-082546호에 기재된 발광소자의 일 예를 나타내는 도면으로서,
도 5는 미국특허공보 제6,657,236호에 기재된 발광소자의 일 예를 나타내는 도면으로서,
도 6은 미국특허공보 제5,491,350호 및 제6,657,236호에 기재된 발광소자의 일 예를 나타내는 도면으로서,
도 7은 본 개시에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 8은 본 개시에 따른 3족 질화물 반도체 발광소자를 제조하는 방법의 일 예를 설명하는 도면,
도 9는 1차 3족 질화물 반도체층의 성장 후 위에서 본 기판의 일 예를 나타내는 현미경 표면 사진,
도 10은 식각 후 SEM을 통해 얻은 단면 사진,
도 11은 2차 3족 질화물 반도체층 성장 후 SEM을 통해 얻은 단면 사진.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 7은 본 개시에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(10), 기판(10) 위에 성장되는 버퍼층(20), 버퍼층(20) 위에 성장되는 n형 3족 질화물 반도체층(30), n형 3족 질화물 반도체층(30) 위에 성장되는 활성층(40), 활성층(40) 위에 성장되는 p형 3족 질화물 반도체층(50), p형 3족 질화물 반도체층(50) 위에 형성되는 p측 전극(60), p측 전극(60) 위에 형성되는 p측 본딩 패드(70), 그리고 p형 3족 질화물 반도체층(50)과 활성층(40)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(30) 위에 형성되는 n측 전극(80)을 포함한다. 그리고, 기판(10)에는 둥근 돌기(11)가 형성되어 있으며, n형 3족 질화물 반도체층(30)의 아래에는 가공된 스캐터링 면(31)이 형성되어 있고, 돌기(11)와 가공된 스캐터링 면(31) 사이에는 공동(12)이 형성되어 있다. 따라서 본 개시에 따른 3족 질화물 반도체 발광소자에 의하면, 다른 굴절률을 가지는 3족 질화물 반도체층과 공동(12) 사이에 형성된 가공된 스캐터링 면(31) 및 다른 굴절률을 가지는 공동(12)과 기판(10) 사이에 형성된 돌기(11)에 의해 발광소자의 외부양자효율을 높일 수 있게 된다.
도 8은 본 개시에 따른 3족 질화물 반도체 발광소자를 제조하는 방법의 일 예를 설명하는 도면으로서, 먼저 돌기(11)가 형성된 기판(10)을 준비한다. 여기서 돌기(11)는 기판(10)을 에칭하여 형성할 수 있지만, SiO2와 같이 기판(10)과 다른 종류의 물질로 형성하는 것도 가능하다.
다음으로, 돌기(11)가 형성된 기판(10) 위에 1차 3족 질화물 반도체층(A)을 형성한다. 이때 돌기(11)의 상부가 노출되도록 한다. 이러한 관점에서, 돌기(11)의 형상에 특별한 제한이 있는 것은 아니며, 돌기(11)의 상부에서 1차 3족 질화물 반도체층(A)의 성장이 일어나지 않도록 종단면이 둥글거나 뾰족한(돌기 상부에 평탄면이 없는) 돌기(11)를 사용하는 것이 바람직하다. 예를 들어, (0001) 사파이어 기판을 사용하고, 1.2um의 높이, 3um의 바닥 직경을 가지는 돌기(돌기간 간격 1um)를 형성한 다음, 30nm의 버퍼층과 2um의 도핑되지 않은 GaN으로 1차 3족 질화물 반도체층(A)을 성장할 수 있다. (0001) 사파이어 기판 위에 도핑되지 않은 GaN이 성장될 때, 1차 3족 질화물 반도체층(A)은 {10-11}면(A1)이 노출된 형태를 가지며, 따라서 1차 3족 질화물 반도체층은 돌기의 상부에서 {10-11}면들로 된 구멍을 가진다(도 9 참조).
다음으로, 식각을 통해, 돌기(11)와 1차 3족 질화물 반도체층(A) 사이에 공간(15)이 형성되도록 한다. 식각은 고온의 인산 및 황산 혼합액, 고온의 KOH 용액, 또는 고온의 (COOH)2 (Oxalic acid) 등을 이용하여 행해질 수 있으며, 식각이 결정 품질이 나쁜 돌기(11)와 1차 3족 질화물 반도체층(A)의 계면에서 빠른 속도로 진행되어 공간(15)이 형성된다. 이때 공간(15)의 모양과 두께 등은 식각 조건 및 돌기의 모양에 따라 영향을 받을 수 있다.
도 10은 식각 후 SEM을 통해 얻은 단면 사진으로서, 식각은 250℃의 온도에서, 인산:황산 = 3:1의 혼합액으로, 15초 동안 행해졌으며, 돌기(11)와 1차 질화물 반도체층(A) 사이에 공간(15)이 형성된 것을 나타내고 있다. 식각에 의해 상대적으로 에칭 속도가 낮은 {10-11} 결정면(A2)이 노출되어 있다.
마지막으로, 2차 3족 질화물 반도체층(B)을 형성한다. 이 과정에서 공간(15)이 2차 3족 질화물 반도체층(B)의 횡방향 성장 모드에 의해 덮히게 되고, 닫힌 공동(12)이 형성된다. 2차 3족 질화물 반도체층(B)은 도핑되지 않은 GaN을 추가로 성장시킨 다음(예: 2um), 그 위에 도 7에 도시된 n형 3족 질화물 반도체층(30), 활성층(40) 그리고 p형 질화물 반도체층(50)을 성장시킴으로써 형성될 수 있다.
도 11은 2차 3족 질화물 반도체층 성장 후 SEM을 통해 얻은 단면 사진으로서, 돌기(11)와 1차 질화물 반도체층(A) 및 2차 질화물 반도체층(B)에 의해 둘러싸인 공동(12)이 잘 형성되어 있음을 알 수 있다. 가공된 스캐터링 면(31; 도 7 참조)은 식각 면(31a)과 에피성장에 의한 덮개 면(31b)으로 이루어져 있다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 폐곡면 형태의 스캐터링 면과 기판 사이에 위치하는 돌기를 구비하는 3족 질화물 반도체 발광소자.
(2) 스캐터링 면이 돌기의 위에서 위로 볼록한 형상인 3족 질화물 반도체 발광소자.
(3) 식각에 의해 형성되는 공동의 아래에 위치하며, 기판과 다른 물질로 된 돌기를 구비하는 3족 질화물 반도체 발광소자. 예를 들어, 돌기가 SiO2와 같은 실리콘옥사이드로 이루어지는 경우에, 돌기 위에서 성장이 일어나지 않으므로, 상부가 평탄한 형태의 돌기를 이용하더라도, 3족 질화물 반도체층의 성장시에 용이하게 돌기의 상부를 노출시킬 수 있게 된다.
(4) 3족 질화물 반도체층으로 된 덮개 층을 가지는 스캐터링 면을 구비하는 3족 질화물 반도체 발광소자.
(5) 식각과 에피성장을 통해 형성된 스캐터링 면을 구비하는 3족 질화물 반도체 발광소자를 제조하는 방법.

Claims (10)

  1. 기판;
    기판 위에 위치하며, 전자와 정공의 재결합을 통해 빛을 생성시키는 활성층을 구비하는 복수개의 3족 질화물 반도체층; 그리고,
    활성층에서 생성된 빛을 스캐터링하는 면;으로서, 식각된 제1 면과 제1 면을 덮는 제2 면을 구비하는 스캐터링 면;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  2. 청구항 1에 있어서,
    스캐터링 면과 기판 사이에 위치하는 공동;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  3. 청구항 1에 있어서,
    스캐터링 면과 기판 사이에 위치하는 돌기;를 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  4. 청구항 3에 있어서,
    스캐터링 면은 돌기의 위에서 위로 볼록한 형상인 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  5. 청구항 3에 있어서,
    돌기와 기판은 사파이어로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  6. 청구항 3에 있어서,
    기판과 돌기가 다른 물질로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  7. 청구항 1에 있어서,
    제2 면은 복수개의 3족 질화물 반도체층의 성장에 의해 형성되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  8. 청구항 1에 있어서,
    스캐터링 면과 기판 사이에 위치하는 공동; 그리고,
    공동과 기판 사이에 위치하는 돌기;를 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  9. 청구항 8에 있어서,
    제2 면은 복수개의 3족 질화물 반도체층의 성장에 의해 형성되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  10. 청구항 9에 있어서,
    기판은 사파이어로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101008285B1 (ko) * 2005-10-28 2011-01-13 주식회사 에피밸리 3족 질화물 반도체 발광소자
US8476658B2 (en) 2009-11-25 2013-07-02 Jing Jie Dai Semiconductor light-emitting devices
KR100993093B1 (ko) 2010-02-04 2010-11-08 엘지이노텍 주식회사 발광 소자 및 발광 소자 패키지
EP2403019B1 (en) * 2010-06-29 2017-02-22 LG Innotek Co., Ltd. Light emitting device
US9245760B2 (en) 2010-09-30 2016-01-26 Infineon Technologies Ag Methods of forming epitaxial layers on a porous semiconductor layer
EP2509120A1 (en) 2011-04-05 2012-10-10 Imec Semiconductor device and method
KR101259999B1 (ko) 2011-04-28 2013-05-06 서울옵토디바이스주식회사 반도체 기판 및 그 제조방법
JP5875249B2 (ja) * 2011-04-28 2016-03-02 ソウル バイオシス カンパニー リミテッドＳｅｏｕｌ Ｖｉｏｓｙｓ Ｃｏ．，Ｌｔｄ． 半導体基板、半導体装置及びその製造方法
TW201248725A (en) * 2011-05-31 2012-12-01 Aceplux Optotech Inc Epitaxial substrate with transparent cone, LED, and manufacturing method thereof.
TWI528579B (zh) * 2012-04-18 2016-04-01 新世紀光電股份有限公司 發光二極體元件
WO2014025003A1 (ja) * 2012-08-06 2014-02-13 日本碍子株式会社 複合基板および機能素子
TWI565094B (zh) * 2012-11-15 2017-01-01 財團法人工業技術研究院 氮化物半導體結構
CN103165771B (zh) * 2013-03-28 2015-07-15 天津三安光电有限公司 一种具有埋入式孔洞结构的氮化物底层及其制备方法
US20140367693A1 (en) * 2013-06-14 2014-12-18 Epistar Corporation Light-emitting device and the manufacturing method thereof
US9362452B2 (en) * 2013-06-14 2016-06-07 Epistar Corporation Light-emitting device and the manufacturing method thereof
US20150325741A1 (en) * 2013-08-21 2015-11-12 Sharp Kabushiki Kaisha Nitride semiconductor light emitting device
TWI597863B (zh) * 2013-10-22 2017-09-01 晶元光電股份有限公司 發光元件及其製造方法
KR102284535B1 (ko) * 2014-11-12 2021-08-02 서울바이오시스 주식회사 발광 소자 및 그 제조 방법
JP2016066814A (ja) * 2015-12-22 2016-04-28 株式会社東芝 半導体発光素子、窒化物半導体層成長用基板及び窒化物半導体ウェーハ
KR102591149B1 (ko) * 2021-12-20 2023-10-19 웨이브로드 주식회사 비발광 3족 질화물 반도체 적층체를 제조하는 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050062832A (ko) * 2003-12-18 2005-06-28 삼성코닝 주식회사 발광 소자용 질화물 반도체 템플레이트 제조 방법
US7052979B2 (en) * 2001-02-14 2006-05-30 Toyoda Gosei Co., Ltd. Production method for semiconductor crystal and semiconductor luminous element
KR100786777B1 (ko) * 2006-03-28 2007-12-18 전북대학교산학협력단 반도체 구조물의 제조 방법
KR100809227B1 (ko) * 2006-10-27 2008-03-05 삼성전기주식회사 질화물 반도체 발광소자 및 제조 방법
JP2008135778A (ja) * 2000-09-18 2008-06-12 Mitsubishi Cable Ind Ltd 半導体発光素子
KR100863804B1 (ko) * 2007-04-19 2008-10-16 고려대학교 산학협력단 질화물 발광소자 및 그 제조 방법
JP2009152334A (ja) * 2007-11-28 2009-07-09 Mitsubishi Chemicals Corp ＧａＮ系ＬＥＤ素子、ＧａＮ系ＬＥＤ素子の製造方法およびＧａＮ系ＬＥＤ素子製造用テンプレート
KR100916375B1 (ko) * 2007-06-27 2009-09-07 주식회사 에피밸리 반도체 발광소자 및 반도체 발광소자를 제조하는 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3026087B2 (ja) * 1989-03-01 2000-03-27 豊田合成株式会社 窒化ガリウム系化合物半導体の気相成長方法
DE69126152T2 (de) * 1990-02-28 1997-11-13 Toyoda Gosei Kk Lichtemittierende Halbleitervorrichtung mit Gallium-Nitrid-Verbindung
JP3160914B2 (ja) * 1990-12-26 2001-04-25 豊田合成株式会社 窒化ガリウム系化合物半導体レーザダイオード
US5290393A (en) * 1991-01-31 1994-03-01 Nichia Kagaku Kogyo K.K. Crystal growth method for gallium nitride-based compound semiconductor
US5306662A (en) * 1991-11-08 1994-04-26 Nichia Chemical Industries, Ltd. Method of manufacturing P-type compound semiconductor
EP1450415A3 (en) * 1993-04-28 2005-05-04 Nichia Corporation Gallium nitride-based III-V group compound semiconductor device
TW253999B (ko) * 1993-06-30 1995-08-11 Hitachi Cable
US6194743B1 (en) * 1997-12-15 2001-02-27 Agilent Technologies, Inc. Nitride semiconductor light emitting device having a silver p-contact
US6335546B1 (en) * 1998-07-31 2002-01-01 Sharp Kabushiki Kaisha Nitride semiconductor structure, method for producing a nitride semiconductor structure, and light emitting device
US6940098B1 (en) * 1999-03-17 2005-09-06 Mitsubishi Cable Industries, Ltd. Semiconductor base and its manufacturing method, and semiconductor crystal manufacturing method
WO2001041225A2 (en) * 1999-12-03 2001-06-07 Cree Lighting Company Enhanced light extraction in leds through the use of internal and external optical elements
JP3556916B2 (ja) * 2000-09-18 2004-08-25 三菱電線工業株式会社 半導体基材の製造方法
TW488088B (en) * 2001-01-19 2002-05-21 South Epitaxy Corp Light emitting diode structure
JP3690340B2 (ja) * 2001-03-06 2005-08-31 ソニー株式会社 半導体発光素子及びその製造方法
TW536841B (en) * 2001-03-21 2003-06-11 Mitsubishi Cable Ind Ltd Semiconductor light emitting element
JP4055503B2 (ja) * 2001-07-24 2008-03-05 日亜化学工業株式会社 半導体発光素子
WO2005008795A1 (en) * 2003-07-18 2005-01-27 Epivalley Co., Ltd. Nitride semiconductor light emitting device
KR100714639B1 (ko) * 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100448352B1 (ko) * 2003-11-28 2004-09-10 삼성전기주식회사 ＧａＮ 기반 질화막의 형성방법
US7342261B2 (en) * 2005-05-16 2008-03-11 Dong-Sing Wuu Light emitting device
US7795600B2 (en) * 2006-03-24 2010-09-14 Goldeneye, Inc. Wavelength conversion chip for use with light emitting diodes and method for making same
WO2009002129A2 (en) * 2007-06-27 2008-12-31 Epivalley Co., Ltd. Semiconductor light emitting device and method of manufacturing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135778A (ja) * 2000-09-18 2008-06-12 Mitsubishi Cable Ind Ltd 半導体発光素子
US7052979B2 (en) * 2001-02-14 2006-05-30 Toyoda Gosei Co., Ltd. Production method for semiconductor crystal and semiconductor luminous element
KR20050062832A (ko) * 2003-12-18 2005-06-28 삼성코닝 주식회사 발광 소자용 질화물 반도체 템플레이트 제조 방법
KR100786777B1 (ko) * 2006-03-28 2007-12-18 전북대학교산학협력단 반도체 구조물의 제조 방법
KR100809227B1 (ko) * 2006-10-27 2008-03-05 삼성전기주식회사 질화물 반도체 발광소자 및 제조 방법
KR100863804B1 (ko) * 2007-04-19 2008-10-16 고려대학교 산학협력단 질화물 발광소자 및 그 제조 방법
KR100916375B1 (ko) * 2007-06-27 2009-09-07 주식회사 에피밸리 반도체 발광소자 및 반도체 발광소자를 제조하는 방법
JP2009152334A (ja) * 2007-11-28 2009-07-09 Mitsubishi Chemicals Corp ＧａＮ系ＬＥＤ素子、ＧａＮ系ＬＥＤ素子の製造方法およびＧａＮ系ＬＥＤ素子製造用テンプレート

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