WO2010074514A2 - 3족 질화물 반도체층을 성장시키는 방법 - Google Patents

3족 질화물 반도체층을 성장시키는 방법 Download PDF

Info

Publication number
WO2010074514A2
WO2010074514A2 PCT/KR2009/007736 KR2009007736W WO2010074514A2 WO 2010074514 A2 WO2010074514 A2 WO 2010074514A2 KR 2009007736 W KR2009007736 W KR 2009007736W WO 2010074514 A2 WO2010074514 A2 WO 2010074514A2
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
nitride semiconductor
semiconductor layer
group iii
iii nitride
Prior art date
Application number
PCT/KR2009/007736
Other languages
English (en)
French (fr)
Other versions
WO2010074514A3 (ko
Inventor
이호상
박중서
정태훈
정종필
Original Assignee
주식회사 에피밸리
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에피밸리 filed Critical 주식회사 에피밸리
Priority to CN2009801488433A priority Critical patent/CN102265382A/zh
Publication of WO2010074514A2 publication Critical patent/WO2010074514A2/ko
Publication of WO2010074514A3 publication Critical patent/WO2010074514A3/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments

Definitions

  • the present disclosure relates to a method of growing a group III nitride semiconductor layer as a whole, and more particularly, to a method of manufacturing a group III nitride semiconductor light emitting device using a thin large area sapphire substrate.
  • the group III nitride semiconductor light emitting element is a group III nitride of Al (x) Ga (y) In (1-xy) N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • Means a light emitting device such as a light emitting diode including a semiconductor layer, and additionally excludes the inclusion of a material consisting of elements of other groups such as SiC, SiN, SiCN, CN or a semiconductor layer made of these materials. no.
  • FIG. 1 is a view illustrating an example of a conventional Group III nitride semiconductor light emitting device, wherein the Group III nitride semiconductor light emitting device is grown on the substrate 100, the buffer layer 200 grown on the substrate 100, and the buffer layer 200.
  • the p-side electrode 600 formed on the group nitride semiconductor layer 500, the p-side bonding pad 700 formed on the p-side electrode 600, the p-type group III nitride semiconductor layer 500 and the active layer 400 are formed.
  • the n-side electrode 800 and the passivation layer 900 are formed on the n-type group III nitride semiconductor layer 300 exposed by mesa etching.
  • a GaN-based substrate is used as the homogeneous substrate, and a sapphire substrate, a SiC substrate, or a Si substrate is used as the heterogeneous substrate. Any substrate may be used as long as the group III nitride semiconductor layer can be grown.
  • the n-side electrode 800 may be formed on the SiC substrate side.
  • Group III nitride semiconductor layers grown on the substrate 100 are mainly grown by MOCVD (organic metal vapor growth method).
  • the buffer layer 200 is intended to overcome the difference in lattice constant and thermal expansion coefficient between the dissimilar substrate 100 and the group III nitride semiconductor, and US Pat.
  • a technique for growing an AlN buffer layer having a thickness of US Pat. No. 5,290,393 describes Al (x) Ga (1-x) N having a thickness of 10 kPa to 5000 kPa at a temperature of 200 to 900 C on a sapphire substrate. (0 ⁇ x ⁇ 1)
  • a technique for growing a buffer layer is described, and US Patent Publication No. 2006/154454 discloses growing a SiC buffer layer (seed layer) at a temperature of 600 ° C.
  • the undoped GaN layer is grown prior to the growth of the n-type Group III nitride semiconductor layer 300, which may be viewed as part of the buffer layer 200 or as part of the n-type Group III nitride semiconductor layer 300. .
  • n-type contact layer In the n-type group III nitride semiconductor layer 300, at least a region (n-type contact layer) in which the n-side electrode 800 is formed is doped with impurities, and the n-type contact layer is preferably made of GaN and doped with Si. .
  • U. S. Patent No. 5,733, 796 describes a technique for doping an n-type contact layer to a desired doping concentration by controlling the mixing ratio of Si and other source materials.
  • the active layer 400 is a layer that generates photons (light) through recombination of electrons and holes, and is mainly composed of In (x) Ga (1-x) N (0 ⁇ x ⁇ 1), and one quantum well layer (single quantum wells) or multiple quantum wells.
  • the p-type III-nitride semiconductor layer 500 is doped with an appropriate impurity such as Mg, and has an p-type conductivity through an activation process.
  • U.S. Patent No. 5,247,533 describes a technique for activating a p-type group III nitride semiconductor layer by electron beam irradiation, and U.S. Patent No. 5,306,662 annealing the p-type Group III nitride semiconductor layer at a temperature of 400 ⁇ ⁇ or higher. A technique for activating is described, and US Patent Publication No.
  • 2006/157714 discloses a p-type III-nitride semiconductor layer without an activation process by using ammonia and a hydrazine-based source material together as a nitrogen precursor for growth of the p-type III-nitride semiconductor layer. Techniques for having this p-type conductivity have been described.
  • the p-side electrode 600 is provided to supply a good current to the entire p-type group III nitride semiconductor layer 500.
  • US Patent No. 5,563,422 is formed over almost the entire surface of the p-type group III nitride semiconductor layer.
  • a light-transmitting electrode made of Ni and Au in ohmic contact with the p-type III-nitride semiconductor layer 500 is described.
  • US Pat. No. 6,515,306 discloses n on the p-type III-nitride semiconductor layer. A technique is described in which a type superlattice layer is formed and then a translucent electrode made of indium tin oxide (ITO) is formed thereon.
  • ITO indium tin oxide
  • the p-side electrode 600 may be formed to have a thick thickness so as not to transmit light, that is, to reflect the light toward the substrate side, this technique is referred to as flip chip (flip chip) technology.
  • U. S. Patent No. 6,194, 743 describes a technique relating to an electrode structure including an Ag layer having a thickness of 20 nm or more, a diffusion barrier layer covering the Ag layer, and a bonding layer made of Au and Al covering the diffusion barrier layer.
  • the p-side bonding pad 700 and the n-side electrode 800 are for supplying current and wire bonding to the outside, and US Patent No. 5,563,422 describes a technique in which the n-side electrode is composed of Ti and Al.
  • the passivation layer 900 is formed of a material such as silicon dioxide and may be omitted.
  • the n-type III-nitride semiconductor layer 300 or the p-type III-nitride semiconductor layer 500 may be composed of a single layer or a plurality of layers, and recently, the substrate 100 may be formed by laser or wet etching. A technique for manufacturing a vertical light emitting device by separating from group III nitride semiconductor layers has been introduced.
  • FIG. 2 is a view showing an example of a conventional MOCVD apparatus in which the substrate 100 is placed in the pocket 3 of the susceptor 2 in the reactor 1.
  • the temperature of the reactor 1 is controlled by a heater 4 located below the susceptor 2, by supplying a raw material (reactive gas) for growth of the group III nitride semiconductor layer through the supply pipe 5 Growth of the group III nitride semiconductor layer is achieved.
  • a raw material reactive gas
  • a sapphire (Al 2 O 3 ) substrate which is a heterogeneous substrate, is mainly used, and the sapphire substrate has a difference from the group III nitride semiconductor layer in lattice constant and thermal expansion coefficient, and on the sapphire substrate
  • the group III nitride semiconductor layer is grown, crystal defects and bowing appear due to the difference in lattice constant and thermal expansion coefficient.
  • a conventional representative method of eliminating such crystal defects and warpage is to introduce the buffer layer 200 as described above.
  • a method of growing a group III nitride semiconductor layer on a substrate comprising: suppressing convex bowing of the substrate in at least one direction. Inhibition step; And a growth step of growing the group III nitride semiconductor layer so as to be integral with the substrate while the substrate is placed in the suppression step.
  • a thin large area substrate can be used.
  • FIG. 1 is a view showing an example of a conventional group III nitride semiconductor light emitting device
  • FIG. 2 is a view showing an example of a conventional MOCVD apparatus
  • FIG. 3 is a photograph showing one example of failures used to describe the growth method according to the present disclosure.
  • FIG. 4 is a graph showing an example of a change in curvature of a wafer in growth of a group III nitride semiconductor layer
  • FIG. 6 is an image illustrating an example of an emission wavelength distribution of a wafer having a profile illustrated in FIG. 5;
  • FIG. 7 is a view showing an example of a MOCVD apparatus used for growing a group III nitride semiconductor light emitting device layer according to the present disclosure
  • FIG. 9 is an image showing a thickness distribution of one wafer after growth of an n-type nitride semiconductor layer is completed according to the present disclosure.
  • FIG. 10 is an image showing an example of an emission wavelength distribution of a wafer having a profile shown in FIG. 9;
  • FIG. 3 is a photograph showing one example of a failure used to explain the growth method according to the present disclosure.
  • the inside of the reactor is shown.
  • the substrate or wafer 100 is located in the pocket 3 of the susceptor 2 as it is, but the substrate or wafer 100a is broken.
  • the cracking of the wafer 100a is due to the warpage of the wafer that occurs during growth due to the difference in lattice constant and thermal expansion coefficient between the sapphire substrate and the group III nitride semiconductor.
  • FIG. 4 is a graph showing an example of a change in curvature of a wafer in growth of a group III nitride semiconductor layer, wherein the sapphire substrate 100 is lowered by heating (eg, 1100 ° C.) performed prior to growth of the group III nitride semiconductor layer. Concave and severely curved. This concave curvature is determined to be due to the temperature difference between the lower surface of the sapphire substrate 100 that is directly heated and the upper surface of the sapphire substrate 100 to which gas is supplied.
  • the temperature is lowered (eg, 550 ° C.) for the growth of the buffer layer 200, and the warpage of the wafer is reduced.
  • the temperature is increased for the growth of the n-type nitride semiconductor layer 300 of undoped GaN and GaN, during which the warpage of the wafer increases and concave as the n-type nitride semiconductor layer 300 grows. Warpage will increase.
  • the concave curvature of the wafer may be caused by a difference in lattice constant and thermal expansion coefficient between the temperature difference between the upper and lower surfaces of the wafer and the sapphire substrate 100 and the group III nitride semiconductor layer 300.
  • the temperature is lowered (eg, 810 ° C.) for the growth of the active layer 400 made of InGaN, and the warpage of the wafer is also reduced.
  • the temperature (eg, 900 ° C.) is increased for the growth of the p-type nitride semiconductor layer 500 made of GaN, during which the warpage of the wafer is increased and during the growth of the p-type nitride semiconductor layer 500. Lasts.
  • the temperature is lowered, the warpage of the wafer is reduced, and finally convex upwards.
  • FIG. 5 is an image showing the thickness distribution of one wafer after growth of the n-type nitride semiconductor layer is completed, and the wafer has a symmetrically concave downward shape as a whole.
  • This is a general physical phenomenon when the group III nitride semiconductor layer is grown on the C surface sapphire substrate.
  • the wafer is asymmetrically bent.
  • the profile of this warpage is also maintained when the temperature is lowered to grow the active layer, which is when the wafer is heated by a heater located at the bottom of the wafer (because the edge of the wafer is distanced from the susceptor) and the center of the wafer.
  • the nonuniformity of temperature is brought between the edges of the wafer, and the nonuniformity of the emission wavelength of the light emitting device finally grown is caused.
  • FIG. 6 is an image showing an example of an emission wavelength distribution of a wafer having the profile shown in FIG. 5, wherein the emission wavelength is widely distributed from 420 nm to 457 nm, making it difficult to use the wafer as a mass-produced product (usually within 20 nm). Must be distributed.)
  • the present inventors examined a method of suppressing warpage of a wafer during growth and narrowing the emission wavelength distribution of the active layer during growth of the active layer.
  • the use of a thick (over 800um) substrate can suppress the warpage of the substrate, but it is difficult to make individual light emitting elements from the wafer, and in the case of using a susceptor having a concave pocket, Although wafer heating is possible, there is a problem of poor variability.
  • the present inventors have devised a way to solve the problem while using a thin substrate, and improved this problem by forcibly suppressing warping of the wafer during growth.
  • FIG. 7 is a view showing an example of a MOCVD apparatus used for growing a group III nitride semiconductor layer according to the present disclosure, wherein growth of the group III nitride semiconductor layer on a substrate or wafer 100 placed on the susceptor 2 is a reaction. This is achieved by supplying Reaction Gases, and the temperature is controlled by heaters 4a, 4b, and 4c positioned below the susceptor 2 and supplying heat to the substrate or wafer 100. The heaters 4a, 4b and 4c may be heated to different temperatures, respectively. Examples of such MOCVD apparatus include Thomas Swan Crius and CCS flatform from Aixtron. 8 shows an example of the actual heater configuration in a photograph.
  • the degree of warpage of the substrate or wafer 100 increases in proportion to the temperature of the MOCVD apparatus, and the present inventors pay attention to this point, and the temperature of the heater 4b is increased.
  • the temperature of (4a, 4c) to suppress the thermal expansion of the central portion of the substrate or wafer 100 (the degree of warpage of the entire substrate or wafer 100 when the central portion of the substrate or wafer 100 is relatively flat) Will be reduced), and the warpage of the substrate or wafer 100 is eliminated.
  • FIG. 9 is an image showing the thickness distribution of one wafer after growth of the n-type nitride semiconductor layer is completed according to the present disclosure, and compared with the wafer shown in FIG. 5, in the radial direction of the susceptor (in a MOCVD apparatus).
  • the flat zone is located opposite the center of the susceptor).
  • a method of solving the warpage of the wafer can be considered by lowering the temperature of the center portion of the wafer than the wafer edge portion.
  • the warpage of the wafer can be forcibly solved even in the circumferential direction of the susceptor.
  • a thin (eg 650 um) sapphire substrate no cracking of the substrate or wafer as in FIG. 3 occurred.
  • the parts that affect the LED characteristics and the warpage of the wafer can be divided into two parts, GaN layer and active layer.
  • the MOCVD power supply was divided into 80% for the heater 4a, 51% for the heater 4b, and 78.5% for the heater 4c.
  • the ratio of the power supply device was 77% for the heater 4a, 46% for the heater 4b, and 78% for the heater 4c.
  • FIG. 10 is an image showing an example of a light emission wavelength distribution of a wafer having the profile shown in FIG. 9, in which the power supply power of the heater 4b is relatively higher than that of the heaters 4a and 4c even in the growth of the active layer.
  • the power supply power of the heater 4b is relatively higher than that of the heaters 4a and 4c even in the growth of the active layer.
  • the group III nitride semiconductor light emitting device was grown under the following conditions.
  • a 4 inch circular sapphire substrate having a thickness of 650 ⁇ m was placed in a susceptor in a MOCVD reactor, and the temperature was raised to 1100 ° C. in a hydrogen atmosphere to remove impurities from the surface of the substrate.
  • a SiC / InGaN buffer layer was grown as disclosed in US Patent Publication No. 2006/154454.
  • undoped GaN was grown to a thickness of about 3.5 um at a growth temperature of 1050 ° C using NH 3 and TMGa as source gas.
  • an n-type GaN layer was formed at a thickness of about 2.5 ⁇ m.
  • the growth rate of the GaN layer was approximately 6 A / s, and DTBSi was used as the Si source of the n-type GaN layer.
  • an In x Ga 1-x N barrier layer having a thickness of about 80A and an In y Ga 1-y N (x> y) well layer having a thickness of about 20A were repeatedly stacked for 7 cycles.
  • the growth temperature was set to 700 ⁇ 900 °C.
  • a method of growing a group III nitride semiconductor layer using a substrate having a thin thickness is a relative concept, but can be said to be thick than about 800um thick.
  • the method of growing a group III nitride semiconductor layer according to the present disclosure may be applied to a sapphire substrate having a thickness of 800 ⁇ m or more.
  • the growth method according to the present disclosure it is possible to use a thin substrate that could not be used because of the cracking and the light emission wavelength.
  • the lower limit of thin thickness but it should be borne in mind that if it is too thin, the substrate may break for this reason.
  • a substrate having a thickness of 500 ⁇ m to 800 ⁇ m is preferable, and a sapphire substrate of 600 ⁇ m is particularly preferable.
  • the growth method according to the present disclosure particularly addresses the problems arising from growth using large area substrates (over 2 inches).
  • the growth method according to the present disclosure can be applied to a 2 inch sapphire substrate. Note that depending on the size (or diameter) of the substrate, the thickness and thinness of the substrate may be used as a relative concept.
  • a 430 um thick substrate corresponds to a thick substrate on a 2 inch sapphire substrate, but a thin substrate that is difficult to use on a 4 inch sapphire substrate. Therefore, for 3 inch, 5 inch, 6 inch substrates, the thickness and thickness of the thickness is a relative concept, it should be kept in mind that the growth method according to the present disclosure can be used accordingly.
  • the substrate is generally a circular substrate, but the growth method according to the present disclosure may be applied to a square or hexagonal substrate.
  • a method of growing a group III nitride semiconductor layer in which thermal expansion of a substrate or a wafer center portion is suppressed reduces the curvature radius of the substrate or wafer center by lowering the temperature of the substrate or wafer center below the temperature of the substrate or wafer edge in consideration of the less warpage of the substrate or wafer at low temperature.
  • a method of growing a group III nitride semiconductor layer by reducing overall warpage This reduction in warpage not only prevents breakage of the substrate during growth, but also allows sufficient supply of heat to the substrate or wafer edge that separates from the susceptor, thereby narrowing the distribution of emission wavelengths.
  • Warpage generally occurs symmetrically when using a C-faced sapphire substrate, and the growth method according to the present disclosure is directed to warp the substrate or wafer in at least one direction (e.g., in the radial direction of the susceptor or the flat zone). Suppression in the vertical direction) eliminates warpage of the substrate or wafer. Furthermore, the growth method according to the present disclosure shows that a light emitting device having a narrow range of light emission wavelengths can be manufactured even if the warpage of the substrate or the wafer is eliminated in one direction.
  • the temperature difference between the heater 4b and the heater 4a or the heater 4c cannot be defined uniquely, but in the case of using a 4-inch sapphire substrate, a satisfactory effect can be expected if the temperature difference is at least 10 ° C. There will be.
  • the effect means that the substrate or the wafer does not break when the n-type group III nitride semiconductor layer is grown, and when the active layer is grown, a range of emission wavelengths required by the product specification (for example, 20 nm). Say).
  • a method for growing a group III nitride semiconductor layer using a large area substrate having a narrow emission wavelength distribution According to the growth method according to the present disclosure, by lowering the heating temperature of the substrate or wafer center portion relatively, the substrate or wafer warpage is reduced, while the heating temperature toward the substrate or wafer edge portion where the distance from the susceptor is relatively far away due to the bending. By increasing the light emitting device having a narrow light emission wavelength distribution can be manufactured.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Led Devices (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

본 개시는 기판 위에 3족 질화물 반도체층을 성장시키는 방법에 있어서, 기판의 아래로 오목한 휨(Convave Bowing)을 적어도 한 방향으로 억제하는 억제 단계; 그리고, 기판이 억제 단계에 놓인 상태에서 기판과 일체가 되도록 3족 질화물 반도체층을 성장시키는 성장 단계;를 포함하는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법에 관한 것이다.

Description

3족 질화물 반도체층을 성장시키는 방법
본 개시(Disclosure)는 전체적으로 3족 질화물 반도체층을 성장시키는 방법에 관한 것으로, 특히 얇은 대면적 사파이어 기판을 이용하여 3족 질화물 반도체 발광소자를 제조하는 방법에 관한 것이다.
여기서, 3족 질화물 반도체 발광소자는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 3족 질화물 반도체층을 포함하는 발광다이오드와 같은 발광소자를 의미하며, 추가적으로 SiC, SiN, SiCN, CN와 같은 다른 족(group)의 원소들로 이루어진 물질이나 이들 물질로 된 반도체층을 포함하는 것을 배제하는 것은 아니다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides backgound informaton related to the present disclosure which is not necessarily prior art).
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 3족 질화물 반도체층(300), n형 3족 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 3족 질화물 반도체층(500), p형 3족 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), p형 3족 질화물 반도체층(500)과 활성층(400)이 메사 식각되어 노출된 n형 3족 질화물 반도체층(300) 위에 형성되는 n측 전극(800), 그리고 보호막(900)을 포함한다.
기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사파이어 기판, SiC 기판 또는 Si 기판 등이 이용되지만, 3족 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. SiC 기판이 사용될 경우에 n측 전극(800)은 SiC 기판 측에 형성될 수 있다.
기판(100) 위에 성장되는 3족 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.
버퍼층(200)은 이종기판(100)과 3족 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 기재되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/154454호에는 600℃에서 990℃의 온도에서 SiC 버퍼층(씨앗층)을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 기재되어 있다. 바람직하게는 n형 3족 질화물 반도체층(300)의 성장에 앞서 도핑되지 않는 GaN층이 성장되며, 이는 버퍼층(200)의 일부로 보아도 좋고, n형 3족 질화물 반도체층(300)의 일부로 보아도 좋다.
n형 3족 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 기재되어 있다.
활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자우물층(single quantum well)이나 복수개의 양자우물층들(multi quantum wells)로 구성된다.
p형 3족 질화물 반도체층(500)은 Mg과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 3족 질화물 반도체층을 활성화시키는 기술이 기재되어 있고, 미국공개특허공보 제2006/157714호에는 p형 3족 질화물 반도체층 성장의 질소전구체로서 암모니아와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 3족 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 기재되어 있다.
p측 전극(600)은 p형 3족 질화물 반도체층(500) 전체로 전류가 잘 공급되도록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 3족 질화물 반도체층의 거의 전면에 걸쳐서 형성되며 p형 3족 질화물 반도체층(500)과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극(light-transmitting electrode)에 관한 기술이 기재되어 있으며, 미국특허 제6,515,306호에는 p형 3족 질화물 반도체층 위에 n형 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 투광성 전극을 형성한 기술이 기재되어 있다.
한편, p측 전극(600)이 빛을 투과시키지 못하도록, 즉 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 기술을 플립칩(flip chip) 기술이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag 층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 기재되어 있다.
p측 본딩 패드(700)와 n측 전극(800)은 전류의 공급과 외부로의 와이어 본딩을 위한 것이며, 미국특허 제5,563,422호에는 n측 전극을 Ti과 Al으로 구성한 기술이 기재되어 있다.
보호막(900)은 이산화규소와 같은 물질로 형성되며, 생략될 수도 있다.
한편, n형 3족 질화물 반도체층(300)이나 p형 3족 질화물 반도체층(500)은 단일의 층이나 복수개의 층으로 구성될 수 있으며, 최근에는 레이저 또는 습식 식각을 통해 기판(100)을 3족 질화물 반도체층들로부터 분리하여 수직형 발광소자를 제조하는 기술이 도입되고 있다.
도 2는 종래의 MOCVD 장치의 일 예를 나타내는 도면으로서, 반응로(1) 내에서, 기판(100)이 서셉터(2)의 포켓(3)에 놓여 있다. 반응로(1)의 온도는 서셉터(2)의 아래에 위치하는 히터(4)에 의해 조절되며, 공급관(5)을 통해 3족 질화물 반도체층 성장을 위한 원료 물질(반응 가스)을 공급함으로써 3족 질화물 반도체층의 성장이 이루어진다. 이러한 MOCVD 장치의 일 예가 미국특허 제5,334,277호에 기재되어 있다.
종래의 3족 질화물 반도체 발광소자에 있어서, 이종 기판인 사파이어(Al2O3) 기판이 주로 사용되는데, 사파이어 기판은 격자 상수 및 열팽창 계수에 있어 3족 질화물 반도체층과 차이를 가지고, 사파이어 기판 위에 3족 질화물 반도체층을 성장시켰을 때, 이 격자 상수 및 열팽창 계수의 차이에 의해 결정 결함 및 휨(bowing)이 나타난다. 이러한 결정 결함 및 휨을 해소하는 종래의 대표적인 방법이 전술한 바와 같이 버퍼층(200)을 도입하는 것이다.
한편 최근에는 생산성 향상을 위해 기판이 대면적화되고 있으며(2인치에서 4인치 등으로), 이에 따라 3족 질화물 반도체층이 성장된 기판(이하, '웨이퍼'라 함)의 휨의 문제 및 휜 웨이퍼에 있어서 발광 파장의 제어 문제가 더욱 크게 부각되고 있다. 이 문제를 해소하기 위해, 두꺼운 사파이어 기판(예: over 800um)을 사용하여 기판의 휨을 억제하거나, 휜 기판에 균일하게 열을 공급하기 위하여 아래로 오목한(concave) 서셉터 포켓(susceptor pocket)을 사용하는 등의 개선책이 제시되고 있다. 그러나 두꺼운 사파이어 기판의 사용은 후 공정에서 많은 제약을 가져오며, 오목한 포켓의 사용은 기판의 휨의 해소에 대한 근본적인 대책이 될 수 없다.
이에 대하여 '발명의 실시를 위한 형태'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 기판 위에 3족 질화물 반도체층을 성장시키는 방법에 있어서, 기판의 아래로 오목한 휨(Convave Bowing)을 적어도 한 방향으로 억제하는 억제 단계; 그리고, 기판이 억제 단계에 놓인 상태에서 기판과 일체가 되도록 3족 질화물 반도체층을 성장시키는 성장 단계;를 포함하는 3족 질화물 반도체층을 성장시키는 방법이 제공된다.
본 개시에 따른 하나의 3족 질화물 반도체층을 성장시키는 방법에 의하면, 얇은 대면적 기판을 사용할 수 있게 된다.
또한 본 개시에 따른 다른 3족 질화물 반도체층을 성장시키는 방법에 의하면, 깨짐을 방지하면서 얇은 대면적 기판을 사용할 수 있게 된다.
또한 본 개시에 따른 또다른 3족 질화물 반도체층을 성장시키는 방법에 의하면, 좁은 범위의 발광 파장 분포를 가지는 얇은 대면적 기판을 사용할 수 있게 된다.
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 종래의 MOCVD 장치의 일 예를 나타내는 도면,
도 3은 본 개시에 따른 성장 방법을 설명하기 위해 사용된 실패 예의 하나를 나타내는 사진,
도 4는 3족 질화물 반도체층의 성장에서 웨이퍼의 곡률 변화의 일 예를 나타내는 그래프,
도 5는 n형 질화물 반도체층의 성장이 완료된 후 하나의 웨이퍼의 두께 분포를 나타내는 이미지,
도 6은 도 5에 도시된 프로파일을 가지는 웨이퍼의 발광 파장 분포의 일 예를 나타내는 이미지,
도 7은 본 개시에 따른 3족 질화물 반도체 발광소자층의 성장에 이용되는 MOCVD 장치의 일 예를 나타내는 도면,
도 8은 실제 히터의 일 예를 나타내는 사진,
도 9는 본 개시에 따라 n형 질화물 반도체층의 성장이 완료된 후 하나의 웨이퍼의 두께 분포를 나타내는 이미지,
도 10은 도 9에 도시된 프로파일을 가지는 웨이퍼의 발광 파장 분포의 일 예를 나타내는 이미지.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 3은 본 개시에 따른 성장 방법을 설명하기 위해 사용된 실패 예의 하나를 나타내는 사진으로서, 대략 600um 전후의 4인치(inch) 사파이어 기판에 3족 질화물 반도체층을 성장시킨 후, 반응로 내부를 나타내고 있으며, 기판 또는 웨이퍼(100)는 서셉터(2)의 포켓(3)에 그대로 위치하고 있으나, 기판 또는 웨이퍼(100a)는 깨어져 있다. 웨이퍼(100a)의 깨어짐은 사파이어 기판과 3족 질화물 반도체 사이의 격자 상수 및 열팽창 계수의 차이로 인해 성장 중에 발생하는 웨이퍼의 휨에 기인한다.
도 4는 3족 질화물 반도체층의 성장에서 웨이퍼의 곡률 변화의 일 예를 나타내는 그래프로서, 3족 질화물 반도체층의 성장에 앞서 행해지는 가열(예: 1100℃)에서 사파이어 기판(100)은 아래로 오목하게(concave) 심하게 휘어진다. 이 오목한 휘어짐은 직접 가열되는 사파이어 기판(100)의 하면과 가스가 공급되는 사파이어 기판(100) 상면 사이의 온도차에 기인하는 것으로 판단된다.
이 전처리 과정 이후 버퍼층(200)의 성장을 위해 온도가 낮추어지며(예: 550℃), 이때 웨이퍼의 휨은 감소된다.
다시, 도핑되지 않은 GaN과 GaN으로 된 n형 질화물 반도체층(300)의 성장을 위해 온도가 높혀지며, 이 과정에서 웨이퍼의 휨은 증가하고, n형 질화물 반도체층(300)의 성장에 따라 오목한 휨은 증가하게 된다. 이때 웨이퍼의 오목한 휨은 웨이퍼 상면과 하면의 온도차와 사파이어 기판(100)과 3족 질화물 반도체층(300) 사이의 격자 상수 및 열팽창 계수의 차이에 기인하는 것으로 판단된다.
다음으로, InGaN으로 된 활성층(400)의 성장을 위해 온도가 낮추어지며(예: 810℃), 웨이퍼의 휨도 감소하게 된다.
다시, GaN으로 된 p형 질화물 반도체층(500)의 성장을 위해 온도(예: 900℃)가 높혀지며, 이 과정에서 웨이퍼의 휨은 증가하게 되고, p형 질화물 반도체층(500)의 성장 동안에 지속된다.
3족 질화물 반도체층의 성장이 완료된 후 온도가 낮추어지며, 웨이퍼의 휨은 감소되고, 최종적으로 위로 볼록하게(convex) 된다.
도 5는 n형 질화물 반도체층의 성장이 완료된 후 하나의 웨이퍼의 두께 분포를 나타내는 이미지로서, 웨이퍼는 전체적으로 대칭적으로 아래로 오목한(concave) 형상을 가진다. 이는 C면 사파이어 기판 위에 3족 질화물 반도체층을 성장시킬 때 일반적 물리 현상이라 할 수 있다. 한편 A면 사파이어 기판 위에 3족 질화물 반도체층을 성장시키면 웨이퍼는 비대칭적으로 휘게 된다.
그리고 이러한 휨의 프로파일은 온도를 낮추어 활성층을 성장시킬 때도 유지되며, 이는 웨이퍼의 하부에 위치하는 히터에 의해 웨이퍼가 가열될 때, (웨이퍼의 에지부가 서셉터로부터 거리를 두게 되므로) 웨이퍼의 중앙부와 웨이퍼의 에지부 사이에 온도의 불균일을 가져오고, 최종적으로 성장되는 발광소자의 발광 파장의 불균일을 야기하게 된다.
도 6은 도 5에 도시된 프로파일을 가지는 웨이퍼의 발광 파장 분포의 일 예를 나타내는 이미지로서, 420nm로부터 457nm까지 발광 파장이 넓게 분포하여 웨이퍼를 양산 제품으로 사용하기 어렵게 된다(통상 발광 파장이 20nm 이내로 분포하여야 한다.)
본 발명자들은 이와 같은 문제점을 해소하기 위하여, 성장 중에 웨이퍼의 휨을 억제하고, 활성층의 성장 중에 활성층의 발광 파장 분포를 좁힐 수 있는 방안을 검토하였다.
전술한 바와 같이, 두꺼운(over 800um) 기판을 사용하면 기판의 휨을 억제할 수 있지만, 웨이퍼로부터 개별 발광소자를 만드는데 어려움이 있으며, 오목한(concave) 포켓을 가지는 서셉터를 사용하는 경우에, 균일한 웨이퍼 가열이 가능하지만, 그 가변성이 떨어지는 문제점이 있다.
이러한 사정하에서, 본 발명자들은 얇은 기판을 사용하면서도 문제점을 해소할 수 있는 방안을 검토하였으며, 성장 도중 웨이퍼의 휨을 강제적으로 억제함으로써 이러한 문제점을 개선하였다.
도 7은 본 개시에 따른 3족 질화물 반도체층의 성장에 이용되는 MOCVD 장치의 일 예를 나타내는 도면으로서, 서셉터(2)에 놓인 기판 또는 웨이퍼(100) 상에서 3족 질화물 반도체층의 성장은 반응 가스(Reaction Gases)를 공급함으로써 이루어지며, 이 때의 온도의 조절은 서셉터(2) 아래에 위치하여 기판 또는 웨이퍼(100)에 열을 공급하는 히터(4a,4b,4c)에 의하여 이루어진다. 히터(4a,4b,4c)는 각각 다른 온도로 가열될 수 있으며, 이러한 MOCVD 장치의 예로 Aixtron사의 Thomas Swan Crius와 CCS flatform을 들 수 있다. 도 8에는 실제 히터 구성의 일 예를 사진으로 나타내었다.
도 4에 도시된 바와 같이, 기판 또는 웨이퍼(100)의 휨의 정도는 MOCVD 장치의 온도에 비례하여 증가한다는 것을 알 수 있으며, 본 발명자들은 이러한 점에 착안하여, 히터(4b)의 온도를 히터(4a,4c)의 온도보다 낮게 하여, 기판 또는 웨이퍼(100)의 중앙부의 열팽창을 억제함으로써(기판 또는 웨이퍼(100)의 중앙부가 상대적으로 편평할 때 기판 또는 웨이퍼(100) 전체의 휨의 정도는 줄어들게 된다.), 기판 또는 웨이퍼(100)의 휨을 해소하였다.
도 9는 본 개시에 따라 n형 질화물 반도체층의 성장이 완료된 후 하나의 웨이퍼의 두께 분포를 나타내는 이미지로서, 도 5에 나타내어진 웨이퍼와 비교할 때, 서셉터의 반경 방향에 대하여(MOCVD 장치 내에서 Flat Zone이 서셉터의 중심 반대쪽에 위치함) 웨이퍼의 휨이 많이 해소되어 있음을 알 수 있다. 서셉터의 원주 방향에 대해서도 웨이퍼 중앙부의 온도를 웨이퍼 에지부보다 낮게 함으로써 웨이퍼의 휨을 해소하는 방안을 생각할 수 있다. 다만 현재 서셉터의 원주 방향으로 온도를 다르게 제어할 수 있는 MOCVD 장치는 본 발명자들이 파악한 범위에서 없다. 따라서 이러한 MOCVD 장치의 구현이 가능하다면, 서셉터의 원주 방향에 대해서도 웨이퍼의 휨을 강제적으로 해소할 수 있을 것이다. 이러한 제약에도 불구하고, 얇은(예: 650um) 사파이어 기판을 사용하였음에도, 도 3에서와 같은 기판 또는 웨이퍼의 깨어짐은 발생하지 않았다.
MOCVD로 이와 같은 LED 구조를 성장할 때 LED 특성 및 웨이퍼의 휨에 영향을 주는 부분은 크게 GaN층과 활성층 두부분으로 나눌 수 있다. GaN층 성장시 MOCVD 파워 공급 장치에서 공급하는 비율은 히터(4a)가 80%, 히터(4b)가 51%, 그리고 히터(4c)가 78.5%로 각각 나누어 입력하였다. 다음으로 활성층 성장시 파워공급 장치에서 공급하는 비율은 히터(4a)가 77%, 히터(4b)가 46%, 그리고 히터(4c)가 78%였다.
도 10은 도 9에 도시된 프로파일을 가지는 웨이퍼의 발광 파장 분포의 일 예를 나타내는 이미지로서, 활성층의 성장에 있어서도 히터(4b)의 공급 전력 파워를 히터(4a,4c)의 공급 전력 파워 보다 상대적으로 낮추어 유지함으로써, 웨이퍼의 휨을 감소시켰으며, 나아가 히터(4a,4b,4c)는 서로 링크되어 있어서 웨이퍼의 에지부 쪽에 열이 덜 공급되고, 서셉터에 접촉하는 웨이퍼 중앙부 쪽에 열이 많이 공급되는 문제점을 해소하기 위해 웨이퍼 에지부 쪽에 상대적으로 많은 열이 공급되도록 하였다(결과적으로 히터(4a,4c)의 온도를 히터(4b)의 온도보다 높게 전력을 공급 하였다.). 그 결과 431nm로부터 444nm까지 발광 파장이 좁게 분포하는 웨이퍼를 얻을 수 있었다.
이때, 3족 질화물 반도체 발광소자는 다음과 같은 조건에서 성장되었다.
MOCVD의 반응로 안에 650um 두께를 가지는 4인치 원형 사파이어 기판을 서셉터(Susceptor)에 위치시키고, 수소 분위기에서 온도를 1100℃까지 올려서 기판 표면의 불순물을 제거하였다.
이어서 버퍼층으로 미국공개특허공보 제2006/154454호에 개시된 바와 같이 SiC/InGaN 버퍼층을 성장하였다.
버퍼층을 성장한 후에 원료 가스로서 NH3, TMGa를 사용하여 도핑되지 않은 GaN을 성장온도 1050℃에서, 두께 3.5um 정도로 성장하였다.
성장온도를 1050℃로 유지하면서, n형 GaN층을 두께 2.5um 정도로 형성하였다. 이때, GaN층의 성장 속도는 대략 6A/s였으며, DTBSi를 n형 GaN층의 Si 소스로 사용하였다.
활성층을 성장시키기 위하여 두께 80A 정도의 InxGa1-xN 장벽층과 두께 20A 정도의 InyGa1-yN(x>y) 우물층을 7주기 반복 적층하였다. 이때 성장온도는 700~900℃로 설정되었다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 얇은 두께를 가지는 기판을 이용한 3족 질화물 반도체층을 성장시키는 방법. 두께의 얇음과 두꺼움은 상대적인 개념이나 대략 800um 이상의 두께를 두껍다고 할 수 있다. 그러나 본 개시에 따른 3족 질화물 반도체층을 성장시키는 방법이 800um 이상의 두께를 가지는 사파이어 기판에도 적용될 수 있음은 물론이다. 다만 본 개시에 따른 성장 방법을 적용함으로써 기존에는 깨짐 및 발광 파장의 불균일 때문에 사용될 수 없었던 얇은 기판을 사용할 수 있게 되는 것이다. 얇은 두께의 하한에 특별한 제한이 있는 것은 아니지만, 너무 얇게 되면 이것을 이유로 기판이 깨질 수 있는 점을 염두에 두어야 한다. 이러한 사정(깨어짐, 공정의 편의 및 비용 등)을 감안할 때, 500um에서 800um 사이의 두께를 가지는 기판이 바람직하며, 600um 대의 사파이어 기판을 사용하는 것이 특히 바람직하다. 기판의 크기(또는 직경)에도 특별한 제한이 있는 것은 아니지만, 본 개시에 따른 성장 방법은 대면적 기판(over 2인치)을 이용한 성장에서 발생한 문제점을 특히 겨낭하고 있다. 현재 2인치 사파이어 기판의 경우에 통상 430um 두께를 넘지 않는 기판을 사용하므로 본 개시에 따른 성장 방법과 구분을 할 수 있을 것이다. 다만 본 개시에 따른 성장 방법이 2인치 사파이어 기판에 적용될 수 있음은 물론이다. 주의할 것은 기판의 크기(또는 직경)에 따라 기판의 두께의 두꺼움과 얇음이 상대적인 개념으로 사용될 수 있다는 점이다. 예를 들어, 2인치 사파이어 기판에서는 430um 두께의 기판은 두꺼운 기판에 해당하지만, 4인치 사파이어 기판에서는 사용하기 힘들 정도로 얇은 기판에 해당한다. 따라서 3인치, 5인치, 6인치 기판에 있어서, 두께의 얇음과 두꺼움은 상대적인 개념이며, 본 개시에 따른 성장 방법은 그에 맞추어 사용될 수 있음을 염두에 두어야 한다. 기판은 일반적으로 원형의 기판이 사용되지만 사각형이나 육각형의 기판에도 본 개시에 따른 성장 방법이 적용될 수 있을 것이다.
(2) 기판 또는 웨이퍼 중앙부의 열팽창을 억제시킨 3족 질화물 반도체층을 성장시키는 방법. 본 개시에 따른 성장 방법은 낮은 온도에서 기판 또는 웨이퍼의 휨이 덜하는 점을 고려하여 기판 또는 웨이퍼 중앙부의 온도를 기판 또는 웨이퍼 에지부의 온도보다 낮추어 기판 또는 웨이퍼 중앙부의 곡률 반경을 감소시킴으로써 기판 또는 웨이퍼 전체의 휨을 감소시켜 3족 질화물 반도체층을 성장시키는 방법을 제공한다. 이러한 휨의 감소를 통해, 성장 도중 기판의 깨짐을 방지할 수 있을 뿐만 아니라, 서셉터와 분리되는 기판 또는 웨이퍼 에지부에 열을 충분히 공급할 수 있게 되어 발광 파장의 분포를 좁게 할 수 있게 된다. C면 사파이어 기판을 이용하는 경우에 일반적으로 휨은 대칭적으로 발생하며, 본 개시에 따른 성장 방법은 기판 또는 웨이퍼의 휨을 적어도 한쪽 방향(예: 서셉터의 반경 방향 또는 기판 플랫 존(Flat Zone)에 수직 방향)으로 억제함으로써 기판 또는 웨이퍼의 휨을 해소하는 것이다. 나아가 본 개시에 따른 성장 방법은 한쪽 방향으로 기판 또는 웨이퍼의 휨을 해소하더라도 좁은 범위의 발광 파장 분포를 가지는 발광소자를 제조할 수 있음을 보여주고 있다. 이때, 히터(4b)와 히터(4a) 또는 히터(4c)와의 온도차를 일의적으로 정의할 수는 없지만, 4인치 사파이어 기판을 이용하는 경우에, 적어도 10℃ 이상의 온도차를 가지면 만족스러운 효과를 기대할 수 있을 것이다.
여기서 효과라 함은, n형 3족 질화물 반도체층의 성장에 있어서는 기판 또는 웨이퍼가 깨어지지 않도록 하는 것을 말하며, 활성층의 성장에 있어서는 제품 사양(product specification)이 요구하는 발광 파장의 범위(예: 20nm)를 말한다.
(3) 좁은 범위의 발광 파장 분포를 가지는 대면적 기판을 이용한 3족 질화물 반도체층을 성장시키는 방법. 본 개시에 따른 성장 방법에 의하면, 기판 또는 웨이퍼 중앙부의 가열 온도를 상대적으로 낮춤으로써 기판 또는 웨이퍼 휨을 감소시키는 한편, 휨에 의해 서셉터와의 거리가 상대적으로 멀어지는 기판 또는 웨이퍼 에지부 쪽의 가열 온도를 높임으로써 좁은 범위의 발광 파장 분포를 가지는 발광소자를 제조할 수 있게 된다.

Claims (16)

  1. 기판 위에 3족 질화물 반도체층을 성장시키는 방법에 있어서,
    기판의 아래로 오목한 휨(Convave Bowing)을 적어도 한 방향으로 억제하는 억제 단계; 그리고,
    기판이 억제 단계에 놓인 상태에서 기판과 일체가 되도록 3족 질화물 반도체층을 성장시키는 성장 단계;를 포함하는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  2. 청구항 1에 있어서,
    억제 단계는 기판 중앙부의 휨을 억제함으로써 이루어지는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  3. 청구항 2에 있어서,
    기판 중앙부의 휨의 억제는 기판 중앙부의 가열 온도를 상대적으로 낮춤으로써 행해지는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  4. 청구항 3에 있어서,
    3족 질화물 반도체층은 전자와 정공의 재결합을 통해 발광하는 활성층을 포함하며,
    성장 단계는 기판 에지부의 가열 온도를 기판 중앙부의 가열 온도보다 높게 함으로써 발광 파장의 분포를 조절하는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  5. 청구항 4에 있어서,
    억제 단계는 기판이 놓이는 서셉터 하부에 위치하는 복수개의 히터에 의해 행해지는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  6. 청구항 5에 있어서,
    복수개의 히터는 서셉터의 반경 방향으로 순차로 배치되는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  7. 청구항 1 내지 청구항 6 중의 어느 한 항에 있어서,
    기판은 사파이어 기판인 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  8. 청구항 7에 있어서,
    기판은 2인치보다 큰 대면적 C면 사파이어 기판인 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  9. 청구항 7에 있어서,
    사파이어 기판은 500um이상의 두께를 가지는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  10. 청구항 9에 있어서,
    기판은 800um 이하의 두께를 가지는 얇은 사파이어 기판인 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  11. 청구항 10에 있어서,
    사파이어 기판은 600um 대의 두께를 가지는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  12. 청구항 9에 있어서,
    기판은 4인치 사파이어 기판인 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  13. 청구항 4에 있어서,
    발광 파장의 분포는 20nm이하인 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  14. 청구항 13에 있어서,
    기판은 2인치보다 큰 대면적 C면 사파이어 기판인 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  15. 청구항 3에 있어서,
    기판 중앙부의 휨의 억제는 기판 중앙부의 가열 온도를 상대적으로 10℃이상 낮춤으로써 행해지는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
  16. 청구항 4에 있어서,
    성장 단계는 기판 에지부의 가열 온도를 기판 중앙부의 가열 온도보다 10℃ 이상 높게 함으로써 발광 파장의 분포를 조절하는 것을 특징으로 하는 3족 질화물 반도체층을 성장시키는 방법.
PCT/KR2009/007736 2008-12-24 2009-12-23 3족 질화물 반도체층을 성장시키는 방법 WO2010074514A2 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2009801488433A CN102265382A (zh) 2008-12-24 2009-12-23 用于生长ⅲ族氮化物半导体层的方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080132755A KR101008284B1 (ko) 2008-12-24 2008-12-24 3족 질화물 반도체층을 성장시키는 방법
KR10-2008-0132755 2008-12-24

Publications (2)

Publication Number Publication Date
WO2010074514A2 true WO2010074514A2 (ko) 2010-07-01
WO2010074514A3 WO2010074514A3 (ko) 2010-09-10

Family

ID=42288308

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2009/007736 WO2010074514A2 (ko) 2008-12-24 2009-12-23 3족 질화물 반도체층을 성장시키는 방법

Country Status (3)

Country Link
KR (1) KR101008284B1 (ko)
CN (1) CN102265382A (ko)
WO (1) WO2010074514A2 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109545911B (zh) * 2018-11-09 2020-04-14 华灿光电（浙江）有限公司 一种发光二极管的外延片的制备方法
CN109671824B (zh) * 2018-11-09 2020-03-27 华灿光电（浙江）有限公司 一种发光二极管的外延片的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001237192A (ja) * 2000-02-24 2001-08-31 Sony Corp 形成用基板、窒化物系ｉｉｉ−ｖ族化合物層、窒化物系ｉｉｉ−ｖ族化合物基板の製造方法および半導体素子
US20020197825A1 (en) * 2001-03-27 2002-12-26 Akira Usui Semiconductor substrate made of group III nitride, and process for manufacture thereof
US20030033974A1 (en) * 2001-07-11 2003-02-20 Tetsuzo Ueda Layered substrates for epitaxial processing, and device
US20060046325A1 (en) * 2002-07-02 2006-03-02 Nec Corporation Group III nitride semiconductor substrate and its manufacturing method

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718188B1 (ko) * 2004-05-07 2007-05-15 삼성코닝 주식회사 비극성 ａ면 질화물 반도체 단결정 기판 및 이의 제조방법
JP2006093557A (ja) * 2004-09-27 2006-04-06 Sharp Corp 気相成長装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001237192A (ja) * 2000-02-24 2001-08-31 Sony Corp 形成用基板、窒化物系ｉｉｉ−ｖ族化合物層、窒化物系ｉｉｉ−ｖ族化合物基板の製造方法および半導体素子
US20020197825A1 (en) * 2001-03-27 2002-12-26 Akira Usui Semiconductor substrate made of group III nitride, and process for manufacture thereof
US20030033974A1 (en) * 2001-07-11 2003-02-20 Tetsuzo Ueda Layered substrates for epitaxial processing, and device
US20060046325A1 (en) * 2002-07-02 2006-03-02 Nec Corporation Group III nitride semiconductor substrate and its manufacturing method

Also Published As

Publication number Publication date
CN102265382A (zh) 2011-11-30
KR20100074357A (ko) 2010-07-02
WO2010074514A3 (ko) 2010-09-10
KR101008284B1 (ko) 2011-01-13

Similar Documents

Publication Publication Date Title
WO2011031098A2 (ko) 반도체 발광소자
WO2010044561A2 (ko) 3족 질화물 반도체 발광소자
US7176480B2 (en) Light-emitting semiconductor device having a quantum well active layer, and method of fabrication
US7244957B2 (en) Group III nitride compound semiconductor light-emitting device and method for producing the same
CN101582474B (zh) 半导体发光器件
WO2010036055A2 (ko) 3족 질화물 반도체 발광소자
US8664638B2 (en) Light-emitting diode having an interlayer with high voltage density and method for manufacturing the same
CN102067334A (zh) 半导体发光器件
WO2013100619A1 (ko) 탄소 도핑된 ｐ형 질화물층을 포함하는 질화물계 발광소자
WO2011008038A2 (ko) 3족 질화물 반도체 발광소자
US20070243414A1 (en) Positive Electrode Structure and Gallium Nitride-Based Compound Semiconductor Light-Emitting Device
CN102239576A (zh) 半导体发光器件
JP7323783B2 (ja) 発光装置の製造方法及び発光装置
WO2011021872A2 (ko) 3족 질화물 반도체 발광소자 및 그 제조방법
WO2011087310A2 (ko) 3족 질화물 반도체 발광소자
WO2010074514A2 (ko) 3족 질화물 반도체층을 성장시키는 방법
KR100960277B1 (ko) 3족 질화물 반도체 발광소자를 제조하는 방법
WO2017155215A1 (ko) 근자외선 발광 반도체 발광소자 및 이에 사용되는 3족 질화물 반도체 템플릿
WO2016159614A1 (en) Uv light emitting device
KR20140104062A (ko) P형 질화물 반도체 제조방법 및 이를 이용한 질화물 반도체 발광소자 제조방법
WO2010064870A2 (ko) 반도체 발광소자
WO2012067428A2 (ko) 3족 질화물 반도체 발광소자
WO2010030106A2 (ko) 3족 질화물 반도체 발광소자
WO2010064848A2 (ko) 3족 질화물 반도체 발광소자
WO2010110608A2 (ko) 질화물계 반도체 발광소자

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980148843.3

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09835280

Country of ref document: EP

Kind code of ref document: A2

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09835280

Country of ref document: EP

Kind code of ref document: A2