WO2010036055A2 - 3족 질화물 반도체 발광소자 - Google Patents

3족 질화물 반도체 발광소자 Download PDF

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WO2010036055A2
WO2010036055A2 PCT/KR2009/005492 KR2009005492W WO2010036055A2 WO 2010036055 A2 WO2010036055 A2 WO 2010036055A2 KR 2009005492 W KR2009005492 W KR 2009005492W WO 2010036055 A2 WO2010036055 A2 WO 2010036055A2
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nitride semiconductor
group iii
iii nitride
electrode
semiconductor layer
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김창태
나민규
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주식회사 에피밸리
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body

Definitions

  • the present disclosure relates to a group III nitride semiconductor light emitting device as a whole, and more particularly, to an electrode structure of a group III nitride semiconductor light emitting device.
  • the group III nitride semiconductor light emitting device has a compound semiconductor layer of Al (x) Ga (y) In (1-xy) N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • FIG. 1 is a view illustrating an example of a conventional Group III nitride semiconductor light emitting device, wherein the Group III nitride semiconductor light emitting device is grown on the substrate 100, the buffer layer 200 grown on the substrate 100, and the buffer layer 200.
  • the active layer 400 grown on the n-type nitride semiconductor layer 300, on the p-type nitride semiconductor layer 500 and the p-type nitride semiconductor layer 500 grown on the active layer 400.
  • P-type electrode 600 to be formed, p-side bonding pad 700 to be formed on p-side electrode 600, p-type nitride semiconductor layer 500 and active layer 400 are mesa-etched n-type nitride semiconductor layer exposed And an n-side electrode 800 and a passivation layer 900 formed on the 300.
  • a GaN-based substrate is used as the homogeneous substrate, and a sapphire substrate, a SiC substrate, or a Si substrate is used as the heterogeneous substrate. Any substrate may be used as long as the nitride semiconductor layer can be grown.
  • the n-side electrode 800 may be formed on the SiC substrate side.
  • the nitride semiconductor layers grown on the substrate 100 are mainly grown by MOCVD (organic metal vapor growth method).
  • the buffer layer 200 is for overcoming the difference in lattice constant and thermal expansion coefficient between the dissimilar substrate 100 and the nitride semiconductor, and US Pat. No. 5,122,845 has a thickness of 100 ⁇ to 500 ⁇ at a temperature of 380 ° C. to 800 ° C. on a sapphire substrate.
  • a technique for growing an AlN buffer layer is described, and U.S. Patent No. 5,290,393 describes Al (x) Ga (1-x) N (0) having a thickness of 10 Pa to 5000 Pa at a temperature of 200 to 900 C on a sapphire substrate. ⁇ x ⁇ 1)
  • WO / 05/053042 discloses growing a SiC buffer layer (seed layer) at a temperature of 600 ° C to 990 ° C, and then placing In (x) Ga thereon. Techniques for growing a (1-x) N (0 ⁇ x ⁇ 1) layer are described. Preferably, before the n-type nitride semiconductor layer 300 is grown, an undoped GaN layer is formed on the buffer layer 200.
  • n-type contact layer In the n-type nitride semiconductor layer 300, at least a region (n-type contact layer) on which the n-side electrode 800 is formed is doped with an impurity, and the n-type contact layer is preferably made of GaN and doped with Si.
  • U. S. Patent No. 5,733, 796 describes a technique for doping an n-type contact layer to a desired doping concentration by controlling the mixing ratio of Si and other source materials.
  • the active layer 400 is a layer that generates photons (light) through recombination of electrons and holes, and is mainly composed of In (x) Ga (1-x) N (0 ⁇ x ⁇ 1), and one quantum well layer (single quantum wells) or multiple quantum wells.
  • the p-type nitride semiconductor layer 500 is doped with an appropriate impurity such as Mg (magnesium), and has an p-type conductivity through an activation process.
  • an appropriate impurity such as Mg (magnesium)
  • US Patent No. 5,247,533 describes a technique for activating a p-type nitride semiconductor layer by electron beam irradiation
  • US Patent No. 5,306,662 discloses a technique for activating a p-type nitride semiconductor layer by annealing at a temperature of 400 ° C or higher.
  • the p-side electrode 600 is provided to provide a good current to the entire p-type nitride semiconductor layer 500.
  • US Patent No. 5,563,422 is formed over almost the entire surface of the p-type nitride semiconductor layer and is a p-type nitride semiconductor. A technique for a light-transmitting electrode made of Ni and Au in ohmic contact with the layer 500 is described.
  • US Pat. No. 6,515,306 discloses forming an n-type superlattice layer on a p-type nitride semiconductor layer. The technique which formed the translucent electrode which consists of ITO (Indium Tin Oxide) on it is described.
  • ITO Indium Tin Oxide
  • the p-side electrode 600 may be formed to have a thick thickness so as not to transmit light, that is, to reflect the light toward the substrate side, this technique is referred to as flip chip (flip chip) technology.
  • U. S. Patent No. 6,194, 743 describes a technique relating to an electrode structure including an Ag layer having a thickness of 20 nm or more, a diffusion barrier layer covering the Ag layer, and a bonding layer made of Au and Al covering the diffusion barrier layer.
  • the p-side bonding pad 700 and the n-side electrode 800 are for supplying current and wire bonding to the outside, and US Patent No. 5,563,422 describes a technique in which the n-side electrode is composed of Ti and Al.
  • the passivation layer 900 is formed of a material such as silicon dioxide and may be omitted.
  • the n-type nitride semiconductor layer 300 or the p-type nitride semiconductor layer 500 may be composed of a single layer or a plurality of layers, and recently, the substrate 100 may be nitrided by laser or wet etching. A technique for manufacturing a vertical light emitting device separately from the above is being introduced.
  • FIG. 2 is a view showing an example of a group III nitride semiconductor light emitting device disclosed in International Publication No. WO / 2008/026902, wherein the group III nitride semiconductor light emitting device includes a substrate 110, a buffer layer 210, and an n-type group III nitride.
  • the substrate 110 is made of sapphire and has a groove 120.
  • an opening 910 is formed along the grooves 120 along the plurality of group III nitride semiconductor layers 210, 310, 410, and 510, and the first n-side electrode 810a is n-type through the opening 910.
  • the second n-side electrode 810b is formed in the group III nitride semiconductor layer 310 and contacts the n-type group III nitride semiconductor layer 310 through the groove 120 to form a vertical light emitting device.
  • the first n-side electrode 810a is for reliably contacting the second n-side electrode 810b and the n-type group III nitride semiconductor layer 310 and may be omitted.
  • the light emitting device is penetrated by the groove 120 and the opening 910, when making a package, there is a problem that a material such as epoxy can rise from the bottom of the light emitting device to the top.
  • such a light emitting device has a problem in that a process of wire bonding to the p-side bonding pad 710 is required when a package is made, and a package size increases as the wrapped wire is sufficiently wrapped and protected.
  • a substrate includes a first groove and a second groove, and includes a first surface and a second surface facing the first surface; A first group III nitride semiconductor layer formed on the first surface of the substrate and having a first conductivity, and a second group III nitride semiconductor layer formed on the first group III nitride semiconductor layer and having a second conductivity different from the first conductivity And a plurality of group III nitride semiconductor layers disposed between the first and second group III nitride semiconductor layers and having an active layer generating light through recombination of electrons and holes; A first opening formed along the plurality of group III nitride semiconductor layers over the first groove; A second opening formed along the plurality of group III nitride semiconductor layers over the second groove; A first electrode electrically connected to the first group III nitride semiconductor layer at the first opening through the first groove from the second surface of the substrate; And a second electrode electrically connected to the second group III nitride semiconductor
  • group III nitride semiconductor light emitting device According to one group III nitride semiconductor light emitting device according to the present disclosure, it is possible to provide a group III nitride semiconductor light emitting device having an electrode using plating.
  • group III nitride semiconductor light emitting device it is possible to provide a group III nitride semiconductor light emitting device capable of making a package of a small size.
  • FIG. 1 is a view showing an example of a conventional group III nitride semiconductor light emitting device
  • FIG. 2 is a view showing another example of a group III nitride semiconductor light emitting device disclosed in International Publication No. WO / 2008/026902;
  • FIG. 3 is a view showing an example of a group III nitride semiconductor light emitting device according to the present disclosure
  • FIG. 4 is a view showing an example of an electron micrograph of a group III nitride semiconductor light emitting device according to the present disclosure
  • FIG. 5 shows another example of a group III nitride semiconductor light emitting device according to the present disclosure
  • FIG. 3 is a diagram illustrating an example of a group III nitride semiconductor light emitting device according to the present disclosure, in which the group III nitride semiconductor light emitting device includes a substrate 10, a buffer layer 20, an n-type Group III nitride semiconductor layer 30, and an active layer.
  • the group III nitride semiconductor light emitting device includes a substrate 10, a buffer layer 20, an n-type Group III nitride semiconductor layer 30, and an active layer.
  • the first opening 92, the second opening 94, and the passivation layers 96 and 98 are included.
  • the substrate 10 may be made of sapphire, has a first surface 12 and a second surface 14 facing the first surface 12, and has a first groove 90a and a second groove 90b. Is formed.
  • the buffer layer 20 is epitaxially grown on the first surface 12 of the substrate 10.
  • the n-type group III nitride semiconductor layer 30 is epitaxially grown on the buffer layer 20 and has n-type conductivity.
  • the active layer 40 is epitaxially grown on the n-type group III nitride semiconductor layer 30 and generates light by recombination of electrons and holes.
  • the p-type group III nitride semiconductor layer 50 is epitaxially grown on the active layer 40 and has p-type conductivity.
  • the p-side electrode 60 is formed on the p-type group III nitride semiconductor layer 50 so that the current is well supplied to the p-type group III nitride semiconductor layer 50.
  • the first opening 92 is formed along the buffer layer 20, the n-type Group III nitride semiconductor layer 30, the active layer 40, and the p-type Group III nitride semiconductor layer 50 on the first groove 90a.
  • the second opening 94 is formed along the buffer layer 20, the n-type Group III nitride semiconductor layer 30, the active layer 40, and the p-type Group III nitride semiconductor layer 50 on the first groove 90b. do.
  • the first opening 92 is formed such that the n-type group III nitride semiconductor layer 30 includes the step 32 to form the third electrode 80.
  • the protective film 96 is formed on the first opening 92 and the p-side electrode 60 to protect or electrically insulate the light emitting device from the outside.
  • the passivation layer 98 is formed at the side of the second opening 94 to electrically insulate the buffer layer 20, the n-type Group III nitride semiconductor layer 30, and the active layer 40 from the fourth electrode 70. will be.
  • the protective film 96 may be omitted.
  • the third electrode 80 is formed on the step 32 side, and is in contact with the n-type group III nitride semiconductor layer 30, and serves as a seed when forming the first electrode 82 through plating.
  • the fourth electrode 70 is formed to contact the p-side electrode 60 at the upper portion of the second opening 94a and serves as a seed when forming the second electrode 72 through plating.
  • the first electrode 82 is connected to the third electrode 80 at the first opening 92 through the first groove 90a from the second surface 14 of the substrate 10.
  • the first electrode 82 is formed in the first groove 90a to prevent foreign matter from rising from the bottom of the light emitting device to the top. Meanwhile, the first electrode 82 protrudes toward the second surface 14 side of the substrate 10, so that the light emitting device may be mounted on the substrate 10 used when making a package, without additional wire bonding.
  • the second electrode 72 is connected to the fourth electrode 70 through the second groove 90b and the second opening 94 from the second surface 14 of the substrate 10.
  • the second electrode 72 is formed in the second groove 90b to prevent foreign matter from rising from the bottom of the light emitting device to the top. Meanwhile, the second electrode 72 protrudes toward the second surface 14 side of the substrate 10, so that the light emitting device may be mounted on the substrate 10 used when making a package, without additional wire bonding.
  • the grooves 90a and 90b are formed in the first surface 12 of the substrate 10 using a laser.
  • the laser may use the 355 nm wavelength region to form circular, elliptical or various shaped polygonal shaped grooves 90a, 90b having a diameter between several micrometers and several hundred micrometers in focus.
  • the depth of the grooves 90a and 90b can be adjusted from several micrometers to several hundred micrometers by the energy of the laser, and penetrates the substrate 10 by polishing the substrate 10 from the second surface 14 side.
  • the buffer layer 20, the n-type group III nitride semiconductor layer 30, the active layer 40, and the p-type group III nitride semiconductor layer 50 adjust growth conditions (growth temperature, growth rate, growth pressure, etc.).
  • growth conditions growth temperature, growth rate, growth pressure, etc.
  • openings 92 and 94 are formed over the grooves 90a and 90b in a growth condition in which horizontal growth does not occur.
  • the n-type Group III nitride semiconductor layer 30 is made of trimetalgallium (TMGa), ammonia (NH 3 ), and SiH 4 in 365 sccm and 11 slm, respectively.
  • the GaN layers having a thickness of about 4 ⁇ m may be grown to form openings 92 and 94 (at this time, Circular grooves 90a, 90b having a diameter of 30 mu m are used).
  • the n-type Group III nitride semiconductor layer 30 is exposed.
  • Step 32 is formed in this process.
  • the n-type group III nitride semiconductor layer 30 may be exposed by dry etching, wet etching, or both.
  • the third electrode 80 can be formed on the step 32 in order to connect the n-type Group III nitride semiconductor layer 30.
  • the step 32 can provide a good current by widening the contact area between the n-type Group III nitride semiconductor layer 30 and the first electrode 82 or the third electrode 80.
  • the p-side electrode 60 may be formed after etching to expose the n-type group III nitride semiconductor layer 30.
  • a protective film 98 is formed in the second opening 94.
  • the protective film 98 may be formed using photoresist, SiOx, SiNx, BCB, Polyimide, or the like. In this process, the protective film 96 may be simultaneously formed or omitted.
  • the third electrode 80 and the fourth electrode 70 are formed. Formation of the third electrode 80 and the fourth electrode 70 may be performed using a method such as sputtering, E-beam evaporation, and thermal evaporation.
  • the third electrode 80 and the fourth electrode 70 may be nickel, gold, silver, chromium, titanium, platinum, palladium, rhodium, iridium, aluminum, tin, indium, tantalum, copper, cobalt, iron, ruthenium, zirconium, Tungsten, molybdenum, or any combination thereof.
  • the fourth electrode 70 may be formed not only on the upper portion of the second opening 94a but also on the inclined second opening 94.
  • the fourth electrode 70 has the second surface of the substrate 10 from the upper portion of the second opening 94a with the fourth electrode 70 as a seed during the process of forming the second electrode 72 through plating. 14, the plating proceeds first at the fourth electrode 70 formed at the side of the second opening 94 inclined so that the second electrode 72 can be continuously formed without being cut off in the middle. It is formed in the upper part of the opening part 94a.
  • the third electrode 80 also has the substrate 10 from the step 32 side of the first opening 92 with the third electrode 80 as a seed in the process of forming the first electrode 82 through plating. It is formed on the step 32 side so that it can form continuously toward the 2nd surface 14 of the ().
  • polishing the substrate 10 polishes at least to the place where the grooves 90 are formed, so that the grooves 90 formed from the first surface 12 of the substrate 10 are exposed to the outside. Polishing of the substrate 10 may be omitted when the grooves 90 penetrate the first and second surfaces 12 and 14 of the substrate 10.
  • the first electrode 82 and the second electrode 72 are formed by plating.
  • Plating may be performed by electroplating.
  • the electroplating method connects the object to be plated to the (-) pole and the plating material to the (+) pole.
  • the plating material is a solution containing metal ions having good electrical conductivity such as gold, silver, copper, aluminum.
  • a current is flowed into a solution containing metal ions having good electrical conductivity, a reduction reaction occurs at the negative electrode and an oxidation reaction occurs at the positive electrode.
  • the first electrode 82 and the second electrode 72 are formed from the metal ions included in the solution due to the reduction reaction to the object to be plated connected to the (-) electrode.
  • a protective film to prevent plating on a portion where the plating is not desired.
  • a blue tape or the like may be used as the protective film.
  • FIG. 4 is a diagram illustrating an example of an electron micrograph of a group III nitride semiconductor light emitting device according to the present disclosure, and shows a state in which a first electrode 82 (shown in FIG. 3) is formed by showing a side cross-section of the light emitting device.
  • a first electrode 82 shown in FIG. 3
  • electroplating is disclosed.
  • Copper was selected as the material to be plated, and electroplating was performed.
  • a light emitting element to be plated was connected to a (-) electrode, and platinum or phosphorus copper (P: 0.04 to 0.06%) metal was used as the (+) electrode.
  • the electrolyte solution used is an acid solution based on sulfuric acid, a widely available plating solution or may be prepared directly.
  • the temperature during plating was maintained at 20 ° C. If the temperature exceeds 30 ° C., the plating surface may be rough and the adhesion of the plating may be deteriorated, and the adhesion of the blue tape may be weakened.
  • the current was adjusted to maintain 150 mA. If a higher current is applied, uniform plating may be difficult. In addition, the plating solution continues to flow, and the light emitting device was moved in a circular shape so that plating was smoothly performed.
  • the electroplating time was about 95 minutes.
  • FIG. 5 is a view showing another example of the group III nitride semiconductor light emitting device photograph according to the present disclosure, by showing the second surface 14 (shown in FIG. 3) of the substrate 10 (shown in FIG. 3) of the light emitting device.
  • the electrodes protrude out of the substrate.
  • a group III nitride semiconductor light emitting device comprising: a protective film positioned in the first opening and electrically insulating the first electrode with a plurality of group III nitride semiconductor layers except the first group III nitride semiconductor layer .
  • a group III nitride semiconductor light emitting device comprising: a protective film positioned in the second opening and electrically insulating the second electrode from the plurality of group III nitride semiconductor layers except the second group III nitride semiconductor layer .
  • a third electrode located between the first group III nitride semiconductor layer and the first electrode at the first opening, the third electrode being electrically connected to the n-type Group III nitride semiconductor layer and the first electrode; Group III nitride semiconductor light emitting device.
  • a group III nitride semiconductor light emitting element wherein the first opening and the second opening are formed by the first groove and the second groove when the plurality of group III nitride semiconductor layers are grown.
  • a group III nitride semiconductor light emitting element wherein the substrate is made of sapphire.
  • a plurality of Group III nitride semiconductor layers are epitaxially grown on the first surface of the substrate, an n-type Group III nitride semiconductor layer epitaxially grown on the buffer layer, and p-type epitaxially grown on the n-type Group III nitride semiconductor layer
  • a group III nitride semiconductor light emitting element comprising an active layer positioned between a group III nitride semiconductor layer and an n-type and p-type Group III nitride semiconductor layer to generate light by recombination of electrons and holes.
  • a p-side electrode in which a light emitting element is formed on the p-type Group III nitride semiconductor layer; a third electrode formed on the n-type III-nitride semiconductor layer to which the p-type III-nitride semiconductor layer and the active layer are etched and exposed; And a fourth electrode electrically connected to the p-side electrode, wherein the first electrode is electrically connected to the third electrode at the first opening through the first groove from the second surface of the substrate.
  • a group III nitride semiconductor light emitting device characterized in that electrically connected with the fourth electrode through the second groove and the second opening from the second surface of the substrate.
  • a group III nitride semiconductor light emitting element wherein the first electrode and the second electrode protrude from the second surface of the substrate.

Abstract

본 개시는 제1 홈 및 제2 홈이 형성되어 있으며, 제1 면 및 제1 면과 마주하는 제2 면을 구비하는 기판; 기판의 제1 면 위에 형성되며, 제1 도전성을 지니는 제1 3족 질화물 반도체층과, 제1 3족 질화물 반도체층 위에 형성되고 제1 도전성과 다른 제2 도전성을 지니는 제2 3족 질화물 반도체층과, 제1 및 제2 3족 질화물 반도체층 사이에 위치하여 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 구비하는 복수개의 3족 질화물 반도체층; 제1 홈 위에서 복수개의 3족 질화물 반도체층을 따라 형성되는 제1 개구부; 제2 홈 위에서 복수개의 3족 질화물 반도체층을 따라 형성되는 제2 개구부; 기판의 제2 면으로부터 제1 홈을 통해 제1 개구부에서 제1 3족 질화물 반도체층과 전기적으로 연결되는 제1 전극; 그리고, 기판의 제2 면으로부터 제2 홈 및 제2 개구부를 통해 제2 3족 질화물 반도체층과 전기적으로 연결되는 제2 전극;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자에 관한 것이다.

Description

3족 질화물 반도체 발광소자
본 개시(Disclosure)는 전체적으로 3족 질화물 반도체 발광소자에 관한 것으로, 특히 3족 질화물 반도체 발광소자의 전극구조에 관한 것이다. 여기서, 3족 질화물 반도체 발광소자는 Al(x)Ga(y)In(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 된 화합물 반도체층을 포함하는 발광다이오드와 같은 발광소자를 의미하며, 추가적으로 SiC, SiN, SiCN, CN와 같은 다른 족(group)의 원소들로 이루어진 물질이나 이들 물질로 된 반도체층을 포함하는 것을 배제하는 것은 아니다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(100), 기판(100) 위에 성장되는 버퍼층(200), 버퍼층(200) 위에 성장되는 n형 질화물 반도체층(300), n형 질화물 반도체층(300) 위에 성장되는 활성층(400), 활성층(400) 위에 성장되는 p형 질화물 반도체층(500), p형 질화물 반도체층(500) 위에 형성되는 p측 전극(600), p측 전극(600) 위에 형성되는 p측 본딩 패드(700), p형 질화물 반도체층(500)과 활성층(400)이 메사 식각되어 노출된 n형 질화물 반도체층(300) 위에 형성되는 n측 전극(800), 그리고 보호막(900)을 포함한다.
기판(100)은 동종기판으로 GaN계 기판이 이용되며, 이종기판으로 사파이어 기판, SiC 기판 또는 Si 기판 등이 이용되지만, 질화물 반도체층이 성장될 수 있는 기판이라면 어떠한 형태이어도 좋다. SiC 기판이 사용될 경우에 n측 전극(800)은 SiC 기판 측에 형성될 수 있다.
기판(100) 위에 성장되는 질화물 반도체층들은 주로 MOCVD(유기금속기상성장법)에 의해 성장된다.
버퍼층(200)은 이종기판(100)과 질화물 반도체 사이의 격자상수 및 열팽창계수의 차이를 극복하기 위한 것이며, 미국특허 제5,122,845호에는 사파이어 기판 위에 380℃에서 800℃의 온도에서 100Å에서 500Å의 두께를 가지는 AlN 버퍼층을 성장시키는 기술이 기재되어 있으며, 미국특허 제5,290,393호에는 사파이어 기판 위에 200℃에서 900℃의 온도에서 10Å에서 5000Å의 두께를 가지는 Al(x)Ga(1-x)N (0≤x<1) 버퍼층을 성장시키는 기술이 기재되어 있고, 국제공개공보 WO/05/053042호에는 600℃에서 990℃의 온도에서 SiC 버퍼층(씨앗층)을 성장시킨 다음 그 위에 In(x)Ga(1-x)N (0<x≤1) 층을 성장시키는 기술이 기재되어 있다. 바람직하게는 n형 질화물 반도체층(300)을 성장하기에 앞서, 버퍼층(200) 위에 도핑되지 않은 GaN층을 형성한다.
n형 질화물 반도체층(300)은 적어도 n측 전극(800)이 형성된 영역(n형 컨택층)이 불순물로 도핑되며, n형 컨택층은 바람직하게는 GaN로 이루어지고, Si으로 도핑된다. 미국특허 제5,733,796호에는 Si과 다른 소스 물질의 혼합비를 조절함으로써 원하는 도핑농도로 n형 컨택층을 도핑하는 기술이 기재되어 있다.
활성층(400)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 주로 In(x)Ga(1-x)N (0<x≤1)로 이루어지고, 하나의 양자 우물층(single quantum well)이나 복수개의 양자 우물층(multi quantum wells)으로 구성된다.
p형 질화물 반도체층(500)은 Mg(마그네슘)과 같은 적절한 불순물을 이용해 도핑되며, 활성화(activation) 공정을 거쳐 p형 전도성을 가진다. 미국특허 제5,247,533호에는 전자빔 조사에 의해 p형 질화물 반도체층을 활성화시키는 기술이 기재되어 있으며, 미국특허 제5,306,662호에는 400℃ 이상의 온도에서 열처리(annealing)함으로써 p형 질화물 반도체층을 활성화시키는 기술이 기재되어 있고, 국제공개공보 WO/05/022655호에는 p형 질화물 반도체층 성장의 질소전구체로서 암모니아와 하이드라진계 소스 물질을 함께 사용함으로써 활성화 공정없이 p형 질화물 반도체층이 p형 전도성을 가지게 하는 기술이 기재되어 있다.
p측 전극(600)은 p형 질화물 반도체층(500) 전체로 전류가 잘 공급되도록 하기 위해 구비되는 것이며, 미국특허 제5,563,422호에는 p형 질화물 반도체층의 거의 전면에 걸쳐서 형성되며 p형 질화물 반도체층(500)과 오믹접촉하고 Ni과 Au로 이루어진 투광성 전극(light-transmitting electrode)에 관한 기술이 기재되어 있으며, 미국특허 제6,515,306호에는 p형 질화물 반도체층 위에 n형 초격자층을 형성한 다음 그 위에 ITO(Indium Tin Oxide)로 이루어진 투광성 전극을 형성한 기술이 기재되어 있다.
한편, p측 전극(600)이 빛을 투과시키지 못하도록, 즉 빛을 기판 측으로 반사하도록 두꺼운 두께를 가지게 형성할 수 있는데, 이러한 기술을 플립칩(flip chip) 기술이라 한다. 미국특허 제6,194,743호에는 20nm 이상의 두께를 가지는 Ag 층, Ag 층을 덮는 확산 방지층, 그리고 확산 방지층을 덮는 Au와 Al으로 이루어진 본딩 층을 포함하는 전극 구조에 관한 기술이 기재되어 있다.
p측 본딩 패드(700)와 n측 전극(800)은 전류의 공급과 외부로의 와이어 본딩을 위한 것이며, 미국특허 제5,563,422호에는 n측 전극을 Ti과 Al으로 구성한 기술이 기재되어 있다.
보호막(900)은 이산화규소와 같은 물질로 형성되며, 생략될 수도 있다.
한편, n형 질화물 반도체층(300)이나 p형 질화물 반도체층(500)은 단일의 층이나 복수개의 층으로 구성될 수 있으며, 최근에는 레이저 또는 습식 식각을 통해 기판(100)을 질화물 반도체층들로부터 분리하여 수직형 발광소자를 제조하는 기술이 도입되고 있다.
도 2는 국제공개공보 WO/2008/026902호에 개시된 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(110), 버퍼층(210), n형 3족 질화물 반도체층(310), 활성층(410), p형 3족 질화물 반도체층(510), p측 전극(610), p측 본딩 패드(710), 제1 n측 전극(810a), 제2 n측 전극(810b), 그리고 개구부(910)를 포함한다. 기판(110)은 사파이어로 이루어지고, 홈(120)을 구비한다.
3족 질화물 반도체 발광소자는 개구부(910)가 홈(120) 위로 복수개의 3족 질화물 반도체층들(210,310,410,510)을 따라 형성되고, 제1 n측 전극(810a)은 개구부(910)를 통해 n형 3족 질화물 반도체층(310)에 형성되고, 제2 n측 전극(810b)은 홈(120)을 통해 n형 3족 질화물 반도체층(310)에 접촉되어 수직형 발광소자가 된다. 여기서, 제1 n측 전극(810a)은 제2 n측 전극(810b)과 n형 3족 질화물 반도체층(310)의 확실한 접촉을 위한 것으로, 생략될 수 있다.
한편 이러한 발광소자는 홈(120) 및 개구부(910)에 의해 관통되어 있어, 패키지를 만들 때, 발광소자의 하부로부터 상부로 에폭시 등의 물질이 올라갈 수 있는 문제점이 있다.
또한 이러한 발광소자는, 패키지를 만들 때, p측 본딩 패드(710)에 와이어 본딩을 하는 공정이 필요하다는 문제점과, 본딩된 와이어를 충분히 감싸서 보호해야 함에 따라 패키지 크기가 증가하는 문제점이 있다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present invention), 제1 홈 및 제2 홈이 형성되어 있으며, 제1 면 및 제1 면과 마주하는 제2 면을 구비하는 기판; 기판의 제1 면 위에 형성되며, 제1 도전성을 지니는 제1 3족 질화물 반도체층과, 제1 3족 질화물 반도체층 위에 형성되고 제1 도전성과 다른 제2 도전성을 지니는 제2 3족 질화물 반도체층과, 제1 및 제2 3족 질화물 반도체층 사이에 위치하여 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 구비하는 복수개의 3족 질화물 반도체층; 제1 홈 위에서 복수개의 3족 질화물 반도체층을 따라 형성되는 제1 개구부; 제2 홈 위에서 복수개의 3족 질화물 반도체층을 따라 형성되는 제2 개구부; 기판의 제2 면으로부터 제1 홈을 통해 제1 개구부에서 제1 3족 질화물 반도체층과 전기적으로 연결되는 제1 전극; 그리고, 기판의 제2 면으로부터 제2 홈 및 제2 개구부를 통해 제2 3족 질화물 반도체층과 전기적으로 연결되는 제2 전극;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자를 제공한다.
본 개시에 따른 하나의 3족 질화물 반도체 발광소자에 의하면, 도금을 이용한 전극을 구비한 3족 질화물 반도체 발광소자를 제공할 수 있게 된다.
또한 본 개시에 따른 다른 3족 질화물 반도체 발광소자에 의하면, 패키지를 만들 때, 장착이 용이한 3족 질화물 반도체 발광소자를 제공할 수 있게 된다.
또한 본 개시에 따른 또 다른 3족 질화물 반도체 발광소자에 의하면, 작은 크기의 패키지를 만들 수 있는 3족 질화물 반도체 발광소자를 제공할 수 있게 된다.
또한 본 개시에 따른 또 다른 3족 질화물 반도체 발광소자에 의하면, 발광소자의 하부로부터 상부로 이물질이 올라가는 것을 방지할 수 있다.
도 1은 종래의 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 2는 국제공개공보 WO/2008/026902호에 개시된 3족 질화물 반도체 발광소자의 다른 예를 나타내는 도면,
도 3은 본 개시에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면,
도 4는 본 개시에 따른 3족 질화물 반도체 발광소자의 전자현미경 사진의 일 예를 나타내는 도면,
도 5는 본 개시에 따른 3족 질화물 반도체 발광소자 사진의 다른 예를 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 3은 본 개시에 따른 3족 질화물 반도체 발광소자의 일 예를 나타내는 도면으로서, 3족 질화물 반도체 발광소자는 기판(10), 버퍼층(20), n형 3족 질화물 반도체층(30), 활성층(40), p형 3족 질화물 반도체층(50), p측 전극(60), 제1 전극(82), 제2 전극(72), 제3 전극(80), 제4 전극(70), 제1 개구부(92), 제2 개구부(94), 그리고 보호막들(96,98)을 포함한다.
기판(10)은 사파이어로 이루어질 수 있으며, 제1 면(12) 및 제1 면(12)과 마주하는 제2 면(14)을 구비하고, 제1 홈(90a) 및 제2 홈(90b)이 형성된다.
버퍼층(20)은 기판(10)의 제1 면(12) 위에 에피성장 된다. n형 3족 질화물 반도체층(30)은 버퍼층(20) 위에 에피성장 되고, n형 도전성을 지닌다. 활성층(40)은 n형 3족 질화물 반도체층(30) 위에 에피성장 되고, 전자와 정공의 재결합에 의해 빛을 생성한다. p형 3족 질화물 반도체층(50)은 활성층(40) 위에 에피성장 되고, p형 도전성을 지닌다. p측 전극(60)은 p형 3족 질화물 반도체층(50) 위에 형성되고, p형 3족 질화물 반도체층(50)에 전류가 잘 공급되도록 한다.
제1 개구부(92)는 제1 홈(90a) 위에서 버퍼층(20), n형 3족 질화물 반도체층(30), 활성층(40), 그리고 p형 3족 질화물 반도체층(50)을 따라 형성되고, 제2 개구부(94)는 제1 홈(90b) 위에서 버퍼층(20), n형 3족 질화물 반도체층(30), 활성층(40), 그리고 p형 3족 질화물 반도체층(50)을 따라 형성된다. 제1 개구부(92)는 제3 전극(80)을 형성하기 위해, n형 3족 질화물 반도체층(30)이 스텝(32)을 구비하도록 형성된다.
보호막(96)은 제1 개구부(92) 및 p측 전극(60) 위에 형성되고, 외부로부터 발광소자를 보호하거나 전기적으로 절연시키기 위한 것이다. 보호막(98)은 제2 개구부(94) 측에 형성되고, 버퍼층(20), n형 3족 질화물 반도체층(30), 그리고 활성층(40)을 제4 전극(70)과 전기적으로 절연시키기 위한 것이다. 보호막(96)은 생략될 수 있다.
제3 전극(80)은 스텝(32) 측에 형성되고, n형 3족 질화물 반도체층(30)과 접촉되며, 제1 전극(82)을 도금을 통하여 형성할 때 씨앗의 역할을 한다.
제4 전극(70)은 제2 개구부 상부(94a)에서, p측 전극(60)과 접촉되도록 형성되며, 제2 전극(72)을 도금을 통하여 형성할 때 씨앗의 역할을 한다.
제1 전극(82)은 기판(10)의 제2 면(14)으로부터 제1 홈(90a)을 통해 제1 개구부(92)에서 제3 전극(80)과 연결된다. 이때, 제1 전극(82)은 발광소자의 하부에서 상부로 이물질이 올라가는 것을 막을 수 있도록 제1 홈(90a)에 형성된다. 한편, 제1 전극(82)은 기판(10)의 제2 면(14) 측으로 돌출되어, 패키지를 만들 때 사용되는 기판(10)에, 발광소자를 별도의 와이어 본딩 없이 장착할 수 있다.
제2 전극(72)은 기판(10)의 제2 면(14)으로부터 제2 홈(90b) 및 제2 개구부(94)를 통해 제4 전극(70)과 연결된다. 이때, 제2 전극(72)은 발광소자의 하부에서 상부로 이물질이 올라가는 것을 막을 수 있도록 제2 홈(90b)에 형성된다. 한편, 제2 전극(72)은 기판(10)의 제2 면(14) 측으로 돌출되어, 패키지를 만들 때 사용되는 기판(10)에, 발광소자를 별도의 와이어 본딩 없이 장착할 수 있다.
이하에서는, 본 개시에 따른 3족 질화물 반도체 발광소자의 제조방법을 설명한다.
먼저, 홈들(90a,90b)을 레이저를 이용하여 기판(10)의 제1 면(12)에 형성한다. 레이저는 355nm 파장 영역을 이용하여, 초점이 잡힌 상태에서 수 ㎛에서 수백 ㎛ 사이의 직경을 가지는 원형, 타원형 또는 여러 형태의 다각형 모양의 홈들(90a,90b)을 형성할 수 있다. 또한 홈들(90a,90b)의 깊이는 레이저의 에너지 등에 의해 수 ㎛에서 수백 ㎛까지 조절할 수 있으며, 기판(10)을 제2 면(14)측으로부터 연마함으로써 기판(10)을 관통한다.
다음으로, 버퍼층(20), n형 3족 질화물 반도체층(30), 활성층(40), p형 3족 질화물 반도체층(50)은 성장조건(성장온도, 성장속도 및 성장압력 등)을 조절하여 수평방향 성장이 일어나지 않도록 기판(10)의 제1 면(12) 위에 에피성장 한다. 이와 같이 수평방향 성장이 일어나지 않는 성장조건에서 홈들(90a,90b) 위로 개구부들(92,94)이 형성된다. 예를 들어, n형 3족 질화물 반도체층(30)을, 트리메탈갈륨(TMGa), 암모니아(NH3) 및 SiH4을 각각 365sccm, 11slm. 8.5slm로 공급하여, 성장온도 1050℃, 도핑 농도 3x1018/cm3, 압력 300~500torr정도일 경우, 4㎛ 정도의 GaN층을 성장시킴으로써 개구부들(92,94)을 형성할 수 있다(이때, 직경 30㎛의 원형 홈들(90a,90b)이 이용됨).
다음으로, p측 전극(60)을 p형 3족 질화물 반도체층(50) 위에 형성한 후, n형 3족 질화물 반도체층(30)을 노출시킨다. 이 과정에서 스텝(32)이 형성된다. n형 3족 질화물 반도체층(30)을 노출시키는 방법은 건식식각법 또는 습식식각법을 이용하거나, 양자를 병행할 수 있다. 이에 따라, 제3 전극(80)을, n형 3족 질화물 반도체층(30)과 연결시키기 위해, 스텝(32) 위에 형성할 수 있게 된다. 한편 스텝(32)은 n형 3족 질화물 반도체층(30)과, 제1 전극(82) 또는 제3 전극(80)의 접촉면적을 넓게 하여 전류의 공급이 잘 이루어질 수 있다. p측 전극(60)은 n형 3족 질화물 반도체층(30)을 노출시키는 식각 후 형성될 수도 있다.
다음으로, 보호막(98)을 제2 개구부(94)에 형성한다. 여기서, 보호막(98)은 Photo-resist, SiOx, SiNx, BCB, Polyimide 등을 이용하여 형성할 수 있다. 이 과정에서 보호막(96)이 동시에 형성될 수도 있고, 생략되어도 좋다.
다음으로, 제3 전극(80)과 제4 전극(70)을 형성한다. 제3 전극(80)과 제4 전극(70)의 형성은 스퍼터링(Sputtering), 전자빔 증착(E-beam Evaporation), 열증착 등의 방법을 이용하여 이루어질 수 있다. 제3 전극(80)과 제4 전극(70)은 니켈, 금, 은, 크롬, 티타늄, 백금, 팔라듐, 로듐, 이리듐, 알루미늄, 주석, 인듐, 탄탈륨, 구리, 코발트, 철, 루테늄, 지르코늄, 텅스텐, 몰리브덴으로 이루어진 군으로부터 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
이 과정에서 제4 전극(70)은, 제2 개구부(94)가 경사지도록 형성됨에 따라, 제2 개구부 상부(94a) 뿐만 아니라 경사진 제2 개구부(94) 측에도 형성될 수 있다. 이때, 제4 전극(70)은 제2 전극(72)이 도금을 통해 형성되는 과정에서 제4 전극(70)을 씨앗으로 하여 제2 개구부 상부(94a)에서부터 기판(10)의 제2 면(14)을 향하여, 도금이 경사진 제2 개구부(94)측에 형성된 제4 전극(70)에서 먼저 진행되어 제2 전극(72)이 중간에 단절되지 않고, 연속적으로 형성되어 갈 수 있도록 제2 개구부 상부(94a)에 형성된다. 제3 전극(80)도, 제1 전극(82)이 도금을 통해 형성되는 과정에서 제3 전극(80)을 씨앗으로 하여, 제1 개구부(92)의 스텝(32)측 에서 부터 기판(10)의 제2 면(14)을 향하여 연속적으로 형성되어 갈 수 있도록 스텝(32) 측에 형성된다.
다음으로, 기판(10)의 제2 면(14)을 연마한다. 기판(10)의 연마는 적어도 홈들(90)이 형성된 곳까지 연마하여, 기판(10)의 제1 면(12)으로부터 형성된 홈들(90)이 외부로 노출되도록 한다. 기판(10)의 연마는 홈들(90)이 기판(10)의 제1 면(12)과 제2 면(14)을 관통하는 경우 생략될 수 있다.
다음으로, 제1 전극(82)과 제2 전극(72)을 도금을 통해 형성한다. 도금은 전기도금법(Plating)으로 이루어질 수 있다. 전기도금법은 도금할 물체를 (-)극에 연결하고, 도금재료를 (+)극에 연결한다. 이때 도금재료는 금, 은, 구리, 알루미늄 등 전기 전도성이 좋은 금속 이온을 포함하는 용액을 이용한다. 전기 전도성이 좋은 금속 이온을 포함하는 용액에 전류를 흘려주면 (-)극에서는 환원 반응이 일어나고, (+)극에서는 산화반응이 일어난다. 이때, 제1 전극(82) 및 제2 전극(72)은 (-)극에 연결된 도금할 물체에 환원 반응으로 인하여 용액에 포함되어 있는 금속 이온으로부터 형성된다. 전기도금을 하기 전에, 도금을 원하지 않는 부위에 도금이 되는 것을 방지하기 위하여 보호막을 입히는 것이 바람직한데, 보호막으로 블루테잎(Blue tape) 등을 사용할 수 있다.
도 4는 본 개시에 따른 3족 질화물 반도체 발광소자의 전자현미경 사진의 일 예를 나타내는 도면으로서, 발광소자의 측단면을 보여줌으로써 제1 전극(82: 도 3에서 도시)이 형성된 모습을 나타낸다. 이하에서, 전기도금의 일 예를 개시한다.
도금할 물질로 구리를 선택하여 전기도금을 진행하였다. 도금 방법은, 도금하고자 하는 발광소자를 (-)극에 연결하고, (+)극에 백금 혹은 함인동(P:0.04~0.06%) 금속을 사용하였다. 이때, 사용되는 전해질 액은 황산 기반의 산성액을 사용하는데, 널리 구할 수 있는 도금액을 사용하거나 직접 제조하여 사용할 수도 있다.
도금시 온도는 20℃를 유지하였다. 30℃를 넘는 경우 도금 표면이 거칠어지는 경향과 도금의 부착성이 나빠질 수 있고, 블루테잎의 접착성이 약해지는 일이 발생할 수 있다.
전류는 150mA가 유지되도록 조절하였다. 이보다 높은 전류를 인가할 경우, 균일한 도금이 어려울 수 있다. 또한, 도금액은 계속 흐르는 상태를 유지하며, 발광소자는 원 형태를 그리며 움직이도록 하여 도금이 원활히 이루어지도록 하였다.
이러한 방법으로 전기도금에 걸리는 시간은 약95분 정도였다.
도 5는 본 개시에 따른 3족 질화물 반도체 발광소자 사진의 다른 예를 나타내는 도면으로서, 발광소자의 기판(10: 도 3에서 도시)의 제2 면(14: 도 3에서 도시)측을 보여줌으로써 전극들이 기판 외부로 돌출된 모습을 나타낸다.
이하, 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 제1 개구부에 위치하며, 제1 전극을 제1 3족 질화물 반도체층을 제외한 복수개의 3족 질화물 반도체층과 전기적으로 절연시키는 보호막;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(2) 제2 개구부에 위치하며, 제2 전극을 제2 3족 질화물 반도체층을 제외한 복수개의 3족 질화물 반도체층과 전기적으로 절연시키는 보호막;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(3) 제1 개구부에서, 제1 3족 질화물 반도체층과 제1 전극 사이에 위치하여 n형 3족 질화물 반도체층 및 제1 전극과 전기적으로 연결되는 제3 전극;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(4) 제2 3족 질화물 반도체층과 제2 전극 사이에 위치하여 제2 3족 질화물 반도체층 및 제2 전극과 전기적으로 연결되는 제4 전극;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(5) 제1 개구부 및 제2 개구부가 복수개의 3족 질화물 반도체층의 성장시 제1 홈 및 제2 홈에 의해 형성되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(6) 기판이 사파이어로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(7) 복수개의 3족 질화물 반도체층이 기판의 제1 면 위에 에피성장되는 버퍼층과, 버퍼층 위에 에피성장되는 n형 3족 질화물 반도체층과, n형 3족 질화물 반도체층 위에 에피성장되는 p형 3족 질화물 반도체층과, n형 및 p형 3족 질화물 반도체층 사이에 위치하여, 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 구비하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(8) 발광소자가 p형 3족 질화물 반도체층 위에 형성되는 p측 전극; p형 3족 질화물 반도체층 및 활성층이 식각되어 노출되는 n형 3족 질화물 반도체층 위에 형성되는 제3 전극; 그리고, p측 전극과 전기적으로 연결되는 제4 전극;을 포함하고, 제1 전극이 기판의 제2 면으로부터 제1 홈을 통해 제1 개구부에서 제3 전극과 전기적으로 연결되고, 제2 전극이 기판의 제2 면으로부터 제2 홈 및 제2 개구부를 통해 제4 전극과 전기적으로 연결되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(9) 제2 개구부에 형성되고, 제4 전극과 p측 3족 질화물 반도체층을 제외한 복수개의 3족 질화물 반도체층을 전기적으로 절연시키는 보호막;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(10) 제1 전극 및 제2 전극이 홈을 채우도록 형성되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
(11) 제1 전극 및 제2 전극이 기판의 제2 면에서 돌출되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.

Claims (12)

  1. 제1 홈 및 제2 홈이 형성되어 있으며, 제1 면 및 제1 면과 마주하는 제2 면을 구비하는 기판;
    기판의 제1 면 위에 형성되며, 제1 도전성을 지니는 제1 3족 질화물 반도체층과, 제1 3족 질화물 반도체층 위에 형성되고 제1 도전성과 다른 제2 도전성을 지니는 제2 3족 질화물 반도체층과, 제1 및 제2 3족 질화물 반도체층 사이에 위치하여 전자와 정공의 재결합을 통해 빛을 생성하는 활성층을 구비하는 복수개의 3족 질화물 반도체층;
    제1 홈 위에서 복수개의 3족 질화물 반도체층을 따라 형성되는 제1 개구부;
    제2 홈 위에서 복수개의 3족 질화물 반도체층을 따라 형성되는 제2 개구부;
    기판의 제2 면으로부터 제1 홈을 통해 제1 개구부에서 제1 3족 질화물 반도체층과 전기적으로 연결되는 제1 전극; 그리고,
    기판의 제2 면으로부터 제2 홈 및 제2 개구부를 통해 제2 3족 질화물 반도체층과 전기적으로 연결되는 제2 전극;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  2. 청구항 1에서,
    제1 개구부에 위치하며, 제1 전극을 제1 3족 질화물 반도체층을 제외한 복수개의 3족 질화물 반도체층과 전기적으로 절연시키는 보호막;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  3. 청구항 1에서,
    제2 개구부에 위치하며, 제2 전극을 제2 3족 질화물 반도체층을 제외한 복수개의 3족 질화물 반도체층과 전기적으로 절연시키는 보호막;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  4. 청구항 1에서,
    제1 개구부에서, 제1 3족 질화물 반도체층과 제1 전극 사이에 위치하여 n형 3족 질화물 반도체층 및 제1 전극과 전기적으로 연결되는 제3 전극;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  5. 청구항 1에서,
    제2 3족 질화물 반도체층과 제2 전극 사이에 위치하여 제2 3족 질화물 반도체층 및 제2 전극과 전기적으로 연결되는 제4 전극;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  6. 청구항 1에서,
    제1 개구부 및 제2 개구부는 복수개의 3족 질화물 반도체층의 성장시 제1 홈 및 제2 홈에 의해 형성되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  7. 청구항 1에서,
    기판은, 사파이어로 이루어지는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  8. 청구항 1에서,
    복수개의 3족 질화물 반도체층은, 기판의 제1 면 위에 에피성장되는 버퍼층과, 버퍼층 위에 에피성장되는 n형 3족 질화물 반도체층과, n형 3족 질화물 반도체층 위에 에피성장되는 p형 3족 질화물 반도체층과, n형 및 p형 3족 질화물 반도체층 사이에 위치하여, 전자와 정공의 재결합에 의해 빛을 생성하는 활성층을 구비하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  9. 청구항 8에서,
    발광소자는, p형 3족 질화물 반도체층 위에 형성되는 p측 전극;
    p형 3족 질화물 반도체층 및 활성층이 식각되어 노출되는 n형 3족 질화물 반도체층 위에 형성되는 제3 전극; 그리고,
    p측 전극과 전기적으로 연결되는 제4 전극;을 포함하고,
    제1 전극은, 기판의 제2 면으로부터 제1 홈을 통해 제1 개구부에서 제3 전극과 전기적으로 연결되고,
    제2 전극은, 기판의 제2 면으로부터 제2 홈 및 제2 개구부를 통해 제4 전극과 전기적으로 연결되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  10. 청구항 9에서,
    제2 개구부에 형성되고, 제4 전극과 p측 3족 질화물 반도체층을 제외한 복수개의 3족 질화물 반도체층을 전기적으로 절연시키는 보호막;을 포함하는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  11. 청구항 8에서,
    제1 전극 및 제2 전극은, 홈을 채우도록 형성되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
  12. 청구항 8에서,
    제1 전극 및 제2 전극은, 기판의 제2 면에서 돌출되는 것을 특징으로 하는 3족 질화물 반도체 발광소자.
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