KR101660020B1 - 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법 - Google Patents

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Abstract

웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법이 개시된다. 이 발광 다이오드 패키지는, 본 발명에 따른 일 실시예에 발광 다이오드 패키지는, 제1 도전형 상부 반도체층, 활성층, 및 제2 도전형 하부 반도체층을 포함하는 반도체 적층 구조체; 상기 제2 도전형 하부 반도체층 및 활성층을 관통하고, 상기 제1 도전형 상부 반도체층을 노출시키는 복수의 콘텍홀; 상기 반도체 적층 구조체의 제1 면에 배치되고, 상기 복수의 콘택홀 중 일부를 통해 상기 제1 도전형 상부 반도체층과 접속된 제1 전극 패드; 상기 반도체 적층 구조체의 제1 면에 배치되며, 상기 제2 도전형 하부 반도체층과 전기적으로 접속된 제2 전극 패드; 및 상기 제1 도전형 상부 반도체층과 제2 도전형 하부 반도체층의 측벽을 덮는 보호 절연층을 포함하고, 상기 보호 절연층은 굴절률이 서로 다른 절연층들을 포함할 수 있다.

Description

웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법{WAFER-LEVEL LIGHT EMITTING DIODE PACKAGE AND METHOD OF FABRICATING THE SAME}
본 발명은 발광 다이오드 패키지 및 그것을 제조하는 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법에 관한 것이다.
발광 다이오드는 N형 반도체와 P형 반도체를 가지는 반도체 소자로서, 전자와 정공의 재결합에 의하여 빛을 발산한다. 이러한 발광 다이오드는 표시소자, 교통 신호기 및 백라이트로 널리 이용되고 있다. 또한, 발광 다이오드는 기존의 전구 또는 형광등에 비해 소모 전력이 작고 수명이 길어, 백열전구 및 형광등을 대체하여 일반 조명 용도로 그 사용 영역을 넓히고 있다.
발광 다이오드는 통상 최종적으로 발광 다이오드 모듈로서 사용된다. 발광 다이오드 모듈은 웨이퍼 레벨에서의 발광 다이오드 칩 제작 공정, 패키징 공정 및 모듈 공정을 거쳐 제작된다. 즉, 사파이어 기판과 같은 성장 기판 상에서 반도체층들을 성장시킨 후 웨이퍼 레벨에서 패터닝 공정 등을 거쳐 전극 패드들을 갖는 칩으로 제조되고, 개별 칩들로 분할된다(칩 제작 공정). 그 후, 개별 칩들을 리드 프레임 또는 인쇄회로기 기판 등에 실장하고, 본딩 와이어를 이용하여 전극 패드들을 리드 단자들에 전기적으로 연결한 후, 몰딩 부재로 발광 다이오드 칩들을 몰딩함으로써 발광 다이오드 패키지가 제작된다(패키징 공정). 그 후, 상기 발광 다이오드 패키지를 MC-PCB와 같은 회로보드 상에 장착함으로써 광원 모듈과 같은 발광 다이오드 모듈이 완성된다(모듈 공정).
상기 패키징 공정에 의해 상기 발광 다이오드 칩은 하우징 및/또는 몰딩부재에 의해 외부 환경으로부터 보호된다. 나아가, 상기 몰딩 부재 내에 형광체를 함유시킴으로써, 백색 광원에 적합한 백색 발광 다이오드 패키지가 제공될 수 있다. 이러한 백색 발광 다이오드 패키지를 MC-PCB와 같은 회로보드 상에 장착하고 발광 다이오드 패키지에서 방출된 광의 지향 특성을 조절하기 위한 2차 렌즈를 발광 다이오드 패키지 상에 설치함으로써 특정 사용 용도에 적합한 백색 발광 다이오드 모듈이 제공될 수 있다.
그러나, 종래의 리드 프레임 또는 인쇄회로기판 등을 사용하는 발광 다이오드 패키지는 소형화가 어려울 뿐만 아니라, 방열 특성을 개선하는데 한계가 있다. 더욱이, 리드 프레임 또는 인쇄회로기판 등에 의한 광 흡수, 리드 단자에 의한 저항열 발생 등에 의해 발광 다이오드의 발광 효율이 감소되는 것은 잘 알려져 있다.
나아가, 칩 제작 공정, 패키징 공정 및 모듈화 공정이 각각 별도로 진행됨에 따라 발광 다이오드 모듈을 제작하는데 필요한 작업 시간 및 비용이 증가한다.
본 발명이 해결하려는 과제는, 종래의 리드 프레임이나 인쇄회로기판 등을 이용할 필요없이 직접 회로보드에 모듈화할 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 고효율 및 고방열 특성을 갖는 발광 다이오드 패키지 및 그것을 제조하는 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 발광 다이오드 모듈을 제작하는데 필요한 작업 시간 및 비용을 절감할 수 있는 발광 다이오드 패키지 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 고효율 및 고방열 특성을 갖는 발광 다이오드 모듈 및 그것을 제조하는 방법을 제공하는 것이다.
본 발명에 따른 일 실시예에 발광 다이오드 패키지는, 제1 도전형 상부 반도체층, 활성층, 및 제2 도전형 하부 반도체층을 포함하는 반도체 적층 구조체; 상기 제2 도전형 하부 반도체층 및 활성층을 관통하고, 상기 제1 도전형 상부 반도체층을 노출시키는 복수의 콘텍홀; 상기 반도체 적층 구조체의 제1 면에 배치되고, 상기 복수의 콘택홀을 통해 상기 제1 도전형 상부 반도체층과 접속된 제1 전극 패드; 상기 반도체 적층 구조체의 제1 면에 배치되며, 상기 제2 도전형 하부 반도체층과 전기적으로 접속된 제2 전극 패드; 및 상기 제1 도전형 상부 반도체층과 제2 도전형 하부 반도체층의 측벽을 덮는 보호 절연층을 포함하고, 상기 보호 절연층은 굴절률이 서로 다른 절연층들을 포함할 수 있다.
이때, 상기 반도체 적층 구조체의 상기 제1 면의 반대에 위치한 제2 면에 배치되는 파장변환기를 더 포함하고, 상기 파장변환기는 형광체 시트 또는 불순물이 도핑된 물질을 포함할 수 있다.
그리고 상기 제2 도전형 하부 반도체층 상에 위치한 투명 도전성 산화막 콘택층 또는 반사 금속층을 더 포함하고, 상기 투명 도전형 산화막 콘택층 또는 반사 금속층의 일부는 상기 제2 도전형 하부 반도체층과 보호 절연층 사이에 형성될 수 있다. 여기서, 상기 투명 도전성 산화막 콘택층은 ITO(indium tin oxide)를 포함할 수 있다.
또한, 상기 복수의 콘택홀 중 적어도 하나는 원형 형상을 갖고, 상기 복수의 콘택홀은 상기 발광 다이오드 패키지의 적어도 하나의 측면을 따라 배치될 수 있다.
한편, 본 발명에 일 실시예에 따른 발광 다이오드 모듈은, 회로보드; 상기 회로보드 상에 본딩와이어 없이 배치된 발광 다이오드 패키지; 및 상기 발광 다이오드 패키지에서 발광되는 광의 지향각을 조정하는 렌즈를 포함하고, 상기 발광 다이오드 패키지는, 제1 도전형 상부 반도체층, 활성층, 및 제2 도전형 하부 반도체층을 포함하는 반도체 적층 구조체; 상기 제2 도전형 하부 반도체층 및 활성층을 관통하고, 상기 제1 도전형 상부 반도체층을 노출시키는 복수의 콘텍홀; 상기 반도체 적층 구조체의 제1 면에 배치되고, 상기 복수의 콘택홀을 통해 상기 제1 도전형 상부 반도체층과 접속된 제1 전극 패드; 상기 반도체 적층 구조체의 제1 면에 배치되며, 상기 제2 도전형 하부 반도체층과 전기적으로 접속된 제2 전극 패드; 및 상기 제1 도전형 상부 반도체층과 제2 도전형 하부 반도체층의 측벽을 덮는 보호 절연층을 포함하고, 상기 보호 절연층은 굴절률이 서로 다른 절연층들을 포함할 수 있다.
이때, 상기 회로보드는 메탈코어 인쇄회로기판(MC-PCB)을 포함하고, 상기 발광 다이오드 패키지는 상기 메탈코어 인쇄회로기판 상에 배치될 수 있다.
또 한편, 본 발명의 일 실시예에 따른 발광 다이오드 모듈은, 회로보드; 상기 회로보드 상에 본딩 와이어 없이 배치된 발광 다이오드 패키지를 포함하고, 상기 발광 다이오드 패키지는, 제1 도전형 상부 반도체층, 활성층, 및 제2 도전형 하부 반도체층을 포함하는 반도체 적층 구조체; 상기 제2 도전형 하부 반도체층 및 활성층을 관통하고, 상기 제1 도전형 상부 반도체층을 노출시키는 복수의 콘텍홀; 상기 반도체 적층 구조체의 제1 면에 배치되고, 상기 복수의 콘택홀을 통해 상기 제1 도전형 상부 반도체층과 접속된 제1 전극 패드; 상기 반도체 적층 구조체의 제1 면에 배치되며, 상기 제2 도전형 하부 반도체층과 전기적으로 접속된 제2 전극 패드; 및 상기 제1 도전형 상부 반도체층의 측벽을 덮는 보호 절연층을 포함할 수 있다.
이때, 상기 제1 및 제2 전극 패드가 배치된 발광 다이오드 패키지의 반대 면에 배치된 파장변환기를 더 포함하고, 상기 파장변환기는 형광체 시트 또는 불순물이 도핑된 물질을 포함할 수 있다.
여기서, 상기 제1 및 제2 전극 패드 각각은 상기 발광 다이오드 패키지의 영역에 1/3보다 작지 않은 영역을 가질 수 있다.
그리고 상기 발광 다이오드 패키지에서 발광되는 광의 지향각을 조정하는 렌즈를 더 포함할 수 있다.
또한, 상기 보호 절연층은 굴절률이 서로 다른 절연층들을 포함할 수 있다.
그리고 상기 제2 도전형 하부 반도체층 상에 위치한 투명 도전성 산화막 콘택층 또는 반사 금속층을 더 포함하고, 상기 보호 절연층의 제1 부분은 상기 투명 도전성 산화막 콘택층 또는 반사 금속층을 덮을 수 있다.
이때, 상기 보호 절연층의 제2 부분은 상기 제1 도전형 상부 반도체층의 측벽을 덮고, 상기 보호 절연층의 제1 부분과 접촉할 수 있다.
여기서, 상기 제1 및 제2 전극 패드 각각은 상기 발광 다이오드 패키지의 영역에 1/3보다 작지 않은 영역을 가질 수 있다.
그리고 상기 제1 및 제2 전극 패드가 배치된 발광 다이오드 패키지의 반대 면에 배치된 파장변환기를 더 포함하고, 상기 파장변환기는 형광체 시트 또는 불순물이 도핑된 물질을 포함할 수 있다.
또한, 상기 복수의 콘택홀 중 적어도 하나는 원형 형상을 갖고, 상기 복수의 콘택홀은 상기 발광 다이오드 패키지의 적어도 하나의 측면을 따라 배치될 수 있다.
그리고 상기 발광 다이오드 패키지에서 발광되는 광의 지향각을 조정하는 렌즈를 더 포함할 수 있다.
또한, 상기 회로보드는 메탈코어 인쇄회로기판(MC-PCB)을 포함하고, 상기 발광 다이오드 패키지는 복수이며, 상기 복수의 발광 다이오드 패키지는 상기 메탈코어 인쇄회로기판 상에 배치될 수 있다.
본 발명에 따르면, 종래의 리드 프레임이나 인쇄회로기판 등을 이용할 필요없이 직접 회로보드에 모듈화할 수 있는 웨이퍼 레벨(또는 칩 레벨) 발광 다이오드 패키지가 제공될 수 있다. 이에 따라, 고효율 및 고방열 특성을 갖는 발광 다이오드 패키지가 제공되며, 발광 다이오드 모듈을 제작하는데 필요한 작업 시간 및 비용을 절감할 수 있다. 또한, 상기 발광 다이오드 패키지를 장착함으로써, 고효율 및 고방열 특성을 갖는 발광 다이오드 모듈이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 패키지를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 발광 다이오드를 패키지를 설명하기 위한 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드 패키지를 장착한 발광 다이오드 모듈을 설명하기 위한 단면도이다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 발광 다이오드 패키지를 제조하는 방법을 설명하기 위한 도면들이다. 도 5 내지 도 10에서 (a)는 평면도를 나타내고, (b)는 (a)의 절취선 A-A를 따라 취해진 단면도를 나타낸다.
도 13은 본 발명의 다른 실시예에 따른 발광 다이오드 패키지를 제조하는 방법을 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 패키지(10)를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 발광 다이오드 패키지(10)는 반도체 적층 구조체(30), 제1 콘택층(35), 제2 콘택층(31), 제1 절연층(33), 제2 절연층(37), 제1 전극 패드(39a), 제2 전극 패드(39b), 제1 범프(43a) 및 제2 범프(43b)를 포함한다. 또한, 상기 발광 다이오드 패키지(10)는 절연층(41), 더미 범프(43c) 및 파장 변환기(45)를 포함할 수 있다.
상기 반도체 적층 구조체(30)는 제1 도전형의 상부 반도체층(25), 활성층(27) 및 제2 도전형의 하부 반도체층(29)을 포함한다. 상기 활성층(27)은 상기 상부 및 하부 반도체층들(25, 29) 사이에 개재된다.
상기 활성층(27), 상기 상부 및 하부 반도체층들(25, 29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 상기 상부 및 하부 반도체층들(25, 29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, 상기 상부 또는 하부 반도체층(25, 29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 바람직하게, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형이다. 저항이 상대적으로 작은 n형 반도체층으로 상부 반도체층(25)을 형성할 수 있어, 상부 반도체층(25)의 두께를 상대적으로 두껍게 형성할 수 있다. 따라서, 상기 상부 반도체층(25)의 상부면에 거칠어진 면(R)을 형성하는 것이 용이하며, 거칠어진 면(R)은 활성층(27)에서 발생된 광의 추출 효율을 향상시킨다.
상기 반도체 적층 구조체(30)는 상기 제2 도전형 하부 반도체층(29) 및 활성층(27)을 관통하여 상기 제1 도전형 상부 반도체층을 노출시키는 복수개의 콘택홀들(도 5(b), 30a 참조)을 가지며, 제1 콘택층(35)이 상기 복수개의 콘택홀들에 노출된 제1 도전형 상부 반도체층(25)에 접촉한다.
한편, 제2 콘택층(31)은 상기 제2 도전형 하부 반도체층(29)에 접촉한다. 제2 콘택층(31)은 반사 금속층을 포함하며, 활성층(27)에서 생성된 광을 반사시킨다. 또한, 상기 제2 콘택층(31)은 제2 도전형 하부 반도체층(29)에 오믹 콘택할 수 있다.
제1 절연층(33)은 제2 콘택층(31)을 덮는다. 또한, 상기 제1 절연층(33)은 복수개의 콘택홀들(30a)에 노출된 반도체 적층 구조체의 측벽을 덮는다. 나아가, 상기 제1 절연층(33)은 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 제1 절연층(33)은 제1 콘택층(35)을 제2 콘택층(31)으로부터 절연시키며, 나아가, 복수개의 콘택홀들(30a) 내에 노출된 제2 도전형 하부 반도체층(29)과 활성층(27)을 제1 콘택층(35)으로부터 절연시킨다. 제1 절연층(33)은 실리콘 산화막 또는 실리콘 질화막의 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며 다중층으로 형성될 수 있다. 더욱이, 상기 제1 절연층(33)은 굴절률이 서로 다른 절연층들, 예컨대 SiO2/TiO2 또는 SiO2/Nb2O5를 반복하여 적층한 분포 브래그 반사기일 수 있다.
상기 제1 콘택층(35)은 상기 제1 절연층(33) 아래에 위치하며, 상기 복수개의 콘택홀들(30a) 내에서 상기 제1 절연층(33)을 관통하여 제1 도전형 상부 반도체층(25)에 접촉한다. 제1 콘택층(35)은 제1 도전형 상부 반도체층(25)에 접촉하는 접촉부들(35a) 및 접촉부들(35a)을 서로 연결하는 연결부(35b)를 포함한다. 따라서, 연결부(35b)에 의해 접촉부들(35a)이 서로 전기적으로 연결된다. 상기 제1 콘택층(35)은 제1 절연층(33)의 일부 영역 아래에 형성되며, 반사 금속층으로 형성될 수 있다.
상기 제2 절연층(37)은 제1 콘택층(35) 아래에서 제1 콘택층(35)을 덮는다. 나아가, 상기 제2 절연층(37)은 제1 절연층(33)을 덮으며, 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 상기 제2 절연층(37)은 단일층 또는 다중층으로 형성될 수 있으며, 분포 브래그 반사기일 수 있다.
상기 제1 전극 패드(39a) 및 제2 전극 패드(39b)는 상기 제2 절연층(37) 아래에 위치한다. 제1 전극 패드(39a)는 제2 절연층(37)을 관통하여 제1 콘택층(35)에 접속될 수 있다. 또한, 제2 전극 패드(39b)는 제2 절연층(37) 및 제1 절연층(33)을 관통하여 제2 콘택층(31)에 접속될 수 있다. 도 1에 도시된 바와 같이, 제1 전극 패드(39a) 및 제2 전극 패드(39b)는 각각 복수의 콘택홀들 중 일부와 중첩할 수 있다.
제1 범프(43a) 및 제2 범프(43b)는 각각 상기 제1 및 제2 전극 패드(39a, 39b) 아래에 접속한다. 제1 범프(43a) 및 제2 범프(43b)는 도금 기술에 의해 형성될 수 있다. 제1 및 제2 범프(43a, 43b)는 MC-PCB와 같은 회로보드에 전기적으로 접속하는 단자들로서, 그 끝 단면들이 동일면에 나란할 수 있다. 나아가, 제1 전극 패드(39a)와 제2 전극 패드(39b)가 동일 레벨에 형성될 수 있으며, 따라서, 제1 범프(43a)와 제2 범프(43b) 또한 동일면 상에 형성될 수 있다. 이에 따라, 제1 및 제2 범프(43a, 43b)는 동일한 높이를 가질 수 있다.
한편, 상기 제1 범프(43a)와 제2 범프(43b) 사이에 더미 범프(43c)가 위치할 수 있다. 더미 범프(43c)는 제1 및 제2 범프(43a, 43b)를 형성하는 동안 함께 형성될 수 있으며, 제1 및 제2 범프(43a, 43b)와 함께 반도체 적층 구조체(30)에서 생성된 열을 방출하기 위한 열 경로를 제공할 수 있다.
절연층(41)은 제1 범프(43a) 및 제2 범프(43b)의 측면을 덮을 수 있다. 절연층(41)은 또한 더미 범프(43c)의 측면을 덮을 수 있다. 나아가, 상기 절연층(41)은 제1 범프(43a), 제2 범프(43b) 및 더미 범프(43c) 사이의 영역을 채워 외부로부터 반도체 적층 구조체(30)로 수분이 침투하는 것을 방지한다. 절연층(41)은 또한 제1 전극 패드(39a) 및 제2 전극 패드(39b)의 측면을 덮어 제1 및 제2 전극 패드들(39a, 39b)을 외부 환경으로부터 보호한다. 절연층(41)은 제1 및 제2 범프(43a, 43b)의 측면 전체를 덮을 수 있으나, 이에 한정되는 것은 아니며, 제1 및 제2 범프(43a, 43b)의 끝 단면 근처의 일부 측면을 제외하고 나머지 측면을 덮을 수 있다.
절연층(41)이 제1 전극 패드(39a) 및 제2 전극 패드(39b)의 측면을 덮는 것으로 설명하였지만, 이에 한정되는 것은 아니며, 다른 절연층을 이용하여 제1 및 제2 전극 패드(39a, 39b)를 덮을 수 있으며, 상기 절연층(41)은 상기 다른 절연층 아래에 형성될 수 있다. 이 경우, 제1 및 제2 범프들(43a, 43b)은 상기 다른 절연층을 관통하여 상기 제1 및 제2 전극 패드(39a, 39b)에 접속할 수 있다.
한편, 상기 제1 도전형 상부 반도체층(25) 상에 파장 변환기(45)가 위치한다. 파장 변환기(45)는 제1 도전형 상부 반도체층(25)의 상부면에 접촉할 수 있다. 파장 변환기(45)는 균일한 두께를 갖는 형광체 시트일 수 있으나, 이에 한정되는 것은 아니며, 파장 변환을 위한 불순물이 도핑된 기판, 예컨대 사파이어 또는 실리콘 기판일 수 있다.
본 실시예에 있어서, 반도체 적층 구조체(30)의 측면은 보호 절연층으로 덮인다. 상기 보호 절연층은 예컨대, 상기 제1 절연층(33) 및/또는 제2 절연층(37)을 포함할 수 있다. 나아가, 제1 콘택층(35)은 상기 제2 절연층(37)으로 덮여 외부 환경으로부터 보호되며, 제2 콘택층(31)은 제1 절연층(33) 및 제2 절연층(37)으로 덮여 외부 환경으로부터 보호될 수 있다. 또한, 제1 전극 패드(39a) 및 제2 전극 패드(39b) 또한 예컨대 절연층(41)에 의해 보호된다. 이에 따라, 외부 환경으로부터 수분 등에 의해 반도체 적층 구조체(30)가 열화되는 것을 방지할 수 있다.
한편, 상기 파장 변환기(45)는 웨이퍼 레벨에서 제1 도전형 상부 반도체층(25) 상에 부착될 수 있으며, 그 후 칩 분리 공정에서 보호절연층과 함께 분할될 수 있다. 따라서, 상기 파장 변환기(45)의 측면은 보호절연층과 나란할 수 있다. 또한, 상기 파장 변환기(45)의 측면은 절연층(41)의 측면과도 나란할 수 있다.
도 2는 본 발명의 또 다른 실시예에 따른 발광 다이오드 패키지(20)를 설명하기 위한 개략적인 단면도이다.
도 2를 참조하면, 상기 발광 다이오드 패키지(20)는 앞서 설명한 발광 다이오드 패키지(10)와 대체로 동일하나, 제1 및 제2 범프들(53a, 53b)이 기판(51) 내에 형성된 것에 차이가 있다.
즉, 기판(51)은 관통홀들을 포함하며, 제1 및 제2 범프들(53a, 53b)이 각각 관통홀 내에 형성된다. 상기 기판(61)은 절연 기판으로서, 사파이어 또는 실리콘 기판일 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 범프들(53a, 53b)과 함께 기판(51)이 제1 전극 패드(39a) 및 제2 전극 패드(39b)에 부착될 수 있다. 이때, 제1 및 제2 전극 패드들(39a, 39b)이 외부에 노출되는 것을 방지하기 위해, 절연층(49)이 제1 및 제2 전극 패드들(39a, 39b)의 측면 및 하부면을 덮을 수 있다. 또한, 상기 절연층(49)은 제1 및 제2 전극 패드들(39a, 39b)을 노출시키는 개구부들을 가질 수 있으며, 이들 개구부들 내에 추가 금속층(55a, 55b)이 위치할 수 있다. 상기 추가 금속층(55a, 55b)은 본딩 메탈일 수 있다.
도 3은 본 발명의 일 실시예에 따른 발광 다이오드 패키지(10)들을 회로보드 상에 장착한 발광 다이오드 모듈을 설명하기 위한 단면도이다.
도 3을 참조하면, 상기 발광 다이오드 모듈은 회로보드(61), 예컨대 MC-PCB, 발광 다이오드 패키지(10) 및 렌즈(71)를 포함한다. 상기 회로보드(61), 예컨대 MC-PCB는 발광 다이오드 패키지(10)를 장착하기 위한 접속 패드들(63a, 63b)을 갖는다. 상기 접속 패드들(63a, 63b) 상에 각각 발광 다이오드 패키지(10)의 제1 및 제2 범프들(도 1의 43a, 43b)이 접속된다.
상기 회로보드(61) 상에 복수개의 발광 다이오드 패키지들(10)이 장착될 수 있으며, 렌즈(71)가 상기 발광 다이오드 패키지들(10)의 지향각 등 광 특성을 조절하도록 발광 다이오드 패키지들(10) 상에 설치된다.
또 다른 실시예에서, 상기 발광 다이오드 패키지들(10) 대신에 발광 다이오드 패키지들(20)이 장착될 수 있다.
도 4 내지 도 12는 본 발명의 일 실시예에 따른 발광 다이오드 패키지(10)를 제조하는 방법을 설명하기 위한 도면들이다. 도 5 내지 도 10에서 (a)는 평면도를 나타내고, (b)는 (a)의 절취선 A-A를 따라 취해진 단면도를 나타낸다.
도 4를 참조하면, 성장 기판(21) 상에 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 반도체 적층 구조체(30)가 형성된다. 성장 기판(21)은 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니며, 다른 이종기판, 예컨대 실리콘 기판일 수 있다. 상기 제1 및 제2 도전형 반도체층들(25, 29)은 각각 단일층 또는 다중층으로 형성될 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다.
상기 화합물 반도체층들은 III-N 계열의 화합물 반도체로 형성될 수 있으며, 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정에 의해 성장 기판(21) 상에 성장될 수 있다.
한편, 화합물 반도체층들을 형성하기 전, 버퍼층(미도시됨)이 형성될 수 있다. 버퍼층은 희생 기판(21)과 화합물 반도체층들의 격자 부정합을 완화하기 위해 채택되며, 질화갈륨 또는 질화알루미늄 등의 질화갈륨 계열의 물질층일 수 있다.
도 5 (a) 및 (b)를 참조하면, 상기 반도체 적층 구조체(30)를 패터닝하여 칩(패키지) 분리 영역(30b)을 형성함과 아울러, 상기 제2 도전형 반도체층(29) 및 활성층(27)을 패터닝하여 상기 제1 도전형 반도체층(25)을 노출시키는 복수개의 콘택홀들(30a)을 형성한다. 상기 반도체 적층 구조체(30)는 사진 및 식각 공정을 사용하여 패터닝될 수 있다.
칩 분리 영역(30b)은 나중에 개별 발광 다이오드 패키지로 분할하는 영역으로, 칩 분리 영역(30b)에 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)의 측면이 노출된다. 상기 칩 분리 영역(30b)은 바람직하게 기판(21)면을 노출시키도록 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
한편, 상기 복수개의 콘택홀들(30a)은 원형일 수 있으나, 이에 한정되는 것은 아니며 다양한 형상을 가질 수 있다. 제2 도전형 반도체층(29) 및 활성층(27)이 복수개의 콘택홀들(30a)의 측벽에 노출된다. 상기 콘택홀들(30a)의 측벽은 도시한 바와 같이 경사지게 형성될 수 있다.
도 6 (a) 및 (b)를 참조하면, 제2 도전형 반도체층(29) 상에 제2 콘택층(31)이 형성된다. 제2 콘택층(31)은 복수개의 콘택홀들(30a)을 제외한 반도체 적층 구조체(30) 상에 형성된다.
제2 콘택층(31)은 예컨대 ITO와 같은 투명 도전성 산화막 또는 은(Ag) 또는 Al과 같은 반사 금속층을 포함할 수 있으며, 단일층 또는 다중층으로 형성될 수 있다. 제2 콘택층(31)은 또한 제2 도전형 반도체층(29)에 오믹 접촉하도록 형성된다.
제2 콘택층(31)은 복수개의 콘택홀들(30a)을 형성한 후에 형성될 수 있으나, 이에 한정되는 것은 아니며, 복수개의 콘택홀들(30a)을 형성하기 전에 미리 형성될 수도 있다.
도 7 (a) 및 (b)를 참조하면, 제2 콘택층(31)을 덮는 제1 절연층(33)이 형성된다. 제1 절연층(33)은 칩 분리 영역(30b)에 노출된 반도체 적층 구조체(30)의 측면을 덮을 수 있으며, 또한, 복수개의 콘택홀들(30a)의 측벽을 덮을 수 있다. 다만, 상기 제1 절연층(33)은 복수개의 콘택홀들(30a) 내에서 상기 제1 도전형 반도체층(25)을 노출시키는 개구부들(33a)을 갖는다.
제1 절연층(33)은 실리콘 산화막 또는 실리콘 질화막과 같은 절연물질의 단일층 또는 다중층으로 형성될 수 있다. 나아가, 상기 제1 절연층(33)은 굴절률이 서로 다른 절연층을 반복 적층한 분포 브래그 반사기로 형성될 수 있다. 예컨대, 상기 제1 절연층(33)은 SiO2/TiO2 또는 SiO2/Nb2O5를 반복 적층하여 형성할 수 있다. 또한, 상기 제1 절연층(33)을 형성하는 각 절연층의 두께를 조절함으로써 청색광, 녹색광 및 적색광의 넓은 파장 범위에 걸쳐 반사율이 높은 분포 브래그 반사기가 형성될 수 있다.
도 8 (a) 및 (b)를 참조하면, 상기 제1 절연층(33) 상에 제1 콘택층(35)이 형성된다. 제1 콘택층(35)은 콘택홀들(30a) 내에 노출된 제1 도전형 반도체층(25)에 접촉하는 접촉부들(35a) 및 접촉부들(35a)을 서로 연결하는 연결부(35b)를 포함한다. 제1 콘택층(35)은 반사 금속층으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 콘택층(35)은 반도체 적층 구조체(30)의 일부 영역 상에 형성되며, 제1 콘택층(35)이 형성된 영역 이외의 영역에는 제1 절연층(33)이 노출된다.
도 9 (a) 및 (b)를 참조하면, 상기 제1 콘택층(35) 상에 제2 절연층(37)이 형성된다. 제2 절연층(37)은 실리콘 산화막 또는 실리콘 질화막 등의 단일층 또는 다중층으로 형성될 수 있으며, 또한 굴절률이 서로 다른 절연층을 반복 적층한 분포 브래그 반사기로 형성될 수 있다.
제2 절연층(37)은 제1 콘택층(35)을 덮으며 또한 제1 절연층(33)을 덮을 수 있다. 제2 절연층(37)은 또한 칩 분리 영역(30b)에서 반도체 적층 구조체(30)의 측면을 덮을 수 있다.
한편, 상기 제2 절연층(37)은 제1 콘택층(35)을 노출시키는 개구부(37a)를 갖는다. 또한, 상기 제2 절연층(37) 및 제1 절연층(33)에 제2 콘택층(31)을 노출시키는 개구부(37b)가 형성된다.
도 10 (a) 및 (b)를 참조하면, 상기 제2 절연층(37) 상에 제1 및 제2 전극 패드들(39a, 39b)이 형성된다. 제1 전극 패드(39a)는 개구부(37a)를 통해 제1 콘택층(35)에 접속되고, 제2 전극 패드(39b)는 개구부(37b)를 통해 제2 콘택층(31)에 접속된다.
상기 제1 전극 패드(39a)와 제2 전극 패드(39b)는 서로 이격되며, 상기 제1 및 제2 전극 패드들(39a, 39b)은 각각 상대적으로 넓은 면적, 예컨대 발광 다이오드 패키지 면적의 1/2 미만이며 1/3 이상의 면적을 가질 수 있다.
도 11을 참조하면, 상기 제1 및 제2 전극 패드(39a, 39b) 상에 절연층(41)이 형성된다. 절연층(41)은 제1 및 제2 전극 패드(39a, 39b)를 덮으며, 이들 전극 패드들(39a, 39b)의 상부면을 노출시키는 홈을 갖는다. 또한, 상기 제1 전극 패드(39a)와 제2 전극 패드(39b) 사이에서 제2 절연층(37)을 노출시키는 홈을 가질 수 있다.
이어서, 상기 절연층(41) 내의 홈들에 제1 및 제2 범프(43a, 43b)가 형성되고 또한, 제1 범프와 제2 범프 사이에 더미 범프(43c)가 형성될 수 있다.
상기 범프들은 도금, 예컨대 전기 도금을 사용하여 형성될 수 있다. 필요한 경우, 도금을 위한 시드층이 형성될 수도 있다.
한편, 상기 제1 및 제2 범프(43a, 43b)가 형성된 후, 상기 절연층(41)은 제거될 수도 있다. 예를 들어, 상기 절연층(41)은 포토레지스트와 같은 폴리머로 형성될 수 있으며, 범프들이 완성된 후 제거될 수 있다. 이와 달리, 상기 절연층(41)은 제1 범프 및 제2 범프(43a, 43b)의 측면을 보호하기 위해 남겨질 수도 있다.
본 실시예에 있어서, 제1 전극 패드 및 제2 전극 패드(39a, 39b) 상에 절연층(41)을 바로 형성하는 것으로 도시 및 설명하였으나, 제1 전극 패드 및 제2 전극 패드(39a, 39b)를 덮는 다른 절연층을 형성할 수도 있다. 상기 다른 절연층은 제1 전극 패드(39a) 및 제2 전극 패드(39b)를 노출시키는 개구부들을 갖도록 형성된다. 이어서, 상기 절연층(41) 및 범프 형성 공정이 수행될 수 있다.
도 12를 참조하면, 상기 성장 기판(21)이 제거되고 파장 변환기(45)가 제1 도전형 반도체층(25)에 부착된다. 성장 기판(21)은 레이저 리프트 오프(Laser lift-off; LLO)와 같은 광학적 기술 또는 기계적 연마 또는 화학적 에칭 기술을 이용하여 제거될 수 있다.
그 후, 노출된 제1 도전형 반도체층(25)의 표면에 PEC 에칭 등에 의한 이방성 에칭에 의해 거칠어진 면이 형성될 수 있다.
한편, 형광체를 함유하는 형광체 시트 등의 파장 변환기가 상기 제1 도전형 반도체층(25)에 부착될 수 있다.
이와 달리, 상기 성장 기판(21)은 활성층(27)에서 생성된 광의 파장을 변환하기 위한 불순물을 함유할 수 있으며, 이 경우, 상기 성장 기판(21)이 파장 변환기(45)로 사용될 수 있다.
그 후, 칩 분리 영역(30b)을 따라 개별 패키지로 분할함으로써 발광 다이오드 패키지(10)가 완성된다. 이때, 상기 파장 변환기(45)와 함께 제2 절연층(37)이 함께 절단됨으로써 절단면이 서로 나란하게 형성될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드 패키지(20)를 제조하기 위한 방법을 설명하기 위한 단면도이다.
도 13을 참조하면, 본 실시예에 따른 발광 다이오드 패키지(20) 제조 방법은 제1 전극 패드(39a) 및 제2 전극 패드(39b)를 형성하는 공정까지는 앞서 설명한 발광 다이오드 패키지(10) 제조방법(도 10 (a) 및 (b))과 동일하다.
제1 전극 패드(39a) 및 제2 전극 패드(39b)가 형성된 후, 상기 제1 및 제2 전극 패드들(39a, 39b)을 덮는 절연층(49)이 형성된다. 절연층(49)은 제1 및 제2 전극 패드들(39a, 39b)의 측면을 덮어 이들을 보호할 수 있다. 상기 절연층(49)은 제1 및 제2 전극 패드들(39a, 39b)을 노출시키는 개구부를 갖는다. 이어서, 상기 개구부들 내에 추가 금속층(55a, 55b)이 형성된다. 추가 금속층(55a, 55b)은 예컨대 본딩 메탈일 수 있다.
한편, 기판(51)이 상기 제1 전극 패드(39a) 및 제2 전극 패드(39b) 상에 본딩된다. 기판(51)은 관통홀들을 가질 수 있으며, 관통홀들 내에 제1 및 제2 범프들(53a, 53b)이 형성될 수 있다. 또한, 상기 제1 및 제2 범프의 끝 단부에 패드들(57a, 57b)가 형성될 수 있다. 상기 제1 및 제2 범프들(53a, 53b) 및 패드들(57a, 57b)을 갖는 기판(51)이 별도로 제작되어 제1 및 제2 전극 패드들(39a, 39b)을 갖는 웨이퍼 상에 본딩될 수 있다.
그 후, 도 12를 참조하여 설명한 바와 같이, 성장 기판(21)이 제거되고 파장 변환기(45)가 제1 도전형 반도체층(25)에 부착될 수 있으며, 이어서 개별 패키지로 분할될 수 있다. 이에 따라, 도 2에 도시된 발광 다이오드 패키지(20)가 완성된다.

Claims (19)

  1. 제1 도전형 상부 반도체층, 활성층, 및 제2 도전형 하부 반도체층을 포함하는 반도체 적층 구조체;
    상기 제2 도전형 하부 반도체층 및 활성층을 관통하고, 상기 제1 도전형 상부 반도체층을 노출시키는 복수의 콘택홀;
    상기 반도체 적층 구조체의 제1 면에 배치되고, 상기 복수의 콘택홀을 통해 상기 제1 도전형 상부 반도체층과 접속된 제1 전극 패드;
    상기 반도체 적층 구조체의 제1 면에 배치되며, 상기 제2 도전형 하부 반도체층과 전기적으로 접속된 제2 전극 패드; 및
    상기 제1 도전형 상부 반도체층과 제2 도전형 하부 반도체층의 측벽을 덮는 보호 절연층을 포함하고,
    상기 보호 절연층은 굴절률이 서로 다른 절연층들을 포함하고,
    상기 제1 전극 패드 및 제2 전극 패드는 서로 중첩하지 않도록 동일 레벨에 형성되고,
    상기 제2 전극 패드는 상기 복수의 콘택홀 중 일부와 중첩하는 발광 다이오드 패키지.
  2. 청구항 1에 있어서,
    상기 반도체 적층 구조체의 상기 제1 면의 반대에 위치한 제2 면에 배치되는 파장변환기를 더 포함하고,
    상기 파장변환기는 형광체 시트 또는 불순물이 도핑된 물질을 포함하는 발광 다이오드 패키지.
  3. 청구항 1에 있어서,
    상기 제2 도전형 하부 반도체층 상에 위치한 투명 도전성 산화막 콘택층 또는 반사 금속층을 더 포함하고,
    상기 투명 도전성 산화막 콘택층 또는 반사 금속층의 일부는 상기 제2 도전형 하부 반도체층과 보호 절연층 사이에 형성된 발광 다이오드 패키지.
  4. 청구항 3에 있어서,
    상기 투명 도전성 산화막 콘택층은 ITO(indium tin oxide)를 포함하는 발광 다이오드 패키지.
  5. 청구항 4에 있어서,
    상기 복수의 콘택홀 중 적어도 하나는 원형 형상을 갖고,
    상기 복수의 콘택홀은 상기 발광 다이오드 패키지의 적어도 하나의 측면을 따라 배치된 발광 다이오드 패키지.
  6. 회로보드;
    상기 회로보드 상에 본딩와이어 없이 배치된 발광 다이오드 패키지; 및
    상기 발광 다이오드 패키지에서 발광되는 광의 지향각을 조정하는 렌즈를 포함하고,
    상기 발광 다이오드 패키지는,
    제1 도전형 상부 반도체층, 활성층, 및 제2 도전형 하부 반도체층을 포함하는 반도체 적층 구조체;
    상기 제2 도전형 하부 반도체층 및 활성층을 관통하고, 상기 제1 도전형 상부 반도체층을 노출시키는 복수의 콘택홀;
    상기 반도체 적층 구조체의 제1 면에 배치되고, 상기 복수의 콘택홀 을 통해 상기 제1 도전형 상부 반도체층과 접속된 제1 전극 패드;
    상기 반도체 적층 구조체의 제1 면에 배치되며, 상기 제2 도전형 하부 반도체층과 전기적으로 접속된 제2 전극 패드; 및
    상기 제1 도전형 상부 반도체층과 제2 도전형 하부 반도체층의 측벽을 덮는 보호 절연층을 포함하고,
    상기 보호 절연층은 굴절률이 서로 다른 절연층들을 포함하고,
    상기 제1 전극 패드 및 제2 전극 패드는 서로 중첩하지 않도록 동일 레벨에 형성되고,
    상기 제2 전극 패드는 상기 복수의 콘택홀 중 일부와 중첩하는 발광 다이오드 모듈.
  7. 청구항 6에 있어서,
    상기 회로보드는 메탈코어 인쇄회로기판(MC-PCB)을 포함하고,
    상기 발광 다이오드 패키지는 상기 메탈코어 인쇄회로기판 상에 배치된 발광 다이오드 모듈.
  8. 회로보드;
    상기 회로보드 상에 본딩 와이어 없이 배치된 발광 다이오드 패키지를 포함하고,
    상기 발광 다이오드 패키지는,
    제1 도전형 상부 반도체층, 활성층, 및 제2 도전형 하부 반도체층을 포함하는 반도체 적층 구조체;
    상기 제2 도전형 하부 반도체층 및 활성층을 관통하고, 상기 제1 도전형 상부 반도체층을 노출시키는 복수의 콘택홀;
    상기 반도체 적층 구조체의 제1 면에 배치되고, 상기 복수의 콘택홀을 통해 상기 제1 도전형 상부 반도체층과 접속된 제1 전극 패드;
    상기 반도체 적층 구조체의 제1 면에 배치되며, 상기 제2 도전형 하부 반도체층과 전기적으로 접속된 제2 전극 패드; 및
    상기 제1 도전형 상부 반도체층의 측벽을 덮는 보호 절연층을 포함하고,
    상기 제1 전극 패드 및 제2 전극 패드는 서로 중첩하지 않도록 동일 레벨에 형성되고,
    상기 제2 전극 패드는 상기 복수의 콘택홀 중 일부와 중첩하는 발광 다이오드 모듈.
  9. 청구항 8에 있어서,
    상기 제1 및 제2 전극 패드가 배치된 발광 다이오드 패키지의 반대 면에 배치된 파장변환기를 더 포함하고,
    상기 파장변환기는 형광체 시트 또는 불순물이 도핑된 물질을 포함하는 발광 다이오드 모듈.
  10. 청구항 9에 있어서,
    상기 제1 및 제2 전극 패드 각각은 상기 발광 다이오드 패키지의 영역에 1/3보다 작지 않은 영역을 갖는 발광 다이오드 모듈.
  11. 청구항 8에 있어서,
    상기 발광 다이오드 패키지에서 발광되는 광의 지향각을 조정하는 렌즈를 더 포함하는 발광 다이오드 모듈.
  12. 청구항 8에 있어서,
    상기 보호 절연층은 굴절률이 서로 다른 절연층들을 포함하는 발광 다이오드 모듈.
  13. 청구항 12에 있어서,
    상기 제2 도전형 하부 반도체층 상에 위치한 투명 도전성 산화막 콘택층 또는 반사 금속층을 더 포함하고,
    상기 보호 절연층의 제1 부분은 상기 투명 도전성 산화막 콘택층 또는 반사 금속층을 덮는 발광 다이오드 모듈.
  14. 청구항 13에 있어서,
    상기 보호 절연층의 제2 부분은 상기 제1 도전형 상부 반도체층의 측벽을 덮고, 상기 보호 절연층의 제1 부분과 접촉하는 발광 다이오드 모듈.
  15. 청구항 14에 있어서,
    상기 제1 및 제2 전극 패드 각각은 상기 발광 다이오드 패키지의 영역에 1/3보다 작지 않은 영역을 갖는 발광 다이오드 모듈.
  16. 청구항 15에 있어서,
    상기 제1 및 제2 전극 패드가 배치된 발광 다이오드 패키지의 반대 면에 배치된 파장변환기를 더 포함하고,
    상기 파장변환기는 형광체 시트 또는 불순물이 도핑된 물질을 포함하는 발광 다이오드 모듈.
  17. 청구항 16에 있어서,
    상기 복수의 콘택홀 중 적어도 하나는 원형 형상을 갖고,
    상기 복수의 콘택홀은 상기 발광 다이오드 패키지의 적어도 하나의 측면을 따라 배치된 발광 다이오드 모듈.
  18. 청구항 17에 있어서,
    상기 발광 다이오드 패키지에서 발광되는 광의 지향각을 조정하는 렌즈를 더 포함하는 발광 다이오드 모듈.
  19. 청구항 18에 있어서,
    상기 회로보드는 메탈코어 인쇄회로기판(MC-PCB)을 포함하고,
    상기 발광 다이오드 패키지는 복수이며,
    상기 복수의 발광 다이오드 패키지는 상기 메탈코어 인쇄회로기판 상에 배치된 발광 다이오드 모듈.
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