WO2009041741A1 - Ｄｍｏｓトランジスタ及びその製造方法 - Google Patents

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Definitions

  • the present invention relates to a DMO S transistor and a manufacturing method thereof.
  • the DMO S transistor is a MO S field-effect transistor in which the source layer and the channel body layer are formed by double diffusion, and is used as a power semiconductor element for power circuits and driver circuits.
  • the on-resistance of DMOS transistors In recent years, due to demands for smaller electronic devices and lower power consumption, it is required to reduce the on-resistance of DMOS transistors. For this reason, the number of transistors per unit area is increased by reducing the transistor pitch using microfabrication technology. Conventionally, the body layer formed by thermal diffusion is formed by the oblique ion implantation technique, thereby shortening the transistor channel length and reducing the on-resistance.
  • FIG. Fig. 12 is a plan view showing the pattern of a horizontal DMOS transistor
  • Fig. 13 is a cross-sectional view of Fig. 12
  • Fig. 13 (A) is the X-X line of Fig. 12.
  • Fig. 13 (B) is a cross-sectional view taken along line Y-Y in Fig. 12.
  • an N-type saw A layer 1 1 is formed on the surface of an N-type semiconductor substrate 10 (for example, a silicon single crystal substrate).
  • the source layer 11 is composed of an N-type layer 1 1 A and an N + -type layer 1 1 B having a higher concentration than the N-type layer 1 1 A.
  • a gate insulating film 1 2 and an electric field relaxation insulating film 1 3 (LOCOS film) connected to the gate insulating film 12 are formed adjacent to the source layer 11, and this gate is formed.
  • a gate electrode 14 (for example, made of a polysilicon film) is formed on the insulating film 12 and on a part of the electric field relaxation insulating film 13.
  • the gate electrode 14 is formed so as to surround the source layer 11 in a ring shape, and the source layer 11 is exposed from a rectangular opening of the ring-shaped gate electrode 14.
  • a spacer film 15 (for example, made of a silicon oxide film) is formed on the side wall of the gate electrode 14, and this spacer film 15 is used to form a high concentration N + of the source layer 11.
  • a mold layer 1 1 B is formed.
  • An N + type drain layer 16 is formed on the surface of the semiconductor substrate 10.
  • the drain layer 16 is disposed away from the source layer 11 with the electric field relaxation insulating film 13 interposed therebetween.
  • a P-type body layer 17 is formed which partially overlaps the source layer 11 and extends to the surface of the semiconductor substrate 10 below the gate electrode 14.
  • the surface of the body layer 17 is inverted to N-type when the voltage applied to the gate electrode 14 exceeds the threshold voltage, and forms a conductive channel between the source layer 11 and the drain layer 16. ing.
  • the end portions of the source layer 11 and the gate electrode 14 adjacent to the source layer 11 are exposed from the photoresist layer 18.
  • the body layer 17 can be formed in a narrow region below the gate electrode 14, so that the channel length of the transistor can be shortened and low on-resistance can be achieved. .
  • the D M O S transistor is described in, for example, Japanese Patent Publication Nos. 1 0-2 3 3 5 0 8 and 2 0 0 4 0 3 9 7 7 3. Disclosure of the invention
  • the impurity concentration in the body layer 17 is locally reduced in the corner portion inside the gate electrode 14 and the threshold voltage is lowered. In this portion, the source layer 1 1 and the drain layer 16 This causes problems such as an increase in leakage current during the period and a decrease in the source-drain breakdown voltage when the transistor is off.
  • the manufacturing method of the DMOS transistor of the present invention is made in view of the above-described problems, and includes a semiconductor substrate, a first conductivity type source layer formed on a surface of the semiconductor substrate, and a surface of the semiconductor substrate. And a gate insulating film formed on the gate insulating film.
  • the step of forming the body layer includes an inner side of the gate electrode And a step of ion-implanting the second conductivity type impurity into the surface of the semiconductor substrate.
  • the step of forming the body layer includes a step of ion-implanting a second conductivity type impurity into the surface of the semiconductor substrate so as to face a corner portion inside the gate electrode. Therefore, it is possible to suppress a local decrease in the impurity concentration of the body layer in a part of the corner. As a result, the leakage current can be reduced and the breakdown voltage between the source and the drain when the transistor is off can be improved.
  • the DMOS transistor of the present invention includes a semiconductor substrate, a first conductivity type source layer formed on a surface of the semiconductor substrate, a gate insulating film formed on the surface of the semiconductor substrate, A gate electrode formed in a ring shape surrounding the source layer via a gate insulating film, and a second conductivity type body that overlaps the source layer and extends to the surface of the semiconductor substrate below the gate electrode A drain layer of the first conductivity type formed on the surface of the semiconductor substrate corresponding to the source layer, and the impurity concentration of the body layer decreases at a corner portion inside the gate electrode
  • the source layer is formed apart from a part of the corner.
  • the impurity concentration of the body layer is reduced at the corner portion inside the gate electrode, and the source layer is formed away from the corner portion.
  • the impurity concentration of the body layer is locally It is possible to suppress the local degradation and the operation of the parasitic transistor with a low threshold voltage. As a result, the leakage current can be reduced, and the withstand voltage between the source and the drain when the transistor is off can be improved.
  • the leakage current due to the parasitic transistor at the corner is indicated by a broken line arrow.
  • the leakage current between the source layer and the drain layer is reduced, and the source and drain are turned off when the transistor is off.
  • the breakdown voltage can be improved.
  • FIG. 1 is a plan view for explaining a DMO S transistor according to the first embodiment of the present invention and a method for manufacturing the same
  • FIG. 2 is a cross-sectional view of the DMO S transistor of FIG. 1
  • FIG. 4 is a plan view for explaining the DMO S transistor and its manufacturing method according to the first embodiment of the present invention
  • FIG. 5 is a plan view of the DMO S of FIG.
  • FIG. 6 is a diagram schematically showing an energy band state when the DMOS transistor according to the first embodiment of the present invention is turned off
  • FIG. 7 is a diagram illustrating the first embodiment of the present invention.
  • FIG. 8 is a plan view illustrating a DMO S transistor according to an embodiment and a method for manufacturing the same
  • FIG. 8 is a plan view illustrating a DMO S transistor according to the first embodiment of the present invention and a method for manufacturing the same.
  • D MO S transition according to the second embodiment of the invention FIG. 10 is a cross-sectional view of the DMO S transistor of FIG. 9, and FIG. 11 is a cross-sectional view of the DMO S transistor according to the second embodiment.
  • Fig. 12 is a diagram schematically showing the energy band state of the formed parasitic transistor when it is off.
  • Fig. 12 shows the conventional DMOS transistor and its manufacture.
  • FIG. 13 is a cross-sectional view of the DMOS transistor of FIG. 12; BEST MODE FOR CARRYING OUT THE INVENTION
  • a lateral DMO S transistor (hereinafter referred to as a DMO S transistor) according to the first embodiment and a manufacturing method thereof will be described.
  • Fig. 1 is a plan view showing the pattern of a DMO S transistor
  • Fig. 2 is a cross-sectional view of Fig. 1
  • Fig. 2 (A) is a cross-sectional view along the line XX in Fig. 1.
  • Fig. 2 (B) is a cross-sectional view along the line Y-Y in Fig. 1.
  • the same components as those in FIGS. 1 and 2 are denoted by the same reference numerals and description thereof is omitted.
  • a feature of the manufacturing method of the DMOS transistor of the present invention lies in the step of forming the body layer 17 and is that ion implantation is performed while facing the inner corner of the gate electrode. That is, as shown in FIG. 1 and FIG. 2, after the photoresist layer 18 is formed, the photoresist layer 18 and the gate electrode 14 are used as masks and are indicated by arrows A ′.
  • a first ion implantation of a P-type impurity for example, boron or BF 2
  • a P-type first body layer 17 A ′ is formed.
  • the first body layer 17 A ′ is partially overlapped with the source layer 11 and is formed to extend from the first corner portion 14 C 1 to below the gate electrode 14.
  • the P-type impurity concentration in the body layer 17 A ′ of the corner 14 C 1 can be secured higher than that of the conventional transistor.
  • the ion implantation direction is applied to the surface (main surface) of the semiconductor substrate 10. Inclined by a first angle 0 1 with respect to a direction perpendicular to the z direction (z direction in FIG. 3), and second with respect to the longitudinal direction (X direction in the figure) in which the gate electrode 14 extends. Inclined by angle 0 2 (See Fig. 1, Fig. 2, Fig. 3)
  • the first angle 0 1 is greater than or equal to 20 ° and less than or equal to 45 ° (2 0 ° ⁇ 0 1 ⁇ 4 5 °), and the second angle 0 2 is greater than or equal to 15 ° and less than or equal to 4 0 ° (1 5 ° ⁇ 6 2 ⁇ 4 0 °;), or more than 50 ° and 75 ° or less (50 ° ⁇ 0 2 ⁇ 75 °) is preferable for suppressing channeling. More preferably, in order to suppress channeling, the longitudinal direction (X direction) or the lateral direction (y direction perpendicular to the X direction) of the gate electrode 14 is a semiconductor substrate having an orientation on the (1 1 0) plane. This is consistent with the ⁇ 1 1 0> direction of (silicon single crystal wafer).
  • the dose and acceleration energy of the first ion implantation can be determined in consideration of characteristics such as the threshold value of the transistor.
  • characteristics such as the threshold value of the transistor.
  • the dose is 4 X 1 0 1 2 to 5 X 1 0 1 2Z cm 2 and the acceleration energy is 70 keV.
  • the second corner portion 1 4 C 2 adjacent to the first corner portion 14 C 1, the third corner portion 1 4 C 3 on the opposite side, and the fourth corner portion 1 4 C 4 is not ion-implanted due to the shadowing effect of the photoresist layer 18 and the gate electrode 14. Therefore, the following second ion implantation is performed. That is, as shown in FIGS. 4 and 5, the second ion implantation is performed under the same conditions as the first ion implantation after rotating the semiconductor substrate 10 (wafer).
  • 4 is a plan view showing the pattern of the DMO S transistor
  • FIG. 5 is a cross-sectional view of FIG. 4, and FIG.
  • Fig. 4 is a cross-sectional view along line X-X.
  • Fig. 5 (B) is a cross-sectional view along line Y-Y in Fig. 4. is there.
  • the second ion implantation is performed from the second direction indicated by the arrow B ′ to the second corner portion 14 C 2 on the inner side of the gout electrode 14.
  • a second body layer 17 B ′ is formed.
  • the second body layer 1 7 B ′ is formed to extend from the second corner portion 1 4 C 2 to below the gate electrode 14, and the second body layer 1 7 B 2 of the second corner portion 1 4 C 2.
  • the P-type impurity concentration can be kept higher than that of the conventional transistor. It is preferable that the first angle 01 and the second angle 02 of the ion implantation at this time are equivalent to the first ion implantation.
  • a third ion implantation is performed by facing the third corner portion 14 C 3 from the third direction indicated by the arrow C ′, and the third body layer 1 7 C 'is formed.
  • the fourth ion implantation is performed from the fourth direction indicated by the arrow D ′ toward the fourth corner portion 14 C 4, Form the body layer 1 7 D '.
  • the impurity concentration of the body layer 17 at the four corners can be secured higher than that of the conventional transistor, so that the leakage current between the source layer 1 1 and the drain layer 16 can be reduced.
  • the breakdown voltage between the source and the drain when the transistor is off can be improved.
  • the photoresist layer 18 is removed, and then an interlayer insulating film is formed on the entire surface. Then, contact holes are formed in the interlayer insulating film on the source layer 11, the gate electrode 14, and the drain layer 16, and the source layer 11, the gate electrode 14, A wiring that contacts the drain layer 16 is formed.
  • the impurity concentration of the body layer 17 at a part of the corner inside the gate electrode 14 can be made higher than that in the conventional example, but there are the following problems.
  • FIG. Fig. 6 schematically shows the energy band state when the DMOS transistor is off.
  • the energy band state of the parasitic transistor at the corner where the body layer 17 is formed by only one injection is shown by a solid line, and the normal transistor where the body layer 17 is formed by a second ion injection is shown by a broken line. ing.
  • the impurity concentration of the body layer 17 at the corner is 1/2 of the normal part.
  • the threshold voltage of the corner parasitic transistor is lower than that of the normal transistor.
  • the impurity concentration of the body layer 1 7 necessary for avoiding the leakage current at the corner is the second half of 1 0 17 cm-3, about 10 to the 18th level / cm-3 in the normal part.
  • the threshold voltage of the normal part exceeds 1 V, so there is a limit to reducing the threshold voltage.
  • the source layer 11 has first to fourth corner portions in which the impurity concentration of the body layer 17 is lowered by oblique ion implantation. 1 4 C 1 to 14 C 4 are formed apart from each other. That is, the source layer 11 is separated from the first to fourth corner portions 14 C 1 to 14 C 4 and is retracted to the inside of the region surrounded by the gate electrode 14.
  • FIG. 9 is a plan view showing the pattern of the DMOS transistor
  • FIG. 10 is a cross-sectional view of FIG. 9
  • FIG. 10 (A) is a cross-section along the line XX of FIG. Fig. 10
  • (B) is a cross-sectional view taken along line Y—Y in FIG. Figures 9 and 10 are
  • the distance between the source layer 1 1 and the first to fourth corner portions 1 4 C 1 to 14 C 4 is the thickness of the gate electrode 14 and the thickness of the photoresist layer 1 8, although it varies depending on the aspect ratio, it is preferably 1 to 2 m in a typical case.
  • FIG. 11 schematically shows the energy band state when the parasitic transistor formed in the corner portion of the DMOS transistor in the second embodiment is off.
  • the impurity concentration of the body layer 17 adjacent to the source layer 11 is the same as that of the normal part, so the energy barrier for the source layer 11 of the body layer 17 is the same as that of the normal part. become.
  • the gate electrode 14 does not exist above the source layer 11 side of the body layer 17 including this region, the inversion layer is not formed in this region.
  • the impurity concentration in the normal part can be lowered to 10 17 power / cm ⁇ 3 when the thickness of the gate insulating film 12 is 7 nm. Therefore, the threshold voltage of the DMOS transistor can be set to IV or lower, and further lower threshold voltage and lower on-resistance can be achieved.
  • the end of the drain layer 16 formed corresponding to the source layer 11 is connected to the source layer 11 spaced from the corner of the gate electrode 16. It is preferable that it is aligned with the end of.
  • the source layer 1 1 and the drain layer 16 are square in plan view. As a result, the widths of the source layer 1 1 and the drain layer 16 are the same. Current concentration can be prevented, and the strength against transistor breakdown (for example, electrostatic breakdown) due to current concentration can be improved, and the reliability of hot carriers can be improved.
  • the present invention is not limited to the above-described embodiment, and modifications can be made without departing from the scope of the invention.
  • the oblique ion implantation for forming the body layer 17 is performed after the source layer 11 is formed.
  • the gate electrode 14 is formed, It may be performed before the formation of the source layer 11.
  • the N-channel DMOS transistor is formed on the surface of the N semiconductor substrate 10, but the N-type optical semiconductor layer is formed on the P-type semiconductor substrate. It may be formed and formed on the surface of this epitaxial semiconductor layer.
  • the N-channel type DMOS transistor has been described.
  • the present invention also applies to the P-channel type DMOS transistor, the source layer 11, the drain layer 16, and the body layer. It can be applied by changing the conductivity type of 17 to the reverse conductivity type.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本発明は、ＤＭＯＳトランジスタにおいて、斜めイオン注入によりボディ層を形成する際に、リーク電流を低減するとともに、トランジスタのオフ時のソースドレイン間耐圧を向上する。ホトレジスト層１８を形成した後に、ホトレジスト層１８及びゲート電極１４をマスクとして、Ａ´の矢印で示された第１の方向からゲート電極１４の内側の第１のコーナー部１４Ｃ１を臨んで第１のイオン注入を行う。この第１のイオン注入により、第１のボディ層１７Ａ´が形成される。第１のボディ層１７Ａ´は第１のコーナー部１４Ｃ１からゲート電極１４の下方に延びて形成され、第１のコーナー部１４Ｃ１のボディ層１７Ａ´のＰ型不純物濃度を従来例のトランジスタに比して高く確保することができる。

Description

明 細 書
DMO S トランジスタ及びその製造方法 技術分野
本発明は、 DMO S トランジスタ及びその製造方法に関する。 背景技術
DMO S トランジスタは、 二重拡散でソース層とチャネルとなるボディ層が形 成された MO S電界効果型トランジスタであり、 電源回路やドライバー回路等の電力 用半導体素子として用いられている。
近年、 電子機器の小型化、 低消費電力化の要求により、 DMO S トランジスタ の低オン抵抗化が求められている。 このため、 微細加工技術を用いてトランジスタの ピッチを縮小して単位面積当たりのトランジスタ数を増大させている。 また、 従来は 熱拡散により形成されたボディ層を斜めイオン注入技術により形成することでトラン ジスタのチャネル長を短縮し、 低オン抵抗化が図られている。
以下、 Nチャネル型の横型 DMO S トランジスタの構造と製造方法について、 第 1 2図及び第 1 3図を参照して説明する。 第 1 2図は横型 DMO S トランジスタの パターンを示す平面図、 第 1 3図は、 第 1 2図の断面図であり、 第 1 3図 （A) は第 1 2図の X— X線に沿った断面図、 第 1 3図 （B) は第 1 2図の Y— Y線に沿った断 面図である。
N型の半導体基板 1 0 (例えば、 シリ コン単結晶基板） の表面に、 N型のソー ス層 1 1が形成されている。 ソース層 1 1は、 N型層 1 1 Aと、 N型層 1 1 Aよりも 高濃度の N +型層 1 1 Bから構成されている。
また、 半導体基板 1 0の表面にはソース層 1 1に隣接して、 ゲート絶縁膜 1 2 及びゲート絶縁膜 1 2に繋がった電界緩和用絶縁膜 1 3 ( L O C O S膜）が形成され、 このゲート絶縁膜 1 2上から電界緩和用絶縁膜 1 3の一部上にゲート電極 1 4 (例え ば、 ポリシリ コン膜からなる） が形成されている。 このゲート電極 1 4はソース層 1 1をリング状に囲むように形成されおり、 ソース層 1 1はリング状のゲート電極 1 4 の四角形の開口部分から露出されるようになっている。 また、 ゲート電極 1 4の側壁 にはスぺーサ膜 1 5 (例えば、 シリ コン酸化膜からなる） が形成され、 このスぺーサ 膜 1 5を用いてソース層 1 1の高濃度の N +型層 1 1 Bが形成される。
また、 半導体基板 1 0の表面に N +型のドレイン層 1 6が形成されている。 ド レイン層 1 6は、 電界緩和用絶縁膜 1 3を間に挟んで、 ソース層 1 1から離間されて 配置されている。
そして、 ソース層 1 1に部分的に重畳されるとともに、 ゲート電極 1 4の下方 の半導体基板 1 0の表面に延びた P型のボディ層 1 7が形成される。 このボディ層 1 7の表面はゲート電極 1 4に印加される電圧が閾値電圧以上になると N型に反転し、 ソース層 1 1と ドレイン層 1 6との間の導電チャネルを形成するようになつている。
以下、 ボディ層 1 7の形成方法について説明する。 ゲート電極 1 4上に端を有 し、 電界緩和用絶縁膜 1 3及びドレイン層 1 6をカバーするホトレジスト層 1 8を形 成する。
ソース層 1 1及びソース層 1 1に隣接したゲート電極 1 4の端部はホトレジス ト層 1 8から露出されている。 そして、 第 1 2図の A、 B、 C、 Dの矢印で示された 4方向から、 P型不純物の斜めイオン注入を行う。 つまり、 ゲート電極 1 4 とホ トレ ジス ト層 1 8をマスクとして、 半導体基板 1 0の表面に対して垂直方向から傾斜した 方向からイオンビームを入射させる。
このような斜めイオン注入によれば、 ゲート電極 1 4の下方の狭い領域にボデ ィ層 1 7を形成することができるので、 トランジスタのチャネル長を短縮し、 低オン 抵抗化を図ることができる。
なお、 D M O S トランジスタについては、 例えば日本特許公開公報平 1 0— 2 3 3 5 0 8号、 2 0 0 4— 0 3 9 7 7 3号に記載されている。 発明の開示
上記の斜めイオン注入の際に、 ゲート電極 1 4 とホ トレジス ト層 1 8のシャ ド 一イング効果により、 ゲート電極 1 4の内側のコーナ一部にはイオンが注入され難い ため、 この部分でボディ層 1 7の不純物濃度の低下が起こる。 この現象は、 微細化技 術を適用して D M O S トランジスタを形成する場合、 ゲート電極 1 4 とホ トレジス ト 層 1 8のアスペク ト比を高くすると顕著になる。
この結果、 ゲート電極 1 4の内側のコーナー部において、 ボディ層 1 7の不純 物濃度が局所的に低下して閾値電圧の低下が起こり、 この部分でソース層 1 1 と ドレ イン層 1 6 との間のリーク電流の増加、 トランジスタのオフ時のソース ドレイン間耐 圧の低下、 という問題が生じる。
本発明の D M O S トランジスタの製造方法は、 上述の課題に鑑みてなされたも のであり、 半導体基板と、 前記半導体基板の表面に形成された第 1導電型のソース層 と、 前記前記半導体基板の表面に形成されたゲート絶縁膜と、 前記ゲート絶縁膜を介 して、 前記ソース層を囲んでリング状に形成されたゲート電極と、 前記ソース層に重 畳されるとともに、 前記ゲート電極の下方の半導体基板の表面に延びた第 2導電型の ボディ層と、 前記ソース層に対応して前記半導体基板の表面に形成された第 1導電型 の ドレイン層と、 を備えた D M O S トランジスタの製造方法において、 前記ボディ層 を形成する工程は、 前記ゲート電極の内側のコーナー部を臨んで、 第 2導電型不純物 を前記半導体基板の表面にイオン注入する工程を含むこと特徴とする。
係る D M O S トランジスタの製造方法によれば、 前記ボディ層を形成する工程 は、 前記ゲート電極の内側のコーナー部を臨んで、 第 2導電型不純物を前記半導体基 板の表面にイオン注入する工程を含んでいるので、 前記コーナ一部において、 前記ボ ディ層の不純物濃度が局所的に低下することが抑えられる。 これにより、 リーク電流 を低減し、 トランジスタのオフ時のソースドレイン間耐圧を向上することができる。
また、 本発明の D M O S トランジスタは、 半導体基板と、 前記半導体基板の表 面に形成された第 1導電型のソース層と、 前記前記半導体基板の表面に形成されたゲ ート絶縁膜と、 前記ゲート絶縁膜を介して、 前記ソース層を囲んでリング状に形成さ れたゲート電極と、 前記ソース層に重畳され、 前記ゲート電極の下方の半導体基板の 表面に延びた第 2導電型のボディ層と、 前記ソース層に対応して前記半導体基板の表 面に形成された第 1導電型のドレイン層と、 を備え、 前記ボディ層の不純物濃度は前 記ゲート電極の内側のコーナー部で低下しており、 前記ソース層は、 前記コーナ一部 から離間して形成されていることを特徴とする。
係る D M O S トランジスタによれば、 前記ボディ層の不純物濃度は前記ゲート 電極の内側のコーナー部で低下しており、 前記ソース層は、 前記コーナー部から離間 して形成されているので、 前記コーナー部において、 前記ボディ層の不純物濃度が局 所的に低下することが抑えられ、 閾値電圧の低い寄生トランジスタの動作が抑えられ る。 これにより、 リーク電流を低減し、 トランジスタのオフ時のソース ドレイン間耐 圧を向上することができる。 尚、 第 1 2図において、 コーナー部の寄生トランジスタ によるリーク電流を破線矢印で示した。
本発明の DMO S トランジスタ及びその製造方法によれば、 斜めイオン注入に よりボディ層を形成する際に、 ソース層と ドレイン層との間のリーク電流を低減し、 トランジスタのオフ時のソース ドレイン間耐圧を向上することができる。 図面の簡単な説明
第 1図は本発明の第 1の実施形態による DMO S トランジスタ及びその製造方 法を説明する平面図であり、 第 2図は第 1図の DMO S トランジスタの断面図であり、 第 3図は斜めイオン注入の方向を示す図であり、 第 4図は本発明の第 1の実施形態に よる DMO S トランジスタ及びその製造方法を説明する平面図であり、 第 5図は第 3 図の DMO S トランジスタの断面図であり、 第 6図は本発明の第 1の実施形態による DMO S トランジスタのオフ時のエネルギーバンド状態を模式的に示す図であり、 第 7図は本発明の第 1の実施形態による DMO S トランジスタ及びその製造方法を説明 する平面図であり、 第 8図は本発明の第 1の実施形態による DMO S トランジスタ及 びその製造方法を説明する平面図であり、 第 9図は本発明の第 2の実施形態による D MO S トランジスタ及びその製造方法を説明する平面図であり、 第 1 0図は第 9図の DMO S トランジスタの断面図であり、 第 1 1図は第 2の実施形態による DMO S ト ランジスタのコーナー部に形成される寄生トランジスタのオフ時のエネルギーバンド 状態を模式的に示す図であり、 第 1 2図は従来例の DMO S トランジスタ及びその製 造方法を説明する平面図であり、 第 1 3図は第 1 2図の DMO S トランジスタの断面 図である。 発明を実施するための最良の形態
[第 1の実施形態]
以下、 第 1の実施形態による横型 DMO S トランジスタ （以下、 DMO S トラ ンジスタという） 及びその製造方法について説明する。 第 1図は DMO S トランジス タのパターンを示す平面図、 第 2図は、 第 1図の断面図であり、 第 2図 （A) は第 1 図の X— X線に沿った断面図、 第 2図 （B) は第 1図の Y— Y線に沿った断面図であ る。 尚、 第 1図及び第 2図と同一の構成部分については同一の符号を付して説明を省 略する。
本発明の DMO S トランジスタの製造方法の特徴は、 ボディ層 1 7を形成する 工程にあり、 ゲート電極の内側のコーナー部を臨んで、 イオン注入することである。 即ち、 第 1図、 第 2図に示すように、 ホトレジス ト層 1 8を形成した後に、 ホ トレジ ス ト層 1 8及びゲート電極 1 4をマスクと して、 A' の矢印で示された第 1の方向か らゲート電極 1 4の内側の第 1のコーナー部 1 4 C 1を臨んで、 P型不純物（例えば、 ボロンや B F 2) の第 1のイオン注入を行う。 この第 1のイオン注入により、 P型の 第 1のボディ層 1 7 A' が形成される。 第 1のボディ層 1 7 A' は、 ソース層 1 1に 部分的に重畳されており、 第 1のコーナー部 1 4 C 1からゲート電極 1 4の下方に延 びて形成され、 第 1のコーナー部 1 4 C 1のボディ層 1 7 A' の P型不純物濃度を従 来例のトランジスタに比して高く確保することができる。
この第 1のイオン注入は、 イオン注入方向を半導体基板 1 0の表面 （主面） に 対して垂直な方向 （第 3図の z方向） に対して第 1の角度 0 1だけ傾斜させると とも に、 ゲート電極 1 4が延びる長手方向 （図中の X方向） に対して第 2の角度 0 2だけ 傾斜させて行われる。 （第 1図、 第 2図、 第 3図を参照）
第 1の角度 0 1は 2 0° 以上、 4 5° 以下であり （2 0° ≤ 0 1≤ 4 5° )、 第 2の角度 0 2は 1 5° 以上、 4 0° 以下 （ 1 5° ≤ 6 2≤ 4 0° ；)、 若しくは、 5 0° 以上、 7 5° 以下 （ 5 0° ≤ 0 2≤ 7 5° ) であることが、 チヤネリングを抑制する 上で好ましい。 チャネリング抑制の上で、 さらに好ましくは、 ゲート電極 1 4の長手 方向 （X方向） 若しくは横手方向 （X方向に直角の y方向） は、 ( 1 1 0) 面にオリフ ラを有する半導体基板 1 0 (シリ コン単結晶ウェハー） の < 1 1 0 >方向と一致して いることである。
また、 第 1のイオン注入のドーズ量、 加速エネルギーは、 トランジスタの閾値 等の特性を考慮して決定することができるが、 典型的な場合 （イオン種と して、 ポロ ンを用い、 ゲート絶縁膜 1 2の膜厚が 7 nm、 閾値が 1. 0 V) では、 ドーズ量は 4 X 1 0 1 2〜5 X 1 0 1 2Z c m 2、 加速エネルギーは 7 0 k e Vである。
一方、 この第 1のイオン注入では、 第 1のコーナー部 1 4 C 1に隣接した第 2 のコーナー部 1 4 C 2、 反対側の第 3のコーナー部 1 4 C 3及び第 4のコーナー部 1 4 C 4には、 ホ トレジス ト層 1 8及びゲート電極 1 4によるシャ ドーイング効果によ りイオン注入がされない。 そこで、 次の第 2のイオン注入を行う。 即ち、 第 2のィォ ン注入は、 第 4図及び第 5図に示すように、 半導体基板 1 0 (ウェハー） を回転させ た後に、 第 1のイオン注入と同様の条件で行われる。 尚、 第 4図は DMO S トランジ スタのパターンを示す平面図、 第 5図は、 第 4図の断面図であり、 第 5図 （A) は第
4図の X— X線に沿った断面図、 第 5図 （B) は第 4図の Y— Y線に沿った断面図で ある。
第 2のイオン注入は B ' の矢印で示された第 2の方向からグート電極 1 4の内 側の第 2のコーナー部 1 4 C 2を臨んで行われる。 この第 2のイオン注入により、 第 2のボディ層 1 7 B ' が形成される。 第 2のボディ層 1 7 B ' は第 2のコーナー部 1 4 C 2からゲート電極 1 4の下方に延びて形成され、 第 2のコーナー部 1 4 C 2の第 2のボディ層 1 7 B ' の P型不純物濃度を従来例のトランジスタに比して高く確保す ることができる。 この時のイオン注入の第 1の角度 0 1 と第 2の角度 0 2は、 第 1の イオン注入と等価にすることが好ましい。
同様にして、 第 7図に示すように、 C ' の矢印で示された第 3の方向から第 3 のコーナー部 1 4 C 3を臨んで第 3のイオン注入を行い、 第 3のボディ層 1 7 C ' を 形成する。 また、 同様にして、 第 8図に示すように、 D ' の矢印で示された第 4の方 向から第 4のコーナー部 1 4 C 4を臨んで第 4のイオン注入を行い、 第 4のボディ層 1 7 D ' を形成する。 こう して、 ゲート電極 1 4の内側の 4つのコーナー部に臨んで 4回のイオン注入が行われると、 ボディ層 1 7は第 1〜第 4のボディ層 1 7 A ' 〜 1 7 D ' で構成されることになる。 これにより、 4つのコーナー部のボディ層 1 7の不 純物濃度は従来例のトランジスタに比して高く確保することができるので、 ソース層 1 1 と ドレイン層 1 6 との間のリーク電流を低減するとともに、 トランジスタのオフ 時のソース ドレイン間耐圧を向上することができる。
尚、 図面において省略されているが、 ボディ層 1 7の形成後には、 ホ トレジス ト層 1 8は除去され、 その後、 全面に層間絶縁膜が形成される。 そして、 ソース層 1 1、 ゲート電極 1 4、 ドレイン層 1 6上の層間絶縁膜にそれぞれコンタク トホールが 形成され、 それぞれのコンタク トホールと通して、 ソース層 1 1、 ゲート電極 1 4、 ドレイン層 1 6にコンタク トする配線が形成される。
[第 2の実施形態]
前述のように第 1の実施形態においては、 ゲート電極 1 4の内側のコーナ一部 のボディ層 1 7の不純物濃度を従来例に比べて高くできるが、 以下の問題がある。 こ れについて第 6図を参照して説明する。 第 6図は、 D M O S トランジスタのオフ時の エネルギーバンド状態を模式的に示している。 一度の注入のみでボディ層 1 7が形成 されるコーナー部の寄生トランジスタのエネルギーバンド状態を実線で、 二度のィォ ン注入でボディ層 1 7が形成される正常部のトランジスタは破線で示している。 一度 当たりのイオン注入のドーズ量が同じであるとすると、 コーナー部のボディ層 1 7の 不純物濃度は正常部の 1 / 2となる。 この結果、 コーナー部の寄生トランジスタは、 正常部の トランジスタと比較して、 閾値電圧が低くなる。 ゲート絶縁膜 1 2の膜厚が 7 n mであるとすると、 コーナー部でのリーク電流を避けるために必要な、 ボディ層 1 7の不純物濃度はコーナー部で、 1 0の 1 7乗の後半/ cm-3、 正常部で 1 0の 1 8乗 台/ cm-3程度となる。 このときの正常部の閾値電圧は、 1 Vを超えるため低閾値電圧化 には限界がある。
そこで、 本実施形態においては、 第 9図及び第 1 0図に示すように、 ソース層 1 1は、 斜めイオン注入によりボディ層 1 7の不純物濃度の低下が生じる第 1〜第 4 のコーナー部 1 4 C 1〜 1 4 C 4から離間して形成したものである。 つまり、 ソース 層 1 1は、 は第 1〜第 4のコーナ一部 1 4 C 1〜： 1 4 C 4から離れ、 ゲート電極 1 4 によって囲まれた領域の内側に後退される。
尚、 第 9図は D M O S トランジスタのパターンを示す平面図、 第 1 0図は、 第 9図の断面図であり、 第 1 0図 （A ) は第 9図の X— X線に沿った断面図、 第 1 0図 (B) は第 9図の Y— Y線に沿った断面図である。 また、 第 9図及び第 1 0図は、 第
1のコーナー部 1 4 C 1を臨む、 第 1のイオン注入に対応する構成だけを示している。 第 1イオン注入に続いて、 第 2〜第 4のイオン注入も第 1の実施形態と同じに行われ る。
ソース層 1 1 と第 1〜第 4のコーナー部 1 4 C 1〜 1 4 C 4 との離間される距 離は、 ゲ一ト電極 1 4、 ホ トレジス ト層 1 8の厚さ、 それらのァスぺク ト比によって 異なるが、 典型的な場合では 1〜 2 mであることが好ましい。
第 1 1図は、 第 2の実施形態で DMO S トランジスタのコーナー部に形成され る寄生トランジスタのオフ時のエネルギーバンド状態を模式的に示している。 第 1 1 図に示すように、 ソース層 1 1に隣接したボディ層 1 7の不純物濃度は、 正常部と同 じとなるためボディ層 1 7のソース層 1 1に対するエネルギー障壁は正常部と同じに なる。 また、 ゲート電極 1 4がこの領域を含むボディ層 1 7のソース層 1 1側の上部 に存在しないため、 この領域には反転層が形成されない。 この結果、 コーナー部の寄 生トランジスタの動作を完全に抑制することができる。 このため、 正常部の不純物濃 度をゲート絶縁膜 1 2の膜厚が 7 nmのときに、 1 0の 1 7乗台ノ /cm-3に下げること ができる。 よって、 DMO S トランジスタの閾値電圧を IV以下に設定することが可能 となり、 さらなる低閾値電圧化、 低オン抵抗化が可能となる。
また、 上記構成に加えて、 第 9図に示すように、 ソース層 1 1に対応して形成 されたドレイン層 1 6の端は、 ゲート電極 1 6のコーナー部から離間されたソース層 1 1の端と揃っていることが好ましい。 ソース層 1 1 と ドレイン層 1 6は平面的には 四角形である。 これにより、 ソース層 1 1 と ドレイン層 1 6の幅が同じになるのでゲ ―ト電極 1 6のコーナー部に、 トランジスタがオンした時に流れるソース ドレイン間 電流が集中することが防止され、 電流集中による トランジスタの破壊 （例えば、 静電 破壊） に対する強度の向上、 ホッ トキャリアに対する信頼性の向上等を図ることがで きる。
尚、 本発明は上記実施形態に限定されることなく、 その要旨を逸脱しない範囲 で変更が可能であることは言うまでもない。 例えば、 第 1及び第 2の実施形態におい ては、 ボディ層 1 7を形成するための斜めイオン注入は、 ソース層 1 1を形成した後 に行っているが、 ゲート電極 1 4の形成後、 ソース層 1 1の形成前に行ってもよい。
また、 第 1及び第 2の実施形態においては、 Nチャネル型の D M O S トランジ スタは、 N半導体基板 1 0の表面に形成されているが、 P型半導体基板上に N型のェ ピタキシャル半導体層を形成し、 このェピタキシャル半導体層の表面に形成するよう kしてもよい。
また、 第 1及び第 2の実施形態においては、 Nチャネル型の D M O S トランジ スタについて説明したが、 本発明は、 Pチャネル型の D M O S トランジスタについて も、 ソース層 1 1、 ドレイン層 1 6、 ボディ層 1 7の導電型を逆導電型に変更するこ とにより、 適用することができる。

Claims

請 求 の 範 囲
1. 半導体基板と、前記半導体基板の表面に形成された第 1導電型のソース層と、前 記前記半導体基板の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し て、前記ソース層を囲んでリング状に形成されたゲ一ト電極と、前記ソース層に 重畳されるとともに、前記ゲート電極の下方の半導体基板の表面に延びた第 2導 電型のボディ層と、前記ソース層に対応して前記半導体基板の表面に形成された 第 1導電型のドレイン層と、を備えた DMO S トランジスタの製造方法において、 前記ボディ層を形成する工程は、 前記ゲート電極の内側のコーナ一部を臨んで、 第 2導電型不純物を前記半導体基板の表面にイオン注入する工程を含むこと特 徴とする DMOS トランジスタの製造方法。
2. 前記イオン注入は、イオン注入方向を前記半導体基板の表面に対して垂直な方向 に対して第 1の角度だけ傾斜させるとともに、前記グート電極が延びる方向に対 して第 2の角度だけ傾斜させて行われ、前記第 1の角度は 20° 以上、 45° 以 下であり、 前記第 2の角度は 1 5° 以上、 40° 以下、 若しくは 50° 以上、 7 5° 以下であることを特徴とする請求項 1に記載の DMO S トランジスタの製 造方法。
3. 前記ソース層は、前記ゲート電極の内側のコーナー部から離間して形成されるこ とを特徴とする請求項 1又は請求項 2に記載の DMO トランジスタの製造方 法。
4. 前記ドレイン層は、前記ドレイン層の端を前記ソース層の端と揃えて形成される ことを特徴とする請求項 3に記載の DMO S トランジスタの製造方法。
5. 半導体基板と、前記半導体基板の表面に形成された第 1導電型のソース層と、前 記前記半導体基板の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介し て、前記ソース層を囲んでリング状に形成されたゲート電極と、前記ソース層に 重畳され、前記ゲート電極の下方の半導体基板の表面に延びた第 2導電型のボデ ィ層と、前記ソース層に対応して前記半導体基板の表面に形成された第 1導電型 のドレイン層と、 を備え、
前記ボディ層の不純物濃度は前記ゲート電極の内側のコーナー部で低下してお り、前記ソース層は、前記コーナー部から離間して形成されていることを特徴と する D M O S トランジスタ。
前記ドレイン層の端は、前記ゲート電極のコーナ一部から離間された前記ソース 層の端と揃っていることを特徴とする請求項 5に記載の D M O S トランジスタ。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023429A (ja) * 2009-07-13 2011-02-03 Mitsumi Electric Co Ltd 半導体装置の製造方法及び半導体集積回路装置
CN102468177A (zh) * 2010-11-19 2012-05-23 无锡华润上华半导体有限公司 P型dmos器件及其制造方法
US9941171B1 (en) * 2016-11-18 2018-04-10 Monolithic Power Systems, Inc. Method for fabricating LDMOS with reduced source region
KR20260019292A (ko) * 2024-08-01 2026-02-10 삼성전자주식회사 전력 반도체 소자

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63233567A (ja) * 1987-03-23 1988-09-29 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH0697438A (ja) * 1992-09-10 1994-04-08 Hitachi Ltd 絶縁ゲート形半導体装置
JPH06291074A (ja) * 1993-04-06 1994-10-18 Nippondenso Co Ltd 半導体装置の製造方法
JPH08321556A (ja) * 1995-03-09 1996-12-03 Sgs Thomson Microelectron Srl 集積回路の製造方法
JPH09320978A (ja) * 1996-05-31 1997-12-12 Nec Corp イオン注入方法
JPH10303140A (ja) * 1997-04-21 1998-11-13 St Microelectron Srl 絶縁ゲート電界効果トランジスタの製造方法
JPH11111728A (ja) * 1997-09-30 1999-04-23 Matsushita Electric Works Ltd Ｍｏｓｆｅｔの製造方法
JP2001077360A (ja) * 1999-09-03 2001-03-23 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2003502862A (ja) * 1999-06-21 2003-01-21 インフィニオン テクノロジーズ ノース アメリカ コーポレイション ハローインプラントを形成するための改善された方法を用いてデバイス性能を向上させる方法
JP2007027641A (ja) * 2005-07-21 2007-02-01 Toshiba Corp 半導体装置及びその製造方法
JP2007080919A (ja) * 2005-09-12 2007-03-29 Sanyo Electric Co Ltd 半導体装置
JP2007128978A (ja) * 2005-11-01 2007-05-24 Denso Corp 半導体装置およびその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2199694A (en) * 1986-12-23 1988-07-13 Philips Electronic Associated A method of manufacturing a semiconductor device
JP3099917B2 (ja) * 1992-03-09 2000-10-16 日本電気株式会社 電界効果トランジスタ
DE69429915D1 (de) * 1994-07-04 2002-03-28 St Microelectronics Srl Verfahren zur Herstellung von Leistungsbauteilen hoher Dichte in MOS-Technologie
JPH0963983A (ja) * 1995-08-29 1997-03-07 Oki Electric Ind Co Ltd 不純物拡散領域の形成方法、拡散ｍｏｓトランジスタの製造方法、ダイオードの製造方法
EP0841702A1 (en) 1996-11-11 1998-05-13 STMicroelectronics S.r.l. Lateral or vertical DMOSFET with high breakdown voltage
US7115946B2 (en) 2000-09-28 2006-10-03 Kabushiki Kaisha Toshiba MOS transistor having an offset region
JP2002110970A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置
US6552389B2 (en) * 2000-12-14 2003-04-22 Kabushiki Kaisha Toshiba Offset-gate-type semiconductor device
JP2004039773A (ja) 2002-07-02 2004-02-05 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP3897801B2 (ja) * 2005-08-31 2007-03-28 シャープ株式会社 横型二重拡散型電界効果トランジスタおよびそれを備えた集積回路
US20070148926A1 (en) * 2005-12-28 2007-06-28 Intel Corporation Dual halo implant for improving short channel effect in three-dimensional tri-gate transistors

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63233567A (ja) * 1987-03-23 1988-09-29 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH0697438A (ja) * 1992-09-10 1994-04-08 Hitachi Ltd 絶縁ゲート形半導体装置
JPH06291074A (ja) * 1993-04-06 1994-10-18 Nippondenso Co Ltd 半導体装置の製造方法
JPH08321556A (ja) * 1995-03-09 1996-12-03 Sgs Thomson Microelectron Srl 集積回路の製造方法
JPH09320978A (ja) * 1996-05-31 1997-12-12 Nec Corp イオン注入方法
JPH10303140A (ja) * 1997-04-21 1998-11-13 St Microelectron Srl 絶縁ゲート電界効果トランジスタの製造方法
JPH11111728A (ja) * 1997-09-30 1999-04-23 Matsushita Electric Works Ltd Ｍｏｓｆｅｔの製造方法
JP2003502862A (ja) * 1999-06-21 2003-01-21 インフィニオン テクノロジーズ ノース アメリカ コーポレイション ハローインプラントを形成するための改善された方法を用いてデバイス性能を向上させる方法
JP2001077360A (ja) * 1999-09-03 2001-03-23 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2007027641A (ja) * 2005-07-21 2007-02-01 Toshiba Corp 半導体装置及びその製造方法
JP2007080919A (ja) * 2005-09-12 2007-03-29 Sanyo Electric Co Ltd 半導体装置
JP2007128978A (ja) * 2005-11-01 2007-05-24 Denso Corp 半導体装置およびその製造方法

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