JPH11111728A - Ｍｏｓｆｅｔの製造方法 - Google Patents
Ｍｏｓｆｅｔの製造方法Info
- Publication number
- JPH11111728A JPH11111728A JP26685897A JP26685897A JPH11111728A JP H11111728 A JPH11111728 A JP H11111728A JP 26685897 A JP26685897 A JP 26685897A JP 26685897 A JP26685897 A JP 26685897A JP H11111728 A JPH11111728 A JP H11111728A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- ions
- implanted
- semiconductor
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体領域における半導体層の直交方向の拡
散長まで長くすることなく、パンチスルーを防止する。 【解決手段】 第１又は第２の導電型のいずれか一方の
導電型を有した半導体層2 に注入された第１のイオンが
拡散することにより第１又は第２の導電型の他方の導電
型を有してなる半導体領域と、半導体領域に注入された
第２のイオンが拡散することにより第１又は第２の導電
型の一方の導電型をしてなるソース領域と、を備えたＭ
ＯＳＦＥＴの製造方法であって、第１のイオンを半導体
層に斜めに交差する状態で注入し、第２のイオンを半導
体層に対して直交する状態で注入するようにしている。
散長まで長くすることなく、パンチスルーを防止する。 【解決手段】 第１又は第２の導電型のいずれか一方の
導電型を有した半導体層2 に注入された第１のイオンが
拡散することにより第１又は第２の導電型の他方の導電
型を有してなる半導体領域と、半導体領域に注入された
第２のイオンが拡散することにより第１又は第２の導電
型の一方の導電型をしてなるソース領域と、を備えたＭ
ＯＳＦＥＴの製造方法であって、第１のイオンを半導体
層に斜めに交差する状態で注入し、第２のイオンを半導
体層に対して直交する状態で注入するようにしている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＭＯＳＦＥＴの
製造方法に関するものである。
製造方法に関するものである。
【０００２】
【従来の技術】従来、この種のＭＯＳＦＥＴとして図９
に示す構成のものが存在する。このものは、第１導電型
（ｎ+ 型）を有した第１の半導体層A 、第１導電型（ｎ
型）を有し第１の半導体層A よりも抵抗が大きい第２の
半導体層B 、第２の導電型（ｐ + 型）を有した半導体領
域C 、ソース領域D を備えている。
に示す構成のものが存在する。このものは、第１導電型
（ｎ+ 型）を有した第１の半導体層A 、第１導電型（ｎ
型）を有し第１の半導体層A よりも抵抗が大きい第２の
半導体層B 、第２の導電型（ｐ + 型）を有した半導体領
域C 、ソース領域D を備えている。
【０００３】次に、図10(a) 乃至(d) に基づいて、この
ものの製造方法、詳しくは、半導体領域C 及びソース領
域D を形成する製造方法について説明する。まず、同図
(a)に矢示するように、ホウ素イオン（第１のイオン）
を第２の半導体層B に直交して注入してから、同図(b)
に示すように、拡散させることにより半導体領域C を形
成し、同図(c) に矢示するように、リンイオン（第２の
イオン）を第２の半導体層B に対して直交する状態で注
入してしてから、同図(d) に示すように、拡散させるこ
とによりソース領域D を形成する。こうして、半導体領
域C 及びソース領域D を形成することにより、チャネル
領域E が、同図(d) に示すように、半導体領域C でリン
イオンが拡散されていない非拡散部分の表面近傍に形成
される。従って、このチャネル領域E のチャネル長Ｌ1
は、第２の半導体層B に沿ったホウ素イオンの拡散長Ｌ
2 とリンイオンの拡散長Ｌ3 との差により決定される。
ものの製造方法、詳しくは、半導体領域C 及びソース領
域D を形成する製造方法について説明する。まず、同図
(a)に矢示するように、ホウ素イオン（第１のイオン）
を第２の半導体層B に直交して注入してから、同図(b)
に示すように、拡散させることにより半導体領域C を形
成し、同図(c) に矢示するように、リンイオン（第２の
イオン）を第２の半導体層B に対して直交する状態で注
入してしてから、同図(d) に示すように、拡散させるこ
とによりソース領域D を形成する。こうして、半導体領
域C 及びソース領域D を形成することにより、チャネル
領域E が、同図(d) に示すように、半導体領域C でリン
イオンが拡散されていない非拡散部分の表面近傍に形成
される。従って、このチャネル領域E のチャネル長Ｌ1
は、第２の半導体層B に沿ったホウ素イオンの拡散長Ｌ
2 とリンイオンの拡散長Ｌ3 との差により決定される。
【０００４】このものは、チャネル領域E のチャネル長
Ｌ1 を長くする程、耐電圧の低下を防止することができ
る。
Ｌ1 を長くする程、耐電圧の低下を防止することができ
る。
【０００５】
【発明が解決しようとする課題】かかる従来のＭＯＳＦ
ＥＴの製造方法にあっては、耐電圧の低下を防止するた
めに、チャネル領域E のチャネル長Ｌ1 を長くすること
を狙って、注入されたホウ素イオン及びリンイオンの拡
散条件を適宜設定することにより、ホウ素イオンの拡散
長Ｌ2 を長くすると、半導体領域C における、第２の半
導体層B の直交方向の拡散長まで長くなってしまうの
で、ＭＯＳＦＥＴのオフ時に半導体領域C の空乏層が第
１の半導体層A に到達しないよう、第２の半導体層B の
直交方向の寸法を大きくしなければならなくなるが、第
２の半導体層B の直交方向の寸法を大きくすると、第１
の半導体層A の表面に形成されるドレイン領域と前述し
たソース領域との間のいわゆるオン抵抗が大きくなると
いう懸念がある。
ＥＴの製造方法にあっては、耐電圧の低下を防止するた
めに、チャネル領域E のチャネル長Ｌ1 を長くすること
を狙って、注入されたホウ素イオン及びリンイオンの拡
散条件を適宜設定することにより、ホウ素イオンの拡散
長Ｌ2 を長くすると、半導体領域C における、第２の半
導体層B の直交方向の拡散長まで長くなってしまうの
で、ＭＯＳＦＥＴのオフ時に半導体領域C の空乏層が第
１の半導体層A に到達しないよう、第２の半導体層B の
直交方向の寸法を大きくしなければならなくなるが、第
２の半導体層B の直交方向の寸法を大きくすると、第１
の半導体層A の表面に形成されるドレイン領域と前述し
たソース領域との間のいわゆるオン抵抗が大きくなると
いう懸念がある。
【０００６】本発明は、上記の点に着目してなされたも
ので、その目的とするところは、半導体領域における半
導体層の直交方向の拡散長まで長くすることなく、耐電
圧の低下を防止することができるＭＯＳＦＥＴの製造方
法を提供することにある。
ので、その目的とするところは、半導体領域における半
導体層の直交方向の拡散長まで長くすることなく、耐電
圧の低下を防止することができるＭＯＳＦＥＴの製造方
法を提供することにある。
【０００７】
【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載の発明の製造方法は、第１又は第
２の導電型のいずれか一方の導電型を有した半導体層に
注入された第１のイオンが拡散することにより第１又は
第２の導電型の他方の導電型を有してなる半導体領域
と、半導体領域に注入された第２のイオンが拡散するこ
とにより第１又は第２の導電型の一方の導電型をしてな
るソース領域と、を備えたＭＯＳＦＥＴの製造方法であ
って、前記第１のイオンを前記半導体層に斜めに交差す
る状態で注入し、前記第２のイオンを前記半導体層に対
して直交する状態で注入するようにしている。
ために、請求項１記載の発明の製造方法は、第１又は第
２の導電型のいずれか一方の導電型を有した半導体層に
注入された第１のイオンが拡散することにより第１又は
第２の導電型の他方の導電型を有してなる半導体領域
と、半導体領域に注入された第２のイオンが拡散するこ
とにより第１又は第２の導電型の一方の導電型をしてな
るソース領域と、を備えたＭＯＳＦＥＴの製造方法であ
って、前記第１のイオンを前記半導体層に斜めに交差す
る状態で注入し、前記第２のイオンを前記半導体層に対
して直交する状態で注入するようにしている。
【０００８】請求項２記載の発明の製造方法は、請求項
１記載の発明の製造方法において、前記半導体層を有し
た基板を前記半導体層の直交方向を回転軸として回転さ
せた状態で、前記第１のイオンを前記半導体層に注入す
るようにしている。
１記載の発明の製造方法において、前記半導体層を有し
た基板を前記半導体層の直交方向を回転軸として回転さ
せた状態で、前記第１のイオンを前記半導体層に注入す
るようにしている。
【０００９】
【発明の実施の形態】本発明の第１実施形態のＭＯＳＦ
ＥＴの製造方法を図１乃至図５に基づいて、以下に説明
する。
ＥＴの製造方法を図１乃至図５に基づいて、以下に説明
する。
【００１０】まず、図１(a) に示すように、第１の導電
型（ｎ+ 型）の第１の半導体層1 及びその第１の半導体
層1 よりも比抵抗の大きい第１の導電型（ｎ型）の第２
の半導体層2 が形成された基板3 のその第２の半導体層
2 の表面上に、所定の膜厚を有した第１の絶縁膜4 を形
成する。次に、図１(b) に示すように、第１の絶縁膜4
の一部を除去して、第１の凹部5 を形成してから、矢示
するように、高濃度のホウ素イオン（第１のイオン）を
第２の半導体層2 に直交する方向、詳しくは、直交方向
から７度傾けた略直交する方向に注入する。次に、図１
(c) に示すように、注入したホウ素イオンを拡散させ
て、比抵抗の小さい第２の導電型（ｐ+ 型）の第１の半
導体領域6 を所定の深さで形成するのと同時に、その第
１の半導体領域6 上に第２の絶縁膜7 を形成する。
型（ｎ+ 型）の第１の半導体層1 及びその第１の半導体
層1 よりも比抵抗の大きい第１の導電型（ｎ型）の第２
の半導体層2 が形成された基板3 のその第２の半導体層
2 の表面上に、所定の膜厚を有した第１の絶縁膜4 を形
成する。次に、図１(b) に示すように、第１の絶縁膜4
の一部を除去して、第１の凹部5 を形成してから、矢示
するように、高濃度のホウ素イオン（第１のイオン）を
第２の半導体層2 に直交する方向、詳しくは、直交方向
から７度傾けた略直交する方向に注入する。次に、図１
(c) に示すように、注入したホウ素イオンを拡散させ
て、比抵抗の小さい第２の導電型（ｐ+ 型）の第１の半
導体領域6 を所定の深さで形成するのと同時に、その第
１の半導体領域6 上に第２の絶縁膜7 を形成する。
【００１１】次に、図１(d) に示すように、エッチング
でもって、第２の絶縁膜4 の一部を除去して、第２の半
導体層2 及び第１の半導体領域6 に達するよう第２の凹
部8を形成する。次に、図１(e) に示すように、第２の
凹部8 内にゲート絶縁膜となる第３の絶縁膜9 を形成す
る。次に、図１(f) に示すように、ゲート電極となるポ
リシリコン製の第１の導電膜10を形成する。
でもって、第２の絶縁膜4 の一部を除去して、第２の半
導体層2 及び第１の半導体領域6 に達するよう第２の凹
部8を形成する。次に、図１(e) に示すように、第２の
凹部8 内にゲート絶縁膜となる第３の絶縁膜9 を形成す
る。次に、図１(f) に示すように、ゲート電極となるポ
リシリコン製の第１の導電膜10を形成する。
【００１２】次に、図２(a) に示すように、第１の半導
体領域6 及び第２の半導体層2 に達するよう、エッチン
グでもって、第３の絶縁膜9 及び第１の導電膜10のそれ
ぞれの一部を除去して、第３の凹部11を形成する。次
に、図２(b) に示すように、基板3 を第２の半導体層2
の直交方向を回転軸として回転させた状態で、矢示する
ように、ホウ素イオン（第１のイオン）を第２の半導体
層2 に斜めに交差する状態で注入する。なお、ホウ素イ
オンを注入するときの基板の回転状態を図４及び図５に
示している。次に、図２(c) に示すように、注入したホ
ウ素イオンを拡散させて、前述したエッチングの際に残
存した第３の絶縁膜9 及び第１の導電膜10の下側にま
で、第２の導電型（ｐ型）の第２の半導体領域12を形成
する。
体領域6 及び第２の半導体層2 に達するよう、エッチン
グでもって、第３の絶縁膜9 及び第１の導電膜10のそれ
ぞれの一部を除去して、第３の凹部11を形成する。次
に、図２(b) に示すように、基板3 を第２の半導体層2
の直交方向を回転軸として回転させた状態で、矢示する
ように、ホウ素イオン（第１のイオン）を第２の半導体
層2 に斜めに交差する状態で注入する。なお、ホウ素イ
オンを注入するときの基板の回転状態を図４及び図５に
示している。次に、図２(c) に示すように、注入したホ
ウ素イオンを拡散させて、前述したエッチングの際に残
存した第３の絶縁膜9 及び第１の導電膜10の下側にま
で、第２の導電型（ｐ型）の第２の半導体領域12を形成
する。
【００１３】次に、図２(d) に示すように、レジスト13
でマスクを形成した後に、矢示するように、リンイオン
（第２のイオン）を第２の半導体層2 に直交する方向、
詳しくは、直交方向から７度傾けた略直交する方向に注
入する。次に、図２(e) に示すように、レジスト13及び
第１の導電膜10によりマスクされていない部分に、注入
したリンイオンを拡散させて、第１の導電型（ｎ型）の
ソース領域14を形成する。次に、図２(f) に示すよう
に、第４の絶縁膜15を形成して後に、第４の凹部16を形
成し、さらに、第１の半導体領域6 及びソース領域14に
コンタクトしてソース電極となる第２の導電膜17を形成
する。
でマスクを形成した後に、矢示するように、リンイオン
（第２のイオン）を第２の半導体層2 に直交する方向、
詳しくは、直交方向から７度傾けた略直交する方向に注
入する。次に、図２(e) に示すように、レジスト13及び
第１の導電膜10によりマスクされていない部分に、注入
したリンイオンを拡散させて、第１の導電型（ｎ型）の
ソース領域14を形成する。次に、図２(f) に示すよう
に、第４の絶縁膜15を形成して後に、第４の凹部16を形
成し、さらに、第１の半導体領域6 及びソース領域14に
コンタクトしてソース電極となる第２の導電膜17を形成
する。
【００１４】以上の製造工程の後に、第１の半導体層1
の表面に、ドレイン電極となる第３の導電膜18を形成し
て、図３に示したエンハンスメント型のＤＭＯＳＦＥＴ
が製造される。上記した製造工程により、チャネル領域
19が、図３に示すように、第２の半導体領域12でリンイ
オンが拡散されていない非拡散部分の表面近傍に形成さ
れる。
の表面に、ドレイン電極となる第３の導電膜18を形成し
て、図３に示したエンハンスメント型のＤＭＯＳＦＥＴ
が製造される。上記した製造工程により、チャネル領域
19が、図３に示すように、第２の半導体領域12でリンイ
オンが拡散されていない非拡散部分の表面近傍に形成さ
れる。
【００１５】かかるＭＯＳＦＥＴの製造方法にあって
は、第２の半導体層2 に斜めに交差する状態で注入され
るホウ素イオンは、第２の半導体層2 に沿う方向の拡散
長が長くなる。しかしながら、第２の半導体層2 に略直
交する状態で第２の半導体領域に注入されるリンイオン
は、第２の半導体層2 に沿う方向の拡散長が長くならな
い。従って、第２の半導体領域12における、第２の半導
体層2 の直交方向のホウ素イオンの拡散長まで長くする
ことなく、第２の半導体層2 に沿ったホウ素イオンの拡
散長Ｌ1 とリンイオンの拡散長Ｌ2 との差により決定さ
れるチャネル領域19のチャネル長Ｌ3 を長くすることが
でき、ひいては、耐電圧の低下を防止するとともに、ド
レインソース間の印加電圧を大きくしても電流が飽和し
ない現象である、いわゆるパンチスルーを防止すること
ができる。
は、第２の半導体層2 に斜めに交差する状態で注入され
るホウ素イオンは、第２の半導体層2 に沿う方向の拡散
長が長くなる。しかしながら、第２の半導体層2 に略直
交する状態で第２の半導体領域に注入されるリンイオン
は、第２の半導体層2 に沿う方向の拡散長が長くならな
い。従って、第２の半導体領域12における、第２の半導
体層2 の直交方向のホウ素イオンの拡散長まで長くする
ことなく、第２の半導体層2 に沿ったホウ素イオンの拡
散長Ｌ1 とリンイオンの拡散長Ｌ2 との差により決定さ
れるチャネル領域19のチャネル長Ｌ3 を長くすることが
でき、ひいては、耐電圧の低下を防止するとともに、ド
レインソース間の印加電圧を大きくしても電流が飽和し
ない現象である、いわゆるパンチスルーを防止すること
ができる。
【００１６】また、ホウ素イオンを第２の半導体層2 に
注入するときに、第２の半導体層2を有した基板3 を第
２の半導体層2 の直交方向を回転軸として回転させるか
ら、イオン注入源を回転させるような煩わしいことをし
なくても、製造工程で基板表面に設けられた導電層や絶
縁層の影にならないよう、ホウ素イオンを第２の半導体
層2 に注入することができる。
注入するときに、第２の半導体層2を有した基板3 を第
２の半導体層2 の直交方向を回転軸として回転させるか
ら、イオン注入源を回転させるような煩わしいことをし
なくても、製造工程で基板表面に設けられた導電層や絶
縁層の影にならないよう、ホウ素イオンを第２の半導体
層2 に注入することができる。
【００１７】次に、本発明の第２実施形態のＭＯＳＦＥ
Ｔの製造方法を図６乃至図８に基づいて、以下に説明す
る。なお、第１実施形態と実質的に同一の箇所には同一
の符号を付し、第１実施形態と異なるところのみ記す。
第１実施形態は、エンハンスメント型のＤＭＯＳＦＥＴ
の製造方法であるが、本実施形態は、デプレッション型
のＤＭＯＳＦＥＴの製造方法である。
Ｔの製造方法を図６乃至図８に基づいて、以下に説明す
る。なお、第１実施形態と実質的に同一の箇所には同一
の符号を付し、第１実施形態と異なるところのみ記す。
第１実施形態は、エンハンスメント型のＤＭＯＳＦＥＴ
の製造方法であるが、本実施形態は、デプレッション型
のＤＭＯＳＦＥＴの製造方法である。
【００１８】まず、図６(a) に示すように、第１実施形
態と同様の手順により、第１の絶縁膜4 を形成する。次
に、図６(b) に示すように、第１実施形態と同様の手順
により、ホウ素イオン（第１のイオン）を第２の半導体
層2 に直交する方向、詳しくは、直交方向から７度傾け
た略直交する方向に注入する。次に、図６(c) に示すよ
うに、第１実施形態と同様の手順により、注入したホウ
素イオンを拡散させて、第１の半導体領域6 を形成する
のと同時に、その第１の半導体領域6 上に第２の絶縁膜
7 を形成する。
態と同様の手順により、第１の絶縁膜4 を形成する。次
に、図６(b) に示すように、第１実施形態と同様の手順
により、ホウ素イオン（第１のイオン）を第２の半導体
層2 に直交する方向、詳しくは、直交方向から７度傾け
た略直交する方向に注入する。次に、図６(c) に示すよ
うに、第１実施形態と同様の手順により、注入したホウ
素イオンを拡散させて、第１の半導体領域6 を形成する
のと同時に、その第１の半導体領域6 上に第２の絶縁膜
7 を形成する。
【００１９】次に、図６(d) に示すように、エッチング
でもって、第２の絶縁膜7 の一部を除去して、第２の半
導体層2 及び第１の半導体領域6 に達するよう第２の凹
部8を形成する。次に、図６(e) に示すように、基板3
を第２の半導体層2 の直交方向を回転軸として回転させ
た状態で、矢示するように、ホウ素イオンを第２の半導
体層2 に斜めに交差する状態で注入する。次に、図６
(f) に示すように、注入したホウ素イオンを拡散させ
て、前述したエッチングの際に残存した第２の絶縁膜4
の下側にまで、第２の導電型（ｐ型）の第２の半導体領
域12を形成する。
でもって、第２の絶縁膜7 の一部を除去して、第２の半
導体層2 及び第１の半導体領域6 に達するよう第２の凹
部8を形成する。次に、図６(e) に示すように、基板3
を第２の半導体層2 の直交方向を回転軸として回転させ
た状態で、矢示するように、ホウ素イオンを第２の半導
体層2 に斜めに交差する状態で注入する。次に、図６
(f) に示すように、注入したホウ素イオンを拡散させ
て、前述したエッチングの際に残存した第２の絶縁膜4
の下側にまで、第２の導電型（ｐ型）の第２の半導体領
域12を形成する。
【００２０】次に、図７(a) に矢示するように、リンイ
オン（第２のイオン）を第２の半導体層2 に直交する方
向、詳しくは、直交方向から７度傾けた略直交する方向
に注入する。次に、図７(b) に示すように、注入したリ
ンイオンを拡散させて、第１の導電型（ｎ型）のソース
領域14を形成して後に、第５の絶縁膜20を形成する。次
に、図７(c) に示すように、エッチングでもって、第５
の絶縁膜20の一部を除去して、第１及び第２の半導体領
域6,12並びにソース領域14に達するよう第５の凹部21を
形成する。
オン（第２のイオン）を第２の半導体層2 に直交する方
向、詳しくは、直交方向から７度傾けた略直交する方向
に注入する。次に、図７(b) に示すように、注入したリ
ンイオンを拡散させて、第１の導電型（ｎ型）のソース
領域14を形成して後に、第５の絶縁膜20を形成する。次
に、図７(c) に示すように、エッチングでもって、第５
の絶縁膜20の一部を除去して、第１及び第２の半導体領
域6,12並びにソース領域14に達するよう第５の凹部21を
形成する。
【００２１】次に、図７(d) に示すように、第５の凹部
21を通して、リンイオンを第２の半導体層2 に直交する
方向、詳しくは、直交方向から７度傾けた略直交する方
向に注入して、ディプレッション化する。次に、図７
(e) に示すように、第５の凹部21内にゲート絶縁膜とな
る第３の絶縁膜9 を形成する。次に、図７(f) に示すよ
うに、ゲート電極となるポリシリコン製の第１の導電膜
10を形成する。
21を通して、リンイオンを第２の半導体層2 に直交する
方向、詳しくは、直交方向から７度傾けた略直交する方
向に注入して、ディプレッション化する。次に、図７
(e) に示すように、第５の凹部21内にゲート絶縁膜とな
る第３の絶縁膜9 を形成する。次に、図７(f) に示すよ
うに、ゲート電極となるポリシリコン製の第１の導電膜
10を形成する。
【００２２】次に、図７(g) に示すように、第１の半導
体領域6 及び第２の半導体層2 に達するよう、エッチン
グでもって、第３の絶縁膜9 及び第１の導電膜10のそれ
ぞれの一部を除去して第６の凹部22を形成する。次に、
図７(h) に示すように、第６の絶縁膜23を形成して後
に、第６の凹部24を形成し、さらに、第１の半導体領域
6 及びソース領域14にコンタクトしてソース電極となる
第２の導電膜17を形成する。
体領域6 及び第２の半導体層2 に達するよう、エッチン
グでもって、第３の絶縁膜9 及び第１の導電膜10のそれ
ぞれの一部を除去して第６の凹部22を形成する。次に、
図７(h) に示すように、第６の絶縁膜23を形成して後
に、第６の凹部24を形成し、さらに、第１の半導体領域
6 及びソース領域14にコンタクトしてソース電極となる
第２の導電膜17を形成する。
【００２３】以上の製造工程の後に、第１の半導体層1
の表面に、ドレイン電極となる第３の導電膜18を形成し
て、図８に示したディプレッション型のＤＭＯＳＦＥＴ
が製造される。上記した製造工程により、チャネル領域
19が、図８に示すように、第２の半導体領域12に隣接し
てリンイオンが拡散されていない非拡散部分の表面近傍
に形成される。
の表面に、ドレイン電極となる第３の導電膜18を形成し
て、図８に示したディプレッション型のＤＭＯＳＦＥＴ
が製造される。上記した製造工程により、チャネル領域
19が、図８に示すように、第２の半導体領域12に隣接し
てリンイオンが拡散されていない非拡散部分の表面近傍
に形成される。
【００２４】かかるＭＯＳＦＥＴの製造方法にあって
は、第１実施形態と同様の効果を奏することができる。
は、第１実施形態と同様の効果を奏することができる。
【００２５】なお、第１及び第２実施形態では、第１の
導電型がｎ型で、第２の導電型がｐ型であるとともに、
第１のイオンがホウ素イオンで、第２のイオンがリンイ
オンであるが、第１の導電型がｐ型で、第２の導電型が
ｎ型であるとともに、第１のイオンがリンイオンで、第
２のイオンがホウ素イオンであっても、同様の効果を奏
することができる。
導電型がｎ型で、第２の導電型がｐ型であるとともに、
第１のイオンがホウ素イオンで、第２のイオンがリンイ
オンであるが、第１の導電型がｐ型で、第２の導電型が
ｎ型であるとともに、第１のイオンがリンイオンで、第
２のイオンがホウ素イオンであっても、同様の効果を奏
することができる。
【００２６】
【発明の効果】請求項１記載の発明の製造方法による
と、半導体層に斜めに交差する状態で注入される第１の
イオンは、半導体層に沿う方向の拡散長が長くなる。し
かしながら、半導体層に直交する状態で半導体領域に注
入される第２のイオンは、半導体層に沿う方向の拡散長
が長くならない。従って、半導体領域における、半導体
層の直交方向の第１のイオンの拡散長まで長くすること
なく、半導体層に沿った第１のイオンの拡散長と第２の
イオンの拡散長との差により決定されるチャネル領域の
チャネル長を長くすることができ、ひいては、耐電圧の
低下を防止することができる。
と、半導体層に斜めに交差する状態で注入される第１の
イオンは、半導体層に沿う方向の拡散長が長くなる。し
かしながら、半導体層に直交する状態で半導体領域に注
入される第２のイオンは、半導体層に沿う方向の拡散長
が長くならない。従って、半導体領域における、半導体
層の直交方向の第１のイオンの拡散長まで長くすること
なく、半導体層に沿った第１のイオンの拡散長と第２の
イオンの拡散長との差により決定されるチャネル領域の
チャネル長を長くすることができ、ひいては、耐電圧の
低下を防止することができる。
【００２７】請求項２記載の発明の製造方法によると、
請求項１記載の発明の製造方法による効果に加えて、第
１のイオンを半導体層に注入するときに、半導体層を有
した基板を半導体層の直交方向を回転軸として回転させ
るから、イオン注入源を回転させるような煩わしいこと
をしなくても、製造工程で基板表面に設けられた導電層
や絶縁層の影にならないよう、イオンを半導体層に注入
することができる。
請求項１記載の発明の製造方法による効果に加えて、第
１のイオンを半導体層に注入するときに、半導体層を有
した基板を半導体層の直交方向を回転軸として回転させ
るから、イオン注入源を回転させるような煩わしいこと
をしなくても、製造工程で基板表面に設けられた導電層
や絶縁層の影にならないよう、イオンを半導体層に注入
することができる。
【図１】本発明の第１実施形態の製造方法を示す基板の
断面図である。
断面図である。
【図２】同上の図１に続く製造方法を示す基板の断面図
である。
である。
【図３】同上の製造方法により製造されたＭＯＳＦＥＴ
の断面図である。
の断面図である。
【図４】同上の製造方法により第１のイオンを注入する
ときの基板の回転状態を示す断面図である。
ときの基板の回転状態を示す断面図である。
【図５】同上の製造方法により第１のイオンを注入する
ときの基板の回転状態を示す平面図である。
ときの基板の回転状態を示す平面図である。
【図６】本発明の第２実施形態の製造方法を示す基板の
断面図である。
断面図である。
【図７】同上の図７に続く製造方法を示す基板の断面図
である。
である。
【図８】同上の製造方法により製造されたＭＯＳＦＥＴ
の断面図である。
の断面図である。
【図９】従来例の製造方法により製造されたＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
【図１０】従来例の製造方法を示す基板の断面図であ
る。
る。
2 第２の半導体層 3 基板 12 第２の半導体領域 14 ソース領域
Claims (2)
- 【請求項１】 第１又は第２の導電型のいずれか一方の
導電型を有した半導体層に注入された第１のイオンが拡
散することにより第１又は第２の導電型の他方の導電型
を有してなる半導体領域と、半導体領域に注入された第
２のイオンが拡散することにより第１又は第２の導電型
の一方の導電型をしてなるソース領域と、を備えたＭＯ
ＳＦＥＴの製造方法であって、 前記第１のイオンを前記半導体層に斜めに交差する状態
で注入し、前記第２のイオンを前記半導体層に対して直
交する状態で注入することを特徴とするＭＯＳＦＥＴの
製造方法。 - 【請求項２】 前記半導体層を有した基板を前記半導体
層の直交方向を回転軸として回転させた状態で、前記第
１のイオンを前記半導体層に注入することを特徴とする
請求項１記載のＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26685897A JPH11111728A (ja) | 1997-09-30 | 1997-09-30 | Ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26685897A JPH11111728A (ja) | 1997-09-30 | 1997-09-30 | Ｍｏｓｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111728A true JPH11111728A (ja) | 1999-04-23 |
Family
ID=17436646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26685897A Pending JPH11111728A (ja) | 1997-09-30 | 1997-09-30 | Ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7029969B2 (en) | 2003-03-28 | 2006-04-18 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacture of a silicon carbide MOSFET including a masking with a tapered shape and implanting ions at an angle |
| WO2009041741A1 (ja) * | 2007-09-28 | 2009-04-02 | Sanyo Electric Co., Ltd. | Ｄｍｏｓトランジスタ及びその製造方法 |
-
1997
- 1997-09-30 JP JP26685897A patent/JPH11111728A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7029969B2 (en) | 2003-03-28 | 2006-04-18 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacture of a silicon carbide MOSFET including a masking with a tapered shape and implanting ions at an angle |
| US7285465B2 (en) | 2003-03-28 | 2007-10-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a SiC vertical MOSFET |
| WO2009041741A1 (ja) * | 2007-09-28 | 2009-04-02 | Sanyo Electric Co., Ltd. | Ｄｍｏｓトランジスタ及びその製造方法 |
| JP2009088189A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | Ｄｍｏｓトランジスタ及びその製造方法 |
| US8395210B2 (en) | 2007-09-28 | 2013-03-12 | Sanyo Semiconductor Co., Ltd. | DMOS transistor and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100223846B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JP3049492B2 (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| KR950010065A (ko) | 반도체 장치 및 그 제조방법 | |
| KR970000720B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20020050618A1 (en) | Semiconductor device and manufacturing method thereof | |
| JPS6395669A (ja) | 半導体集積回路装置の製造方法 | |
| KR100272529B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JPH11111728A (ja) | Ｍｏｓｆｅｔの製造方法 | |
| KR100257074B1 (ko) | 모스팻 및 이의 제조방법 | |
| KR0135029B1 (ko) | 자기 정렬된 홈구조의 채널을 가진 mos 소자 및 제조방법 | |
| US6699740B2 (en) | Method for manufacturing a lateral double-diffused MOS transistor having stable characteristics and equal drift length | |
| KR100431324B1 (ko) | 반도체장치의 제조방법 | |
| KR100301801B1 (ko) | 마스크롬 셀의 제조방법 | |
| JPH05343674A (ja) | 半導体装置及びその製造方法 | |
| JPH10256534A (ja) | Ｄｍｏｓ構造を有する半導体装置およびその製造方法 | |
| JPH08213601A (ja) | 半導体装置とその製造方法 | |
| KR0137996B1 (ko) | 엘디디 구조의 모스펫 제조방법 | |
| KR100505623B1 (ko) | Ｌｄｄ 구조의 모스 트랜지스터 및 그 제조방법 | |
| EP0355691A2 (en) | Semiconductor device and process for producing the same | |
| KR100365750B1 (ko) | 반도체소자의자기정렬콘택형성방법 | |
| KR100498592B1 (ko) | 모스트랜지스터 및 그 제조 방법 | |
| KR100268924B1 (ko) | 반도체소자의제조방법 | |
| JPH04179239A (ja) | 半導体装置の製造方法 | |
| KR19990004943A (ko) | 저농도 도핑 드레인 구조를 갖는 트랜지스터 형성 방법 | |
| JPH0964353A (ja) | 半導体装置とその製造方法 |