JP2003502862A - ハローインプラントを形成するための改善された方法を用いてデバイス性能を向上させる方法 - Google Patents

ハローインプラントを形成するための改善された方法を用いてデバイス性能を向上させる方法

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JP2003502862A
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Abstract

(57)【要約】 本発明によれば、半導体デバイス（１００）に対してハローインプラントを形成するための方法は、その上に形成されたゲートスタック（１０４）を備えたサブストレート（１０２）を提供するステップを有する。ゲートスタックは、導体（１０８）を有する。ゲートスタックは、サブストレートの表面上に第１の方向の距離にわたり延在する。第１導電形及びドープ量のドーパントが、サブストレートの表面の法線に対して鋭角を以て供給される。ドーパントもまた、第１の方向に対してほぼ３０°〜ほぼ６０°の角度に向けられ、ここで、半導体デバイスの電流リークを防止するためのハローインプラント（１１２）を形成するよう、ゲート導体下方にドーパントが打ち込まれる。

Description

【発明の詳細な説明】
【０００１】 １． 技術分野 本発明は、半導体の製造、より詳しくは、性能を改善するために半導体デバイ
スのためのハローインプラントを改良するための方法に関する。
【０００２】 ２． 関連技術の説明 半導体デバイスは、サブストレートと一体的に形成されたトランジスタを含ん
でいる。サブストレートは、通常、多くのトランジスタにより、そして、同一ト
ランジスタの複数コンポーネントに対して使用されるので、電流リークが起こる
おそれがある。
【０００３】 図１を参照すると、半導体デバイスの横断面図が示されている。半導体デバイ
ス１０は、サブストレート１２を有し、このサブストレートは、シリコンのよう
な低濃度でドーピングされた結晶性材料にするのが望ましい。当業者に公知の従
来のステップでは、ゲートスタック１４がサブストレート１２上に形成される。
ゲートスタック１４は、ゲート酸化物１６と、ポリシリコンのようなゲート導体
１８のための導電性材料とを有する。ゲートスタック１４は、他の層、例えばシ
リサイド又は他のより伝導率の高い材料を含んでいてもよい。ゲートスタックは
、窒化物キャップ２０及び窒化物スペーサ２２を使用して、打込みから保護され
るのが望ましい。ゲートスタック１４の反対側において、拡散領域がサブストレ
ート１２上に形成される。ドーパントは、これをサブストレート１２に衝突させ
ることによりそれらの領域内に打ち込まれる。ハロードーパントをゲートスタッ
ク１４下方に浸透させるのが望ましい。これは、ドーパントをサブストレートの
表面２４にほぼ１０°〜ほぼ３０°の角度で衝突させることによって達成される
。これにより、ドーパントはゲートスタック１４下方に浸透することができる。
【０００４】 上述のように、ゲートの両側におけるドーパント領域が比較的に近いので、サ
ブストレート１２上のトランジスタに用いられるソース及びドレインの形成前に
ハロー打込みが実施される。図２を参照すると、電界効果トランジスタ３２が示
されている。トランジスタ３２は２つの拡散領域の間にゲートスタック１４を有
する。上述のようにドーパント打込みにより形成される拡散領域は、ソース３４
及びドレイン３６を有する。ソース３４及びドレイン３６の形成前に、ハローイ
ンプラント３８が、ソース３４及びドレイン３６からの電流リークを低減するた
め形成される。ハローインプラント３８は、ソース３４及びドレイン３６の導電
形と反対の導電形を有する。
【０００５】 図３を参照すると、半導体ウェーハ４０が示されている。半導体ウェーハは、
その上に形成された複数のチップ４２を有する。ウェーハ４０は、ノッチ４４を
有し、このノッチ４４は、半導体製造プロセスに対する参照基準を提供するため
使用される。ライン４６は、ノッチ４４に対する角度を指示するために設けられ
ている。これらの角度には、０°，９０°,１８０°及び２７０°が含まれる。
詳細部４が図３に示されている。この詳細部４は、図４及び図５では拡大されて
示されており、チップ４２に沿ったゲート導体１８の向きを示す。
【０００６】 図４に示すように、ゲート導体１８は、ノッチ４４の方向に対して平行に配置
されている（ノッチ方向は、図４中に図解されている）。従来のハローインプラ
ントプロセスでは、ゲート導体１８下方に打ち込むために、打込みは或る角度（
即ちウェーハ４０の表面の法線に対して１０°〜３０°）に向けられる。ゲート
下方に達するように、打込みツールは、ゲート導体１８の方向に対して垂直方向
（即ち２７０°方向及び９０°方向に沿って）に照準され、又は向けられる。こ
れは、（図１に示されるような）サブストレート表面の法線と成す角度に加えら
れる。つまり、ウェーハ４０（図３）は、ゲート導体１８下方への打込みを行う
ために、プロセシングチェンバ内でこれらの位置まで回転される。このようにし
て、ドーパントをゲート導体１８のゲート導体部分の下方に打ち込むことができ
る。
【０００７】 図５に示すように、ゲート導体１８は、ノッチ４４に対して垂直方向に配向さ
れる（ノッチ方向は、図５中に図示されている）。ノッチ４４が製造プロセスに
関する方向を指示するため使用されているので、図４及び図５に示す垂直及び平
行の配向は、ゲート導体１８に対する非常に有利な配置構成を表している。図５
中のゲート導体は９０°回転されているので、今度は打込みツールは０°及び１
８０°方向に向けられる。
【０００８】 図６を参照すると、ソース３４及びドレイン３６と共にゲート導体１８の上面
図が示されている。矢印Ａは、単にハローインプラント３８（図２）の打込みの
方向を図解するための参照基準として示されている。従来のデバイスでは、ソー
ス３４及びドレイン３６は、ハローによりほぼ３Ｄの濃度で逆ドープされており
、ここで、Ｄは、ハローインプラントにおけるほぼ１×１０１２〜ほぼ１×１０ １３ 原子／ｃｍ２のドープ量である。ゲート導体１８の下方の領域５０及び５２
には、ほぼＤの濃度が提供される。これらの比較的高いドーパント濃度は、高い
電流リークを受ける。
【０００９】 ゲート導体下方のこのドーパント濃度（Ｄ）が不適切である場合がある。ハロ
ーインプラント２８は、十分にはゲート導体１８下方に及ばないので、ドーパン
ト（ソース／ドレインドーパント）を高濃度に維持すると、性能低下を引き起こ
し兼ねない。例えば、トランジスタに対するスレショルド電圧のロールオフを増
大させ、及び／又は、接合部キャッパシタンス（ソース３４とドレイン３６との
間）を増大させることがある。
【００１０】 従って、性能を低下させず、比較的多くのハロードープ量をゲート下方に打ち
込むための方法が必要である。さらに、半導体デバイスの性能を向上させるため
に、低減された接合部キャパシタンス及び低減されたスレショルド電圧のロール
オフの得られるハローインプラントを形成するための方法も必要である。
【００１１】 発明の要約 本発明によれば、半導体デバイスのためのハローインプラントを形成するため
の方法は、その上に形成されたゲートスタックを備えたサブストレートを提供す
るステップを有する。ゲートスタックはゲート導体を有する。ゲートスタックは
、サブストレートの表面上で第１の方向に或る距離にわたり延在している。第１
導電形及びドープ量のドーパントが、サブストレートの表面の法線に対して鋭角
を以て供給される。ドーパントはまた、半導体デバイスの電流リークを防止する
ためのハローインプラントを形成するためにゲート導体下方にドーパントが打ち
込まれるよう第１の方向に対してほぼ３０°〜ほぼ６０°の角度に向けられる。
【００１２】 また、本発明によれば、その上に形成されたゲートスタックを有するサブスト
レートを提供するステップを有し、前記ゲートスタックは、ゲート導体を有し、
そのゲートスタックは、サブストレートの表面上に第１の方向に或る距離にわた
り延在し、 サブストレートの表面の法線に対し鋭角に第１導電形及びドープ量のドーパン
トを供給するステップを有し、 第１方向に対してほぼ３０°〜ほぼ６０°の角度にドーパントを向け、ここで
、ドーパントがハローインプラントを形成するよう、ゲート導体下方に打ち込ま
れるようにドーパントを向けるステップを有し、 半導体デバイスに対してソース及びドレイン領域を形成するため、ハローイン
プラントの上へ第２導電形のドーパントを打ち込むステップを有し、前記ハロー
インプラントは、ソース及びドレイン領域からの電流リークを防止するものであ
り、 動作中、半導体デバイスに対するスレショルド電圧を安定させるために、ゲー
ト導体下方に第２導電形のドーパント部分を提供するステップを有する。
【００１３】 さらに、半導体デバイスのためのハローインプラントを形成する他の方法は下
記のステップを有する、即ち、 その上に形成された複数のゲートスタックを有するサブストレートを提供する
ステップを有し、前記ゲートスタックは、相互にほぼ平行に配置され、サブスト
レートの表面上に第１の方向に或る距離にわたり延在する。各ゲートスタックは
１つのゲート導体を有し、 サブストレートの表面の法線に対して鋭角に第１導電形及びドープ量のドーパ
ントをサブストレートに衝突させることにより、サブストレート中に打ち込むス
テップを有し、 第１方向に対してほぼ４５°の角度にドーパントを向け、ここで、ハローイン
プラントを形成するために、ドーパントがゲート導体下方に打ち込まれるように
ドーパントを向けるステップを有し、前記ハローインプラントは、ゲートスタッ
ク下方で横方向に延在する部分を有する。そのハローインプラントは、電界効果
トランジスタの動作中ソース及びドレイン領域からの電流リークを防止するもの
である。
【００１４】 電界効果トランジスタに対してソース及びドレイン領域を形成するため、ハロ
ーインプラントの上へ第２導電形のドーパントを打ち込むステップ及び動作中、
半導体デバイスに対するスレショルド電圧を安定させるため、ゲート導体下方へ
第２導電形のドーパント部分を形成するステップをもまた有する。
【００１５】 代替的方法は次の通りである。鋭角をほぼ３０°〜ほぼ６０°にすることがで
きる。ハローインプラントは、ほぼ５０ｎｍ〜ほぼ１５０ｎｍにわたりゲートス
タック下方に横方向に延在することができる。ドーパントを向けるステップは、
下記のステップを含む、即ち、第１の位置においてドーパントを第１の方向に対
してほぼ３０°〜ほぼ６０°の角度に向けるステップを有し、半導体デバイスを
第２の位置まで回転させるステップを有し、第２の位置においてドーパントを第
１の方向に対してほぼ３０°〜ほぼ６０°の角度に向けるステップを有すること
ができる。本発明の方法は、さらに、下記のステップを有することができる、即
ち、半導体デバイスを第３の位置まで回転させるステップ、第３の位置において
ドーパントを第１の方向に対して、ほぼ３０°〜ほぼ６０°の角度に向けるステ
ップ、第４の位置においてドーパントを第１の方向に対してほぼ３０°〜ほぼ６
０°の角度に向けるステップを有することができる。本発明の方法は、さらに下
記のステップを有することができる、即ち、ハローインプラント上方にソース及
びドレインを形成するステップを有することができ、ソース及びドレインは第２
の導電形を有し、ほぼ１．５Ｄ〜ほぼ２．５Ｄのドーパントのドープ量を有し、
ここで、Ｄはほぼ１×１０１２〜ほぼ１×１０１３原子／ｃｍ２のドープ量であ
る。ドーパントを向けるステップは、下記ステップを含むことができる、即ち、
ほぼ１．５Ｄ〜ほぼ２．５Ｄのドープ量を供給するステップを含むことができ、
ここで、Ｄは、ほぼ１×１０１２〜ほぼ１×１０１３原子ｃｍ２のドープ量であ
る。
【００１６】 本発明のこれらの特徴及び利点、並びに他の特徴及び利点は、実施形態の以下
の詳細な説明から明らかになり、以上のことは添附した図に関連して了解される
べきものである。
【００１７】 図の簡単な説明 図１は、従来技術によるドーパント打込みを示す半導体デバイスの横断面であ
る。
【００１８】 図２は、従来技術により、形成されたソース及びドレイン領域を示す半導体デ
バイスの横断面である。
【００１９】 図３は、従来技術により指示されたドーパント打込み方向マーキングと共に、
複数のチップがその上に配された半導体ウェーハの上面図である。
【００２０】 図４は、従来技術におけるゲートスタック／ゲート導体の配向を示す、図３の
詳細部４の拡大図である。
【００２１】 図５は、従来技術による他のゲートスタック／ゲート導体の配向を示す、図３
の詳細部４の拡大図である。
【００２２】 図６は、ゲート導体下方のドーパントを示すトランジスタの上面図である。
【００２３】 図７は、本発明によるハローインプラント形成のためのドーパント打込みを示
す半導体デバイスの横断面図である。
【００２４】 図８は、本発明によりハローインプラントの上に形成されたソース及びドレイ
ン領域を示す図７の半導体デバイスの上面図である。
【００２５】 図９は、本発明により指示されたドーパント打込み方向マーキングと共にチッ
プウェーハの上面図である。
【００２６】 図１０は、本発明によるゲート／スタック導体の配向を示す図９の詳細部の拡
大図である。
【００２７】 図１１は、本発明による他のゲートスタック／ゲート導体の配向を示す、図９
の詳細部の拡大図である。
【００２８】 図１２は、本発明によるゲート導体下方の拡散領域及びハローインプラントを
示すトランジスタの上面図である。
【００２９】 図１３は、従来技術により形成されたトランジスタ及び本発明により形成され
たトランジスタに対するゲート長（Ｌ）とスレショルド電圧との特性関係を示す
トランジスタのグラフを示す図である。
【００３０】 図１４は、従来技術により形成されたゲートの下方に第１のドーパントレベル
を有するトランジスタ及び本発明により形成されたゲート下方に第２のドーパン
トレベルを有するトランジスタに対するゲート長（Ｌ）とスレショルド電圧（Ｖ
ｔ）との特性関係を示すトランジスタ性能のグラフを示す図である。
【００３１】 有利な実施例の詳細な説明 本発明はデバイス性能を改善する改良された打込み方法を提供する。ゲート導
体に対して角度を以てドーパント打込みビームを向けることにより、更にゲート
導体下方にのびるハローインプラントが形成される。こうして、ゲート導体下方
で（ソース及びドレインドーパントの）より高いドーパント濃度を維持すること
ができる。このようなゲート導体下方でのより高いドーパント濃度により、ハロ
ーインプラントを形成することによる改善された電流リーク特性上の利点が得ら
れると共に動作性能が改善される。更に、より高い濃度がゲート下方に形成され
るので、トランジスタデバイスのソース及びドレインが、より低い濃度を有する
ことができる。これについては以下詳述する。
【００３２】 特定的に詳細を示す各図において、同じ参照番号は、幾つかの視点の図にわた
り類似の、又は同一の要素を表す。図７には、半導体デバイス１００の横断面図
が示されている。半導体デバイス１００は、サブストレート１０２を有し、この
サブストレート１０２は、有利には、シリコンのような、低濃度ドープされた結
晶性材料である。ゲートスタック１０４は、サブストレート１０２上に形成する
のが望ましい。ゲートスタック１０４は、酸化物のようなゲート誘電体及びポリ
シリコン、有利にはドープされたポリシリコンのようなゲート導体１０８のため
の導電材料を有すると有利である。ゲートスタック１０４は、同じくゲート導体
１０８の伝導率を改善するため、他の層、例えばタングステンシリサイドのよう
なシリサイド、又は、他のより伝導率の高い材料を含むことができる。ゲートス
タック１０４は、キャップ又はプロテクトカバー１２０を使用することにより、
打込みから保護されると有利である。キャップ１２０は、窒化物から形成される
のが望ましい。
【００３３】 本発明によれば、ハロー打込みが実施される。このプロセスには、図８に示す
ように、ソース及びドレイン領域に対して打ち込まれるのとは反対の導電形のハ
ロードーパントのイオン打込みが含まれている。ハロー打込みは、ほぼ１０〜ほ
ぼ３０°の角度Ｂでドーパントをサブストレート１０２の表面１２４に衝突させ
ることにより行われる。ドーパントは、ドーパント源（図示せず）から照準され
る。この打込みにより、ドーパントはゲートスタック１０４下方に浸透すること
ができる。本発明は、従来の方法と比べて、ハローインプラントドーパントをゲ
ートスタック１０４のさらに下方へ横方向に延在させることができる。このこと
は、以下に述べるように、ゲート導体１０８に対して垂直な方向とは別の方向に
ドーパント源を照準することにより達成される。
【００３４】 図８を参照すると、ハロー打込み領域が、ハロー打込みプロセスにより形成さ
れる。ハロー打込み領域１１２は、ゲートスタック１０４の下方にのびている。
拡散領域１１０は、ゲートスタック１０４の反対側に形成される。ドーパントは
ハロードーパントの導電形と反対の導電形を有するドーパントをサブストレート
１０２に衝突させることによりそれらの領域内に打ち込まれる。例えば、拡散領
域ドーパントがｎ型である場合、ハロードーパントはｐ型であり、その逆も成り
立つ。
【００３５】 拡散領域ドーパントをゲートスタック１０４下方に浸透させるのが望ましい。
本発明によれば、ハロー打込み領域はゲートスタック１０４のさらに下方に延在
するので、拡散領域ドーパントのより高いドーパント濃度をその領域内で維持す
ることができる。拡散領域１１０のイオン打込みを、ゲートスタック１０４下方
で増大されたドーパントレベルを提供するよう調節するのが望ましい。電界効果
トランジスタ１３２は、２つの拡散領域１１０間でゲートスタック１０４を有す
る。ドーパント打込みにより形成される拡散領域１１０は、トランジスタ１３２
のソース１３４及びドレイン１３６を有する。
【００３６】 図９を参照すると、その上に複数のチップ１４２が形成されている１つのウェ
ーハ１４０が示されている。ウェーハ１４０は、ノッチ１４４を有し、このノッ
チ１４４は、半導体作製プロセスに対する参照基準を与えるため使用される。ラ
イン１４６は、ゲート導体１０８（図１０及び図１１参照）に対する角度Ｃを指
示するため設けられ、それらのゲート導体１０８は、ノッチ１４４に対して配向
されるのが望ましい。本発明によれば、これらの角度Ｃは、ライン１４５に対し
てほぼ５°〜ほぼ８５°、より特定的にはライン１４５に対してほぼ３０°〜ほ
ぼ６０°にするのが有利である。ライン１４５は、ゲート導体１０８（図１０及
び図１１参照）に対して実質的に平行、又は垂直に配向されるのが望ましい。図
９は、本発明の有利な実施例を示し、この実施例では、ライン１４６は、ノッチ
１４４に対して４５°，１３５°，２２５°及び３１５°の角度を成す。ハロー
ドーパント源（図示せず）は、それらの角度に沿って向けられていて、ハロー打
込み領域１１２を形成するものである。例えば、ウェーハ１４０が矢印“Ｅ”の
方向に回転され、ハロードーパントが、ライン１４６のうちの１つに沿って、ウ
ェーハ１４０と衝突することにより打ち込まれる。次いで、ウェーハ１４０は、
次のライン１４６がドーパント源に対するドーパントの方向と一致するまで、再
び回転される。打込みがプリセットされた時間に開始され、そして、ウェーハ１
４０は、ライン１４６のうちの次のラインまで回転される、以下同様のことが行
われる。このことは、複数ライン１４６で示されているように、１つ、２つ又は
４つのすべての方向で行うことができる。驚くべきことに、本発明は、ライン１
４５及びゲート導体１０８（図１０及び図１１）に対して角度Ｃの打込み方向を
使用して、ハロー打込み領域を打込むことにより、従来技術によって実現される
よりもさらにゲート導体１０８の下方に延在するハローインプラントを実現する
。例えば、ハロー打込み領域１１２は、図８に示すように、距離ｄにわたり延在
している。距離ｄは、ほぼ５０ｎｍ〜ほぼ１５０ｎｍであり、これは従来技術の
ハローインプラントより遙かに大きな距離である。詳細部１０は図１０及び図１
１に示されている。
【００３７】 図１０に示すように、ゲート導体１０８は、方向を指示するためのものである
ノッチ１４４の方向に平行に配置されている。本発明による打込みプロセスのた
めに、打込みは、ゲート導体１０８の下方にハロードーパントを打込むよう角度
Ｂで（即ち、図７に示すように、ウェーハ１４０の表面に垂直な方向に対して１
０°〜３０°で）向けられる。ゲート導体１０８の下方に達するように、打込み
源はゲート導体１０８の方向に対して角度Ｃで、有利には４５°の角度で照準さ
れる。ウェーハ１４０は、ゲート導体１０８の下方に打込みが行われるように、
プロセシングチェンバ内でこれらの位置まで回転される。
【００３８】 図１１に示すように、ゲート導体１０８は、方向を指示するためのものである
ノッチ１４４に対して垂直及び平行に配向されている。ノッチ１４４は、半導体
デバイス１００のプロセスに対する方向を指示するため用いられる（即ち、チッ
プ１４２上で）ので、図１０及び１１に示す垂直及び平行の配向は、ゲート導体
１０８に対する著しく望ましい配置を表している。図１１に示すデザインにおけ
るゲート導体は、図１０に示すデザインに対して９０°回転されているが、打込
みツールは、なおゲート導体１０８と実質的に４５°の角度を成すよう照準され
る。
【００３９】 図１２を参照すると、ソース１３４及びドレイン１３６と共にゲート導体１０
８の上面図が示されている。矢印Ｆは、単に、打込み領域１１２に対する打込み
の方向を示すための参照基準として指示されている。本発明によれば、ソース１
３４及びドレイン１３６におけるドーパント濃度を、性能の点で妥協することな
く低減できる、というのも、ゲート導体１０８下方のドーパント濃度が増大され
るからである。有利な実施例では、ソース１３４及びドレイン１３６における打
込み構造の濃度は、ほぼ１．５×Ｄ〜ほぼ２．５×Ｄであり、ここでＤは、ほぼ
１×１０１２〜ほぼ１×１０１３原子／ｃｍ２のドープ量である。ハロー打込み
領域１１２の改善によって、有利には、拡散領域１１０のほぼ１．５Ｄ〜ほぼ２
．５Ｄの濃度が、ゲート導体１０８下方の領域１５０及び１５２内で提供される
。
【００４０】 ソース１３４及びドレイン１３６におけるドーパント濃度を低減することによ
り、従来技術に比べて、より低い接合部キャパシタンス、従って改善された性能
が得られる。リークを防止するため、ハロー打込み領域１１２は、ほぼ１．５Ｄ
〜ほぼ４Ｄの濃度を有するようにしてよい。但し、他の濃度も可能である。
【００４１】 本発明に従って、ソース及びドレイン領域におけるハロー打込み濃度を低減す
ることにより、接合部リークの低減及び接合部キャパシタンスの低減が達成され
る。ゲート導体下方の濃度の増大に起因するスレショルド電圧のロールオフを改
善することにより、デバイス性能はさらに改善される。
【００４２】 図１３を参照すると、ゲート導体長（Ｌ）に対するスレショルド電圧の特性グ
ラフが示されている。曲線３００は、従来技術によるトランジスタのスレショル
ド電圧を示す。曲線３００は、従来技術を用いたハロー打込みのケースを表す。
曲線３０２は、本発明によるハロー打込みにより形成されたトランジスタデバイ
スのスレショルド電圧を表す。一定のスレショルド電圧曲線が望ましい。打込み
を改善することにより、デバイス性能が改善される。そのような改善例として、
曲線３０２は、本発明の場合におけるスレショルド電圧のロールオフにおける顕
著な改善を示す。
【００４３】 図１４を参照すると、ゲート導体長（Ｌ）に対するスレショルド電圧の特性グ
ラフが示されている。曲線４００は、従来技術によるトランジスタのスレショル
ド電圧を示す。曲線４００は、従来技術を用いたゲート導体下方のＤドーパント
のドープ量を形成するケースを示す。曲線４０２は、本発明により形成されるト
ランジスタデバイスを示す。本発明により改善されたハロー打込みを用いて形成
されるトランジスタデバイスのスレショルド電圧のロールオフは、ほぼ２Ｄドー
パントのドープ量を提供する。ここで、Ｄは、ほぼ１×１０１２〜ほぼ１×１０ １３ 原子／ｃｍ３のドープ量である。一定のスレショルド電圧曲線が望ましい。
改善されたハロー打込みを行うことにより、より高い濃度がゲート導体の下方で
達成され、それにより、デバイス性能が改善される。そのような改善例として曲
線４０２は、スレショルド電圧のロールオフにおける改善を示す。
【００４４】 ハローインプラントを形成するための改善された方法を使用することによりデ
バイス性能を改善する有利な実施例（これらは限定的なものでなく、例示的なも
のである）を説明してきたが、上記の教示により当業者が変形及び変更を実施す
ることができることに留意すべきである。ここで、了解すべきことは、各請求項
により概略的に規定されたように、本発明の精神及び範囲内にある変更を、開示
された本発明の実施形態に対して行うことができることである。このように特許
法により要求される詳細及び特定性を以て発明を説明したが、特許証により請求
され且つ保護が求められている事項は各請求項に記載されている。
【図面の簡単な説明】
【図１】 従来技術によるドーパント打込みを示す半導体デバイスの横断面図である。
【図２】 従来技術により、形成されたソース及びドレイン領域を示す半導体デバイスの
横断面である。
【図３】 従来技術により指示されたドーパント打込みマーキング方向と共に、複数のチ
ップがその上に配された半導体ウェーハを示す上面図である。
【図４】 従来技術におけるゲートスタック／ゲート導体の配向を示す、図３の詳細部４
の拡大図である。
【図５】 従来技術による他のゲートスタック／ゲート導体の配向を示す、図３の詳細部
の拡大図である。
【図６】 ゲート導体下方のドーパントを示すトランジスタの上面図である。
【図７】 本発明によるハローインプラント形成のためのドーパント打込みを示す半導体
デバイスの横断面図である。
【図８】 本発明によりハローインプラント上に形成されたソース及びドレイン領域を示
す図７の半導体デバイスの上面図である。
【図９】 本発明により指示されたドーパント打込み方向マーキングと共に示すチップウ
ェーハの上面図である。
【図１０】 本発明によるゲート／スタック導体の配向を示す図９の詳細部の拡大図である
。
【図１１】 本発明による他のゲートスタック／ゲート導体の配向を示す、図９の詳細部の
拡大図である。
【図１２】 本発明によるゲート導体下方の拡散領域及びハローインプラントを示すトラン
ジスタの上面図である。
【図１３】 従来技術により形成されたトランジスタ及び本発明により形成されたトランジ
スタに対するゲート長とスレショルド電圧との特性関係を示すトランジスタのグ
ラフを示す図である。
【図１４】 従来技術により形成されたゲート下方に第１のドーパントレベルを有するトラ
ンジスタ及び本発明により形成されたゲート下方に第２のドーパントレベルを有
するトランジスタに対するゲート長とスレショルド電圧との特性関係を示すトラ
ンジスタ性能のグラフを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラジェシュ レンガラジャン ドイツ連邦共和国 ドレスデン テオドア −フォンテーヌ−シュトラーセ ５ Ｆターム(参考） 5F140 AA12 AA21 AA24 BA01 BF01 BF04 BF11 BF18 BG22 BH33 BH34 BK10 BK13 BK14

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 半導体デバイスのためのハローインプラントを形成するため
    の方法において、下記ステップを有し、即ち、 その上に形成されたゲートスタックを有するサブストレートを提供するステッ
    プを有し、前記ゲートスタックは、ゲート導体を有し、前記ゲートスタックは、
    サブストレートの表面上に第１の方向に或る距離にわたり延在し、 サブストレートの表面の法線に対して鋭角に第１導電形及びドープ量のドーパ
    ントを供給するステップを有し、 半導体デバイスに対する電流リークを防止するためのハローインプラントを形
    成するために、ゲート導体下方にドーパントが打ち込まれるように、第１方向に
    対してほぼ３０°〜ほぼ６０°の角度にドーパントを向けるステップを有するこ
    とを特徴とする半導体デバイスのためのハローインプラントを形成するための方
    法。
  2. 【請求項２】 前記鋭角がほぼ１０°〜ほぼ３０°であるようにした請求項
    １記載の方法。
  3. 【請求項３】 前記ハローインプラントが、ほぼ５０ｎｍ〜ほぼ１５０ｎｍ
    にわたりゲートスタック下方に横方向に延在するようにした請求項１記載の方法
    。
  4. 【請求項４】 ドーパントを向ける前記ステップは、下記のステップを有し
    、即ち、 第１の位置においてドーパントを第１の方向に対してほぼ３０°〜ほぼ６０°
    の角度に向けるステップを有し、 半導体デバイスを第２の位置まで回転させるステップを有し、 第２の位置においてドーパントを第１の方向に対してほぼ３０°〜ほぼ６０°
    の角度に向けるステップを有する請求項１記載の方法。
  5. 【請求項５】 さらに、下記のステップを有し、即ち、 半導体デバイスを第３の位置まで回転させるステップを有し、 第３の位置においてドーパントを第１の方向に対してほぼ３０°〜ほぼ６０°
    の角度に向けるステップを有し、 半導体デバイスを第４の位置まで回転させるステップを有し、 第４の位置においてドーパントを第１の方向に対してほぼ３０°〜ほぼ６０°
    の角度に向けるステップを有する請求項４記載の方法。
  6. 【請求項６】 さらに下記のステップを有する、即ち、 ハローインプラントの上にソース及びドレインを形成するステップを有し、該
    ソース及びドレインは第２の導電形を有し、ほぼ１．５Ｄ〜ほぼ２．５Ｄのドー
    パントのドープ量を有し、ここで、Ｄはほぼ１×１０１２〜ほぼ１×１０１３原
    子／ｃｍ２のドープ量である請求項１記載の方法。
  7. 【請求項７】 ドーパントを向ける前記ステップは、下記ステップを有し、
    即ち、 ハローインプラントに対してほぼ１．５Ｄ〜ほぼ２．５Ｄのドープ量を供給す
    るステップを有し、ここで、Ｄは、ほぼ１×１０１２〜ほぼ１×１０１３原子／
    ｃｍ２のドープ量である請求項１記載の方法。
  8. 【請求項８】 半導体デバイスのためのハローインプラントを形成するため
    の方法において、下記ステップを有し、即ち、 その上に形成されたゲートスタックを有するサブストレートを提供するステッ
    プを有し、前記ゲートスタックは、ゲート導体を有し、そのゲートスタックは、
    サブストレートの表面上に第１の方向に或る距離にわたり延在し、 サブストレートの表面の法線に対して鋭角に第１導電形及びドープ量のドーパ
    ントを供給するステップを有し、 ハローインプラントを形成するために、ゲート導体下方にドーパントが打ち込
    まれるように第１方向に対してほぼ３０°〜ほぼ６０°の角度にドーパントを向
    けるステップを有し、 半導体デバイスのためのソース及びドレイン領域を形成するため、ハローイン
    プラントの上へ第２導電形のドーパントを打ち込むステップを有し、前記ハロー
    インプラントは、ソース及びドレイン領域からの電流リークを防止するものであ
    り、 動作中、半導体デバイスに対するスレショルド電圧を安定させるため、ゲート
    導体下方に第２導電形のドーパント部分を提供するステップを有することを特徴
    とする半導体デバイスのためのハローインプラントを形成するための方法。
  9. 【請求項９】 前記鋭角がほぼ３０°〜ほぼ６０°であるようにした請求項
    ８記載の方法。
  10. 【請求項１０】 前記ハローインプラントが、ほぼ５０ｎｍ〜ほぼ１５０ｎ
    ｍにわたりゲートスタック下方に横方向に延在するようにした請求項８記載の方
    法。
  11. 【請求項１１】 ドーパントを向ける前記ステップは、下記のステップを含
    む、即ち、第１の位置においてドーパントを第１の方向に対してほぼ３０°〜ほ
    ぼ６０°の角度に向けるステップを有し、 半導体デバイスを第２の位置まで回転させるステップを有し、 第２の位置においてドーパントを第１の方向に対してほぼ３０°〜ほぼ６０°
    の角度に向けるステップを有する請求項８記載の方法。
  12. 【請求項１２】 さらに、下記のステップを有し、即ち、 半導体デバイスを第３の位置まで回転させるステップを有し、 第３の位置においてドーパントを第１の方向に対してほぼ３０°〜ほぼ６０°
    の角度に向けるステップを有し、 半導体デバイスを第４の位置まで回転させるステップを有し、 第４の位置においてドーパントを第１の方向に対してほぼ３０°〜ほぼ６０°
    の角度に向けるステップを有する請求項１１記載の方法。
  13. 【請求項１３】 第１の導電形のドーパント部分を提供する前記ステップは
    、下記ステップを有し、即ち、 ほぼ１．５Ｄ〜ほぼ２．５Ｄのドープ量を供給するステップを有し、ここで、
    Ｄは、ほぼ１×１０１２〜ほぼ１×１０１３原子／ｃｍ２のドープ量である請求
    項８記載の方法。
  14. 【請求項１４】 半導体デバイスに対してソース及びドレイン領域を形成す
    るため、ハローインプラントの上へ第２導電形のドーパントを打ち込む前記ステ
    ップは、下記のステップを有し、即ち、 ほぼ１．５Ｄ〜ほぼ２．５Ｄのドーパントのドープ量を有するソース及びドレ
    インを形成するステップを有し、ここで、Ｄは、ほぼ１×１０１２〜ほぼ１×１
    ０１３原子／ｃｍ２のドープ量である請求項８記載の方法。
  15. 【請求項１５】 半導体デバイスのためのハローインプラントを形成するた
    めの方法において、下記ステップを有し、即ち、 その上に形成された複数のゲートスタックを有するサブストレートを提供する
    ステップを有し、前記ゲートスタックは、相互にほぼ平行に配置され、サブスト
    レートの表面上に第１の方向に或る距離にわたり延在し、各ゲートスタックは１
    つのゲート導体を有し、 サブストレートの表面の法線に対して鋭角に第１導電形及びドープ量のドーパ
    ントをサブストレートに衝突させることにより、サブストレート中に打ち込むス
    テップを有し、 第１方向に対してほぼ４５°の角度にドーパントを向け、ここで、ハローイン
    プラントを形成するために、ドーパントがゲート導体下方に打ち込まれるように
    ドーパントを向けるステップを有し、前記ハローインプラントは、ゲートスタッ
    ク下方で横方向に延在する部分を有し、電界効果トランジスタの動作中、ソース
    及びドレイン領域からの電流リークを防止するものであり、 電界効果トランジスタに対してソース及びドレイン領域を形成するため、ハロ
    ーインプラントの上へ第２導電形のドーパントを打ち込むステップを有し、 動作中、半導体デバイスに対するスレショルド電圧を安定させるため、ゲート
    導体下方へ第２導電形のドーパント部分を提供するステップを有することを特徴
    とするハローインプラントを形成するための方法。
  16. 【請求項１６】 前記鋭角がほぼ３０°〜ほぼ６０°であるようにした請求
    項１５記載の方法。
  17. 【請求項１７】 前記ハローインプラントが、ほぼ５０ｎｍ〜ほぼ１５０ｎ
    ｍにわたりゲートスタック下方に横方向に延在するようにした請求項１５記載の
    方法。
  18. 【請求項１８】 ドーパントを向ける前記ステップは、下記のステップを有
    し、即ち、 第１の位置においてドーパントを第１の方向に対してほぼ４５°の角度に向け
    るステップを有し、 半導体デバイスを第２の位置まで回転させるステップを有し、 第２の位置においてドーパントを第１の方向に対してほぼ４５°の角度に向け
    るステップを有する請求項１５記載の方法。
  19. 【請求項１９】 さらに、下記のステップを有し、即ち、 半導体デバイスを第３の位置まで回転させるステップを有し、 第３の位置においてドーパントを第１の方向に対してほぼ４５°の角度に向け
    るステップを有し、 半導体デバイスを第４の位置まで回転させるステップを有し、 第４の位置においてドーパントを第１の方向に対してほぼ４５°の角度に向け
    るステップを有する請求項１８記載の方法。
  20. 【請求項２０】 ゲート導体下方に第２導電形のドーパント部分を提供する
    前記ステップは、下記のステップを有し、即ち、 ほぼ１．５Ｄ〜ほぼ２．５Ｄのドープ量を供給するステップを有し、ここで、
    Ｄは、ほぼ１×１０１２〜ほぼ１×１０１３原子／ｃｍ２のドープ量である請求
    項１５記載の方法。
  21. 【請求項２１】 ソース及びドレイン領域を形成するため、第２導電形のド
    ーパント部分を提供する前記ステップは、下記のステップを有し、即ち、 ほぼ１．５Ｄ〜ほぼ２．５Ｄのドープ量を有するソース及びドレイン領域を形
    成するステップを有し、ここでほぼ１×１０１２〜ほぼ１×１０１３原子／ｃｍ ２ である請求項１５記載の方法。
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