WO2008065762A1

WO2008065762A1 - Amplificateur opérationnel

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Publication number: WO2008065762A1
Application number: PCT/JP2007/060353
Authority: WO
Inventors: Satoshi Kobayashi; Junji Nakatsuka
Original assignee: Panasonic Corporation
Priority date: 2006-11-30
Filing date: 2007-05-21
Publication date: 2008-06-05
Also published as: US7852158B2; US20090284315A1; JP4961425B2; CN101443997A; JPWO2008065762A1

Description

明細書

演算増幅器

技術分野

[0001] 本発明は、負荷部を駆動する演算増幅器に関するものである。

背景技術

[0002] 従来、負荷部を駆動する負帰還演算増幅器、例えばスィッチトキャパシタ増幅器では、フィードバック利得の変化や、負荷部内の負荷素子の温度変化や置き換えによつて、演算増幅器の出力側に接続される負荷部の容量値が変化して、系が不安定になるという課題があった。そのため、回路マージンを大きくとり、系の安定性を確保する最悪条件を考慮した設計を行っていたが、その結果、回路の高速性が失われたり、消費電力が増力 tlしたりするという問題があった。

[0003] この改善策として、例えば特許文献 1に記載されるように、演算増幅器に備えた 1段目の演算増幅段と 2段目の演算増幅段との間に、位相補償用容量及び位相補償用抵抗を有する位相調整回路を新たに設け、前記位相補償用容量の容量値や前記位相補償用抵抗の抵抗値を外部から変更できるようにして、演算増幅器の位相余裕を調整するものが知られている。この技術では、位相余裕を調整することによって最適な位相余裕を確保して、演算増幅器の出力のリンギングゃ発振を防止し、演算増幅器自体の特性を高めることによって高速ィ匕を実現して、る。

[0004] また、従来、例えば特許文献 2に記載されるように、演算増幅器が駆動する負荷部内の負荷素子に対応した抵抗素子を負荷部内に新たに設け、負荷素子を置き換えることにより負荷部の容量値が変化する場合には、その抵抗素子の抵抗値を調整することによって高速ィ匕を実現する技術が知られている。この技術では、演算増幅器に負帰還する帰還段の時定数と前記演算増幅器が駆動する負荷部の時定数とが等しくなるように前記抵抗素子の抵抗値を調整して、その演算増幅器の応答速度を最適にし、演算増幅器自体の持つ特性を発揮できるようにして高速ィ匕を実現して、る。特許文献 1：特開 2004— 120564号公報

特許文献 2 :特開 2002— 190721号公報発明の開示

発明が解決しょうとする課題

[0005] ところで、一般には、 2つの極を持つ演算増幅器の伝達関数 A。は以下の数式 1で表される。

[0006] [数 1]

[0007] 上記の数式 1にお、て、 Aは演算増幅器の直流利得であり、演算増幅器の位相余裕は、主極である ω と第 2極である ω との位置関係によって定まる。具体的には、

i 2

前記主極 ω と前記第 2極 ω との位置が近くなるほど位相余裕は減少し、前記主極

i 2

ω と前記第 2極 ω との位置が遠くなるほど位相余裕は増加する。

i 2

[0008] 図 17に、前記特許文献 1記載の技術を適用した従来の 2段演算増幅器の全体構成の回路図を示す。

[0009] 同図において、 2段演算増幅器 1700は、 1段目の演算増幅段 150と 2段目の演算増幅段 160と位相調整回路 170とを備えている。前記位相調整回路 170は、前記 1 段目の演算増幅段 150と前記 2段目の演算増幅段 160との間に配置され、その内部には、位相補償用容量 171と位相補償用抵抗 172とを備えている。

[0010] 上記の図 17に代表されるような位相調整回路を備えた演算増幅器では、伝達関数 Aは以下の数式 2で表され、伝達関数に零点 ωを有する。

[0011] [数 2]

A iX + s o, )

(^{1 + 5}A' )U ^{+ ffl}p2 )

[0012] 上記の数式 2において、演算増幅器の位相余裕は、極 ω 、 ω と零点 ωとの位

pi p2 z 置関係によって定まることが知られている。

[0013] ステップ応答に代表されるような演算増幅器の過渡応答は、一般にその演算増幅器の位相余裕によって決定され、その位相余裕の最適値の範囲は 45° 〜60° であることが知られている。演算増幅器の位相余裕が上記の範囲以下のときには、過渡応答にリンギングゃオーバーシュートが発生し、過渡応答のセトリング時間が遅くなる。また、位相余裕が上記の範囲以上のときには、過渡応答にオーバーシュートは生じないが、過渡応答が過制動となりセトリング時間が遅くなる要因となる。このため、演算増幅器の設計にお!、ては、製造ばらつきの影響や発振の可能性等の要因を考慮して、位相余裕の値を 60° 以上確保して設計することが望ましいとされている。

[0014] 前記特許文献 1記載の技術では、この製造プロセスの変動を吸収するために、位相補償用容量の容量値や位相補償用抵抗の抵抗値を外部カゝら変更可能にすることによって、演算増幅器の製造後に零点 ωを最も発振しにくい値に最適化して位相余

ζ

裕を調整している。

[0015] 従来、図 18のテレスコーピックカスコードタイプのような 1段演算増幅器の場合、その伝達関数には、理想的な 1段演算増幅器を仮定すると、主極 ω のみが含まれて

l

おり、その位相は 90° よりも回ることがなく、常に位相余裕は 90° 以上となる。また、実際の演算増幅器において、第 2極 ω が含まれているとしても、その第 2極 ω は

p2 p2 寄生容量によって発生する寄生極であり原点力非常に遠い位置に発生したりする。さら〖こ、 1段演算増幅器では、 1段演算増幅器に接続される負荷部の容量値が大きいほど、主極 ω が原点側に移動して、主極 ω と第 2極 ω との位置が離れて系の

pl pl p2

安定性が保証される。このように、従来では、過渡応答にリンギングゃオーバーシュートが発生しないので、 1段演算増幅器には位相調整回路を設けていな力つた。

[0016] しかしながら、上記のように、 1段演算増幅器の位相余裕は、その 1段演算増幅器が駆動する負荷部の容量値に応じて変化するので、負荷部の容量値が大きすぎる場合には、位相余裕が最適値に対して過剰となって、過渡応答の速度が劣化してセトリング時間が遅くなるという課題がある。

[0017] そこで、特許文献 1記載の技術を採用して、 1段演算増幅器の位相余裕を調整することが考えられるが、前記特許文献 1記載の技術では、多段演算増幅器に適用することを前提とし、 1段目の演算増幅段 150と 2段目の演算増幅段 160との間に位相調整回路 170を設けており、この回路構成を 1段演算増幅器に流用することは不可能である。

[0018] 一方、特許文献 2記載の技術では、演算増幅器の応答速度を最適化することによつて高速ィ匕を実現するものであり、その演算増幅器自体の特性を高めて位相余裕を最適値に設定するものではない。また、負荷部の容量値の変動に因る安定性の影響を保証するためには、負荷部内にも位相補償用抵抗と同様の働きをする抵抗素子を備える必要があり、演算増幅器が駆動する負荷部には汎用のものを用いることができず、その負荷部を備えた演算増幅器の用途が非常に限定されてしまう。

[0019] 本発明は、前記の課題に着目してなされたものであり、その目的は、 1段演算増幅器であっても適用可能な位相調整回路を提供し、更には演算増幅器自体の特性を高めて位相余裕を調整可能とすることによって、過渡応答が劣化した場合であっても高速なセトリング特性を実現することにある。

課題を解決するための手段

[0020] 前記の目的を達成するために、本発明では、信号を増幅する演算増幅段を備えた演算増幅器において、前記演算増幅段の入出力間に負帰還接続されたフィードバック容量と、前記フィードバック容量に直列に接続された抵抗部とを有する位相調整回路を新たに設け、前記抵抗部の抵抗値を調整することによって演算増幅器の位相余裕を調整可能な構成とする。

[0021] 具体的に、本発明の演算増幅器は、信号を増幅する演算増幅段と、前記演算増幅段の入力側に接続されるサンプリング容量と、前記演算増幅段の出力信号によって駆動される負荷部と、前記演算増幅段の出力側と前記演算増幅段の入力側との間に負帰還接続されたフィードバック容量を有する位相調整回路とを備え、前記位相調整回路は、前記フィードバック容量に直列に接続された抵抗部を有することを特徴とする。

[0022] 本発明は、前記演算増幅器において、前記抵抗部は、前記演算増幅段の出力側と前記フィードバック容量との間に配置されることを特徴とする。

[0023] 本発明は、前記演算増幅器において、前記抵抗部は、前記フィードバック容量と前記演算増幅段の入力側との間に配置されることを特徴とする。

[0024] 本発明は、前記演算増幅器において、前記負荷部は、前記抵抗部と前記フィードバック容量との間に接続されることを特徴とする。

[0025] 本発明は、前記演算増幅器において、前記抵抗部は、前記演算増幅段の出力側と前記フィードバック容量との間、及び前記フィードバック容量と前記演算増幅段の入力側との間の少なくとも 1箇所に配置されることを特徴とする。

[0026] 本発明は、前記演算増幅器において、前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、前記演算増幅段の出力側は、正相出力端子及び逆相出力端子を有し、前記位相調整回路は、前記逆相出力端子と前記正相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第 1の位相調整回路並びに、前記正相出力端子と前記逆相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第 2の位相調整回路を有することを特徴とする。

[0027] 本発明は、前記演算増幅器において、前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、前記演算増増幅段の出力側は、出力端子を有し、前記位相調整回路は、前記出力端子と前記逆相入力端子との間に配置されることを特徴とする。

[0028] 本発明は、前記演算増幅器において、前記抵抗部は、トランジスタを有し、前記抵抗部の抵抗値は、前記トランジスタのオン抵抗であることを特徴とする。

[0029] 本発明は、前記演算増幅器において、前記抵抗部は、その抵抗値が変化する可変抵抗部であることを特徴とする。

[0030] 本発明は、前記演算増幅器において、前記可変抵抗部は、抵抗値が異なる複数の抵抗素子と、スィッチとを有し、前記スィッチを切り替えて前記複数の抵抗素子の組み合わせを変更することによって、その抵抗値が変化することを特徴とする。

[0031] 本発明は、前記演算増幅器において、前記可変抵抗部は、オン抵抗が異なる複数のスィッチを有し、前記複数のスィッチを切り替えてそれらの組み合わせを変更すること〖こよって、その抵抗値が変化することを特徴とする。

[0032] 本発明は、前記演算増幅器において、前記スィッチは、 MOSスィッチであり、前記

MOSスィッチのオン抵抗を変化させることによって前記可変抵抗部の抵抗値が変化することを特徴とする。

[0033] 本発明は、前記演算増幅器において、前記 MOSスィッチのオン抵抗は、 MOSトランジスタのゲート電圧値によって変化し、前記可変抵抗部は、そのゲート電圧値の変化によって抵抗値が変化することを特徴とする。

[0034] 本発明は、前記演算増幅器において、前記 MOSスィッチのオン抵抗は、 MOSトランジスタのバックゲート電圧値によって変化し、前記可変抵抗部は、そのバックゲート電圧値の変化によって抵抗値が変化することを特徴とする。

[0035] 本発明は、前記演算増幅器において、前記抵抗部は、バイポーラトランジスタにより構成されることを特徴とする。

[0036] 以上により、本発明では、演算増幅段の入出力間にフィードバック容量と抵抗部とが直列に接続された位相調整回路を設けたので、演算増幅段を 1段のみ有する 1段演算増幅器であっても、位相調整が可能となると共に、演算増幅器が駆動する負荷部の容量値が大きくなり、位相余裕が過剰に増加したときには、位相調整回路内の抵抗部の抵抗値を大きくすることによって、位相余裕を減少させて最適値の範囲となるように調整することが可能である。

発明の効果

[0037] 以上説明したように、本発明によれば、演算増幅段の入出力間にフィードバック容量と抵抗部とが直列に接続された位相調整回路を設け、その位相調整回路によって演算増幅器の位相余裕を最適値の範囲内に調整するので、過渡応答が劣化した場合であっても、高速なセトリング特性を実現することが可能となる。

図面の簡単な説明

[0038] [図 1]図 1は、本発明の第 1の実施形態の演算増幅器における全体構成を示す回路図である。

[図 2]図 2は、同演算増幅器におけるフィードバックループの切断を示した図である。

[図 3]図 3は、同演算増幅器における小信号等価回路の全体構成を示す回路図である。

[図 4]図 4は、本発明の第 1の実施形態の演算増幅器の変形例である。

[図 5]図 5は、同演算増幅器の他の変形例である。

[図 6]図 6は、従来の完全差動型のフォールデッドタイプの 1段演算増幅器の回路構成を示す回路図である。 [図 7]図 7は、本発明のシングルエンド型の演算増幅段を有する演算増幅器の全体構成を示す回路図である。

[図 8]図 8は、同演算増幅器の変形例である。

[図 9]図 9は、従来のシングルエンド出力型のテレスコーピックカスコードタイプの 1段演算増幅器の回路構成を示す回路図である。

[図 10]図 10は、従来のシングルエンド出力型のフォールデッドタイプの 1段演算増幅器の回路構成を示す回路図である。

[図 11]図 11は、本発明の第 2の実施形態の演算増幅器における全体構成を示す回路図である。

[図 12]図 12は、同演算増幅器の変形例である。

[図 13]図 13は、同演算増幅器の他の変形例である。

[図 14]図 14は、本発明の第 3の実施形態の演算増幅器における全体構成を示す回路図である。

[図 15]図 15は、同演算増幅器の変形例である。

[図 16]図 16は、本発明の他の演算増幅器の全体構成を示す回路図である。

[図 17]図 17は、従来の位相調整回路を有する 2段演算増幅器の全体構成を示す回路図である。

[図 18]図 18は、従来の完全差動型のテレスコーピックカスコードタイプの 1段演算増幅器の回路構成を示す回路図である。

符号の説明

10 オペアンプ (演算増幅段)

11 逆相出力端子

12 正相出力端子

21 正相入力端子

22 逆相入力端子

30、 31 抵抗素子 (抵抗部）

32、 33 負荷容量 (負荷部）

34、 35 フィードバック容量 36、 37 サンプリング容量

100、 110 位相調整回路

C フィードバック容量の容量値

f

C サンプリング容量の容量値

s

cし負荷容量の容量値

R 抵抗素子の抵抗値

O

g 才ぺアンプのトランスコンダクタンス値

m

r オペアンプ内の抵抗素子の抵抗値

o

400、 401、 403、

404、 405、 406 可変抵抗部

402 ゲート電圧制御回路

407 基板制御回路

410 抵抗選択信号

発明を実施するための最良の形態

[0040] 以下、本発明の実施形態の演算増幅器を図面に基づいて説明する。

[0041] (第 1の実施形態）

図 1は、本発明の第 1の実施形態の演算増幅器の全体構成を示す回路図である。

[0042] 同図において、 10は完全差動型のオペアンプ (演算増幅段)であって、前記オペアンプ 10は、その入力側に正相入力端子 21及び逆相入力端子 22を有すると共に、その出力側に正相出力端子 12及び逆相出力端子 11を有している。前記オペアンプ 10の入力側にはサンプリング容量 36、 37が接続され、出力側には負荷容量 (負荷部） 32、 33が接続されて前記オペアンプ 10からの出力信号によって駆動される。

[0043] 前記オペアンプ 10の逆相出力端子 11と正相入力端子 21との間には、負帰還接続されたフィードバック容量 34と、そのフィードバック容量 34に直列に接続された抵抗素子 (抵抗部） 30とを有する第 1の位相調整回路 100が備えられている。また、前記オペアンプ 10の正相出力端子 12と逆相入力端子 22との間には、負帰還接続されたフィードバック容量 35と、そのフィードバック容量 35に直列に接続された抵抗素子（抵抗部） 31とを有する第 2の位相調整回路 110が備えられている。 [0044] ここで、上記の演算増幅器の安定性を議論するため、開ループ伝達関数を求める。この際、前記オペアンプ 10が、図 18に示した一般的な完全差動型の演算増幅器であるテレスコーピックカスコードタイプの 1段演算増幅器で構成されているものとする。

[0045] 図 1において、図 2に示すようにオペアンプ 10の入力側の切断ポイント a、 j8において、第 1の位相調整回路 100や第 2の位相調整回路 110によって成される 2つのフイードバックループを切断することによって、図 1の演算増幅器を図 3の小信号等価回路で表すことが可能となる。

[0046] 図 3の小信号等価回路において、開ループ伝達関数「A =V /V」は以下の数

1 loop X

式 3で表される。尚、以下の数式において、 Cはサンプリング容量の容量値、 Cは負

s し荷容量の容量値、 Cはフィードバック容量の容量値、 Rは抵抗素子の抵抗値である

f O

。また、 rはオペアンプ 10内の抵抗素子の抵抗値、 g はオペアンプ 10のトランスコン

O m

ダクタンス値である。

[0047] [数 3]

し', + ^c, i\ + s (CR_a + Cr_o + C_Lr_o) + s²C_LCR₀r₀ ) , ^c, ^{+ c}.r

[0048] 上記の数式 3において、通常は、 r > >Rであるので、数式 3を以下の数式 4に近 o o

似することができる。

[0049] 画

[0050] また、 2つの極 ω 、 ω を有する演算増幅器の開ループ伝達関数を一般化すると

i 2

、以下の数式 5に示す二次式で表すことができる。

[0051] [数 5]

[0052] 上記の数式 5において、 1段演算増幅器の主極 ω と第 2極 ω との関係は、 ω

i P2

> > ω であるので、数式 5を以下の数式 6に近似することができる。 [0053] [数 6]

C_s + l + sjo)_pl + s² I ω—, ω

[0054] ここで、図 3の小信号等価回路に基づいて算出した数式 4と、一般ィ匕した数式 6とを比較すると、以下の数式 7に示すように、図 3の小信号等価回路の主極 ω の値と第 l

2極 ω の値とを得ることができる。

[0055] [数 7] ニ^ ^ω""

C_r + C

[0056] 上記の数式 7において、 r > >Rのときに ω > > ω が成立するので、数式 4の

O O p2 pl

近似式の妥当性が示される。

[0057] ここで、数式 5に、数式 7の ω 、 ω の値を代入すると、本実施形態の演算増幅器 l 2

の開ループ伝達関数を以下の数式 8で表すことができる。

[0058] [数 8]

f

[0059] また、位相調整回路を設けない場合の開ループ伝達関数 Aでは、上記の数式 8 おいて R = 0となり、以下の数式 9で表される。

o

[0060] [数 9]

C_s + C_r (l + sr_o (C_r + θ)

[0061] 上記の数式 8と数式 9とを比較すると、位相調整回路内に抵抗素子を設けたことによって、その抵抗素子の抵抗値 Rにより演算増幅器の開ループ伝達関数に第 2極 ο

ω が発生し、演算増幅器の位相余裕が減少している。

ρ2

[0062] 上記のように、図 1に示した本実施形態の演算増幅器では、オペアンプ 10によって構成される 1段の演算増幅段を有する演算増幅器の内部に第 1及び第 2の位相調整回路 100、 110を設けたことによって、負荷容量 32、 33における容量値 Cが大きくな

しつて位相余裕が最適値に対して過剰になったときには、前記各位相調整回路 100、 110の抵抗素子 30、 31の抵抗値 Rを増加させることにより、第 2極 ω の位置を調

Ο ρ2

整して、演算増幅器の位相余裕を最適値の範囲に調整する。

[0063] 尚、本実施形態において、オペアンプ 10の出力側とフィードバック容量 34、 35との間に抵抗素子 30、 31を配置した力図 4に示すように、フィードバック容量 34、 35とオペアンプ 10の入力側との間に抵抗素子 30、 31を配置した場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。また、図 5に示すように、負荷容量 32、 33を、抵抗素子 30、 31とフィードバック容量 34、 35との間に設けても良い。

[0064] さらに、上記において、演算増幅段 10は、図 18の完全差動型のテレスコーピック力スコードタイプの演算増幅器であるとして説明したが、他のタイプの演算増幅器、例えば、図 6に示すフォールデッドタイプの 1段演算増幅器に本発明を適用することも可能である。

[0065] 力！]えて、図 7や図 8に示すように、演算増幅段 10はシングルエンド出力型であっても良ぐその演算増幅段 10の出力側の出力端子 12と、入力側の逆相入力端子 22との間に負帰還接続された位相調整回路 100を設けた場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。シングルエンド出力型のものとしては、例えば、図 9、図 10に示すテレスコーピックカスコードタイプの演算増幅器や、フォールデッドタイプの演算増幅器がある。

[0066] カロえて、演算増幅段 10に、演算増幅段が 2段以上備えられた場合であっても、演算増幅器の位相余裕を最適値の範囲に調整することが可能である。

[0067] 力！]えて、本実施形態の演算増幅器において、位相調整回路内の抵抗部をトランジスタで構成し、そのトランジスタのオン抵抗によって前記抵抗部における抵抗値を設定してもよぐ前記トランジスタはバイポーラトランジスタであってもよい。

[0068] 力！]えて、上記の開ループ伝達関数は、本実施形態に係る代表的なものであり、本発明に適用する演算増幅段によって、その伝達関数は様々な形をとるが、当業者に自明なそれらの改変はすべて本発明に含まれる。

[0069] (第 2の実施形態）図 11は、本発明の第 2の実施形態の演算増幅器の全体構成を示す回路図である

[0070] 上述した図 7の演算増幅器と異なる点は、オペアンプ 10の入出力間に負帰還接続されたフィードバック容量 35に直列に接続された抵抗部が、その抵抗値を変化させることが可能な可変抵抗部 400である点のみである。その他の構成については、図 7 の演算増幅器と同様であるので、その説明は省略する。

[0071] 同図において、 400は可変抵抗部であって、その内部には、各々の抵抗値が異なる 3つの抵抗素子 R 、R 、R と、前記各抵抗素子 R 〜R に対応した 3つの MO

11 12 13 11 13

Sスィッチ（スィッチ） M 、M 、M とが備えられる。前記 3つの MOSスィッチ M 〜

11 12 13 11

M は、外部からの抵抗選択信号（図示せず）によって、それら 3つのスィッチ M 〜

13 11

M のオンオフが切り替えられる。その切り替えによって、前記 3つの抵抗素子 R 〜

13 11

R の組み合わせが変更されて、前記可変抵抗部 400の抵抗値が変化する。

13

[0072] 上記のように、本実施形態では、位相調整回路内の抵抗部を、抵抗値を変化させることが可能な可変抵抗部として構成することによって、その可変抵抗部の抵抗値を回路シミュレーションの結果を用いて柔軟に調整することが可能である。また、演算増幅器の製造後に、出力波形をオシロスコープ等で観測しつつ、オーバーシュートが起こらない最適値に抵抗値を調整しても良い。さらに、過渡応答が最適となるように、負荷部の容量値や演算増幅器の出力波形に応じて、自動的に調整しても良い。カロえて、演算増幅器の駆動中に、その内部の負荷部の容量値が変化する場合には、その容量値に応じて、自動的に抵抗値が変化するように制御してもよい。従って、本実施形態の演算増幅器によれば、第 1の実施形態の演算増幅器よりも、演算増幅器の位相余裕をより柔軟に最適値に調整することが可能である。

[0073] 尚、 MOSスィッチ M 、M 、M は、 NMOS、 PMOS、 CMOS、バイポーラ等の

11 12 13

能動素子であっても良いのは勿論である。

[0074] また、例えば、図 12に示すように、可変抵抗部 401の内部に、サイズの異なる複数の MOSスィッチ M 、M 、M を備え、それらのオン抵抗を抵抗素子の抵抗値の代

21 22 23

わりに用いても良い。

[0075] さらに、例えば、図 13に示すように、可変抵抗部 403の内部に 1つの MOSスィッチ M と、ゲート電圧制御回路 402とを設け、外部からの抵抗選択信号 401によって前

12

記ゲート電圧制御回路 402から前記 MOSスィッチ M に供給されるゲート電圧を調

12

整して、前記 MOSスィッチ M のオン抵抗を変化させても良い。ここで、ゲート電圧

12

を変化させるゲート電圧制御回路 402として、ブートストラップ回路等の昇圧回路や、抵抗選択信号をアナログ電圧値に変化して出力する DAコンバータによって構成される。尚、可変抵抗部 403の抵抗値を下げたい場合は、 MOSスィッチ M のゲート'

12 ソース間電圧を上げ、逆に上げたい場合は、ゲート'ソース間に印加する電圧が減少するように、ゲート電圧制御回路 402の出力電圧を制御する。また、前記 MOSスイツチ M のバックゲート電圧を調整して、前記 MOSスィッチ M のオン抵抗を変化させ

12 12

ても良い。

[0076] (第 3の実施形態）

図 14は、本発明の第 3の実施形態の演算増幅器の全体構成を示す回路図である

[0077] 図 11に示した第 2の実施形態の演算増幅器と異なる点は、可変抵抗部 404の内部に、各々の抵抗値が異なる 3つの抵抗素子 R 、R 、R と、前記各抵抗素子 R 〜

11 12 13 11

R に対応した 3つの MOSスィッチ（スィッチ） M 、M 、M と、前記各 MOSスイツ

13 11 12 13

チ M 、M 、M のオン抵抗を制御するゲート電圧制御回路 402とを備えている点

11 12 13

のみである。その他の構成については、図 11の実施形態の演算増幅器と同様であるので、その説明は省略する。

[0078] 同図において、まず、 3つの MOSスィッチ M 〜M をオンオフすることによって、

11 13

抵抗値が異なる 3つの抵抗素子 R 〜R の組み合わせを変更して可変抵抗部 404

11 13

の抵抗値を変更して位相余裕を調整をする。

[0079] その後、ゲート電圧制御回路 402によって、前記 3つの MOSスィッチ M 〜M の

11 13 オン抵抗を変更して、位相余裕のさらなる微調整を行う。

[0080] 上記のように、本実施形態では、抵抗値が異なる 3つの抵抗素子 R 〜R の組み

11 13 合わせを用いた位相調整と、 3つの MOSスィッチ M 〜M のオン抵抗を変更する

11 13

位相調整とを併用するので、より一層、演算増幅器の位相余裕を柔軟に調整することが可能である。 [0081] 尚、図 15に示すように、各々の MOSスィッチ M 〜M のオン抵抗のみを調整し

11 13

て位相余裕を調整する構成であっても良ぐまず、前記 MOSスィッチ M 〜M の組

11 13 み合わせを変更して可変抵抗部 405の抵抗値を調整した後に、前記各々の MOSスイッチ M 〜M のオン抵抗を変更して、位相余裕のさらなる微調整を行ってもよい。

11 13

[0082] 以上説明したように、本発明では、演算増幅段の入出力間に位相調整回路を設けたので、演算増幅段を 1段のみ有する 1段演算増幅器であっても、位相調整回路を備えることが可能となると共に、演算増幅器が駆動する負荷部の容量値が大きくなり、位相余裕が過剰に増加したときには、位相調整回路内の抵抗部の抵抗値を大きくすることによって、位相余裕を減少させて最適値の範囲となるように調整することが可能となる。従って、演算増幅器の過渡応答が劣化した場合であっても、高速なセトリング特性を実現することが可能となる。

[0083] 尚、上記の実施形態では、位相調整回路の内部に 1つの抵抗部を備えた演算増幅器について説明したが、抵抗部は複数設けられていてもよぐ各々の抵抗部ごとに抵抗値が固定であるか可変であるかを設定しても良い。

[0084] また、上記の実施形態では、ゲート電圧制御回路によって MOSスィッチのオン抵抗変更したが、図 16に示すように、可変抵抗部 406の内部に基板制御回路 407を設け、各々の MOSスィッチ M 〜M の基板バイアス効果を用いて、それらのオン

31 33

抵抗を変化させる構成であっても良い。

[0085] さらに、本実施形態では、演算増幅段を 1段のみ有する 1段演算増幅器について説明したが、本発明は、 2段の演算増幅段を有する 2段演算増幅器であっても適用可能である。

産業上の利用可能性

[0086] 以上説明したように、本発明は、演算増幅段を 1段のみ有する 1段演算増幅器であつても、位相調整回路によって演算増幅器の位相余裕を最適値の範囲内に調整して高速なセトリング特性を実現することが可能とであるので、特に、スィッチトキャパシタ増幅器を代表とする負荷部を駆動する演算増幅器や、アナログフロントエンド、パィプライン式アナログ 'デジタルコンバータ等のミックスドシグナル集積回路の構成する演算増幅器等として有用である。

Claims

請求の範囲

[1] 信号を増幅する演算増幅段と、

前記演算増幅段の入力側に接続されるサンプリング容量と、

前記演算増幅段の出力信号によって駆動される負荷部と、

前記演算増幅段の出力側と前記演算増幅段の入力側との間に負帰還接続されたフィードバック容量を有する位相調整回路とを備え、

前記位相調整回路は、前記フィードバック容量に直列に接続された抵抗部を有する

ことを特徴とする演算増幅器。

[2] 前記請求項 1記載の演算増幅器において、

前記抵抗部は、

前記演算増幅段の出力側と前記フィードバック容量との間に配置されることを特徴とする演算増幅器。

[3] 前記請求項 1記載の演算増幅器において、

前記抵抗部は、

前記フィードバック容量と前記演算増幅段の入力側との間に配置されることを特徴とする演算増幅器。

[4] 前記請求項 2記載の演算増幅器において、

前記負荷部は、

前記抵抗部と前記フィードバック容量との間に接続される

ことを特徴とする演算増幅器。

[5] 前記請求項 1記載の演算増幅器において、

前記抵抗部は、

前記演算増幅段の出力側と前記フィードバック容量との間、及び前記フィードバック容量と前記演算増幅段の入力側との間の少なくとも 1箇所に配置される

ことを特徴とする演算増幅器。

[6] 前記請求項 1〜5の何れか一項に記載の演算増幅器において、

前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、

前記演算増幅段の出力側は、

正相出力端子及び逆相出力端子を有し、

前記位相調整回路は、

前記逆相出力端子と前記正相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第 1の位相調整回路並びに、

前記正相出力端子と前記逆相入力端子との間に負帰還接続されたフィードバック容量及び、そのフィードバック容量に直列に接続された抵抗部を有する第 2の位相調整回路を有する

ことを特徴とする演算増幅器。

[7] 前記請求項 1〜5の何れか一項に記載の演算増幅器において、

前記演算増幅段の入力側は、正相入力端子及び逆相入力端子を有し、前記演算増増幅段の出力側は、出力端子を有し、

前記位相調整回路は、前記出力端子と前記逆相入力端子との間に配置されることを特徴とする演算増幅器。

[8] 前記請求項 1〜7の何れか一項に記載の演算増幅器において、

前記抵抗部は、トランジスタを有し、

前記抵抗部の抵抗値は、前記トランジスタのオン抵抗である

ことを特徴とする演算増幅器。

[9] 前記請求項 1〜8の何れか一項に記載の演算増幅器において、

前記抵抗部は、その抵抗値が変化する可変抵抗部である

ことを特徴とする演算増幅器。

[10] 前記請求項 9記載の演算増幅器において、

前記可変抵抗部は、抵抗値が異なる複数の抵抗素子と、スィッチとを有し、前記スィッチを切り替えて前記複数の抵抗素子の組み合わせを変更することによつて、その抵抗値が変化する

ことを特徴とする演算増幅器。

[11] 前記請求項 9記載の演算増幅器において、

前記可変抵抗部は、オン抵抗が異なる複数のスィッチを有し、

前記複数のスィッチを切り替えてそれらの組み合わせを変更することによって、その抵抗値が変化する

ことを特徴とする演算増幅器。

[12] 前記請求項 10又は 11記載の演算増幅器にお、て、

前記スィッチは、 MOSスィッチであり、

前記 MOSスィッチのオン抵抗を変化させることによって前記可変抵抗部の抵抗値が変化する

ことを特徴とする演算増幅器。

[13] 前記請求項 12記載の演算増幅器において、

前記 MOSスィッチのオン抵抗は、 MOSトランジスタのゲート電圧値によって変化し前記可変抵抗部は、そのゲート電圧値の変化によって抵抗値が変化することを特徴とする演算増幅器。

[14] 前記請求項 12記載の演算増幅器において、

前記 MOSスィッチのオン抵抗は、 MOSトランジスタのバックゲート電圧値によって変化し、

前記可変抵抗部は、そのノックゲート電圧値の変化によって抵抗値が変化することを特徴とする演算増幅器。

[15] 前記請求項 1〜9の何れか一項に記載の演算増幅器において、

前記抵抗部は、バイポーラトランジスタにより構成される

ことを特徴とする演算増幅器。