JPS61123208A - 周波数特性補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １本”明細書の詳細な説明の順序は 産業上の利用分野、 従来技術（第２図）、 解決すべき問題点、 問題点を解決するための手段（第１図）、−作用、 実施例 全体のブロック系統図の説明（第１図）、補正しうる周
波数特性の説明（第３図）、′　周波数特性制御回路１
４の説明（第４図）、電子型可変抵抗素子１６１〜１６
ｍ（第５図）、インターフェース回路３１８の説明 （第６図（Ａ））、 補正制御信号の説明（第６図（Ｂ））、ＡＤ変変目回路
２７説明（第７図）、 演算ｌ１ＩＪＩＩｌ装置２８の動作説明（第８図（Ａ）
（Ｂ））、表示装置！３１の説明（第９図）、 周波数特性制御回路１４の構成及び動作の説明（第１０
図〜第１３図）、 周波数特性制御回路１４の他の例の説明（第１８図）、 発明の効果、 以上順序である。

（産業上の利用分野） 本発明は周波数特性補正装置に関し、特に音響信号（オ
ーディオ信号）の周波数特性をデジタル制御信号を用い
て所望の周波数特性になるように補正制御する周波数特
性補正装置に関する。

（従　来　技、術） 従来より、音響信号を複数の周波数帯域に分割し、各分
割周波数帯域の信号成分毎にそのレベルを互いに独立に
制御することにより、音響信号に所望の周波数特性を付
与して出力する周波数特性補正装置、いわゆるグラフィ
ック・イコライザが知られている。

上述したグラフィック・イコライザを用いて周波数特性
を所望の特性とするには、従来より周波数帯域の分割数
に等しい数だけ設けられた操作部（つまみ）を手動で操
作することにより行なっていたので、操作が煩雑であっ
た。

このため、マイクロプロセッサ等から構成される演算制
御装置を用いて周波数特性制御用の信号を発生し、デジ
タル的に周波数特性を補正する装置も提案されており１
例えば、第２図に示すような装置が挙げられる。

第２図は従来の周波数特性補正装置の一例のブロック系
統図である。第２図において、ピンクノイズ発生器１よ
り取り出されたオクターブ当りのエネルギーが一定のノ
イズ（いわゆるピンクノイズ信号）はグラフィック・イ
コライザ２を介して増幅回路３に供給され、増幅回路３
で増幅された後、リスニングルーム等の音場４内に配置
されたスピーカ５により音場４空間内に放射された音は
、マイクロホン６により収音されて電気信号（音響信号
）に変換された後、互いに通過周波数帯域が異なるｍ個
の帯域フィルタ７１〜７ｍに並列に供給され、ｍ個の周
波数帯域の周波数成分に分割される。帯域フィルタ７１
〜７ｍから取り出された各周波数成分は、検波回路８１
〜８ｍを通してへ〇変換回路９１〜９ｍに供給され、Ａ
Ｄ変換回路９１〜９ｍでデジタル信号に変換された後、
デジタル演算処理装置１０に供給される。デジタル演算
処理装置１Ｇはグラフィック・イコライザ２の各共振周
波数の信号レベルを制御し、周波数特性の測定の結果が
所望の周波数特性となるようにする。

ここで、グラフィック・イコライザ２はデジタル演算処
理装置１０から出力されるアドレス信号とデータ信号と
のうち、アドレス信号をデコードして得たラッチパルス
によりデータ信号をラッチし、そのラッチ出力信号をｍ
個の口＾変換回路（第２図中に図示せず）のうち所定の
１つのＯＡ変換回路を通してｍ個のスイッチのうちの対
応する１つのスイッチをオンまたはオフとし、ｍ種類の
共振周波数の１つをピークの状態またはディップの状態
にするように構成されている。

また、従来装置の他の例としてＡＤ変換回路９１〜９ｍ
の代りに基準電圧と検波回路８１〜８ｍの出力検波電圧
とを各別に比較する比較回路をｍ個設け、この比較回路
の出力信号によりｍ個の可逆カウンタ回路のうち対応す
る可逆カウンタ回路の計数方向を制御し、所定のクロッ
ク信号を計数して得た可逆カウンタ回路の出力信号を上
述したＯＡ変換回路へ供給する構成の装置もあった。

（解決すべき問題点） しかし、第２図に示す従来の周波数特性補正装置はｍ個
のＡＤ変換回路９１〜９ｍと、グラフィック・イコライ
ザ２内にｍ個のＤ＾変換回路とが夫々必要で、極めて高
価であるという問題点があった。

また、比較回路を用いた従来の周波数特性補正装置は基
準電圧を発生する発生回路が必要であり、しかも、ｍ種
の基準電圧を夫々所望の周波数特性に補正するために手
動で調整しなければならず、補正に時間がかかる上に所
望の周波数特性を得にくいという問題点を有していた。

・ ところで、上記第２図以外の例としては、第６４回Ａ１
１ＤＩＯＥＮＧＩＮＥＥＲＩＮＧ　　５ＯＣＩＥＴＹ　
　（以下、ＡＥＳ　、！：記す）（１９８０年１０月３
１日〜１１月３日、ニューヨークで開催）でｄｂｘ、　
ＩＮＣのＲｏｂｅｒｔ　　Ｗ、　Ａｄａｍｓにより発表
されたｒａｔｌｔｏｌａｔｉｃ　　ｅＱｕａｌｉＺｅｒ
／ａｎａｌｙＺｅｒ　Ｊがあり、また、特開昭５６−１
７５０７号公報（特願昭５４−９３４９８　）記載の発
明などがある。上記２つの例の説明について本明細書中
では詳しく説明をしないので、必要であれば上記文献を
参照されたい。

上述したＡＥＳで発表された装置は１０バンドのイコラ
イザを１０個のフィルタと１０個のＯＡ変換回路とから
構成されており、このため、イコライザは制御されるバ
ンド数に等しい数のフィルタとＯＡ変換回路とが必要に
なる。また、このイコライザは４ビットのバンド選択デ
ータと８ビットのレベルｖ制御データとをイコライザの
ＯＡ変換回路にパラレルで伝送する必要がある。従って
、演算制御装置とイコライザとの間の接続線数が多くな
り、イコライザの構成が複雑となる。さらに、イコライ
ザを複数のバンドバスフィルタにより構成しているので
、位相変化による歪が発生するという問題点を有してい
た。

また、上述した特開昭５６−１７５０７号公報には１６
ビットパラレルデータにより入力されたオーディオ信号
がレベルｗ４＠されるデジタル式信号ＩＩＪｗ装置が開
示されている。これは周波数特性を所望値に設定する場
合、マイクロコンピュータからの制御信号が１６ビット
と比較的ビットの多いビット数のワード（データ長が長
いデジタル信号）で処理される結果、レベル調整回路あ
るいはイコライザの構成が非常に複雑となり、コストの
上昇を招くと共に、イコライザの主要部分を集積回路（
ＩＣ）化することが容易でないという問題点を有してい
た。

（問題点を解決するための手段） 第１図は本発明になる周波数特性補正装置の一実施例の
ブロック系統図であり、上述した問題点を解決するため
の手段となる本発明の基本的構成要素は以下の通りであ
る。なお、括弧内に記載した構成要素は特許請求の範囲
に記載した構成要素である。

ピンクノイズ信号等の周波数特性補正用の基準音声情報
信号を出力するピンクノイズ発生器１１（基準音声情報
信号発生器）、 周波数特性補正時にピンクノイズ信号を入力信号源とし
て選択するように制御されるセレクタ回路１３（切換回
路）、 セレクタ回路１３の出力信号を所定の信号レベルまで増
幅する増幅回路１５（第１の増幅回路）、インターフェ
ース回路３１８から供給される信号によりＬＣ共振回路
１１１〜１７ｍの共振周波数毎に増幅回路１５の利得を
ＩＩＪＩｌｌする電子１１Ｊｔｌｌ型可変抵抗素子１６
．〜１６ｍ（可変抵抗回路網）、所定の複数の異なる共
振周波数のＬＣ共振回路１７１〜１７ｍ（共振回路）、 演算増幅装置２８から補正制御信号が供給され、補正制
御信号に対応して電子ＩＩＩ御型可変抵抗素子１６１〜
１６ｍをＮ’ＩＢするための信号を出力するインターフ
ェース回路３１ａ（インターフェース回路）、なお、イ
ンターフェース回路３１８は補正制御信号のうちの直列
信号の形態のデータ信号、クロックパルス信号が供給ざ
牲、直列信号の形態のデータ信号をクロックパルス信号
に対応して並列信号の形態のデータ信号に変換して出力
するシフトレジスタ　３２０（シフトレジスタ）と、シ
フトレジスタ３２０の出力信号に対応する電子制御型可
変抵抗素子１６１〜１６ｍのうちの１つの電子制御型可
変抵抗素子を選択するためのラッチパルスを出力するデ
コーダ３２３（デコーダ）と、デコーダ３２３から出力
されるラッチパルスにより選択された電子制御型可変抵
抗素子１６１〜１６ｍのうちの１つの電子制御型可変抵
抗素子を制御するためにシフトレジスタから出力された
並列信号の形幡のデータ信号をラッチするためのラッチ
回路３２４１〜３２４ｍ　（ラッチ回路）と、シフトレ
ジスタ３２Ｇから出力される並列信号の形態のデータ信
号及びストローブ信号が供給され、シフトレジスタ　３
２０から出力される並列信号の形態のデータ信号のデコ
ーダ３２３への供給を制御するゲート回路３２１及びラ
ッチ回路３２２（制御回路）から構成されている。

増幅回路１５の出力信号を所定の信号レベルまで増幅す
る増幅回路１８（第２の増幅回路）、音場に放射された
音声信号を所定の周波数帯域別に分割した後、検波して
出力する周波数解析装置３２（周波数解析装置）、 所定の複数の周波数特性曲線に関するデータが記録され
たＲＯＭ　２９　（記憶回路）、周波数解析装置３２の
出力信号をアナログデジタル変換するＡＤ変換回路２１
（アナログデジタル変換回路）、 ＡＤ変換回路２７から出力されるデジタル信号と、ＲＯ
Ｈ２９に記憶されているデジタル信号とを周波数帯域別
に比較して両信号間の差を求め、両信号間の差に対応す
る第１のデジタルデータ部及び第２デジタルデータ部か
らなる直列信号の形態のデータ信号、クロックパルス信
号、データ信号の伝送位置を判別するためのストローブ
信号からなる補正制御信号を出力する演算制御装＠２Ｂ
（演算制御装置）。

（作　　用） 本発明になる周波数特性補正装置は周波数特性補正時に
例えば、以下のような回路系統が構成される。

ピンクノイズ発生器１１ セレクタ回路１３ ↓ 増幅回路１５、 ↓ 電子制御型可変　　　←　　インターフェース抵抗素子
１６１〜１６ｍ　　　　　回路３１８、↓　　　　　　
　　　　　　　↑ 共振回路１７１〜１７ｍ、　　　演算ｔ１１１１１１装
置２８↓　　　　　　　　　　　　　↑ 増幅回路１８　　　　　　　　　ＡＤ変換回路２７↓　
　　　　　　　　　　　　↑ スピーカ２０　　　　　　　　　セレクタ回路２６↓　
　　　　　　　　　　　　↑ 音　　場１９　　　　　　　　　周波数解析装置３２↓
　　　　　　　　　　　　　↑ マイクロホン２１　　　　→　　セレクタ回路２３上記
回路系統によりピンクノイズ信号発生器１１から出力さ
れるピンクノイズ信号をセレクタ回路１３、周波数特性
制御回路１４、及び増幅回路１８を介してスピーカ２０
により音場１９内へ放射し、音場１９内へ放射された音
声情報信号を周波数解析装置３２で所定の周波数帯域別
に分離した俊、アナログデジタル変換回路２７でデジタ
ル信号に変換して出力する。

また、演算側ｉＩｌ装置２８はＲＯＨ２９＜記憶回路）
に記憶されている周波数特性曲線に関するデジタル信号
のうち、所望の１つの周波数特性曲線に関するデジタル
信号と、上記回路系統によりへ〇変換回路２７から出力
されるデジタル信号とをへ〇変換回路２７から出力され
るデジタル信号の周′ＩＩＬ数帯域別に比較し、比較し
た結果２信号間に差がある場合は差を求め、上記２信号
間に差がある信号の周波数帯域に関する情報を第１のデ
ジタルデータ部とし、上記２信号間の差の信号レベルに
関する情報を第２のデジタルデータ部とし、これら第１
及び第２のデジタルデータ部から構成される直列信号の
形態のデータ信号、りＯツクパルス信号、データ信号の
伝送位置を判別するためのストローブ信号からなる補正
制御信号を周波数特性制御回路１４へ供給し、周波数特
性１１１ｍ回路１４は補正制御信号のうちの第１のデジ
タルデータ部に対応する周波数帯域の信号レベルを第２
のデジタルデータ部に対応させて制御し、すべての周波
数帯域にわたって上記２信号間の差がなくなるまで、上
述した動作を繰り返して実行することにより音場の周波
数特性を所望の周波数特性に補正する。

（実　施　例） 第１図は本発明になる周波数特性補正装置の一実施例の
ブロック系統図である。

第１図中、ピンクノイズ発生器１１より出力されたピン
クノイズ信号と音源１２から出力された音響信号とは夫
々第１のセレクタ回路であるセレクタ回路１３に供給さ
れる。セレクタ回路１３は後述する演算制御装置ｉ２８
よりの選択制御信号により周波数特性補正時にはピンク
ノイズ発生器１１から出力されるピンクノイズ信号を選
択出力するように制御される。

セレクタ回路１３により選択出力された信号は周波数特
性制御回路１４に供給さ机、ここで、予め設定された互
いに異なるｍ個の周波数帯域毎に入力信号のレベルが（
互いに独立に）制御されることにより第３図に示すよう
に周波数特性が可変制御される。

上述した第３図は第１図に示した本発明になる周波数特
性補正装置の一実施例により補正し得る周波数特性を示
し、■及び１で示す周波数特性範囲内において、任意の
周波＠特性補正をすることができる。なお、第３図にお
いて、ｆｌ、ｆ２゜・・・、ｆｍは夫々後述する周波数
特性制御回路１４を構成するＬＣ共振回路１７．　、１
７２　、・・・、１７ｍの共振周波数を示している。

周波数特性制御回路１４は増幅回路１５、ｍ個の電子制
御型可変抵抗素子（以下、単に可変抵抗素子と記すこと
もある）１６１〜１６ｍと、ｍ個のｔＣ共振回路１１１
〜１７ｍを含み、これらは、より詳細には第４図に示す
如き構成とされている。

第４図に示すように増幅回路１５は抵抗器Ｒａ、演算増
幅回路３４及び抵抗器Ｒｂより構成されている。

また、抵抗器Ｒａと演算増幅回路３４の非反転入力端子
との接続端子３６と、抵抗器Ｒｂと演算増幅回路３４の
反転入力端子との接続端子３７との間にｍ個の可変抵抗
素子１６＋〜１６ｍが並列に接続されている。

更に、可変抵抗素子１６１〜１６ｍは夫々ＬＣ共振回路
１７１〜１７ｍが各別に接続されている。［Ｃ共振回路
１７１〜１７ｍの各共振周波数は可聴周波数帯域内の互
いに異なるｍ種類の共振周波数に選定されている。また
、更に、−３３は入力端子、３５は出力端子である。

上記可変抵抗素子１６１〜１６ｍは夫々同一の構成とさ
れており、例えば、第５図に示す如き等価回路で示され
る。

１番目の１つの可変抵抗素子１６ｉは第５図に示す如く
、接続端子３６と接続端子３７との間に直列に接続され
た２０個の抵抗器Ｒ１〜Ｒｚｒ＋と、夫々の一端が抵抗
器Ｒ１〜Ｒｚｎの夫々の一端に接続され、他端が共通に
端子３９に接続された２０個の開閉成スイッチ（以下、
単に、スイッチと記すこともある）８１〜Ｓ２ｎと、抵
抗器ＲｎとＲｎｉｌとの接続点と、端子３９との間に接
続された１つの開閉成スイッチ（以下、単に、スイッチ
と記すこともある＞Ｓ。

とよりなり、抵抗器ＲｎとＲｎ−＋どの接続点は更に端
子３８に接続されている。

端子３８は接地され、端子３９は可変抵抗素子１６ｉに
対応する１つのＥＣ共振回路１７ｉ（第５図中に図示せ
ず）に接続される。

開閉成スイッチＳＯ及び８１〜Ｓ　２ｎは演算制御装＠
２Ｂよりの１ｌＪｔｌｌ信号により、どれか１つのスイ
ッチのみが閉成され、その他のスイッチは開成される。

これにより可変抵抗素子１６ｉは端子３６及び端子３７
を固定端子とし、更に、端子３９をｍｓ端子とする可変
抵抗器と同様の構成になる。

なお、第１図は演算制御装置２８と周波数特性制御回路
１４との間の結線を簡略化して示しているが、実際は第
６図（Ａ）に示すようにクロックパルス信号、データ信
号、ストローブ信号の３種類の補正制御信号が伝送され
る結線があり、演算制御装置２８と周波数特性制御回路
１４（電子ｖＪｔｌｌｌ型可変抵抗素子１６１〜１６ｍ
）との間には第６図（Ａ）に示すようなインターフェー
ス回路３１８が介挿されている。

データ信号は、後述するようにシリアルビットの第１の
データワード及び第２のデータワードを含んでいる。

なお、第６図（Ａ）は演算１ｌＩＪＩｌ装置２Ｂと周波
数特性制御回路１４との間の関係を説明するためのブロ
ック系統図、第６図（Ｂ）は演算制御装置２８から周波
数特性制御回路１４へ供給される３種類の補正制御信号
のタイムチャートである。

また、第１図に示した増幅回路１５及びＬＣＣ共振回路
１７１〜１７ｍ簡略化のため第６図（Ａ）中では省略し
である。

インターフェース回路３１８は演算１ｌＩ１１１回路２
８から供給される補正制御信号（可変抵抗素子１６１〜
１６ｍを一度に一つ制御するような補正制御信号）をシ
リアルにデコードする。また、可変抵抗素子１６１〜１
６ｍはインターフェース回路３１８から供給される信号
により制御される。

再び、第５図を参照して説明すると、周波数特性制御回
路１４は周波数ｆｉ（これはＥＣ共振回路１７ｉの共振
周波数）を中心とする狭帯域においては、スイッチＳｏ
が閉成された時にフラットな周波数特性の所定レベル特
性を示し、スイッチＳｎより＄１方向へどれか１つのス
イッチを切換でいく（閉成していく）と徐々に減衰量が
大なるレベル減衰特性を示し、他方スイッチＳ　ｎ＋＋
〜Ｓ２ｎのうち１つのスイッチを順次Ｓ２ｎ方向へ切換
でいく（閉成していく）と徐々に大なるレベル増強特性
を示す。

再び、第１図に戻って説明すると、周波数特性補正時に
はセレクタ回路１３によりピンクノイズ信号が選択出力
され、上記構成の周波数特性制御回路１４により周波数
特性が制御された後、増幅回路１８を介してリスニング
ルーム等の音場１９内のスピーカ２０に供給され、スピ
ーカ２０により発音される。

スピーカ２０より発音された音は音［９内に設けられた
マイクロホン２１により収音されて電気信号（音響信号
）に変換された後、利得を可変できるよう構成された可
変利得増幅回路２２を介して第２のセレクタ回路である
セレクタ回路２３に供給される。

セレクタ回路２３は周波数特性制御回路１４及び可変利
得増幅回路２２のいずれか一方の出力信号を演算！１Ｊ
御装置ｔ２８よりの選択制御信号により選択出力するよ
うに構成されており、周波数特性補正時には可変利得増
幅回路２２の出力信号を選択出力するように制御される
。

従って、周波数特性補正時には、セレクタ回路２３より
マイクロホン２１で音響−電気変換され、かつ、可変利
得増幅回路２２により増幅された電気信号が取り出され
、互いに異なるｍ＋１個の帯域通過帯域特性を有するフ
ィルタ回路２４０〜２４ｍに夫々同時に供給され、ここ
で、ｍ＋１個の周波数帯域の周波数成分に夫々分割され
る。

なお、フィルタ回路２４１〜２４ｍの通過帯域の中心周
波数は前記ＬＣ共振回路１７１〜１７ｍの各共振特性に
夫々等しくされている。また、フィルタ回路２４０は可
聴周波数全帯域を通過帯域とするフィルタ回路である。

フィルタ回路２４．〜２４ｍより取り出された樗＋１個
の各周波数成分に選別された信号は検波回路２５、〜２
５ｍにより検波された後、第３のセレクタ回路であるセ
レクタ回路２６に供給される。

なお、上述したフィルタ回路２４．〜２４ｍ及び検波回
路２５ｏ〜２５ｍは周波数解析装置３２を構成する要素
である。

セレクタ回路２６は、演算制御装置２８よりの選択＄１
１１１１信号により周波数特性補正時には検波回路２５
、〜２５ｍの出力検波信号を順次巡回的に選択切換し、
１つの検波信号のみを出力するよう制御され、その出力
検波信号をＡＤ変挽回路２７へ出力する。

＾０変挽回路２７は第７図に示す如く、抵抗２ＳＲと２
Ｒとの各抵抗器よりなるはしご型の抵抗回路網にＫｉｌ
のバッフ７アンプ４２１〜４２ｋを接続し、演算ＩＩ御
装置！２８よりバッファアンプ４２１〜４２にへ順次巡
回的に基準電圧を印加することにより、はしご型抵抗回
路網より一５定周期の階段波を出力させて、コンパレー
タ４１の一方の入力端子に印加し、コンパレータ４１の
他方の入力端子４０にはセレクタ回路２６よりの検波信
号（アナログ信号）を印加する構成とされている。

すなわち、公知のはしご型ＡＤ変変目回路７より取り出
される階段波とセレクタ回路２６よりの検波信号とを夫
々コンパレータ４１で比較することによりコンパレータ
４１より検波信号レベルに応じた時間タイミングで所定
極性の信号が出力され、演算制御ｌ装置ａ２８へ入力さ
れる。

演算制御装置２８は、例えば、後述するように中央演算
処理装置（ＣＰＵ）等から構成されており、へ〇変換回
路２７より検波信号レベルに応じた時間タイミングで取
り出された所定論理値のデジタル信号の入力タイミング
により検波信号レベルを各周波数帯域毎に順次判断し、
音場１９の音響特性（周波数特性）を測定する。

しかる後、演算制御装置２８はリード・オンリー・メモ
リ（以下、ＲＯＭと記す）２９に予め記憶されている複
数の周波数特性の中から任意に選択した１つの周波数特
性（例えば、フラットな周波数特性）に対応するデジタ
ル信号のピットに対応した信号レベルとへ〇変換回路２
１から出力されるデジタル信号のビットに対応した信号
レベルとを夫々比較して、両者の間にレベル差がある場
合にはそのレベル差のある周波数帯域についてレベル差
をな（す方向にレベル制御する補正ｔｉＩＩｗＪ信号を
発生して、この補正制御信号をインターフェース回路３
１８を介して可変抵抗素子１６１〜１６ｍのうち対応す
る１つ又は複数の可変抵抗素子に印加する。

なお、演算制御装置２８　（ＲＯＭ２９）からの任意に
選択された周波数特性に対応するデジタル信号は表示制
御回路３０に供給され、ここで、表示に必要な所定の信
号処理を施された後、表示装置３１に供給されて表示さ
れる。

また、演算制御袋＠２８に中に示したｃｐｕ　　（中央
演算処理装［）、ＲＡＭ（ランダム・アクセス・メモリ
）、ＲＯＭ（リード・オンリー・メモリ）、■１０（入
出力ボート）は演算制御装置２８を構成する要素である
。

従って、ＲＯＨ２９より入力する所望の周波数特性をフ
ラットな特性としてその周波数特性を自動的に補正した
後に、セレクタ回路２３の出力信号を周波数特性制御回
路１４の出力信号に切換えた場合は、音場１９の周波数
特性をフラットにするために必要な周波数特性、つまり
、各周波数帯域における設定値を表示装置３１により表
示することができる。

なお、周波数特性の自動補正後に、セレクタ回路１３を
音源１２からの音響信号を選択して出力する状態に切換
ることにより、音場１９において所望の周波数特性が正
確に付与された音を楽しむことができる。

また、この時セレクタ回路２３を周波数特性制御回路１
４の出力信号を選択する状態に切換ることにより、その
時の音響信号の周波数特性を表示装置３１により確認す
ることができる。

なお、セレクタ回路２３は演算制御装置２８からの選択
制御信号により選択切換され、セレクタ回路１３も演算
制御装置ｉ２８からの制御信号により、選択切換される
ので、セレクタ回路２３はセレクタ回路１３の出力信号
も選択切換できる構成としてもよい。

以下に第８図（Ａ）及び（Ｂ）を参照して演算制御装置
２８の動作の一例を説明する。

第８図（Ａ）及び（Ｂ）は第１図中に示した演算制御装
＠２８の動作の一例を説明するためのフローチャートで
ある。

第８図（Ａ）に示すように第１図に示した本発明になる
周波数特性補正装置の一実施例に第９図に示す電源スィ
ッチ５Ｉ４Ｐへの操作入力により、電源が供給されると
、演算制御装＠２８は処理動作を開始（スタート）し、
必要な初期化（例えば、所定のメモリのリセット、周波
数特性制御回路１４の周波数特性をフラットに設定する
等）が行なわれた後、ステップ１００へ移る。

ステップ１０Ｇで演算制御装置２８はキー人力装置８０
（第１図及び第９図参照）に入力された指示に従って、
あらかじめメモリ（１？０Ｈ２９）にストアされている
周波数特性曲線のデータの内の一つの周波数特性曲線の
データ（例えば、フラットな周波数特性を示すフラット
周波数特性曲線のデータ）を読み出し、演算制御装置２
８内のＲＡＭの所定のアドレスにストアしてステップ１
０２へ移る。

ステップ１０２で、演算制御装置２８はソフトウェアカ
ウンタのカウント値Ｃを０に設定した後、ステップ１０
４へ移る。なお、上述したソフトウェアカウンタのカウ
ント値Ｃは全帯ｌｆｏ及びバンドｆ１〜ｆｍ（第３図参
照）の中の一つに対応づけるために使用されるので、ソ
フトウェアカウンタのカウント値Ｃが０の際は可聴周波
数帯域の全帯域（ｆ＋〜ｆｍをすべて含む帯域）が対応
づけられる。

ステップ１０４で、＠算制御装ｆｆ１２８はソフトウェ
アカウンタのカウント値Ｃに対応するバンドの周波数応
答あるいは信号レベルを示すデータを周波数１ｉ１１　
ｗＪ装Ｒ２８内のＲＡＭにストアする。つまり、例゛え
ば、ソフトウェアカウンタのカウント値Ｃが０の際は全
帯域の周波数応答、あるいは信号レベルが（ｄＢ）単位
で演算制御装置２８内のＲＡＭにストアされ、この後、
ステップ１０Ｇに移る。

ステップ１０６で、演算制御装置２８は第１のセレクタ
回路１３が入力信号源としてピンクノイズ発生器１１の
出力信号を選択するような制御信号をセレクタ回路１３
へ出力した俊、ステップ１０８へ移る。

ステップ１０８で、演算制御装置２８は第２のセレクタ
回路２３が入力信号源として可変利得増幅回路２２を介
して供給されるマイクロホン２１の出力信号を選択する
ような制御信号をセレクタ回路２３へ出力した後、ステ
ップ１１０へ移る。

ステップ１１０で、演算制御−１ｉ２８は第３のセレク
タ回路２６がソフトウェアカウンタのカウント値Ｃに対
応した周波数解析装置３２の出力信号を選択するような
制御信号をセレクタ回路２６へ出力する。

つまり、例えば、ソフトウェアカウンタのカウント値Ｃ
が０の際はセレクタ回路２６が周波数解析装置３２の可
聴周波数帯域の全帯域ｆＯの信号レベルを示す検波回路
２５ｏの出力信号を選択してへ〇変換回路２７へ出力す
るような制御信号が演算制御装置２８からセレクタ回路
２６へ供給される。この後、ステップ１１２へ移る。

ステップ１１２で、演算制御装置２８はＡＤ変挽回路２
７ヘセレクタ回路２６から供給される信号のＡＤ変換を
開始するような制御信号を発生する。この後、ステップ
１１４へ移る。

ステップ１１４で、ＡＤ変換回路２７がＡＤ変換したデ
ジタル信号のデータ（８ビットのデジタルデータ）が演
算制御装置２８内のＲＡＭの所定のアドスにストアされ
る。この後、ステップ１１６へ移る。

ステップ１１６で、演算制御装置２８はＡＤ変換回路２
７から供給されるデジタル信号のデータと所望の周波数
特性曲線のデータとの比較を行なった後、ステップ１１
８へ移る。

ステップ１１８で、演算制御装置２８はステップ１１６
で比較した結果が等しいか等しくないかを判定する。こ
の判定について具体的に説明すると、例えば、ＡＤ変換
回路２７から出力されるデジタル信号のデータと所望の
周波数特性曲線のデータとの差が１．５　（ｄＢ）以内
の場合は等しい（’／ＥＳ）と判断してステップ１２Ｇ
へ移り、それ以外の場合は等しくないもの（ＮＯ）と判
断してステップ１２６へ移る。

また、例えば、ソフトウェアカウンタのカウント値Ｃが
００場合はあらかじめ設定した全帯域の測定最適レベル
との比較を行なう。

ステップ１２０で、演算制御装置２８はソフトウェアカ
ウンタのカウント値Ｃを１だけ増加させた後、ステップ
１２２へ移る。

上述したステップ１２０について更に具体的に説明する
と、ステップ１２０に演算ｔＩ制御装置の処理動作が移
ったということは選択したバンドのレベルが所望の周波
数応答のレベルに一致した場合であるで、演算制御装置
２８はソフトウェアカウンタのカウントｉｃが Ｃ＝０ の場合は可変利得増幅回路２２のゲインを調整する必要
がなく、またソフトウェアカウンタのカウント値Ｃが １≦Ｃ≦ｍ の場合は周波数特性制御回路１４の増幅回路１５のゲイ
ンを調整する必要がない。

ステップ１２２で、演算制御装置２８はソフトウェアカ
ウンタのラント値Ｃがｍ＋１（例えば、１２）であるか
どうかを判定し、ソフトウェアカウンタのカウント値Ｃ
がｍ＋１（例えば、１２）である場合（ＹＥＳ）はステ
ップ１２４へ移り、ソフトウェアカウンタのカウント値
Ｃがｍ＋１（例えば、１２）でない場合（ＮＯ）はステ
ップ１０４へ戻る。

上述した本発明になる周波数特性補正装置の一実施例で
は可聴周波数帯域を１１の周波数帯域（バンド）に周波
数分割して音場補正を行なうシステムであるため、分割
（バンド）数ｍ　（＝１１）と全帯域バンドとを加算し
た数であるｍ＋１　（＝１２）、つまり、１２回それぞ
れのバンドにおいて音場補正を行なうことにより、音場
の補正が終了したことになる。そこで、ステップ１２２
を設け、ソフトウェアカウンタのカウント値Ｃが上述し
た１２に一致したかどうかを判定することにより音場補
正が終了したかどうかを判定している。従って、ステッ
プ１２２で（ＮＯ）となった場合には再びステップ１０
４へ戻り、再び、ステップ１０４〜１２２及びステップ
１２６〜１２８の処理動作を繰り返して行する。

ステップ１２４で、演算制御装置２８は第９図に示すス
ペアナレベルアップ（ダウン）キー５Ｐｔｌ（ＳＰＯ）
による感度設定データを用いて可変利得増幅回路２２が
所望の感度に設定されるように制御制御号を出力し、可
変利得増幅回路２２が所望の感度に設定された後、音場
補正のための処理動作を終了する。

また、再び、ステップ１１８へ戻ってステップ１１８で
（ＮＯ）となった場合は上述したように演算制御装置ｆ
２８の処理動作はステップ１２６へ移る。ステップ１２
６へ処理動作が移ったということは１１０８２９から読
み出した所望の周波数応答（レベル）と測定値との間に
差を有する状態を示している。従って、ステップ１２６
で、演算処理装置２８はＲＯＭ２９から読み出した所望
の周波数応答（レベル）と測定値との間の差を求めた後
、ステップ１２８へ移る。

ステップ１２８において、ソフトウェアカウンタのカウ
ント値Ｃが Ｃ≧１ の場合は演算制御袋＠２８は音場の周波数応答（レベル
）が上述したようにＲＯＩ（２９から読み出される所望
の周波数応答（レベル）になるような補正制御信号を周
波数特性制御回路１４（電子制御型可変抵抗素子１６１
〜１６ｍ）へ出力する。

以下、第８図（８）を参照してステップ１２８における
処理動作を更に具体的に説明する。

第８図（Ｂ）は第８図（Ａ）中に示したステップ１２８
の処理動作の一例のフローチャートである。

演算１１Ｊ　１１１装置２８の処理動作がステップ１２
８〔（第８図（Ａ）〕に移るとスタートする。演算υ１
＠装置１２８はステップ１３０において、ソフトウェア
カウンタのカウント値Ｃが０であるかどうかを判定し、 Ｃ＝０ の場合（ＹＥＳ）はステップ１３４へ移り、Ｃ≠Ｏ の場合（ＮＯ）はステップ１３２へ移る。

ステップ１３２で、演算制御装置２Ｂは第６１（Ａ）に
示すインターフェース回路３１８の端子ｉに第６図（Ｂ
）に示すようなりロックパルス信号の供給を開始した後
、ステップ１３６へ移る。

ステップ１３６で、演算制御装置２８は第６図（Ａ）に
示すインターフェース回路３１８の端子りに第６図（Ｂ
）に示すようなデータ信号である第１のデータワード（
バンドを指定するデータを含む信号）を供給した後、ス
テップ１３８へ移る。

ステップ１３８で、演算制御装置ｉ２８は第６図（Ａ）
に示すインターフェース回路３１８の端子ｊに第６図（
Ｂ）に示すようなストローブ信号を供給した後、ステッ
プ１４０へ移る。

ステップ１４０で、演算制御装置２８は第６図（Ａ）に
示すインターフェース回路３１８の端子りに第６図（Ｂ
）に示すようなデータ信号である第２のデータワード（
補正量を示すデータを含む信号）を供給した後、ステッ
プ１４２へ移る。

ステップ１４２で、演算制御装＠２Ｂは第６図（Ａ）に
示すインターフェース回路３１８の端子ｊに第６図（Ｂ
）に示すような（ステップ１３８で供給したストローブ
信号とは別の）ストローブ信号を供給した後、ステップ
１４４へ移る。

ステップ１４４で、演算制御装置２８はステップ１３２
で演ｌｌｌ６１１６０装置ｔ２８から第６図（Ａ＞に示
したインターフェース回路３１８の端子ｉに供給を開始
した第６図（Ｂ）に示すようなりロックパルス信号の供
給を停止した後、第８図（Ｂ）に示したフローチャート
に示した処理動作（第８図（Ａ）に示したステップ１２
８の処理動作）を終了する。

なお、上述したインターフェース回路３１８の端子り、
ｉ、ｊにそれぞれ供給されるデータ信号である第１及び
第２のデータワード信号、クロックパルス信号、ストロ
ーブ信号は、復に第１０図及び第１１図及び第１２図を
参照して説明する際に詳しく説明するが、信号レベルが
各バンドにおいてυ制御されるように使用される。

また、ステップ１３４で、演算制御０８１２８は可変利
得増幅回路２２に制御データ（第６図（Ｂ）中に示した
データ信号である第２のデータワード信号）をラッチし
た後、上述したステップ１４４と同様に第８図（Ｂ）に
示したフローチャートに示した処理動作（第８図＜Ａ）
に示したステップ１２８の処理動作）を終了する。

上記実施例の説明では複数の子め設定された（例えば、
ＲＯＨ２９に記憶された）周波数特性曲線の内の一つの
周波数特性曲線を選択し、好適な方法で周波数応答を制
御するように測定された周波数応答をＡＤ変換したデー
タと所望の周波数特性曲線のデータとを比較し、補正す
るように構成した装置であったが、例えば、予め設定さ
れた以外の周波数特性曲線を選択したい場合、つまり、
音響信号に与えたい周波数応答を任意に設定するために
は、手動で作動する周波数応答装置を上記実施例で説明
した装置に備えつけることが考えられる。

第９図は本発明になる周波数特性補正装置の一実施例の
表示装置３１の一例を示した図である。

第９図において、第１図中に示したキー人力装置８０の
一部をなす各バンドに対応したスイッチ１旧及びエトは
各バンドの信号レベルを設定するスイッチであり、これ
らのスイッチを操作することにより各バンドの信号レベ
ルをステップ状に増強（ブースト）または減衰（カット
）することができるように構成されている。

つまり、演Ｒｉｌｌ　ｔｌｌ装置２８は上述したスイッ
チＳ１４旧及び３１４０　ｉが操作されている時間を検
出することにより、周波数特性曲線を設定している。

スイッチ３１４０、〜５ＩｌｌＬＩ＋２はそれぞれ信号
レベルをそれぞれ増強させるために用いるスイッチで、
スイッチＳｏｌ　Ｉ〜５１４Ｄ＋２はそれぞれ信号レベ
ルをそれぞれ減衰させるために用いるスイッチである。

つまり、上述したように演算制御装置２８は上記スイッ
チが操作されている時間を計測し、この計測した時間に
対応して各バンドにおける信号レベルの増強あるいは減
少を行なうようにプログラムされている。

第９図中に示した３１１は第１図に示した表示装置３１
の前面部分を示しており、表示装置３１はｍバンド、つ
まり、第９図に示したように１１バンドと全帯域に対応
する部分とからなるｍ＋ｌ　（＝１２＞の表示素子３１
ｏ、３１１〜３１１１を備えている。

ざらに詳細に説明すると、各バンドの表示部分である表
示素子３１．〜３１１１は表示制御回路３０で駆動され
る複数の発光素子、例えば、ＶＦＤ　、　ＬＥＤ等の発
光素子等から構成されている。また、第９図においてエ
ネルギーを供給されている発光素子は黒く示してあり、
さらに各部分の複数の発光素子３１ｏ〜３１１１は入力
信号の周波数スペクトルを表示するように垂直に配列さ
れている。

つまり、周波数特性制御回路１４の出力信号あるいは可
変利得増幅回路２２からの出力信号のうちの一方の出力
信号がセレクタ回路２３により選択切換されて表示制御
回路３Ｇを介して表示装置３１に供給されるので、第１
図に示したように装置を構成することにより、表示素子
３１１〜３１１１と表示素子３１ｏとはｆ１〜ｆｍの各
バンドとｆｏの可聴周波数全帯域のレベルを表示するス
ペクトラムアナライザーとしても使用することが可能で
ある。

また、上述したスイッチ５ＷＵｏ　％　ＳＷＵ、、及び
８１４００−５Ｉ４Ｄｏにより手動で所望の周波数特性
曲線を入力する際には表示装置３１は各バンド及び全帯
域におけるレベルインジケータとして用いることが可能
であり、表示装置３１をレベルインジケータとして使用
することにより、正確に所望の周波数特性曲線を入力す
ることが可能である。なお、表示装置３１がレベルイン
ジケータとして作動する際に、表示素子３１ｏ〜３１１
１は光点表示状態となる。

第９図に示した表示装置３１と周波数特性曲線入力装置
であるスイッチｓｉ＋ｕｏ−，，ＳＷＵＭ、及びｓｗｏ
　。

〜５１４ｏｒｔはオーディオ信号の単一チャンネルのみ
を示しているが、第９図に示したような配列を２組設け
て、ステレオ再生に対応した形態に構成すること・も可
能であることは言うまでもない。

なお、第９図に示すキー及びスイッチは第１図に示すキ
ー人力装置を構成するもので、ＳＷＰは電源スィッチ、
ＳＷ＾は１１０８２９に記録された周波数特性曲線を選
択するための周波数特性曲線択キー、ｓｐｕ、　ｓｐｏ
は可変利得増幅回路２２の感度の設定を行なうスペアナ
レベルアップキー、スペアナレベルダウンキーである。

第１０図は本発明になる周波数特性制御回路の一実施例
の周波数特性制御回路１４の等価回路の一例の回路図で
ある。第１０図において第１図、第４図〜第６図と同一
の構成要素には同一の符号を付してその説明を省略する
。ここでは、上述したバンド数ｍの値を１４とした場合
について説明する。

第１０因に示すように周波数特性制御回路１４は演算増
幅回路３０３〜３０６、 インターフェース回路３１８． １４個の第１の可変抵抗回路ＶＩＩＩＡ　−ＶＲ１４Ａ
、１４個の第２の可変抵抗回路ＶＲＩＢ　〜ＶＲ１４Ｂ
　。

抵抗器旧６Ａ、　Ｒ１６Ｂ、　Ｒ２６Ａ、　Ｒ２６Ｂ、
Ｒ２１％Ｒ２、Ｒ２１％Ｒ２２゜ スイッチ５１６Ａ１Ｓ１６ＢＳＳ２６Ａ、　５２６Ｂ１
共振回路１７１〜１７）４ から構成されている。

可変抵抗回路ＶＲＩＡ〜ＶＲ７Ａの一端は端子ａを介し
て演算増幅回路３０３の反転入力端子に共１通に接続さ
れ、その他端は端子ｍ１〜ｍ７を介して共振回路１７１
〜１１７に各別に接続されている。

また、可変抵抗回路ＶＲＩＢ−ＶＲ７Ｂの一端は端子ｄ
を介して演算増幅回路３０４の非反転入力端子に共通接
続され、他端は端子ｍ１〜ｍ７を介して共振回路１７１
〜１７７各別に接続されている。

更に、可変抵抗回路ＶＲ８＾〜ＶＲ１４Ａの一端は端子
ｅを介して演算増幅回路３０５の反転入力端子に共通に
接続され、その他端は端子ｍ８〜ｍ　１４を介して共振
回路１７８〜１７Ｉ４に各別に接続されている。

また更に、可変抵抗回路ＶＲ８Ｂ〜ＶＲ１４Ｂの一端は
は端子Ｑを介して演算増幅回路３０６の非反転入力端子
に共通に接続され、その他端は端子ｍ８〜ｍ　１４を介
して共振回路１７８〜１７１４に各別に接続されている
。

また、端子ａは抵抗器Ｒ＋＋を介して端子すに接続され
る一方、直列に接続されている抵抗器Ｒ１６Ａ及びスイ
ッチ５１６Ａから構成された直列回路を介して接地され
ている。

端子ｄは抵抗器Ｒ１２を介して端子Ｃに接続される一方
、直列に接続されている抵抗器Ｒ１６Ｂ及びスイッチ３
１６Ｂから構成された直列回路を介して接地されている
。

端子ｅは抵抗器Ｒ２１を介して端子ｆに接続される一方
、直列に接続された抵抗器Ｒ２６Ａ及びスイッチ３２６
Ａから構成された直列回路を介して接地されている。

端子Ｑは抵抗器Ｒ２２を介して端子ｆに接続される一方
、直列に接続された抵抗器Ｒ２６Ｂとスイッチ３２６Ｂ
から構成された直列回路を介して接地されている。

端子３０７は演算増幅回路３０３の非反転入力端子に接
続し、演算、増幅回路３０３の出力端子は端子すと端子
Ｃとの接続点に接続し、演算増幅回路３０４の出力端子
は端子３１２に接続すると共に、演算増幅回路３０４の
反転入力端子に接続している。

端子３０８は演算増幅回路３０５の非反転入力端子に接
続し、演算増幅回路３０５の出力端子は端子ｆに接続し
、演算増幅回路３０６の出力端子は端子３１３に接続す
ると共に、演算増幅回路３０Ｇの反転入力端子に接続し
ている。

可変抵抗回路ＶＲＩＡ　〜ＶＲ１４Ａ及ヒＶＲＩＢ−Ｖ
Ｒ１４Ｂ　Ｌｔ夫々同一構成であり、それらのうち同じ
共振回路に接続される１つの第１及び第２の可変抵抗回
路ＶＲｉＡ及ヒＶＲｉＢ（ｉハ１〜１４）　（ＤｆＡ体
的構成）−例は第１１図のようになっている。

第１１図に示すように１番目の第１の可変抵抗回路ＶＲ
ｉＡとｉ番目の第２の可変抵抗回路ＶＲｉＢ（但し、以
下の説明中のｉは１〜１４のうちの１つの値を示す）と
は共に同一構成であって、各１個の抵匠器及びアナログ
スイッチより構成された直列回路が、例えば、６つ並列
に接続された構成とされており、６つの直列回路の抵抗
器を順次ＲＯ〜Ｒ５で表わし、それに接続されるアナロ
グスイッチをＳＯ〜Ｓ５として表わすものとする。

これらのアナログスイッチＳＯ〜Ｓ５ならびに３１６＾
、５１６Ｂ　（３２６Ａ、　３２６Ｂ）は夫々侵述する
如く、インターフェース回路３１８の出力信号によって
、オン・オフ制御される。また、抵抗器ＲＯ〜Ｒ５の抵
抗値は適宜の値に選定されている。

第１２図は周波数特性制御回路１４を集積回路（ＩＣ）
化した場合の一例の回路系統図を示している。

第１２図において、第１０図と同一の構成要素には同一
符号を付してその説明を省略する。

第１２図において シフトレジスタ　３２０、 ゲート回路３２１．３２５１〜３２５＋ｔ。

３２６１〜３２６＋ｔ、 ラッチ回路３２２．３２４１〜３２４＋ｔデコーダ３２
３ は第１０図に示したインターフェース回路３１８を構成
する要素である。

入力端子りより入来する演算制御装置２８よりのデータ
信号のデータ語長は８ビットであり、シフトレジスタ３
２０に印加され、演算制御袋＠２８より端子ｉに入来す
るクロックパルス信号（シフトクロック）により順次右
方向ヘシフトされていく。

そして、演算制御装置２８は端子り及び端子ｉヘデータ
信号及びりＯツクパルス信号（シフトクロック）を８個
まで出力した後に端子ｊにストローブ信号を出力する（
第６図（Ｂ）参照）。

ここで、第１３図に示す如く、シフトレジスタ３２０に
記憶される８ビットのデータ信号の第１ビット目から第
４ビット目までを ｒｓ／ＲＪ で示し、第５ビット目と第６ビット目とをｒＤ／ＲＪ で示し、第７ビット目を ＦＤ／ＵＪ で示し、第８ビット目を ５ＥＬＪ で夫々示すものとすると、データ信号は第８ビット目の
データ ５ＥＬＪ が「１」であるデータ信号３３１（第１のデータワード
）か、「０」であるデータ信号３３２（第２のデータワ
ード）のいずれかとされて演算制御装置２８より出力さ
れる。

演算制御装置２８は通常、データ信号（第１のデータワ
ード）をまず送出し、しかる後にストローブ信号を送出
する。

従って、端子ｊにストローブ信号が入来した時は通常は
シフトレジスタ３２０に記憶されたデータのうち第８ビ
ット目のデータ ５ＥＬＪ は「１」である。

この第８ビット目のデータ ５ＥＬＪ が「１」であるデータ信号（第１のデータワード）３３
１は第１３図にＸ印で示すその第７ビット目のデータは
使用されず、第１ビット目から第４ビット目のデータ ｒｓ／ＲＪ が上記ストローブ信号の入力により第１２図に示すゲー
ト回路３２１から発生されるラッチパルスによりラッチ
回路３２２にラッチされ、これと同時に第５及び第６ビ
ット目のデータ ｒＤ／ＲＪ が夫々ラッチ回路３２２にラッチされる。すなわち、ゲ
ート回路３２１はシフトレジスタ　３２０の第８ビット
目のデータ ５ＥＬＪ が「１」であり、端子ｊよりストローブ信号が入来した
時にラッチ回路３２２ヘラツチパルスを送出し、また、
デコーダ３２３へその動作を行なわせる信号を出力する
。

一方、第１３図に３３１で示すデータ信号（第１のデー
タワード）の第５ビット目及び第６ビット目のデータ ｒＤ／ＲＪ は第１２図に示すラッチ回路３２２よりアナログスイッ
チ５１６Ａ、　５１６Ｂ、　５２６Ａ及び５２６Ｂに夫
々印加され、第５ビット目のデータ ｒＤ／Ｒ４Ｊ がＮＪの時はアナログスイッチ３２６Ａ及び３２６Ｂが
オンで、「０」の時はオフとする。

同様に第６ビット目のデータ ｒＤ／Ｒ５Ｊ が「１」の時はアナログスイッチ３１６Ａ及び３１６Ｂ
がオンで、「０」の時はオフとする。

すなわち、データ信号（第１のデータワード）の第５ビ
ット目及び第６ビット目の２ビットのデジタルデータは
アナログスイッチ３１６Ａ及び５１６Ｂと８２６＾及び
８２６Ｂとの開閉制御するためのスイッチングデータと
して使用されるわけであるが、これらのアナログスイッ
チは指定した分割周波数帯域のレベル増強量の範囲を定
めるためにオン・オフされるものであるから、結局これ
らの２ビットのデジタルデータはレベル増強量の範囲（
レベル増減幅）を定める。

すなわち、第１１図から明らかなようにアナログスイッ
チ５１６Ａまたは５２６Ａがオンの時はこれに接続され
ている第１の可変抵抗回路ＶＲ１Ａ〜ＶＲ７ＡまたはＶ
Ｒ８Ａ〜ＶＲ１４Ａの６つのアナログスイッチに応じて
定まるＳＯ〜Ｓ５の並列合成抵抗に抵抗器Ｒ１６＾また
はＲ２６Ａが並列に接続されたこととなるので、アナロ
グスイッチ５１６Ａまたは５２６Ａかオフの時に比し、
並列合成抵抗値が小となり、これによりレベル増減幅が
小とされる。

同様にアナログスイッチ３１６Ｂまたは３２６Ｂがオン
のときは第２の可変抵抗回路ＶＩｌＩＢ−ＶＲ７Ｂまた
はＶＲａＢ　−ＶＲ１４Ｂの並列合成抵抗値がオフのと
きに比し小となり、レベル増減幅が狭くされる。

従って、データ信号（第１のデータワード゛）により、
第１２図に示すラッチ回路３２４１〜３２４．ｔのうち
、指定された分割周波数帯域に応じた１つのラッチ回路
のみが、その後、新たなデータ信号（第１のデータワー
ド）が入来するまではラッチ動作を行なうようにｉｌ制
御され、また、これと同時に指定レベル増減量に応じた
増減幅となるように、アナログスイッチ５１６Ａ、　５
１６Ｂ、　５２６Ａ、　３２６Ｂがオン、オフ制御され
る。

次に、演算制御装置２８はデータ信号（第２のデータワ
ード）を端子りに送出し、クロックパルス信号（シフト
クロック）を端子ｉへ送出し、８ビットの送出が終了し
た時点で端子ｊヘストロープ信号を出力する。このスト
ローブ信号発生時点では第１３図に３３２で示す如くシ
フトレジスタ　３２０に記憶された第８ビット目のデジ
タルデータｒｓＥＬＪは「０」であり、これにより、第
１２図に示すゲート回路３２１はシフトレジスタ３２Ｇ
に記憶されている第１ビット目から第７ビット目のデジ
タルデータを、指定分割周波数帯域に応じてラッチ動作
を行なうようにデコーダ３２３の出力により制御されて
いる１つのラッチ回路・３２４１にラッチさせる。

ラッチ回路３２４１にラッチされた７ピツトのデジタル
データのうち、第７ビット目のデジタルデータ ｒＤ／ＩＪＪ は、ゲート回路３２５１及び３２６１に夫々印加され、
その値が「１」のときはゲート回路３２５１をゲート「
開」状態とすると同時に、ゲート回路３２６１をゲート
「閉」状態とし、他方、その値が「０」のときはゲート
回路３２５１を「閉」状態とし、かつ、ゲート回路３２
６１をゲート「開」状態とする。

これにより、ラッチ回路３２４１にラッチされた７ビッ
トのデジタルデータはのうち、第１ビット目から第６ビ
ット目のデジタルデータは上記第７ビット目のデジタル
データ ｒＤ／ＬＪＪ の値に応じてゲート回路３２５１または３２６１を通し
て可変抵抗回路ＶＲｉ＾またはＶＲｉＢに印加され、第
１１図に示す如く、６つのアナログスイッチＳＯ〜Ｓ５
のうち対応するアナログスイッチをオンまたはオフとす
る。ここで、ゲート回路３２５１または３２６１から取
り出される６ビットのデジタルデータのうち、第１ビッ
ト目のデータ ｒｓ／ＲＯＪ は、例えば、アナログスイッチＳＯをオン、オフ制御し
、以下、第７図に示すように第２ビット目、・・・第６
ビット目の各データｒｓ／ＲＩＪ、・・・。

ｒＤ／Ｒ５Ｊはアナログスイッチ３１．・・・、Ｓ５を
オン、オフ制御し、また、それらの各デジタルデータの
値が「１」のときは対応するアナログスイッチをオンと
し、値が「０」のときはオフとする。

上記アナログスイッチＳＯ〜Ｓ５のうち、オンとされた
１つまたは２つ以上のアナログスイッチに接続された抵
抗器よりなる並列合成抵抗が、共成回路１７ｉに接続さ
れる。

なお、指定されなかった他の可変抵抗回路ＶＲｉＡまた
はＶＲｉＢのアナログスイッチはすべてオフとされてい
る。

ここで、第１の可変抵抗回路ＶＲＩＡ〜ＶＲ１４Ａは２
段縦続接続された演算増幅回路３０３と３０４と、また
は３０５と３０６とのうち、入力側の演算増幅回路３０
３及び３０５の反転入力端子に一端が共通接続され、他
端が共振回路１７１〜１７１４に夫々別々に接続されて
いるから、第１の可変抵抗回路の並列合成抵抗値が無限
大（スイッチＳＯ〜Ｓ５がすべてオフ）のときは、演算
増幅回路３０３．３０５の利得が１であり、並列合成抵
抗値が小になるにつれて負帰還量が小となるから、第１
の可変抵抗回路ＶＲｉＡに接続された共振回路１７ｉの
共振周波数ｆｉ付近における利得が大になり、レベル増
強量が大になる。

他方、第２の可変抵抗回路ＶＲＩ　Ｂ〜ＶＲ１４Ｂは演
算増幅回路３０４及び３０６の非反転入力端子に一端が
共通接続され、他端が共振回路１１１〜１７１４に夫々
別々に接続されているから、その並列抵抗値が無限大（
スイッチＳＯ〜Ｓ５がすべてオフ）のときは演算増幅回
路３０４．３０６には抵抗分圧されることなく、信号が
供給されるから利得が１であり、並列合成抵抗値が小に
なるにつれて、演算増幅回路３０４．３０６の非反転入
力端子には抵抗器Ｒ１２またはＲ２２と第２の可変抵抗
回路ＶＲｉＢとによる抵抗分圧回路の分圧比が大になる
ことによって、減衰渚が大とされた信号が入力されるか
ら、上記並列合成抵抗値が小になるにつれて、第２の可
変抵抗回路ＶＲｉ８に接続された共振回路１１１の共振
周波数ｆｉ付近における周波数成分のレベルがより減衰
されることになる。

従って、第１７図に示すデータ信号（第２のデータワー
ド）３３２はレベル増強時に第１の可変抵抗回路ＶＲｉ
Ａを指定し、また、レベル減衰時には第２の可変抵抗回
路ＶＲｉＢを指定するレベル増減方向指定デジタルデー
タ（第７ビット目のデジタルデータ） ｒＤ／ｌＪＪ と、指定された第１または第２の可変抵抗回路ＶＲｉＡ
またはＶＲｉＢの並列合成抵抗値を決定する計６ピツト
のレベル増減山指定デジタルデータｒＳ／ＲＯＪ〜ｒＤ
／Ｒ５Ｊとを有していることがわかる。

なお、上記並列合成抵抗値はアナログスイッチ８１６八
〜３２６Ｂをオンにすると小とされるから、２６ステツ
プで変化する並列合成抵抗の可変範囲、すなわち、レベ
ル増減範囲が小にされる。

このようにして、演算制御装置２８よりのデータ信号、
クロックパルス信号及びストローブ信号により、所望の
分割周波数帯域の信号成分が所望レベルで取り出される
。

従って、演算制御装置２８により計１４個の分割周波数
帯域別に順次所望レベルに制御するデジタル制御信号を
順次発生するよう構成することにより、周波数特性を自
動的に所望の周波数特性に制御することができる。

しかも、この周波数特性制御のためのデジタル制御信号
のデータ語長は８ビットと短いので、集積回路（ＩＣ）
のインターフェース回路３１８を簡単な構成とすること
ができ、集積回路（ＥＣ）化が容易となり、また、デー
タ信号（第１のデータワード）により、１つの分割周波
数帯域を指定した後で、内容の異なるデータ信号（第２
のデータワード）を順次発生することができ、その場合
は同じ１つの分割周波数帯域においてレベル増減Φを順
次変えていくことができることとなり、レベル増減盪を
変える都度、分割周波数帯域指定デジタルデータを発生
する必要がなく、演算制御袋＠２８による周波数特性の
制御がより実際に即して最適となる。

また、上述したように演算制御袋＠２Ｂから出力される
データ信号は直列信号の形態のデータ信号であるので、
演算制御Ｉ　＠　１２Ｂから周波数特性制御回路１４（
インターフェース回路３１８）へのデ〒り信号の伝送路
は１つでよい。

従って、演算制御装置ｉ！２８と周波数特性制御回路１
４（インターフェース回路３１８）との間の伝送路の数
は並列信号の形態のデータ信号を伝送する場合に比較し
て減少する。

第１４図は第１図に示す本発明になる周波数特性補正装
置の一実施例の周波数特性制御回路１４の一例の回路図
を示し、第１４図中第１図、及び第１０図乃至第１２図
と同一の構成要素には同一符号を付してその説明を省略
する。

第１４図に示した周波数特性制御回路１４も入力端子３
０７と出力端子３１２との間に演算増幅回路３０３及び
共振回路１１１〜１７ｍの共振周波数ｆ１〜ｆｍのレベ
ルを可変する。可変抵抗素子１６１〜１６ｍが並列に接
続されている。

説明を簡略化するために可変抵抗素子１６１についての
み考えてみる。

可変抵抗素子ＶＲＩＡはレベル減衰方向に対応する可変
抵抗回路で、並列に接続されたスイッチング素子５ｏ＝
Ｓｎ及び抵抗器Ｒｏ　−Ｒｎにて構成されている。

可変抵抗素子ＶＲＩＢはレベル増大方向に対応する可変
抵抗素子で、並列に接続されたスイッチング素子Ｓｏ”
Ｓｎ及び抵抗器Ｒｏ−Ｒｎより構成されている。

可変抵抗素子ＶＲＩＡと可変抵抗回路踵１Ｂとはその一
端同士接続されており、その接続点と接地点との間には
Ｌｒ１Ｃ共撮回路１７１が接続されている。可変抵抗素
子ＶＲＩＡの他端は演算増幅回路３０３の非反転入力端
子に接続され、可変抵抗素子ＶＲＩＢは演算増幅回路３
０３０反転入力端子及び出力端子３１２に接続されてい
る。また、この場合、第１０図中に示した抵抗器Ｒ１２
は不要となる。

また、可変抵抗素子ＶＲｉＡ、ＶＲｉＢの構成は第１０
図〜第１２図と同様であり、可変抵抗素子ＶＲｉＡ、Ｖ
ＲｉＢの構成要素であるアナログスイッチＳｏ”Ｓｍの
制御方法も第１０図〜第１３図と同様である。つまり、
第１４図に示した周波数特性制御回路１４のアナログス
イッチ５ｏ＝３５は第１０図〜第１２図に示したインタ
ーフェース回路３１８と同様の構成のインターフェース
回路（第１４図中に図示せず）からの信号により開閉制
御されている。

なお、第１４図中には第１０図〜第１２図中に示したス
イッチ３１６Ａ、　３１６Ｂ、　３２６ＡＳ３２６Ｂに
相当するスイッチ、及び抵抗器Ｒ１６Ａ、　Ｒ１６Ｂ、
　Ｒ２６Ａ、　Ｒ２６Ｂに相当する抵抗器、インターフ
ェース回路３１８は省略されており、図示されていない
。

また、第１４図に示した周波数特性制御回路１４の動作
は第１０図に示した周波数特性制御回路１４の動作説明
より容易に理解できるのでその説明を省略する。

（発明の効果） 本発明は上述の如き構成であるので、任意に選択した所
望の周波数特性に音場の周波数特性を補正するための補
正制御信号を容易に、かつ、正確に演算制御装置から発
生させることができ、従って、短時間に音場の周波数特
性を所望の周波数特性に補正することができ、また、周
波数特性補正装置の主要部分の集積回路（ＩＣ）化が容
易であるという利点を有する。

【図面の簡単な説明】

第１図は本発明になる周波数特性補正装置の一実施例の
ブロック系統図、第２図は従来の周波数特性補正装置の
一例のブロック系統図、第３図は第１図に示した本発明
になる周波数特性補正装置の一実施例により補正し得る
周波数特性を示す図、第４図は第１図中に示した周波数
特性制御回路１４の一例の構成を説明するためのブロッ
ク系統図、第５図は電子制御型可変抵抗素子１６１〜１
６ｎの一例の等価回路図、第６図（Ａ）は第１図中に示
した演算制御装置２８と周波数特性制御回路１４との間
の関係を説明するためのブロック系統図、第６図（Ｂ）
は第１図中に示した演算制御装置２８から周波数特性制
御回路１４へ供給される３種類の制御信号のタイムチャ
ート、第７図は第１図中に示したへ〇変換回路２７の一
例の構成を説明するためのブロック系統図、第８図（Ａ
）及び（Ｂ）は第１図中に示した演算制御装置２８の動
作の一例を説明するための図、第９図は本発明になる周
波数特性補正装置の一実施例の表示装置３１の一例を示
す図、第１０図は第１図中に示した周波数特性制御回路
１４の等価回路の一例の回路図、第１１図は第１０図中
に示した電子制御型可変抵抗素子の一例の回路図、第１
２図は第１０図に示した周波数特性制御回路１４を集積
回路（ＩＣＪ化した場合の一例のブロック系統図、第１
３図は第１２図に示した周波数特性制御回路１４のブロ
ック系統図の動作を説明するための図、第１４図は第１
図中に示した本発明になる周波数特性補正回路１４の他
の例のブロック系統図である。 １１・・・ピンクノイズ発生器、１２・・・ｇ源、１３
、２３．２６・・・セレクタ回路、１４・・・周波数特
性制御回路、１５．１８・・・増幅回路、１６１〜１６
ｍ・・・電子制御型可変抵抗素子、１７１〜１７ｍ・・
・ＬＣ共振回路、１９・・・音場、２０・・・スピーカ
、２１・・・マイクロホン、２２・・・可変利得増幅回
路、 ２４０〜２４ｍ・・・フィルタ回路、 ２５０〜２５ｍ・・・検波回路、２７・・・Ａｎｎ変目
回路２８・・・、演算制御装置、 ２９・・・リード・オンリー・メモリ（ＲＯＨ）３０・
・・表示制御回路、３１・・・表示装置、３２・・・周
波数解析装置、 ３１８・・・インターフェース回路、 ３２０・・・シフトレジスタ、 ３２１、３２５．〜３２５　＋ａ　、　３２６　＋〜３
２６＋ａ・・・ゲート回路、３２２、３２４　＋〜３２
４＋ａ・・・ラッチ回路、３２３・・・デコーダ。 才５　顯 オ　６　閲 ω） （Ｂ） ′１′７　　臼 １３ｉ ′Ｉ″　Ｂ　興 （Ｂ） ？　　１１　　回 デー９４号　　　　　才　１３因 ＝１′　イ２＠

Claims (1)

1. 【特許請求の範囲】 ａ）周波数特性補正用の基準音声情報信号を発生する基
   準音声情報信号発生器と、 ｂ）所望の周波数特性が得られるまで前記基準音声情報
   信号を選択し、それ以外には他の音声情報信号を選択す
   るように選択切換される切換回路と、ｃ）前記切換回路
   から出力される音声情報信号を所定のレベルまで増幅す
   る第１の増幅回路と、ｄ）抵抗器、アナログスイッチか
   ら構成される直列回路を複数備えた並列回路を有し前記
   第１の増幅回路に接続されると共に、前記第１の増幅回
   路のループゲインを増加させるように前記アナログスイ
   ッチが制御されるｎ（ｎは自然数）系統の第１の並列回
   路、及び前記第１の増幅回路に接続されると共に、前記
   第１の増幅回路から出力される音声情報信号の信号レベ
   ルを減衰させるように前記アナログスイッチが制御され
   るｎ系統の第２の並列回路から構成されるｎ系統の可変
   抵抗回路網と、 ｅ）可聴周波数範囲内で異なる共振周波数を有し前記可
   変抵抗回路網の第１の並列回路及び第２の並列回路にそ
   れぞれ共通接続されているｎ系統の共振回路と、 ｆ）補正制御信号のうちの前記ｎ系統の可変抵抗回路網
   のうちの１系統の可変抵抗回路網のアナログスイッチの
   開閉制御を行なう直列信号の形態のデータ信号及びクロ
   ックパルス信号が供給され、前記直列信号の形態のデー
   タ信号を前記クロックパルス信号に対応させて並列信号
   の形態のデータ信号に変換して出力するシフトレジスタ
   と、前記シフトレジスタの出力信号が供給され、前記シ
   フトレジスタの出力信号に対応する前記ｎ系統の可変抵
   抗回路網のうちの１系統の可変抵抗回路網を選択するた
   めのラッチパルスを出力するデコーダと、前記ラッチパ
   ルスに対応したｎ系統の可変抵抗回路網のうちの１系統
   の可変抵抗回路網の前記第１及び第２の並列回路のアナ
   ログスイッチの開閉を制御するために、前記デコータか
   らのラッチパルスにより１系統が動作状態とされ、前記
   シフトレジスタから供給される並列信号の形態のデータ
   信号をストアし、他の系統が非動作状態とされるように
   構成されたｎ系統のラッチ回路と、前記シフトレジスタ
   からの並列信号の形態のデータ信号及びストローブ信号
   が供給され、前記並列信号の形態のデータ信号の前記デ
   コーダへの供給を制御する制御回路とからなるインター
   フェース回路と、 ｇ）前記周波数特性制御回路の出力信号をスピーカで音
   場へ放出できるレベルまで増幅する第２の増幅回路と、 ｈ）前記音場内に配置されるマイクロホンからの出力信
   号が供給され、前記マイクロホンから供給された出力信
   号を複数の周波数帯域に分離し、検波して出力する周波
   数解析装置と、 ｉ）１または複数種類の周波数特性曲線に関するデジタ
   ル信号を記憶する記憶回路と、 ｊ）前記周波数解析装置からの出力信号を選択してアナ
   ログデジタル変換するアナログデジタル変換回路と、 ｋ）前記アナログデジタル変換回路の出力信号と、前記
   記憶回路に記憶された１または複数の周波数特性曲線に
   関するデジタル信号のうちの１つのデジタル信号とを前
   記アナログデジタル変換回路の出力信号の周波数帯域別
   に順次比較して、前記２つのデジタル信号間に差がある
   場合は前記２信号間の差を求め、前記アナログデジタル
   変換回路の出力信号の周波数帯域を第１のデジタルデー
   タ部に指定し、前記アナログデジタル変換回路の出力信
   号の周波数帯域の前記２信号間の差の信号レベルを第２
   のデジタルデータ部に指定し、かつ、前記第１及び第２
   のデジルタデータ部に第１のデジタルデータ部であるか
   第２のデジタルデータ部であるかを区別する１ビットの
   判別データを含めた前記第１及び第２のデジタルデータ
   部からなる前記直列信号の形態のデータ信号と前記クロ
   ックパルス信号と前記データ信号の伝送位置を判別する
   ためのストローブ信号とからなる補正制御信号を前記周
   波数特性制御回路のインターフェース回路に供給し、前
   記２信号間の差がなくなるまで前記補正制御信号を繰り
   返して前記周波数特性制御回路のインターフェース回路
   へ供給する演算制御装置とからなる周波数特性補正装置
   。