JPH11353407A - アナログ加減算回路 - Google Patents
アナログ加減算回路Info
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- JPH11353407A JPH11353407A JP15822398A JP15822398A JPH11353407A JP H11353407 A JPH11353407 A JP H11353407A JP 15822398 A JP15822398 A JP 15822398A JP 15822398 A JP15822398 A JP 15822398A JP H11353407 A JPH11353407 A JP H11353407A
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- amplifier
- neuro
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Abstract
(57)【要約】
【課題】 回路規模及び消費電力が小さい加減算回路を
提供すること。 【解決手段】 第１の複数入力電圧を複数の入力端子に
与えた状態で、インバータの出力が所望の基準電圧にな
るようにインバータをリフレッシュし、入力端子への入
力を第１の複数入力電圧から第２の複数入力電圧に切り
替える。インバータの出力はフィードバックコンデンサ
により入力にフィードバックされており、リフレッシュ
においては、フィードバックコンデンサと並列に設けら
れたスイッチ回路を閉じる事により、フィードバックコ
ンデンサに蓄積された電荷を放電させる。インバータの
入力には複数の並列コンデンサが接続されており、第１
及び第２の複数入力電圧は、複数の並列コンデンサを介
してインバータに入力される。
提供すること。 【解決手段】 第１の複数入力電圧を複数の入力端子に
与えた状態で、インバータの出力が所望の基準電圧にな
るようにインバータをリフレッシュし、入力端子への入
力を第１の複数入力電圧から第２の複数入力電圧に切り
替える。インバータの出力はフィードバックコンデンサ
により入力にフィードバックされており、リフレッシュ
においては、フィードバックコンデンサと並列に設けら
れたスイッチ回路を閉じる事により、フィードバックコ
ンデンサに蓄積された電荷を放電させる。インバータの
入力には複数の並列コンデンサが接続されており、第１
及び第２の複数入力電圧は、複数の並列コンデンサを介
してインバータに入力される。
Description
【０００１】
【発明の属する技術分野】本発明は、マッチトフィル
タ、アナログデジタルフィルタ等を構成するニューロア
ンプ回路に関する。特に本発明は、複数の信号の和から
他の複数の信号の和を減算するニューロアンプ加減算回
路に関する。
タ、アナログデジタルフィルタ等を構成するニューロア
ンプ回路に関する。特に本発明は、複数の信号の和から
他の複数の信号の和を減算するニューロアンプ加減算回
路に関する。
【０００２】
【従来の技術】アナログ／デジタル変換機を使用せずに
直接アナログ信号のまま復調を行うマッチトフィルタが
株式会社鷹山より出願されている（特願平９−４６２１
１他）。このマッチドフィルタには、消費電力を低減す
る為にいわゆるニューロアンプが使用されている。ニュ
ーロアンプにより構成されたマッチドフィルタの消費電
力はデジタル方式のマッチドフィルタの消費電力に比べ
て格段に低く、例えば１０分の１程度である。
直接アナログ信号のまま復調を行うマッチトフィルタが
株式会社鷹山より出願されている（特願平９−４６２１
１他）。このマッチドフィルタには、消費電力を低減す
る為にいわゆるニューロアンプが使用されている。ニュ
ーロアンプにより構成されたマッチドフィルタの消費電
力はデジタル方式のマッチドフィルタの消費電力に比べ
て格段に低く、例えば１０分の１程度である。
【０００３】ニューロアンプの基本的な構成は、本出願
人による特開平６−４５８３９その他の特許出願、及
び’９７ ＩＳＳＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃａｌＰａｐｅｒ ＴＰ６．５ Ｐａｇｅ１００に記載さ
れているので詳細な説明を省略する。ニューロアンプに
より構成された従来のマッチドフィルタは、演算前にコ
ンデンサに電荷が蓄えられていた場合に演算誤差を生じ
させるという問題点を有する。そこで本出願人は、ニュ
ーロアンプが有するコンデンサの電荷を演算の前に放電
させるリフレッシュ回路を設けたニューロアンプ基本演
算回路３０を、未だ公開されていない先の出願において
提案した。
人による特開平６−４５８３９その他の特許出願、及
び’９７ ＩＳＳＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉ
ｃａｌＰａｐｅｒ ＴＰ６．５ Ｐａｇｅ１００に記載さ
れているので詳細な説明を省略する。ニューロアンプに
より構成された従来のマッチドフィルタは、演算前にコ
ンデンサに電荷が蓄えられていた場合に演算誤差を生じ
させるという問題点を有する。そこで本出願人は、ニュ
ーロアンプが有するコンデンサの電荷を演算の前に放電
させるリフレッシュ回路を設けたニューロアンプ基本演
算回路３０を、未だ公開されていない先の出願において
提案した。
【０００４】
【発明が解決しようとする課題】図３は、リフレッシュ
回路を設けたニューロアンプ基本演算回路３０の一例を
示す。Ａｉｎ１〜Ａｉｎｘはアナログ入力電圧であり、
Ａｏｕｔは出力端子の電圧である。ＶＲＥＦはリフレッ
シュ基準電圧であり、電源電圧ＶＤＤの１／２、つまり
０．５ＶＤＤである。ＲＥＦはリフレッシュ制御信号で
ある。／ＲＥＦ信号はリフレッシュ制御信号ＲＥＦの反
転信号を表し、リフレッシュ制御信号ＲＥＦ信号がＨｉ
ｇｈの時は、反転リフレッシュ制御信号／ＲＥＦ信号は
Ｌｏｗとなる。”／”は以下同様に反転記号であること
を表す。マルチプレクサＭＵＸには、二つの端子１１及
び１２をそれぞれ有するｘ個の並列スイッチが設けられ
ている。リフレッシュ基準電圧ＶＲＥＦは、２つの端子
１１、１２の一方、例えば端子１１に接続され、アナロ
グ入力電圧Ａｉｎ１（＋）、Ａｉｎ２（＋）‥‥Ａｉｎ
ｘ（＋）（ｘは正の整数）は、二つの端子１１及び１２
の他方、例えば端子１２に接続されている。
回路を設けたニューロアンプ基本演算回路３０の一例を
示す。Ａｉｎ１〜Ａｉｎｘはアナログ入力電圧であり、
Ａｏｕｔは出力端子の電圧である。ＶＲＥＦはリフレッ
シュ基準電圧であり、電源電圧ＶＤＤの１／２、つまり
０．５ＶＤＤである。ＲＥＦはリフレッシュ制御信号で
ある。／ＲＥＦ信号はリフレッシュ制御信号ＲＥＦの反
転信号を表し、リフレッシュ制御信号ＲＥＦ信号がＨｉ
ｇｈの時は、反転リフレッシュ制御信号／ＲＥＦ信号は
Ｌｏｗとなる。”／”は以下同様に反転記号であること
を表す。マルチプレクサＭＵＸには、二つの端子１１及
び１２をそれぞれ有するｘ個の並列スイッチが設けられ
ている。リフレッシュ基準電圧ＶＲＥＦは、２つの端子
１１、１２の一方、例えば端子１１に接続され、アナロ
グ入力電圧Ａｉｎ１（＋）、Ａｉｎ２（＋）‥‥Ａｉｎ
ｘ（＋）（ｘは正の整数）は、二つの端子１１及び１２
の他方、例えば端子１２に接続されている。
【０００５】並列スイッチの出力は、ニューロアンプ１
０への複数の電圧の入力端子としてのコンデンサＣｉ
１、Ｃｉ２、．．．、Ｃｉｘの片側の端子にそれぞれ接
続される。コンデンサＣｉ１、Ｃｉ２、‥‥‥Ｃｉｘの
他方の端子は一つに接続されてニューロアンプ１０に入
力されている。ニューロアンプ１０の出力電圧Ａｏｕｔ
の出力側にはフィードバックコンデンサＣｆの一方の端
子、及びリフレッシュ制御信号ＲＥＦにより閉じるフィ
ードバックスイッチＳＷの一方の端子が接続される。フ
ィードバックコンデンサＣｆ及びフィードバックスイッ
チＳＷの他方の端子はコンデンサＣｉ１、Ｃｉ２、‥‥
‥及びＣｉｋと共にニューロアンプ１０に入力されてい
る。
０への複数の電圧の入力端子としてのコンデンサＣｉ
１、Ｃｉ２、．．．、Ｃｉｘの片側の端子にそれぞれ接
続される。コンデンサＣｉ１、Ｃｉ２、‥‥‥Ｃｉｘの
他方の端子は一つに接続されてニューロアンプ１０に入
力されている。ニューロアンプ１０の出力電圧Ａｏｕｔ
の出力側にはフィードバックコンデンサＣｆの一方の端
子、及びリフレッシュ制御信号ＲＥＦにより閉じるフィ
ードバックスイッチＳＷの一方の端子が接続される。フ
ィードバックコンデンサＣｆ及びフィードバックスイッ
チＳＷの他方の端子はコンデンサＣｉ１、Ｃｉ２、‥‥
‥及びＣｉｋと共にニューロアンプ１０に入力されてい
る。
【０００６】フィードバックスイッチＳＷ及とマルチプ
レクサＭＵＸは連動している。例えばリフレッシュ制御
信号ＲＥＦが高レベル（Ｈ）のときは、フィードバック
スイッチＳＷが閉じマルチプレクサＭＵＸが反転制御信
号／ＲＥＦにより端子１１側に切り替わる。リフレッシ
ュ制御信号ＲＥＦが低レベル（Ｌ）のときは、フィード
バックスイッチＳＷが開きマルチプレクサＭＵＸが端子
１２側に切り替わる。アナログ演算処理する前にリフレ
ッシュ制御信号ＲＥＦを高レベルとしてフィードバック
コンデンサＣｆに蓄積された電荷を取り除く。本明細書
及び特許請求の範囲ではオペアンプ１０に設けられたフ
ィードバックコンデンサＣｆの電荷を取り除く動作を、
オペアンプ１０のリフレッシュと呼ぶ。オペアンプ１０
をリフレッシュさせてから、リフレッシュ制御信号ＲＥ
Ｆを低レベルとしてアナログ演算処理を行う。
レクサＭＵＸは連動している。例えばリフレッシュ制御
信号ＲＥＦが高レベル（Ｈ）のときは、フィードバック
スイッチＳＷが閉じマルチプレクサＭＵＸが反転制御信
号／ＲＥＦにより端子１１側に切り替わる。リフレッシ
ュ制御信号ＲＥＦが低レベル（Ｌ）のときは、フィード
バックスイッチＳＷが開きマルチプレクサＭＵＸが端子
１２側に切り替わる。アナログ演算処理する前にリフレ
ッシュ制御信号ＲＥＦを高レベルとしてフィードバック
コンデンサＣｆに蓄積された電荷を取り除く。本明細書
及び特許請求の範囲ではオペアンプ１０に設けられたフ
ィードバックコンデンサＣｆの電荷を取り除く動作を、
オペアンプ１０のリフレッシュと呼ぶ。オペアンプ１０
をリフレッシュさせてから、リフレッシュ制御信号ＲＥ
Ｆを低レベルとしてアナログ演算処理を行う。
【０００７】ニューロアンプ１０において、アナログ入
力電圧Ａｉｎｋ（ｋ＝１，２，．．．ｘ）の電圧をＡｉ
ｎｋ、リフレッシュ基準電圧ＶＲＥＦの電圧をＶＲＥＦ
とする。またフィードバックコンデンサＣｆ及びコンデ
ンサＣｉ１、Ｃｉ２、‥‥‥Ｃｉｋの容量をそれぞれＣ
ｆ、Ｃｉ１、Ｃｉ２、‥‥‥Ｃｉｋで表すと、出力端子
の電圧Ａｏｕｔは次式で示される。
力電圧Ａｉｎｋ（ｋ＝１，２，．．．ｘ）の電圧をＡｉ
ｎｋ、リフレッシュ基準電圧ＶＲＥＦの電圧をＶＲＥＦ
とする。またフィードバックコンデンサＣｆ及びコンデ
ンサＣｉ１、Ｃｉ２、‥‥‥Ｃｉｋの容量をそれぞれＣ
ｆ、Ｃｉ１、Ｃｉ２、‥‥‥Ｃｉｋで表すと、出力端子
の電圧Ａｏｕｔは次式で示される。
【数１】
【０００８】ここで、Ｖｒｏはリフレッシュ時の出力電
圧である。Ｖｒｏは０．５ＶＤＤ（電源電圧ＶＤＤの１
／２の電圧、以下同様）となるように設計するが、式１
ｂは、アナログ入力電圧Ａｉｎを演算信号成分（ＡＣ）
と直流バイアス成分（ＤＣ）に分けて表現している。Ａ
ｉｎ（ＤＣ）＝ＶＲＥＦとして使用するので、式１ｂは
式１ｃで示される。また、式１ａは式１ｄで示される。
尚、ＶＲＥＦ＝０．５ＶＤＤとすることによりＡｉｎ
（ＡＣ）のダイナミックレンジを最大にとることができ
る。このニューロアンプ１０を用いてサンプルホール
ド、加算、減算、乗算、等のアナログ演算を行うことが
できる。一個のニューロアンプ１０では、加算あるいは
減算のどちらかのみしか行うことができないので、加算
及び減算を行うためには２段のニューロアンプ１０が必
要である。
圧である。Ｖｒｏは０．５ＶＤＤ（電源電圧ＶＤＤの１
／２の電圧、以下同様）となるように設計するが、式１
ｂは、アナログ入力電圧Ａｉｎを演算信号成分（ＡＣ）
と直流バイアス成分（ＤＣ）に分けて表現している。Ａ
ｉｎ（ＤＣ）＝ＶＲＥＦとして使用するので、式１ｂは
式１ｃで示される。また、式１ａは式１ｄで示される。
尚、ＶＲＥＦ＝０．５ＶＤＤとすることによりＡｉｎ
（ＡＣ）のダイナミックレンジを最大にとることができ
る。このニューロアンプ１０を用いてサンプルホール
ド、加算、減算、乗算、等のアナログ演算を行うことが
できる。一個のニューロアンプ１０では、加算あるいは
減算のどちらかのみしか行うことができないので、加算
及び減算を行うためには２段のニューロアンプ１０が必
要である。
【０００９】図４は、加減算（第１の複数入力電圧の和
から第２の複数入力電圧の和を減じた値を出力すること
を、本明細書では加減算と呼ぶ）を行うニューロアンプ
加減算回路の構成を示す。本ニューロアンプ加減算回路
は、入力の数が２の第１のニューロアンプ基本演算回路
３０ａと入力の数が３の第２のニューロアンプ基本演算
回路３０ｂとを有する。第１のニューロアンプ基本演算
回路３０ａの出力は第２のニューロアンプ基本演算回路
３０ｂが有する入力の１つに接続されている。第１のニ
ューロアンプ基本演算回路３０ａは入力の和を反転して
出力し、更に第２のニューロアンプが各入力の和を反転
して出力する。従って本ニューロアンプ加減算回路によ
れば、第１のニューロアンプ基本演算回路３０ａの入力
Ａｉｎ１（＋）、Ａｉｎ２（＋）の和から、第２のニュ
ーロアンプ基本演算回路３０ｂの入力Ａｉｎ１（−）、
Ａｉｎ２（−）の和を引いた電圧が出力電圧Ａｏｕｔと
して出力される。
から第２の複数入力電圧の和を減じた値を出力すること
を、本明細書では加減算と呼ぶ）を行うニューロアンプ
加減算回路の構成を示す。本ニューロアンプ加減算回路
は、入力の数が２の第１のニューロアンプ基本演算回路
３０ａと入力の数が３の第２のニューロアンプ基本演算
回路３０ｂとを有する。第１のニューロアンプ基本演算
回路３０ａの出力は第２のニューロアンプ基本演算回路
３０ｂが有する入力の１つに接続されている。第１のニ
ューロアンプ基本演算回路３０ａは入力の和を反転して
出力し、更に第２のニューロアンプが各入力の和を反転
して出力する。従って本ニューロアンプ加減算回路によ
れば、第１のニューロアンプ基本演算回路３０ａの入力
Ａｉｎ１（＋）、Ａｉｎ２（＋）の和から、第２のニュ
ーロアンプ基本演算回路３０ｂの入力Ａｉｎ１（−）、
Ａｉｎ２（−）の和を引いた電圧が出力電圧Ａｏｕｔと
して出力される。
【００１０】並列コンデンサＣｉ１、Ｃｉ２の容量が等
しく、フィードバックコンデンサＣｆ１、Ｃｆ２及びコ
ンデンサＣ０の容量が等しいとする。また並列コンデン
サＣｉ１、Ｃｉ２の容量と、フィードバックコンデンサ
Ｃｆ１、Ｃｆ２及びコンデンサＣ０の容量との比を１対
２とする。ニューロアンプ１０ａの出力電圧Ａｏｕｔｍ
及びニューロアンプ１０ｂの出力電圧Ａｏｕｔは次式で
示される。
しく、フィードバックコンデンサＣｆ１、Ｃｆ２及びコ
ンデンサＣ０の容量が等しいとする。また並列コンデン
サＣｉ１、Ｃｉ２の容量と、フィードバックコンデンサ
Ｃｆ１、Ｃｆ２及びコンデンサＣ０の容量との比を１対
２とする。ニューロアンプ１０ａの出力電圧Ａｏｕｔｍ
及びニューロアンプ１０ｂの出力電圧Ａｏｕｔは次式で
示される。
【００１１】
【数２】
【００１２】図５は、図３及び４のニューロアンプ１０
の詳細な構成を示す。ニューロアンプ１０は直列に接続
された３段のＣＭＯＳインバータ２３，２４及び２５
と、ＣＭＯＳインバータ２３及び２４の間に直列に挿入
された位相補償抵抗２１及びコンデンサ２２とを有す
る。入力信号Ｖｉｎは、ＣＭＯＳインバータ２３、２４
及び２５を経ることにより反転して出力される。位相補
償抵抗２１及びコンデンサ２２は回路の発振を防止す
る。同図ではニューロアンプ１０を３段のＣＭＯＳイン
バータで構成しているが、ＣＭＯＳインバータの段数は
３段に限らず奇数段であれば良い。
の詳細な構成を示す。ニューロアンプ１０は直列に接続
された３段のＣＭＯＳインバータ２３，２４及び２５
と、ＣＭＯＳインバータ２３及び２４の間に直列に挿入
された位相補償抵抗２１及びコンデンサ２２とを有す
る。入力信号Ｖｉｎは、ＣＭＯＳインバータ２３、２４
及び２５を経ることにより反転して出力される。位相補
償抵抗２１及びコンデンサ２２は回路の発振を防止す
る。同図ではニューロアンプ１０を３段のＣＭＯＳイン
バータで構成しているが、ＣＭＯＳインバータの段数は
３段に限らず奇数段であれば良い。
【００１３】図４に示した加減算回路は、ＣＤＭＡ通信
におけるマッチドフィルタに用いることができる。しか
しながら、ＣＤＭＡ通信における移動局の連続通話時間
を長くするためには、マッチドフィルタの消費電力を一
層低減することが望ましい。また移動局を小型化するた
めには、マッチドフィルタの回路規模を一層小型化する
ことが望ましい。そこで本発明は、これらの課題を解決
することのできるニューロアンプ加減算回路を提供する
ことを目的とする。
におけるマッチドフィルタに用いることができる。しか
しながら、ＣＤＭＡ通信における移動局の連続通話時間
を長くするためには、マッチドフィルタの消費電力を一
層低減することが望ましい。また移動局を小型化するた
めには、マッチドフィルタの回路規模を一層小型化する
ことが望ましい。そこで本発明は、これらの課題を解決
することのできるニューロアンプ加減算回路を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために、本発明にかかるニューロアンプ加減算回路
は、第１の複数入力電圧を複数の入力端子に与えた状態
で、インバータの出力が所望の基準電圧になるようにイ
ンバータをリフレッシュするリフレッシュ手段と、複数
の入力端子への入力を、第１の複数入力電圧から第２の
複数入力電圧に切り替える切り替え手段とを備えた。こ
の切替え手段は、複数の並列コンデンサのそれぞれに直
列に接続された複数の２入力１出力の並列スイッチを有
する。
るために、本発明にかかるニューロアンプ加減算回路
は、第１の複数入力電圧を複数の入力端子に与えた状態
で、インバータの出力が所望の基準電圧になるようにイ
ンバータをリフレッシュするリフレッシュ手段と、複数
の入力端子への入力を、第１の複数入力電圧から第２の
複数入力電圧に切り替える切り替え手段とを備えた。こ
の切替え手段は、複数の並列コンデンサのそれぞれに直
列に接続された複数の２入力１出力の並列スイッチを有
する。
【００１５】ここで、インバータの出力をインバータの
入力にフィードバックするフィードバックコンデンサを
更に設け、リフレッシュ手段が、フィードバックコンデ
ンサに蓄積された電荷を放電させることによりリフレッ
シュを行っても良い。またリフレッシュ手段に、フィー
ドバックコンデンサと並列に設けられたスイッチ回路を
更に設け、スイッチ回路を閉じる事により電荷を放電さ
せても良い。インバータの入力には、複数の並列コンデ
ンサが接続されており、第１の複数入力電圧のそれぞ
れ、及び第２の複数入力電圧のそれぞれが、前記複数の
並列コンデンサを介してインバータに入力される。
入力にフィードバックするフィードバックコンデンサを
更に設け、リフレッシュ手段が、フィードバックコンデ
ンサに蓄積された電荷を放電させることによりリフレッ
シュを行っても良い。またリフレッシュ手段に、フィー
ドバックコンデンサと並列に設けられたスイッチ回路を
更に設け、スイッチ回路を閉じる事により電荷を放電さ
せても良い。インバータの入力には、複数の並列コンデ
ンサが接続されており、第１の複数入力電圧のそれぞ
れ、及び第２の複数入力電圧のそれぞれが、前記複数の
並列コンデンサを介してインバータに入力される。
【００１６】
【発明の実施の形態】１．実施例１ 図１は、本実施例における多入力ニューロアンプ加減算
回路を示す。マルチプレクサＭＵＸはｘ個の並列スイッ
チを有し、各並列スイッチは二つの入力端子１１及び１
２と一つの出力端子とを有する。アナログ入力電圧Ａｉ
ｎ１（＋）、Ａｉｎ２（＋）‥‥Ａｉｎｘ（＋）（ｘは
正の整数）が、二つの端子１１及び１２の一方、例えば
端子１１に接続され、負のアナログ入力電圧Ａｉｎ１
（−）、Ａｉｎ２（−）‥‥Ａｉｎｘ（−）が、二つの
端子１１及び１２の他端例えば端子１２に接続されてい
る。マルチプレクサＭＵＸの各並列スイッチの出力端子
は、並列に設けられたコンデンサＣｉ１、Ｃｉ
２、．．．、Ｃｉｘを介してそれぞれニューロアンプ１
０に入力されている。
回路を示す。マルチプレクサＭＵＸはｘ個の並列スイッ
チを有し、各並列スイッチは二つの入力端子１１及び１
２と一つの出力端子とを有する。アナログ入力電圧Ａｉ
ｎ１（＋）、Ａｉｎ２（＋）‥‥Ａｉｎｘ（＋）（ｘは
正の整数）が、二つの端子１１及び１２の一方、例えば
端子１１に接続され、負のアナログ入力電圧Ａｉｎ１
（−）、Ａｉｎ２（−）‥‥Ａｉｎｘ（−）が、二つの
端子１１及び１２の他端例えば端子１２に接続されてい
る。マルチプレクサＭＵＸの各並列スイッチの出力端子
は、並列に設けられたコンデンサＣｉ１、Ｃｉ
２、．．．、Ｃｉｘを介してそれぞれニューロアンプ１
０に入力されている。
【００１７】ニューロアンプ１０の出力Ａｏｕｔもま
た、ニューロアンプ１０に対して並列に設けられたフィ
ードバックコンデンサＣｆ及びフィードバックスイッチ
ＳＷを介してニューロアンプ１０の入力側にフィードバ
ックされている。フィードバックスイッチＳＷは、加算
演算の制御信号ＡＤＤによって制御される。フィードバ
ックスイッチＳＷとマルチプレクサＭＵＸは連動してお
り、例えば制御信号ＡＤＤが’Ｈ’のときフィードバッ
クスイッチＳＷは閉じマルチプレクサＭＵＸは反転制御
信号／ＡＤＤにより端子１１に接続される。制御信号Ａ
ＤＤが’Ｌ’のときは、フィードバックスイッチＳＷが
開きマルチプレクサＭＵＸの並列スイッチは端子１２に
接続される。
た、ニューロアンプ１０に対して並列に設けられたフィ
ードバックコンデンサＣｆ及びフィードバックスイッチ
ＳＷを介してニューロアンプ１０の入力側にフィードバ
ックされている。フィードバックスイッチＳＷは、加算
演算の制御信号ＡＤＤによって制御される。フィードバ
ックスイッチＳＷとマルチプレクサＭＵＸは連動してお
り、例えば制御信号ＡＤＤが’Ｈ’のときフィードバッ
クスイッチＳＷは閉じマルチプレクサＭＵＸは反転制御
信号／ＡＤＤにより端子１１に接続される。制御信号Ａ
ＤＤが’Ｌ’のときは、フィードバックスイッチＳＷが
開きマルチプレクサＭＵＸの並列スイッチは端子１２に
接続される。
【００１８】本実施例における加減算は、加算用の入力
信号を取り込む加算信号入力ステップと減算用の入力信
号を取り込む減算信号入力ステップとによって実行され
る。本実施例では、先の出願において必要であった演算
前のリフレッシュ動作を必要としない。加算入力及び減
算入力がそれぞれ端子１１及び１２に与えられている状
態で、制御信号ＡＤＤ を’Ｈ’として加算信号を取り
込む。このときフィードバックスイッチＳＷは閉じてい
るので、フィードバックコンデンサＣｆの電荷が取り除
かれ（オペアンプ１０がリフレッシュされ）、出力電圧
Ａｏｕｔが基準電圧Ｖｒｏとなる。この時、並列コンデ
ンサＣｉ１、Ｃｉ２、．．．、Ｃｉｘには、入力電圧Ａ
ｉｎ１（＋）、Ａｉｎ２（＋）、．．．、Ａｉｎｘ
（＋）に基づいた電荷が蓄積されている。
信号を取り込む加算信号入力ステップと減算用の入力信
号を取り込む減算信号入力ステップとによって実行され
る。本実施例では、先の出願において必要であった演算
前のリフレッシュ動作を必要としない。加算入力及び減
算入力がそれぞれ端子１１及び１２に与えられている状
態で、制御信号ＡＤＤ を’Ｈ’として加算信号を取り
込む。このときフィードバックスイッチＳＷは閉じてい
るので、フィードバックコンデンサＣｆの電荷が取り除
かれ（オペアンプ１０がリフレッシュされ）、出力電圧
Ａｏｕｔが基準電圧Ｖｒｏとなる。この時、並列コンデ
ンサＣｉ１、Ｃｉ２、．．．、Ｃｉｘには、入力電圧Ａ
ｉｎ１（＋）、Ａｉｎ２（＋）、．．．、Ａｉｎｘ
（＋）に基づいた電荷が蓄積されている。
【００１９】その後制御信号ＡＤＤを’Ｌ’とすると入
力端子１３が端子１２に接続され、並列コンデンサＣｉ
１、Ｃｉ２、．．．、Ｃｉｘには入力電圧Ａｉｎ１
（＋）、Ａｉｎ２（＋）、．．．、Ａｉｎｘ（＋）と入
力電圧Ａｉｎ１（−）、Ａｉｎ２（−）、．．．、Ａｉ
ｎｘ（−）との相違に基づいた電流が流れる。ニューロ
アンプ１０は、入力端の電位をゼロにすべくＡｏｕｔを
変位させる。したがって、コンデンサＣｉｋ及びフィー
ドバックキャパシタの容量をそれぞれＣｉｋ及びＣｆと
すると、マルチプレクサＭＵＸの入力の切替えにより、
次式で示される出力電圧Ａｏｕｔが生じる。
力端子１３が端子１２に接続され、並列コンデンサＣｉ
１、Ｃｉ２、．．．、Ｃｉｘには入力電圧Ａｉｎ１
（＋）、Ａｉｎ２（＋）、．．．、Ａｉｎｘ（＋）と入
力電圧Ａｉｎ１（−）、Ａｉｎ２（−）、．．．、Ａｉ
ｎｘ（−）との相違に基づいた電流が流れる。ニューロ
アンプ１０は、入力端の電位をゼロにすべくＡｏｕｔを
変位させる。したがって、コンデンサＣｉｋ及びフィー
ドバックキャパシタの容量をそれぞれＣｉｋ及びＣｆと
すると、マルチプレクサＭＵＸの入力の切替えにより、
次式で示される出力電圧Ａｏｕｔが生じる。
【数３】
【００２０】式３から明らかなように、本実施例によれ
ば１段のニューロアンプ１０で加減算を行うことができ
る。加算入力Ａｉｎｋ（＋）が端子１１に与えられるの
と同時に、減算入力Ａｉｎｋ（−）が端子１２に与えら
れる必要はなく、制御信号ＡＤＤを’Ｌ’として減算処
理を行う前に減算入力Ａｉｎｋ（−）が端子１２に与え
られれば良い。入力演算用のコンデンサＣｉｋを変える
ことによりアナログ信号の重み付けを変えて乗算を行う
こともできる。
ば１段のニューロアンプ１０で加減算を行うことができ
る。加算入力Ａｉｎｋ（＋）が端子１１に与えられるの
と同時に、減算入力Ａｉｎｋ（−）が端子１２に与えら
れる必要はなく、制御信号ＡＤＤを’Ｌ’として減算処
理を行う前に減算入力Ａｉｎｋ（−）が端子１２に与え
られれば良い。入力演算用のコンデンサＣｉｋを変える
ことによりアナログ信号の重み付けを変えて乗算を行う
こともできる。
【００２１】図２は、図１に示した加減算ニューロアン
プにおいて、２入力加算、２入力減算とした回路を示
す。マルチプレクサＭＵＸは、２つの端子１１、１２の
いずれかを、加算すべき電圧が入力される複数の入力端
子１３に接続する並列スイッチを２個有する。アナログ
入力電圧Ａｉｎ１（＋）及びＡｉｎ２（＋）が２つの端
子１１にそれぞれ与えられ、アナログ入力電圧Ａｉｎ１
（−）及びＡｉｎ２（−）が２つの端子１２にそれぞれ
与えられる。入力端子１３は、並列に設けられたコンデ
ンサＣｉ１及びＣｉ２（並列コンデンサと呼ぶ）のそれ
ぞれを介してニューロアンプ１０の入力に接続されてい
る。このニューロアンプ加減算回路において、Ｃｉ１＝
Ｃｉ２、Ｃｉｌ：Ｃｉ２：Ｃｆ＝１：１：２とすると、
出力電圧Ａｏｕｔは、次式で示される。
プにおいて、２入力加算、２入力減算とした回路を示
す。マルチプレクサＭＵＸは、２つの端子１１、１２の
いずれかを、加算すべき電圧が入力される複数の入力端
子１３に接続する並列スイッチを２個有する。アナログ
入力電圧Ａｉｎ１（＋）及びＡｉｎ２（＋）が２つの端
子１１にそれぞれ与えられ、アナログ入力電圧Ａｉｎ１
（−）及びＡｉｎ２（−）が２つの端子１２にそれぞれ
与えられる。入力端子１３は、並列に設けられたコンデ
ンサＣｉ１及びＣｉ２（並列コンデンサと呼ぶ）のそれ
ぞれを介してニューロアンプ１０の入力に接続されてい
る。このニューロアンプ加減算回路において、Ｃｉ１＝
Ｃｉ２、Ｃｉｌ：Ｃｉ２：Ｃｆ＝１：１：２とすると、
出力電圧Ａｏｕｔは、次式で示される。
【００２２】
【数４】 式４に示されるように、図１の加減算ニューロアンプに
よれば２入力加算及び２入力減算のニューロアンプ加減
算を行うことができる。
よれば２入力加算及び２入力減算のニューロアンプ加減
算を行うことができる。
【００２３】図４に示した加減算回路は、ニューロアン
プ１０が２個、マルチプレクサＭＵＸが２個、及びコン
デンサが７個必要であった。しかし本発実施例にかかる
ニューロアンプ加減算回路は、ニューロアンプ１０を１
段のみしか必要としない。特に２加算入力、２減算入力
の場合にはニューロアンプ１０を構成する３段インバー
タが１個、コンデンサが３個で足りるので、消費電力が
低減できると共に本ニューロ加減算回路を集積化した半
導体のサイズを小さくすることができる。
プ１０が２個、マルチプレクサＭＵＸが２個、及びコン
デンサが７個必要であった。しかし本発実施例にかかる
ニューロアンプ加減算回路は、ニューロアンプ１０を１
段のみしか必要としない。特に２加算入力、２減算入力
の場合にはニューロアンプ１０を構成する３段インバー
タが１個、コンデンサが３個で足りるので、消費電力が
低減できると共に本ニューロ加減算回路を集積化した半
導体のサイズを小さくすることができる。
【００２４】本実施例によれば、以下の方法が提供され
たことが当業者に明らかである。 １． 複数の入力端子にそれぞれ入力された複数の電圧
を加算して出力するインバータを有するニューロアンプ
加減算回路を用いた演算方法であって、第１の複数入力
電圧を前記複数の入力端子に与えた状態で、前記インバ
ータの出力が所望の基準電圧になるように前記インバー
タをリフレッシュするリフレッシュ・ステップと、前記
複数の入力端子への入力を、前記第１の複数入力電圧か
ら第２の複数入力電圧に切り替える切替ステップとを備
えたことを特徴とする演算方法。
たことが当業者に明らかである。 １． 複数の入力端子にそれぞれ入力された複数の電圧
を加算して出力するインバータを有するニューロアンプ
加減算回路を用いた演算方法であって、第１の複数入力
電圧を前記複数の入力端子に与えた状態で、前記インバ
ータの出力が所望の基準電圧になるように前記インバー
タをリフレッシュするリフレッシュ・ステップと、前記
複数の入力端子への入力を、前記第１の複数入力電圧か
ら第２の複数入力電圧に切り替える切替ステップとを備
えたことを特徴とする演算方法。
【００２５】２． 前記ニューロアンプ加減算回路は、
前記インバータの出力を前記インバータの入力にフィー
ドバックするフィードバックコンデンサを有し、前記リ
フレッシュ・ステップは、前記フィードバックコンデン
サに蓄積された電荷を放電させることにより前記リフレ
ッシュを行うことを特徴とする項目１に記載の演算方
法。
前記インバータの出力を前記インバータの入力にフィー
ドバックするフィードバックコンデンサを有し、前記リ
フレッシュ・ステップは、前記フィードバックコンデン
サに蓄積された電荷を放電させることにより前記リフレ
ッシュを行うことを特徴とする項目１に記載の演算方
法。
【００２６】３． 前記ニューロアンプ加減算回路は前
記フィードバックコンデンサと並列に設けられたスイッ
チ回路を更に有し、前記リフレッシュ・ステップは、当
該スイッチ回路を閉じる事により前記電荷を放電させる
ことを特徴とする項目２に記載の演算方法。
記フィードバックコンデンサと並列に設けられたスイッ
チ回路を更に有し、前記リフレッシュ・ステップは、当
該スイッチ回路を閉じる事により前記電荷を放電させる
ことを特徴とする項目２に記載の演算方法。
【００２７】４． 前記ニューロアンプ加減算回路は、
前記インバータの前記入力に接続される複数の並列コン
デンサを更に有し、前記第１及び第２の複数入力電圧
は、前記複数の並列コンデンサを介して前記インバータ
に入力されることを特徴とする項目３に記載の演算方
法。
前記インバータの前記入力に接続される複数の並列コン
デンサを更に有し、前記第１及び第２の複数入力電圧
は、前記複数の並列コンデンサを介して前記インバータ
に入力されることを特徴とする項目３に記載の演算方
法。
【００２８】５． 前記ニューロアンプ加減算回路は、
前記複数の並列コンデンサのそれぞれに直列に接続され
た複数の２入力１出力並列スイッチを更に備え、前記第
１の複数入力電圧が、前記複数の２入力１出力並列スイ
ッチの各々が有する一方の入力にそれぞれ入力されてお
り、前記第２の複数入力電圧が、前記複数の２入力１出
力並列スイッチの各々が有する他方の入力にそれぞれ入
力されており、前記切替ステップは、前記複数の２入力
１出力並列スイッチを切り替えるステップを有すること
を特徴とする項目４に記載の演算方法。
前記複数の並列コンデンサのそれぞれに直列に接続され
た複数の２入力１出力並列スイッチを更に備え、前記第
１の複数入力電圧が、前記複数の２入力１出力並列スイ
ッチの各々が有する一方の入力にそれぞれ入力されてお
り、前記第２の複数入力電圧が、前記複数の２入力１出
力並列スイッチの各々が有する他方の入力にそれぞれ入
力されており、前記切替ステップは、前記複数の２入力
１出力並列スイッチを切り替えるステップを有すること
を特徴とする項目４に記載の演算方法。
【００２９】
【発明の効果】以上の説明から明らかなように、本発明
によれば１段のニューロアンプで加算および減算を行う
ことができるので、装置の消費電力を低減すると共に小
型化を図ることができる。
によれば１段のニューロアンプで加算および減算を行う
ことができるので、装置の消費電力を低減すると共に小
型化を図ることができる。
【図１】 実施例における、多入力汎用本ニューロアン
プ加減算回路の回路図である。
プ加減算回路の回路図である。
【図２】 実施例における、２入力ニューロアンプ加減
算回路の回路図である。
算回路の回路図である。
【図３】 本出願人が先に提案した、リフレッシュ回路
を設けたニューロアンプ基本演算回路の回路図である。
を設けたニューロアンプ基本演算回路の回路図である。
【図４】 本出願人が先に提案した、リフレッシュ回路
を設けたニューロアンプ加減算回路の回路図である。
を設けたニューロアンプ加減算回路の回路図である。
【図５】 図３及び図４に示したニューロアンプ１０の
詳細な回路図である。
詳細な回路図である。
１０ ニューロアンプ １１、１２ 端子 １３ 入力端子 ２１ 位相補償抵抗 ２２ コンデンサ ２３、２４、２５ ＣＭＯＳインバータ ３０ ニューロアンプ基本演算回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 周 長明 東京都世田谷区北沢３丁目５番18号 株式 会社鷹山内
Claims (5)
- 【請求項１】 第１の複数入力電圧の和から第２の複数
入力電圧の和を減じた値を出力するニューロアンプ加減
算回路であって、 入力された電圧を反転して出力するインバータと、 加算すべき複数の電圧を前記インバータに入力する複数
の入力端子と、 前記第１の複数入力電圧を前記複数の入力端子にそれぞ
れ与えた状態で、前記インバータの出力が所望の基準電
圧になるように前記インバータをリフレッシュするリフ
レッシュ手段と、 前記複数の入力端子への入力を、前記第１の複数入力電
圧から前記第２の複数入力電圧に切り替える切替手段と
を備えたことを特徴とするニューロアンプ加減算回路。 - 【請求項２】 前記インバータの出力を前記インバータ
の入力にフィードバックするフィードバックコンデンサ
を更に備え、 前記リフレッシュ手段が、前記フィードバックコンデン
サに蓄積された電荷を放電させることにより前記リフレ
ッシュを行うことを特徴とする請求項１に記載のニュー
ロアンプ加減算回路。 - 【請求項３】 前記リフレッシュ手段は、前記フィード
バックコンデンサと並列に設けられたスイッチ回路を更
に有し、当該スイッチ回路を閉じる事により前記電荷を
放電させることを特徴とする請求項２に記載のニューロ
アンプ加減算回路。 - 【請求項４】 前記インバータの前記入力と、前記複数
の入力端子の間に設けられた複数の並列コンデンサを更
に備え、 前記第１及び第２の複数入力電圧は、前記複数の並列コ
ンデンサを介して前記オペアンプに入力されることを特
徴とする請求項３に記載のニューロアンプ加減算回路。 - 【請求項５】 前記切替手段は、前記複数の並列コンデ
ンサのそれぞれに１つづつ直列に接続された複数の２入
力１出力並列スイッチを有することを特徴とする請求項
４に記載のニューロアンプ加減算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15822398A JPH11353407A (ja) | 1998-06-05 | 1998-06-05 | アナログ加減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15822398A JPH11353407A (ja) | 1998-06-05 | 1998-06-05 | アナログ加減算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11353407A true JPH11353407A (ja) | 1999-12-24 |
Family
ID=15666981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15822398A Pending JPH11353407A (ja) | 1998-06-05 | 1998-06-05 | アナログ加減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11353407A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531342A (ja) * | 2003-07-16 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 負電圧のスイングに対して耐性のある入力段 |
| JP4961425B2 (ja) * | 2006-11-30 | 2012-06-27 | パナソニック株式会社 | 演算増幅器 |
-
1998
- 1998-06-05 JP JP15822398A patent/JPH11353407A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007531342A (ja) * | 2003-07-16 | 2007-11-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 負電圧のスイングに対して耐性のある入力段 |
| JP4693181B2 (ja) * | 2003-07-16 | 2011-06-01 | エスティー‐エリクソン、ソシエテ、アノニム | 負電圧のスイングに対して耐性のある入力段 |
| JP4961425B2 (ja) * | 2006-11-30 | 2012-06-27 | パナソニック株式会社 | 演算増幅器 |
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