JPH11355113A - 多段ニューロアンプ - Google Patents
多段ニューロアンプInfo
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- JPH11355113A JPH11355113A JP15822098A JP15822098A JPH11355113A JP H11355113 A JPH11355113 A JP H11355113A JP 15822098 A JP15822098 A JP 15822098A JP 15822098 A JP15822098 A JP 15822098A JP H11355113 A JPH11355113 A JP H11355113A
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Abstract
(57)【要約】 （修正有）
【課題】 複数のニューロアンプ回路２２を直列に接続
した多段ニューロアンプの出力電圧誤差を小さくする。 【解決手段】 ニューロアンプ回路のリフレッシュ時の
リフレッシュ電圧と同じ電圧の補償電圧を生成する補償
電圧生成回路４０と、奇数のニューロアンプにおける特
定のニューロアンプ回路の出力から補償電圧を減じる補
償手段とを備えた。前記特定のニューロアンプ回路は出
力電圧を所定の値に設定するリフレッシュ回路ＳＷを有
し、補償手段は、補償電圧をニューロアンプ回路に入力
した状態でリフレッシュ回路ＳＷにより出力電圧を所定
の値にしてもよい。補償回路は、リフレッシュ回路が特
定のニューロアンプ回路をリフレッシュした後に、入力
電圧をニューロアンプ回路に入力することが好ましい。
複数の奇数段ニューロアンプと、各奇数段ニューロアン
プに対して設けられた補償手段とを更に備え、複数の奇
数段ニューロアンプを直列に接続してもよい。
した多段ニューロアンプの出力電圧誤差を小さくする。 【解決手段】 ニューロアンプ回路のリフレッシュ時の
リフレッシュ電圧と同じ電圧の補償電圧を生成する補償
電圧生成回路４０と、奇数のニューロアンプにおける特
定のニューロアンプ回路の出力から補償電圧を減じる補
償手段とを備えた。前記特定のニューロアンプ回路は出
力電圧を所定の値に設定するリフレッシュ回路ＳＷを有
し、補償手段は、補償電圧をニューロアンプ回路に入力
した状態でリフレッシュ回路ＳＷにより出力電圧を所定
の値にしてもよい。補償回路は、リフレッシュ回路が特
定のニューロアンプ回路をリフレッシュした後に、入力
電圧をニューロアンプ回路に入力することが好ましい。
複数の奇数段ニューロアンプと、各奇数段ニューロアン
プに対して設けられた補償手段とを更に備え、複数の奇
数段ニューロアンプを直列に接続してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、ニューロアンプ回
路を多段接続した多段ニューロアンプに関し、特にＬＳ
Ｉの製造ばらつきに起因して生じる誤差を補償すること
のできる多段ニューロアンプに関する。
路を多段接続した多段ニューロアンプに関し、特にＬＳ
Ｉの製造ばらつきに起因して生じる誤差を補償すること
のできる多段ニューロアンプに関する。
【０００２】
【従来の技術】本出願の共同出願人である株式会社鷹山
は、アナログ／デジタル変換機を使用せずに直接アナロ
グ信号のまま復調を行うマッチトフィルタを、特許出願
（特願平９−４６２３１他）において提案した。このマ
ッチドフィルタには、消費電力を低減するためにアナロ
グ式の反転増幅回路（ニューロアンプ回路と称する）が
使用されている。ニューロアンプ回路を使用したマッチ
トフィルタの消費電力は、デジタル方式のマッチドフィ
ルタの消費電力に比べて、例えば１０分の１等のように
格段に低い。ニューロアンプ回路の構成は株式会社鷹山
による特許出願（特開平６−４５８３９他）及び’９７
ＩＳＳＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒ ＴＰ６．５ Ｐａｇｅ１００に記載されている。
は、アナログ／デジタル変換機を使用せずに直接アナロ
グ信号のまま復調を行うマッチトフィルタを、特許出願
（特願平９−４６２３１他）において提案した。このマ
ッチドフィルタには、消費電力を低減するためにアナロ
グ式の反転増幅回路（ニューロアンプ回路と称する）が
使用されている。ニューロアンプ回路を使用したマッチ
トフィルタの消費電力は、デジタル方式のマッチドフィ
ルタの消費電力に比べて、例えば１０分の１等のように
格段に低い。ニューロアンプ回路の構成は株式会社鷹山
による特許出願（特開平６−４５８３９他）及び’９７
ＩＳＳＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒ ＴＰ６．５ Ｐａｇｅ１００に記載されている。
【０００３】図９は、従来の汎用的なニューロアンプ回
路の一例を示す。ＡＩＮ１〜ＡＩＮｘはアナログ入力電
圧であり、ＡＯＵＴは出力電圧である。ＶＲＥＦはリフ
レッシュ基準電圧であり、電源電圧ＶＤＤの１／２、つ
まり０．５ＶＤＤである。ＲＥＦはリフレッシュ制御信
号である。／ＲＥＦはリフレッシュ制御信号ＲＥＦの反
転信号を表し、リフレッシュ制御信号ＲＥＦがＨｉｇｈ
の時は、／ＲＥＦはＬｏｗとなる。”／”は以下同様に
反転記号であることを表す。リフレッシュ基準電圧ＶＲ
ＥＦは、２つの入力端子を有するマルチプレクサＭＵＸ
の入力端子１１に接続され、アナログ入力電圧ＡＩＮ
１、ＡＩＮ２、．．．、ＡＩＮｘが、マルチプレクサＭ
ＵＸの入力端子１２に接続されている。マルチプレクサ
ＭＵＸの出力側の端子は、それぞれ入力コンデンサＣｉ
１、Ｃｉ２、．．．、Ｃｉｘを介してインバータ１０の
入力端子に接続されている。
路の一例を示す。ＡＩＮ１〜ＡＩＮｘはアナログ入力電
圧であり、ＡＯＵＴは出力電圧である。ＶＲＥＦはリフ
レッシュ基準電圧であり、電源電圧ＶＤＤの１／２、つ
まり０．５ＶＤＤである。ＲＥＦはリフレッシュ制御信
号である。／ＲＥＦはリフレッシュ制御信号ＲＥＦの反
転信号を表し、リフレッシュ制御信号ＲＥＦがＨｉｇｈ
の時は、／ＲＥＦはＬｏｗとなる。”／”は以下同様に
反転記号であることを表す。リフレッシュ基準電圧ＶＲ
ＥＦは、２つの入力端子を有するマルチプレクサＭＵＸ
の入力端子１１に接続され、アナログ入力電圧ＡＩＮ
１、ＡＩＮ２、．．．、ＡＩＮｘが、マルチプレクサＭ
ＵＸの入力端子１２に接続されている。マルチプレクサ
ＭＵＸの出力側の端子は、それぞれ入力コンデンサＣｉ
１、Ｃｉ２、．．．、Ｃｉｘを介してインバータ１０の
入力端子に接続されている。
【０００４】インバータ１０の出力は、フィードバック
コンデンサＣｆを介して、インバータ１０の入力側にフ
ィードバックされている。またフィードバックコンデン
サＣｆに対して並列に、スイッチＳＷが設けらている。
制御信号ＲＥＦが高レベル（Ｈ）のとき、スイッチＳＷ
が閉じマルチプレクサＭＵＸが反転制御信号／ＲＥＦに
より端子１１側に切り替わる。これによりフィードバッ
クコンデンサＣｆに蓄積されていた電荷が取り除かれる
ので、リフレッシュ基準電圧ＶＲＥＦ入力時のインバー
タ１０の出力ＡＯＵＴが基準電圧（０．５ＶＤＤ）に設
定される。リフレッシュ制御信号ＲＥＦが低レベル
（Ｌ）のときは、スイッチＳＷが開きマルチプレクサＭ
ＵＸが端子１２側に切り替わる。リフレッシュ制御信号
ＲＥＦを高レベルにしてインバータ１０をリフレッシュ
してから、リフレッシュ制御信号ＲＥＦを低レベルとし
てアナログ演算処理を行う。
コンデンサＣｆを介して、インバータ１０の入力側にフ
ィードバックされている。またフィードバックコンデン
サＣｆに対して並列に、スイッチＳＷが設けらている。
制御信号ＲＥＦが高レベル（Ｈ）のとき、スイッチＳＷ
が閉じマルチプレクサＭＵＸが反転制御信号／ＲＥＦに
より端子１１側に切り替わる。これによりフィードバッ
クコンデンサＣｆに蓄積されていた電荷が取り除かれる
ので、リフレッシュ基準電圧ＶＲＥＦ入力時のインバー
タ１０の出力ＡＯＵＴが基準電圧（０．５ＶＤＤ）に設
定される。リフレッシュ制御信号ＲＥＦが低レベル
（Ｌ）のときは、スイッチＳＷが開きマルチプレクサＭ
ＵＸが端子１２側に切り替わる。リフレッシュ制御信号
ＲＥＦを高レベルにしてインバータ１０をリフレッシュ
してから、リフレッシュ制御信号ＲＥＦを低レベルとし
てアナログ演算処理を行う。
【０００５】インバータ１０の入力電圧をＡＩＮｋ（ｋ
＝１，．．．，ｘ）、出力電圧をＡＯＵＴ、リフレッシ
ュ基準電圧をＶＲＥＦ、リフレッシュ時の出力電圧をＶ
ｒｏ、入力コンデンサＣｉｋ及びフィードバックコンデ
ンサＣｆの容量を、同じくＣｉｋ及びＣｆで表すと出力
電圧ＡＯＵＴは次式で示される。
＝１，．．．，ｘ）、出力電圧をＡＯＵＴ、リフレッシ
ュ基準電圧をＶＲＥＦ、リフレッシュ時の出力電圧をＶ
ｒｏ、入力コンデンサＣｉｋ及びフィードバックコンデ
ンサＣｆの容量を、同じくＣｉｋ及びＣｆで表すと出力
電圧ＡＯＵＴは次式で示される。
【数１】
【０００６】式１において、ＡＩＮを演算信号成分ＡＩ
Ｎ（ＡＣ）と直流バイアス成分ＡＩＮ（ＤＣ）に分ける
と次式のようになる。 AIN = AIN(AC) + AIN(DC) ・・・・・・・・・・・・・・・・・・・・・・・・・ 式２
Ｎ（ＡＣ）と直流バイアス成分ＡＩＮ（ＤＣ）に分ける
と次式のようになる。 AIN = AIN(AC) + AIN(DC) ・・・・・・・・・・・・・・・・・・・・・・・・・ 式２
【０００７】ＡＩＮ（ＤＣ）＝ＶＲＥＦとして使用する
ので、 AIN = AIN(AC) + VREF ・・・・・・・・・・・・・・・・・・・・・・・・・ 式3
ので、 AIN = AIN(AC) + VREF ・・・・・・・・・・・・・・・・・・・・・・・・・ 式3
【０００８】従って、式１及び式３から次式が得られ
る。
る。
【数２】 ここでＶＲＥＦ＝０．５ＶＤＤとすることにより、ＡＩ
Ｎ（ＡＣ）のダイナミックレンジを最も大きくすること
が出来る。このアナログ反転増幅回路を使用し、サンプ
ルホールド、加減算、乗算等のアナログ演算を行うこと
ができる。
Ｎ（ＡＣ）のダイナミックレンジを最も大きくすること
が出来る。このアナログ反転増幅回路を使用し、サンプ
ルホールド、加減算、乗算等のアナログ演算を行うこと
ができる。
【０００９】図１０は、入力電圧が一つの場合における
従来のニューロアンプ回路２２の構成を示す。これは、
図９で示した従来の汎用的なニューロアンプ回路２２に
おいて複数の入力電圧の数ｘを１にしたものに相当す
る。さて、各ニューロアンプ回路２２はリフレッシュ時
において理想的にはリフレッシュ基準電圧ＶＲＥＦと同
一の電圧を出力する。しかしながら、半導体デバイスの
製造ばらつきや半導体デバイスの温度等により出力には
誤差が生じる。そこで、リフレッシュ時における実際の
出力電圧をＶｒｏとする。このニューロアンプ回路２２
に入力電圧ＡＩＮを加えたときの、ニューロアンプ回路
２２の出力電圧ＡＯＵＴは、次式で示される。 AOUT = -(AIN-VREF) + Vro = -AIN + VREF + Vro ............... 式５
従来のニューロアンプ回路２２の構成を示す。これは、
図９で示した従来の汎用的なニューロアンプ回路２２に
おいて複数の入力電圧の数ｘを１にしたものに相当す
る。さて、各ニューロアンプ回路２２はリフレッシュ時
において理想的にはリフレッシュ基準電圧ＶＲＥＦと同
一の電圧を出力する。しかしながら、半導体デバイスの
製造ばらつきや半導体デバイスの温度等により出力には
誤差が生じる。そこで、リフレッシュ時における実際の
出力電圧をＶｒｏとする。このニューロアンプ回路２２
に入力電圧ＡＩＮを加えたときの、ニューロアンプ回路
２２の出力電圧ＡＯＵＴは、次式で示される。 AOUT = -(AIN-VREF) + Vro = -AIN + VREF + Vro ............... 式５
【００１０】図１１は、図１０のインバータ１０の構成
例を示す。入力信号ＡＩＮは、ＣＭＯＳインバータ１
７、１８及び２０を経て反転して出力される。位相補償
抵抗１４及びコンデンサ１６は、インバータ１０の発振
を防止する。インバータ１０の構成は図１０に記載の構
成に限らず、奇数段のＣＭＯＳインバータが直列に接続
されていればよい。
例を示す。入力信号ＡＩＮは、ＣＭＯＳインバータ１
７、１８及び２０を経て反転して出力される。位相補償
抵抗１４及びコンデンサ１６は、インバータ１０の発振
を防止する。インバータ１０の構成は図１０に記載の構
成に限らず、奇数段のＣＭＯＳインバータが直列に接続
されていればよい。
【００１１】図１２は、図１０に記載のニューロアンプ
回路２２を３段直列に接続した回路である。３段のニュ
ーロアンプ回路２２が同一の半導体デバイスに格納され
ているとすると、各ニューロアンプ回路２２の温度は概
ね同一であるから、これらは概ね同一の誤差を生じさせ
る。そこで各ニューロアンプ回路におけるリフレッシュ
時の出力電圧が等しくＶｒｏであるとすると、同図にお
いて、１段目の出力電圧ＡＯＵＴ１、２段目の出力電圧
ＡＯＵＴ２、及び３段目の出力電圧ＡＯＵＴ３はそれぞ
れ次式で表わされる。
回路２２を３段直列に接続した回路である。３段のニュ
ーロアンプ回路２２が同一の半導体デバイスに格納され
ているとすると、各ニューロアンプ回路２２の温度は概
ね同一であるから、これらは概ね同一の誤差を生じさせ
る。そこで各ニューロアンプ回路におけるリフレッシュ
時の出力電圧が等しくＶｒｏであるとすると、同図にお
いて、１段目の出力電圧ＡＯＵＴ１、２段目の出力電圧
ＡＯＵＴ２、及び３段目の出力電圧ＡＯＵＴ３はそれぞ
れ次式で表わされる。
【数３】
【００１２】
【発明が解決しようとする課題】式６に示すように、図
１２の１段目の出力ＡＯＵＴ１は、演算値「−ＡＩＮ
（ＡＣ）」をＶＲＥＦ分オフセットした理想値（−ＡＩ
Ｎ（ＡＣ）＋ＶＲＥＦ）と誤差（Ｖｒｏ−ＶＲＥＦ）と
の和となる。２段目の出力ＡＯＵＴ２は、演算値「ＡＩ
Ｎ（ＡＣ）」をＶＲＥＦ分オフセットした理想値とな
る。３段目の出力ＡＯＵＴ３は１段目の出力と同じ値と
なる。このように、多段アナログ反転増幅回路において
は、偶数段の出力には演算誤差は発生しないが、奇数段
の出力には（Ｖｒｏ−ＶＲＥＦ）の演算誤差が発生す
る。
１２の１段目の出力ＡＯＵＴ１は、演算値「−ＡＩＮ
（ＡＣ）」をＶＲＥＦ分オフセットした理想値（−ＡＩ
Ｎ（ＡＣ）＋ＶＲＥＦ）と誤差（Ｖｒｏ−ＶＲＥＦ）と
の和となる。２段目の出力ＡＯＵＴ２は、演算値「ＡＩ
Ｎ（ＡＣ）」をＶＲＥＦ分オフセットした理想値とな
る。３段目の出力ＡＯＵＴ３は１段目の出力と同じ値と
なる。このように、多段アナログ反転増幅回路において
は、偶数段の出力には演算誤差は発生しないが、奇数段
の出力には（Ｖｒｏ−ＶＲＥＦ）の演算誤差が発生す
る。
【００１３】
【課題を解決するための手段】本発明は、上記課題を解
決することのできる多段ニューロアンプを提供すること
を目的とする。上記目的を達成するために、本発明によ
れば、入力電圧を反転して出力するニューロアンプ回路
が複数個直列に接続されており、ニューロアンプのリフ
レッシュ時において出力されるリフレッシュ電圧と同じ
電圧の補償電圧を生成する補償電圧生成回路と、奇数の
ニューロアンプにおける特定のニューロアンプ回路の出
力から補償電圧を減じる補償手段とを備えた。
決することのできる多段ニューロアンプを提供すること
を目的とする。上記目的を達成するために、本発明によ
れば、入力電圧を反転して出力するニューロアンプ回路
が複数個直列に接続されており、ニューロアンプのリフ
レッシュ時において出力されるリフレッシュ電圧と同じ
電圧の補償電圧を生成する補償電圧生成回路と、奇数の
ニューロアンプにおける特定のニューロアンプ回路の出
力から補償電圧を減じる補償手段とを備えた。
【００１４】ここで、前記特定のニューロアンプ回路は
出力電圧を所定の値に設定するリフレッシュ回路を有
し、補償手段は、補償電圧をニューロアンプ回路に入力
した状態でリフレッシュ回路により出力電圧を所定の値
にしてもよい。補償回路は、リフレッシュ回路が特定の
ニューロアンプをリフレッシュした後に、入力電圧をニ
ューロアンプ回路に入力することが好ましい。
出力電圧を所定の値に設定するリフレッシュ回路を有
し、補償手段は、補償電圧をニューロアンプ回路に入力
した状態でリフレッシュ回路により出力電圧を所定の値
にしてもよい。補償回路は、リフレッシュ回路が特定の
ニューロアンプをリフレッシュした後に、入力電圧をニ
ューロアンプ回路に入力することが好ましい。
【００１５】補償電圧発生回路とニューロアンプとが、
同じ構成のインバータを有してもよい。複数の奇数段ニ
ューロアンプと、各奇数段ニューロアンプに対して設け
られた補償手段とを更に備え、複数の奇数段ニューロア
ンプが直列に接続してもよい。
同じ構成のインバータを有してもよい。複数の奇数段ニ
ューロアンプと、各奇数段ニューロアンプに対して設け
られた補償手段とを更に備え、複数の奇数段ニューロア
ンプが直列に接続してもよい。
【００１６】発明の実施形態の一例としては、前記特定
のニューロアンプ回路が、入力端子に入力された電圧を
反転して出力端子に出力するインバーターと、インバー
タの出力を入力にフィードバックするフィードバックコ
ンデンサと、フィードバックコンデンサと並列に設けら
れたスイッチと、入力端子に接続された入力コンデンサ
と、選択された信号を入力コンデンサを介して入力端子
に与える２入力１出力マルチプレクサとを有し、補償電
圧生成回路の出力が２入力の１つに接続されており、２
入力の他方及び出力端子を用いて複数のニューロアンプ
回路が直列に接続されており、補償手段は、スイッチを
閉じると共にマルチプレクサが補償電圧生成回路の出力
を選択してインバータの入力に与えることにより、出力
電圧を所定の値にする。
のニューロアンプ回路が、入力端子に入力された電圧を
反転して出力端子に出力するインバーターと、インバー
タの出力を入力にフィードバックするフィードバックコ
ンデンサと、フィードバックコンデンサと並列に設けら
れたスイッチと、入力端子に接続された入力コンデンサ
と、選択された信号を入力コンデンサを介して入力端子
に与える２入力１出力マルチプレクサとを有し、補償電
圧生成回路の出力が２入力の１つに接続されており、２
入力の他方及び出力端子を用いて複数のニューロアンプ
回路が直列に接続されており、補償手段は、スイッチを
閉じると共にマルチプレクサが補償電圧生成回路の出力
を選択してインバータの入力に与えることにより、出力
電圧を所定の値にする。
【００１７】また補償電圧生成回路は、入力および出力
が接続されたインバータを有することが好ましい。更に
補償電圧生成回路は直列に接続された３段のインバータ
を有し、３段のインバータの入力および出力が接続され
ていてもよい。
が接続されたインバータを有することが好ましい。更に
補償電圧生成回路は直列に接続された３段のインバータ
を有し、３段のインバータの入力および出力が接続され
ていてもよい。
【００１８】
【発明の実施の形態】１．実施例１ 図１は、多段ニューロアンプの第１の構成例を示す。本
実施例では、ニューロアンプ回路２２が３段直列に接続
されている。先ず、リフレッシュ基準電圧ＶＲＥＦが１
段目及び３段目のニューロアンプ回路２２に入力され、
次に入力電圧ＡＩＮが１段目のニューロアンプ回路２２
に入力される。ニューロアンプ回路２２の構成は図１０
と同様なので説明を省略する。このとき１段目のニュー
ロアンプ回路２２の出力電圧ＡＯＵＴ１は次式で表され
る。 AOUT = -(AIN - VREF) + Vro = (-AIN(AC) + VREF) + (Vro-VREF) ............. 式７
実施例では、ニューロアンプ回路２２が３段直列に接続
されている。先ず、リフレッシュ基準電圧ＶＲＥＦが１
段目及び３段目のニューロアンプ回路２２に入力され、
次に入力電圧ＡＩＮが１段目のニューロアンプ回路２２
に入力される。ニューロアンプ回路２２の構成は図１０
と同様なので説明を省略する。このとき１段目のニュー
ロアンプ回路２２の出力電圧ＡＯＵＴ１は次式で表され
る。 AOUT = -(AIN - VREF) + Vro = (-AIN(AC) + VREF) + (Vro-VREF) ............. 式７
【００１９】各ニューロアンプ回路２２に含まれるイン
バータ１０（図１１参照）は、半導体デバイスの製造ば
らつきや温度による誤差を生じさせる。そこで、リフレ
ッシュ時におけるニューロアンプ回路２２と論理的に同
一の回路構成を有する補償電圧発生回路４０を、各ニュ
ーロアンプ回路２２と同一の半導体チッブに搭載する。
すると補償電圧発生回路４０の出力には、各ニューロア
ンプ回路２２と概ね同一の誤差が生じる。このためリフ
レッシュ時におけるニューロアンプ回路２２の出力電圧
の理想値をＶＲＥＦ、実際の出力をＶｒｏとすると、補
償電圧発生回路４０も、リフレッシュ時におけるニュー
ロアンプ回路２２の実際の出力電圧Ｖｒｏと概ね同一の
電圧（補償電圧）を出力する。
バータ１０（図１１参照）は、半導体デバイスの製造ば
らつきや温度による誤差を生じさせる。そこで、リフレ
ッシュ時におけるニューロアンプ回路２２と論理的に同
一の回路構成を有する補償電圧発生回路４０を、各ニュ
ーロアンプ回路２２と同一の半導体チッブに搭載する。
すると補償電圧発生回路４０の出力には、各ニューロア
ンプ回路２２と概ね同一の誤差が生じる。このためリフ
レッシュ時におけるニューロアンプ回路２２の出力電圧
の理想値をＶＲＥＦ、実際の出力をＶｒｏとすると、補
償電圧発生回路４０も、リフレッシュ時におけるニュー
ロアンプ回路２２の実際の出力電圧Ｖｒｏと概ね同一の
電圧（補償電圧）を出力する。
【００２０】２段目のニューロアンプ回路２２をリフレ
ッシュする時に、この補償電圧発生回路４０から出力さ
れた補償電圧Ｖｒｏを２段目のニューロアンプ回路２２
に入力する。そしてリフレッシュの後に１段目のニュー
ロアンプ回路２２の出力電圧ＡＯＵＴ１を２段目のニュ
ーロアンプ回路２２に入力する。このとき、２段目のニ
ューロアンプ回路２２の出力電圧ＡＯＵＴ２は次式で表
される。
ッシュする時に、この補償電圧発生回路４０から出力さ
れた補償電圧Ｖｒｏを２段目のニューロアンプ回路２２
に入力する。そしてリフレッシュの後に１段目のニュー
ロアンプ回路２２の出力電圧ＡＯＵＴ１を２段目のニュ
ーロアンプ回路２２に入力する。このとき、２段目のニ
ューロアンプ回路２２の出力電圧ＡＯＵＴ２は次式で表
される。
【数４】 すなわち、２段目のニューロアンプ回路２２は、演算値
「ＡＩＮ（ＡＣ）」がＶＲＥＦ分オフセットした理想値
（ＡＩＮ（ＡＣ）＋ＶＲＥＦ）と、誤差（Ｖｒｏ−ＶＲ
ＥＦ）との和を出力する。
「ＡＩＮ（ＡＣ）」がＶＲＥＦ分オフセットした理想値
（ＡＩＮ（ＡＣ）＋ＶＲＥＦ）と、誤差（Ｖｒｏ−ＶＲ
ＥＦ）との和を出力する。
【００２１】３段目のニューロアンプ回路２２のリフレ
ッシュ時にはリフレッシュ基準電圧ＶＲＥＦが入力さ
れ、リフレッシュ後に２段目のニューロアンプ回路２２
の出力電圧ＡＯＵＴ２が入力される。このとき３段目の
ニューロアンプ回路２２の出力電圧ＡＯＵＴ３は次式で
表される。 AOUT3 = -(AOUT2 - VREF) + Vro = -((AIN - VREF + Vro) - VREF) + Vro = -AIN + 2VREF = -AIN(AC) + VREF .......................... 式９
ッシュ時にはリフレッシュ基準電圧ＶＲＥＦが入力さ
れ、リフレッシュ後に２段目のニューロアンプ回路２２
の出力電圧ＡＯＵＴ２が入力される。このとき３段目の
ニューロアンプ回路２２の出力電圧ＡＯＵＴ３は次式で
表される。 AOUT3 = -(AOUT2 - VREF) + Vro = -((AIN - VREF + Vro) - VREF) + Vro = -AIN + 2VREF = -AIN(AC) + VREF .......................... 式９
【００２２】即ち、３段目のニューロアンプ回路２２の
出力は演算値「−ＡＩＮ（ＡＣ）」がＶＲＥＦ分オフセ
ットした値（−ＡＩＮ（ＡＣ）＋ＶＲＥＦ）となる。従
って、３段目のアナログ反転増幅回路の出力からはＭＯ
Ｓ特性の製造ばらつきによる演算誤差をキャンセルする
ことができる。図１に示す多段ニューロアンプは、１入
力のニューロアンプ回路２２を３段直列に接続してい
る。しかしながら、図９に示す様な、複数の入力を加
算、増幅、反転して出力する加算増幅回路を直列に接続
した場合にも、加算増幅回路の一つに補償電圧を入力す
ることにより、出力の誤差を小さくすることができる。
出力は演算値「−ＡＩＮ（ＡＣ）」がＶＲＥＦ分オフセ
ットした値（−ＡＩＮ（ＡＣ）＋ＶＲＥＦ）となる。従
って、３段目のアナログ反転増幅回路の出力からはＭＯ
Ｓ特性の製造ばらつきによる演算誤差をキャンセルする
ことができる。図１に示す多段ニューロアンプは、１入
力のニューロアンプ回路２２を３段直列に接続してい
る。しかしながら、図９に示す様な、複数の入力を加
算、増幅、反転して出力する加算増幅回路を直列に接続
した場合にも、加算増幅回路の一つに補償電圧を入力す
ることにより、出力の誤差を小さくすることができる。
【００２３】図２は、補償電圧発生回路４０の構成例を
示す。ニューロアンプ回路２２に使用している３段ＣＭ
ＯＳインバータ又は１段インバータの入力端子及び出力
端子を接続することにより、ニューロアンプ回路２２の
リフレッシュ時における回路と論理的に同一の回路を造
ることができ、補償電圧Ｖｒｏを出力することができ
る。温度変化等によりＭＯＳ特性が変動した時であって
もインバータ４２及びニューロアンプ回路２２の出力は
同じ様に変動するので、ＭＯＳインバータ４２の出力を
補償電圧Ｖｒｏとして用いることができる。
示す。ニューロアンプ回路２２に使用している３段ＣＭ
ＯＳインバータ又は１段インバータの入力端子及び出力
端子を接続することにより、ニューロアンプ回路２２の
リフレッシュ時における回路と論理的に同一の回路を造
ることができ、補償電圧Ｖｒｏを出力することができ
る。温度変化等によりＭＯＳ特性が変動した時であって
もインバータ４２及びニューロアンプ回路２２の出力は
同じ様に変動するので、ＭＯＳインバータ４２の出力を
補償電圧Ｖｒｏとして用いることができる。
【００２４】図３は、補償電圧Ｖｒｏを発生させる第２
の補償電圧発生回路を示す。インバータ４２の出力側に
片側接地のコンデンサＣＬを接続し出力電圧を安定化
し、演算誤差防止用の補償電圧Ｖｒｏを出力する。
の補償電圧発生回路を示す。インバータ４２の出力側に
片側接地のコンデンサＣＬを接続し出力電圧を安定化
し、演算誤差防止用の補償電圧Ｖｒｏを出力する。
【００２５】図４は、電流供給能力を高めた第３の補償
電圧発生回路４０を示す。並列に接続された各インバー
タ４２から補償電圧を提供することにより、より多くの
電流をニューロアンプ回路２２に提供することができ
る。同図においては、３個のインバータ４２を用いてい
るが、更に多くのインバータ４２を並列に接続してもよ
い。また、並列に設けたインバータ４２の出力側に片側
接地のコンデンサを接続し出力電圧及び出力電流を安定
化してもよい。
電圧発生回路４０を示す。並列に接続された各インバー
タ４２から補償電圧を提供することにより、より多くの
電流をニューロアンプ回路２２に提供することができ
る。同図においては、３個のインバータ４２を用いてい
るが、更に多くのインバータ４２を並列に接続してもよ
い。また、並列に設けたインバータ４２の出力側に片側
接地のコンデンサを接続し出力電圧及び出力電流を安定
化してもよい。
【００２６】図５は、図２〜４に示したインバータ４２
の詳細な構成を示す。補償電圧発生回路４０から出力さ
れる電流の消費量を小さくするために、本実施例では１
段のＭＯＳインバータでインバータ４２を構成してい
る。またインバータ４２の入力及び出力をショートさせ
ることで補償電圧Ｖｒｏを発生させる。
の詳細な構成を示す。補償電圧発生回路４０から出力さ
れる電流の消費量を小さくするために、本実施例では１
段のＭＯＳインバータでインバータ４２を構成してい
る。またインバータ４２の入力及び出力をショートさせ
ることで補償電圧Ｖｒｏを発生させる。
【００２７】図６は、基準電圧発生回路４４と電流増幅
回路４８を設けた補償電圧発生回路４０の例を示す。基
準電圧発生回路４４が発生する基準電圧Ｖｒｏの電流を
電流増幅回路４８が増幅することにより、内部インピー
ダンスが小さい補償電圧Ｖｒｏを生成する。供給する信
号線のインピーダンスが小さい場合は、図６に示す補償
電圧発生回路を複数個並列に設けることにより、更に安
定して補償電圧Ｖｒｏを提供することができる。
回路４８を設けた補償電圧発生回路４０の例を示す。基
準電圧発生回路４４が発生する基準電圧Ｖｒｏの電流を
電流増幅回路４８が増幅することにより、内部インピー
ダンスが小さい補償電圧Ｖｒｏを生成する。供給する信
号線のインピーダンスが小さい場合は、図６に示す補償
電圧発生回路を複数個並列に設けることにより、更に安
定して補償電圧Ｖｒｏを提供することができる。
【００２８】２．実施例２ 図７は、多段ニューロアンプの第２の実施例を示す。本
実施例では、奇数（２ｎ＋１）のニューロアンプ回路２
２が直列に接続されている。最後のニューロアンプ回路
２２の出力ＡＯＵＴ２ｎ＋１を使用する場合は、偶数段
目のいずれかのニューロアンプ回路２２におけるリフレ
ッシュ時の入力に補償電圧Ｖｒｏを入力する。これによ
り、その後に配列された奇数段のニューロアンプ回路２
２の出力における誤差が小さくなり、ＭＯＳ特性の製造
ばらつきによる演算誤差を補償することができる。
実施例では、奇数（２ｎ＋１）のニューロアンプ回路２
２が直列に接続されている。最後のニューロアンプ回路
２２の出力ＡＯＵＴ２ｎ＋１を使用する場合は、偶数段
目のいずれかのニューロアンプ回路２２におけるリフレ
ッシュ時の入力に補償電圧Ｖｒｏを入力する。これによ
り、その後に配列された奇数段のニューロアンプ回路２
２の出力における誤差が小さくなり、ＭＯＳ特性の製造
ばらつきによる演算誤差を補償することができる。
【００２９】図８は、多段ニューロアンプにおいて、偶
数段と奇数段のニューロアンプ回路２２の複数の出力電
圧を演算値として使用する場合の実施例を示す。仮に、
２段目のニューロアンプ回路２２の出力電圧ＡＯＵＴ
２、５段目の出力電圧ＡＯＵＴ５、及び８段目の出力電
圧ＡＯＵＴ８を使用する場合を考える。この場合は８個
のニューロアンプを、前５個のニューロアンプ回路２２
の組と、３個のニューロアンプ回路２２の組とに分けて
考えることができる。これら奇数段のニューロアンプを
有する「組」が直列に接続されている。
数段と奇数段のニューロアンプ回路２２の複数の出力電
圧を演算値として使用する場合の実施例を示す。仮に、
２段目のニューロアンプ回路２２の出力電圧ＡＯＵＴ
２、５段目の出力電圧ＡＯＵＴ５、及び８段目の出力電
圧ＡＯＵＴ８を使用する場合を考える。この場合は８個
のニューロアンプを、前５個のニューロアンプ回路２２
の組と、３個のニューロアンプ回路２２の組とに分けて
考えることができる。これら奇数段のニューロアンプを
有する「組」が直列に接続されている。
【００３０】まず、入力ＡＩＮから２段目の出力電圧Ａ
ＯＵＴ２までには偶数のニューロアンプ回路２２が設け
られているので、２段目の出力電圧ＡＯＵＴ２には誤差
が生じていなく、補償電圧を入力する必要がない。５段
目の出力電圧ＡＯＵＴ５の誤差は、４段目のニューロア
ンプ回路２２のリフレッシュ電圧として補償電圧Ｖｒｏ
を入力することによって補償することができる。更に８
段目の出力電圧ＡＯＵＴ８の誤差は、７段目のニューロ
アンプ回路２２のリフレッシュ電圧に補償電圧Ｖｒｏを
入力することによって補償することができる。
ＯＵＴ２までには偶数のニューロアンプ回路２２が設け
られているので、２段目の出力電圧ＡＯＵＴ２には誤差
が生じていなく、補償電圧を入力する必要がない。５段
目の出力電圧ＡＯＵＴ５の誤差は、４段目のニューロア
ンプ回路２２のリフレッシュ電圧として補償電圧Ｖｒｏ
を入力することによって補償することができる。更に８
段目の出力電圧ＡＯＵＴ８の誤差は、７段目のニューロ
アンプ回路２２のリフレッシュ電圧に補償電圧Ｖｒｏを
入力することによって補償することができる。
【００３１】以上の実施例においては、多段ニューロア
ンプを構成するニューロアンプ回路２２を２種類の電圧
でリフレッシュした。しかしながら、複数のニューロア
ンプ回路２２が異なる誤差を生じさせる場合には、それ
らの誤差に対応する複数の補償電圧生成回路を設けても
よい。これにより、多様なＭＯＳの製造ばらつきによっ
て発生する演算出力電圧の誤差をキャンセルすることが
できる。直列に接続された複数のニューロアンプ回路２
２の駆動力が異なる場合であっても、ＭＯＳの製造ばら
つきによって生じるリフレツシュ時の出力電圧の変動は
ほぼ同じである。このため、本発明の実施例によれば、
誤差を補償することができる。
ンプを構成するニューロアンプ回路２２を２種類の電圧
でリフレッシュした。しかしながら、複数のニューロア
ンプ回路２２が異なる誤差を生じさせる場合には、それ
らの誤差に対応する複数の補償電圧生成回路を設けても
よい。これにより、多様なＭＯＳの製造ばらつきによっ
て発生する演算出力電圧の誤差をキャンセルすることが
できる。直列に接続された複数のニューロアンプ回路２
２の駆動力が異なる場合であっても、ＭＯＳの製造ばら
つきによって生じるリフレツシュ時の出力電圧の変動は
ほぼ同じである。このため、本発明の実施例によれば、
誤差を補償することができる。
【００３２】
【発明の効果】本発明によれば、複数のニューロアンプ
回路２２を直列に接続した場合において、出力電圧に生
じる誤差を小さくすることができる。
回路２２を直列に接続した場合において、出力電圧に生
じる誤差を小さくすることができる。
【図１】 本発明の実施形態にかかる多段ニューロアン
プの構成を示す。
プの構成を示す。
【図２】 演算誤差防止用の補償電圧Ｖｒｏを発生させ
る第１の補償電圧発生回路４０を示す。
る第１の補償電圧発生回路４０を示す。
【図３】 補償電圧Ｖｒｏを発生させる第２の補償電圧
発生回路４０を示す。
発生回路４０を示す。
【図４】 補償電圧Ｖｒｏの電流供給能力を向上させた
第３の補償電圧発生回路を示す。
第３の補償電圧発生回路を示す。
【図５】 図２から図４に示したインバータ４２の詳細
な構成を示す。
な構成を示す。
【図６】 電流増幅回路を設けた補償電圧発生回路４０
を示す。
を示す。
【図７】 本発明の第２の実施例における多段ニューロ
アンプである。
アンプである。
【図８】 奇数段のニューロアンプの組が、複数組直列
に接続された多段ニューロアンプである。
に接続された多段ニューロアンプである。
【図９】 従来のニューロアンプ回路２２の一例を示
す。
す。
【図１０】 従来の一入力のニューロアンプ回路２２の
一例を示す。
一例を示す。
【図１１】 インバータ１０の構成例を示す。
【図１２】 図１０のニューロアンプ回路２２を３段直
列に接続した回路である。
列に接続した回路である。
１０ インバータ １４ 位相補償抵抗 １６ コンデンサ １７ ＣＭＯＳインバータ １８ ＣＭＯＳインバータ ２０ ＣＭＯＳインバータ ２２ ニューロアンプ ４０ 補償電圧発生回路 ４２ インバータ ４４ 電圧発生回路 ４８ 電流増幅回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 周 長明 東京都世田谷区北沢３丁目５番18号 株式 会社鷹山内
Claims (8)
- 【請求項１】 入力電圧を反転して出力するニューロア
ンプ回路が奇数個直列に接続された多段ニューロアンプ
において、 前記ニューロアンプ回路のリフレッシュ時において前記
ニューロアンプ回路の出力に生じるリフレッシュ電圧と
同じ電圧の補償電圧を生成する補償電圧生成回路と、 前記奇数のニューロアンプ回路における特定のニューロ
アンプ回路の出力を、前記補償電圧を用いて補償する補
償手段とを備えたことを特徴とする多段ニューロアン
プ。 - 【請求項２】 前記特定のニューロアンプ回路は出力電
圧を所定の値に設定するリフレッシュ回路を有し、 前記補償手段は、前記補償電圧を前記ニューロアンプ回
路に入力した状態で前記リフレッシュ回路により前記出
力電圧を前記所定の値にすることを特徴とする請求項１
に記載の多段ニューロアンプ。 - 【請求項３】 前記補償回路は、前記リフレッシュ回路
が前記特定のニューロアンプ回路をリフレッシュした後
に、前記入力電圧を前記ニューロアンプ回路に入力する
ことを特徴とする請求項２に記載の多段ニューロアン
プ。 - 【請求項４】 前記補償電圧発生回路と前記ニューロア
ンプ回路とが、同じ構成のインバータを有することを特
徴とする請求項１に記載の多段ニューロアンプ。 - 【請求項５】 前記奇数個のニューロアンプ回路の組を
複数備え、 前記組のぞれぞれに対して前記補償手段が設けられてお
り、 複数の前記組が直列に接続されたことを特徴とする請求
項１に記載の多段ニューロアンプ。 - 【請求項６】 前記特定のニューロアンプ回路が、 入力端子に入力された電圧を反転して出力端子に出力す
るインバーターと、 前記インバータの出力を入力にフィードバックするフィ
ードバックコンデンサと、 前記フィードバックコンデンサと並列に設けられたスイ
ッチと、 前記入力端子に接続された入力コンデンサと、 選択された信号を、前記入力コンデンサを介して前記入
力端子に与える２入力１出力マルチプレクサとを有し、 前記補償電圧生成回路の出力が前記２入力の１つに接続
されており、 前記２入力の他方及び前記出力端子を用いて複数の前記
ニューロアンプ回路が直列に接続されており、 前記補償手段は、前記スイッチを閉じると共に前記マル
チプレクサが前記補償電圧生成回路の出力を選択して前
記インバータの入力に与えることにより、前記出力電圧
を前記所定の値にすることを特徴とする請求項２に記載
の多段ニューロアンプ。 - 【請求項７】 前記補償電圧生成回路は、入力および出
力が接続されたインバータを有することを特徴とする請
求項２に記載の多段ニューロアンプ。 - 【請求項８】 前記補償電圧生成回路は、直列に接続さ
れた３段のインバータを有し、前記３段のインバータの
入力および出力が接続されていることを特徴とする請求
項２に記載の多段ニューロアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15822098A JPH11355113A (ja) | 1998-06-05 | 1998-06-05 | 多段ニューロアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15822098A JPH11355113A (ja) | 1998-06-05 | 1998-06-05 | 多段ニューロアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355113A true JPH11355113A (ja) | 1999-12-24 |
Family
ID=15666917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15822098A Pending JPH11355113A (ja) | 1998-06-05 | 1998-06-05 | 多段ニューロアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11355113A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10020728B2 (en) | 2016-03-23 | 2018-07-10 | Megachips Corporation | Signal generation device and method for controlling output voltage of regulator |
-
1998
- 1998-06-05 JP JP15822098A patent/JPH11355113A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10020728B2 (en) | 2016-03-23 | 2018-07-10 | Megachips Corporation | Signal generation device and method for controlling output voltage of regulator |
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