WO2007144970A1 - 半導体不良解析装置、不良解析方法、及び不良解析プログラム - Google Patents

半導体不良解析装置、不良解析方法、及び不良解析プログラム Download PDF

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WO2007144970A1
WO2007144970A1 PCT/JP2006/321064 JP2006321064W WO2007144970A1 WO 2007144970 A1 WO2007144970 A1 WO 2007144970A1 JP 2006321064 W JP2006321064 W JP 2006321064W WO 2007144970 A1 WO2007144970 A1 WO 2007144970A1
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analysis
semiconductor device
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defect
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PCT/JP2006/321064
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Toshiyuki Majima
Akira Shimase
Hirotoshi Terada
Kazuhiro Hotta
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Hamamatsu Photonics K.K.
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Definitions

  • the present invention relates to a semiconductor failure analysis apparatus for analyzing a failure of a semiconductor device.
  • the present invention relates to a failure analysis method and a failure analysis program.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-86689
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-303746
  • the present invention has been made to solve the above-described problems, and provides a semiconductor failure analysis apparatus and failure capable of reliably and efficiently analyzing a failure of a semiconductor device using a failure observation image.
  • An object is to provide an analysis method and a failure analysis program. Means for solving the problem
  • a semiconductor failure analysis apparatus for analyzing a failure of a semiconductor device
  • an observation image of a semiconductor device is Reaction information due to defects obtained by inspection of Inspection information acquisition means for acquiring a defect observation image
  • layout information acquisition means for acquiring semiconductor device layout information
  • analysis of a semiconductor device defect with reference to the defect observation image and layout information (4)
  • the defect analysis means is included in the layout of the semiconductor device and the area setting means for setting the analysis area corresponding to the reaction information with reference to the defect observation image.
  • Layout information includes wiring pattern patterns in each of a plurality of layers in the stacked structure of semiconductor devices.
  • the wiring information analysis means passes through the analysis area among the plurality of wirings. The wiring is extracted as a defective candidate wiring, and the candidate wiring is extracted by performing equipotential tracking of the wiring pattern using the pattern data group in extracting the candidate wiring.
  • the semiconductor failure analysis method is a semiconductor failure analysis method for analyzing a failure of a semiconductor device, and (1) obtained by performing an inspection on the failure as an observation image of the semiconductor device.
  • the failure analysis step refers to the failure observation image and sets the analysis area to set the analysis region corresponding to the reaction information.
  • the out information includes wiring information in which a plurality of wiring configurations of the semiconductor device are described by a pattern data group of wiring patterns in each of the plurality of layers in the stacked structure of the semiconductor device.
  • the wiring information analysis step includes In addition to extracting the wiring that passes through the analysis area among the plurality of wirings as defective candidate wirings, the candidate wiring is extracted by performing equipotential tracking of the wiring pattern using the pattern data group. It is characterized by extracting wiring.
  • a semiconductor failure analysis program analyzes a failure of a semiconductor device.
  • a defect observation image a defect observation image including reaction information resulting from a defect obtained as an observation image of a semiconductor device
  • Layout information acquisition process for acquiring semiconductor device layout information
  • Defects for analyzing semiconductor device defects with reference to defect observation images and layout information (4)
  • the defect analysis process is included in the area setting process for setting the analysis area corresponding to the reaction information by referring to the defect observation image and the layout of the semiconductor device.
  • Wiring information analysis processing for performing failure analysis with reference to the analysis region for a plurality of wirings to be analyzed, and (5) layout information is stored in the stacked structure of the semiconductor device.
  • the wiring information analysis processing is performed in the analysis area of the multiple wirings.
  • the candidate wiring is extracted by performing the equipotential tracking of the wiring pattern using the pattern data group in the extraction of the candidate wiring.
  • a defect observation image such as a light emission image or an OBIRCH image obtained by inspecting a semiconductor device to be analyzed, and a layout of the semiconductor device Get the information you need. Then, an analysis region is set corresponding to the reaction information (for example, information on the reaction site) in the defect observation image, and a wiring passing through the analysis region is extracted from each wiring (net) constituting the semiconductor device. Thus, the semiconductor device is analyzed for defects. According to such a configuration, by appropriately setting the analysis region, it is possible to estimate a candidate wiring that has a high possibility of a defect in the semiconductor device by the wiring that passes through the analysis region.
  • the configuration of the plurality of wirings is described by a pattern data group that is an aggregate of wiring patterns in each of the plurality of layers in the stacked structure. Use the printed wiring information.
  • candidate wirings (candidate nets) are extracted by performing equipotential tracking of wiring patterns in the pattern data group. According to such a configuration, the candidate distribution of defects can be performed using wiring information such as GDS data that is relatively easily available. Line extraction can be performed efficiently. Therefore, it is possible to perform the failure analysis of the semiconductor device using the failure observation image reliably and efficiently.
  • the wiring passing through the analysis region set in the defect observation image is extracted as a defective candidate wiring, and a plurality of wiring pattern pattern data groups in each of the plurality of layers in the stacked structure of the semiconductor device are used.
  • Candidate wiring using the wiring information by extracting the candidate wiring by performing equipotential tracking of the wiring pattern using the pattern data group in the extraction of the candidate wiring using the wiring information describing the configuration of the wiring of This makes it possible to perform the semiconductor device defect analysis reliably and efficiently.
  • FIG. 1 is a block diagram showing a configuration of an embodiment of a failure analysis system including a semiconductor failure analysis apparatus.
  • FIG. 2 is a block diagram showing a specific configuration of a failure analysis unit.
  • FIG. 3 is a diagram schematically showing a semiconductor failure analysis method.
  • FIG. 4 is a diagram schematically showing extraction of reaction regions and setting of analysis regions.
  • FIG. 5 is a block diagram showing an example of a display window.
  • FIG. 6 is a diagram schematically showing correspondence between an observation image and a layout image.
  • FIG. 7 is a configuration diagram showing an example of a semiconductor inspection apparatus.
  • FIG. 8 is a configuration diagram showing a side force of the semiconductor inspection apparatus shown in FIG.
  • FIG. 9 is a block diagram showing an example of an extraction condition setting window.
  • FIG. 10 is a diagram schematically showing a wiring structure described by a pattern data group.
  • FIG. 11 is a diagram showing a wiring pattern in the Met 1 layer.
  • FIG. 12 is a diagram showing a wiring pattern in the Met2 layer.
  • FIG. 13 is a diagram showing a wiring pattern in the Met3 layer.
  • FIG. 14 is a diagram showing a wiring pattern in the Met4 layer.
  • FIG. 15 is a diagram showing a wiring pattern in a Poly layer.
  • FIG. 16 is a diagram showing an example of a result of extracting candidate wirings by equipotential tracking.
  • FIG. 17 is a diagram showing another example of candidate wiring extraction results by equipotential tracking.
  • FIG. 18 is a diagram schematically showing an example of analysis processing using a defect observation image.
  • FIG. 19 is a diagram showing selection of a layer to be analyzed in an OBIRCH image.
  • FIG. 1 is a block diagram schematically showing a configuration of an embodiment of a failure analysis system including a semiconductor failure analysis apparatus according to the present invention.
  • This failure analysis system 1 is for analyzing a semiconductor device as an object of analysis and using the observed image, and includes a semiconductor failure analysis device 10, an inspection information supply device 20, and an outside layer information supply device. 30, a display device 40, and an input device 45.
  • the semiconductor failure analysis apparatus 10 and the failure analysis system The configuration of the stem 1 will be described together with a semiconductor failure analysis method.
  • the semiconductor failure analysis apparatus 10 is an analysis apparatus for inputting data necessary for failure analysis of a semiconductor device and executing analysis processing for the failure.
  • the defect analysis apparatus 10 includes an inspection information acquisition unit 11, a layout information acquisition unit 12, a defect analysis unit 13, an analysis screen display control unit 14, and a layout image display control unit 15. .
  • the defect analysis apparatus 10 is connected with a display apparatus 40 for displaying information related to defect analysis and an input apparatus 45 used for inputting instructions and information necessary for defect analysis.
  • the inspection information acquisition unit 11 includes, as an observation image of a semiconductor device, a pattern image P1 that is a normal observation image, and a defect observation image P2 that includes reaction information resulting from a defect obtained by performing a defect inspection. Are acquired (inspection information acquisition step).
  • the layout information acquisition unit 12 acquires layout information indicating the configuration of wiring and the like in the semiconductor device (layout information acquisition step). In FIG. 1, the layout information acquisition unit 12 acquires a layout image P3 as the layout information of the semiconductor device.
  • an inspection information supply device 20 is connected to the inspection information acquisition unit 11, and the pattern image P 1 and the defect observation image P 2 are supplied from the supply device 20 to the acquisition unit 11. Yes.
  • the inspection information supply device 20 for example, an emission microscope device can be used.
  • the defect observation image P2 is a light emission image.
  • an OBIRCH device can be used as the detection information supply device 20.
  • the defective observation image P2 is an OBIRCH image.
  • other types of semiconductor inspection devices may be used as the supply device 20.
  • the inspection information supply apparatus 20 stores those image data.
  • a data storage device is used.
  • the data storage device in this case may be provided inside the failure analysis device 10 or may be an external device.
  • Such a configuration is useful when the observation image is first collected by the semiconductor inspection apparatus and the software of the defect analysis apparatus 10 is executed on another computer. In this case, half It is possible to share the work of failure analysis without occupying the conductor inspection device.
  • the images Pl and P2 are acquired in a state where the semiconductor device is placed on the stage. The For this reason, both images are acquired as images aligned with each other. Further, the coordinate system on the images Pl and P2 is set in correspondence with, for example, the stage coordinate system in the semiconductor inspection apparatus.
  • a layout information supply device 30 is connected to the layout information acquisition unit 12 via a network, and the layout image P3 is supplied from the supply device 30 to the acquisition unit 12.
  • the layout information supply device 30 for example, the layout viewer CAD software that generates the design information layout image P3 such as the arrangement of elements and nets (wirings) constituting the semiconductor device is started! Station can be used.
  • the defect analysis device 10 communicates with the layout information supply device 30 as necessary. It is preferable to use a configuration to go and obtain information. Alternatively, it may be configured to read information from the layout information acquisition unit 12 together with the layout image P3!
  • GDS II data is wiring information that describes the configuration of multiple wirings of a semiconductor device by a pattern data group of wiring patterns in each of multiple layers in the stacked structure of the semiconductor device, and is widely used in the semiconductor field. Yes.
  • the above wiring pattern is represented by a rectangular pattern specified by a combination of start point, end point, and width data.
  • the failure analysis apparatus 10 is provided with a layout image display control unit 15.
  • the layout image display control unit 15 is configured by screen transfer software, for example, an X terminal, and has a function of displaying a layout image P3 drawn by the layout information supply device 30 on a predetermined display window of the display device 40. .
  • the layout image display control unit 15 may be omitted if unnecessary.
  • the pattern image Pl, the defect observation image P2, and the layout image P3 acquired by the inspection information acquisition unit 11 and the layout information acquisition unit 12 are input to the defect analysis unit 13.
  • the defect analysis unit 13 is an analysis unit that analyzes the defect of the semiconductor device with reference to the defect observation image P2 and the layout information.
  • the analysis screen display control unit 14 is information display control means for causing the display device 40 to display information about the analysis result of the semiconductor device failure by the failure analysis unit 13. In addition, the analysis screen display control unit 14 displays information on the failure analysis of the semiconductor device on a predetermined analysis screen other than the analysis result as necessary.
  • FIG. 2 is a block diagram showing a specific configuration of the failure analysis unit 13 in the semiconductor failure analysis apparatus 10 shown in FIG.
  • the defect analysis unit 13 includes an area setting unit 131 and a wiring information analysis unit 132.
  • 3 and 4 are diagrams schematically showing a failure analysis method executed by the region setting unit 131 and the wiring information analysis unit 132.
  • FIG. In the following, when a defect observation image or the like is schematically shown, for example, a reaction region such as a light emission region in a light emission image is illustrated by a hatched region.
  • the region setting unit 131 is a setting unit that sets an analysis region corresponding to reaction information in the image P2 with reference to the defect observation image P2 for the semiconductor device to be analyzed.
  • the defect observation image P2 a light emission image acquired by an emission microscope apparatus is considered.
  • the region setting unit 131 sets six analysis regions B1 to B6 corresponding to the light emitting regions as shown in FIG. 3 (b).
  • the region setting unit 131 includes an analysis region setting unit 136 and a mask region setting unit 137.
  • the analysis area setting unit 136 is a setting unit that sets an analysis area by applying a predetermined luminance threshold to the defect observation image P2. For example, in the example schematically shown in FIG. 4 (a), three emission points in the luminescent image that is the defect observation image P2. There is a light spot.
  • the analysis region setting unit 136 compares the luminance distribution in the image P2 with a predetermined luminance threshold for such a defective observation image P2, and, for example, selects a pixel having a luminance value equal to or higher than the luminance threshold. select.
  • reaction regions A1 to A3 are extracted as the reaction information included in the defect observation image P2.
  • the luminance distribution in the image P2 corresponds to the light emission intensity distribution in the semiconductor device.
  • the reaction areas A1 to A3 extracted by the luminance threshold correspond to the light emission areas.
  • analysis region setting unit 136 sets analysis regions B1 to B3 used for semiconductor device failure analysis, corresponding to reaction regions A1 to A3 extracted as described above. Such setting of the analysis region is preferably performed manually in response to an operator input from the input device 45 using a keyboard, a mouse, or the like. Alternatively, the analysis area setting unit 136 may be automatically configured.
  • the shape of the analysis area to be set is not particularly limited, but it is easy to set the analysis area to a rectangular area (reaction box) as shown in Fig. 3 (b) and Fig. 4 (b). It is preferable in terms of the thickness.
  • various methods may be used as a specific method of setting the analysis region. For example, instead of setting the analysis area after extracting the reaction area from the defect observation image, a method of setting the analysis area directly or automatically by the operator may be used instead of setting the analysis area.
  • the mask area setting unit 137 is a setting unit that sets a mask area used as a mask when performing defect analysis using a defect observation image.
  • the analysis region setting unit 136 uses the defect observation image masked by the mask region set in the mask region setting unit 137, extracts a reaction region by referring to the masked defect observation image, and analyzes the analysis region. Set up. It should be noted that such mask area setting and mask processing for a defective observation image need not be performed if unnecessary.
  • the wiring information analysis unit 132 is an analysis unit that analyzes a plurality of nets (a plurality of wirings) included in the layout of the semiconductor device with reference to the analysis region set by the analysis region setting unit 136. . Specifically, the wiring information analysis unit 132 performs necessary analysis on a plurality of wirings, and converts the wirings that pass through the above analysis area into defective candidate wirings (candidate nets). (Wiring information analysis step). If a plurality of analysis areas are set in the analysis area setting unit 136, the wiring information analysis unit 132 extracts candidate wirings that pass through at least one of the plurality of analysis areas for the plurality of wirings. At the same time, the number of times the candidate wiring passes through the analysis area (the number of analysis areas through which the wiring passes) may be extracted.
  • the wiring information analysis unit 132 is held in the layout information supply device 30 as information relating to the layout of the semiconductor device, or alternatively, the layout information supply device 30 receives the failure analysis device 10.
  • Wiring analysis is performed using wiring information on multiple wirings supplied to the network.
  • wiring information such as the above-described GDSII data relating to the layout information supply device 30 is obtained.
  • the configuration of a plurality of wirings of a semiconductor device is described by a pattern data group of wiring patterns represented by graphics in each of a plurality of layers in the stacked structure of the semiconductor device.
  • the wiring information analysis unit 132 uses such wiring information to track the equipotential of the wiring pattern using the pattern data group in the extraction of the defective candidate wiring performed by referring to the analysis region.
  • a candidate wiring is extracted by performing. That is, in the wiring information described above, the wiring structure in the semiconductor device is described as an aggregate of a plurality of wiring patterns. Therefore, equipotential tracking is performed across multiple layers for such a wiring pattern. Thus, it is possible to extract the wiring that is the analysis target.
  • the wiring information analysis unit 132 if necessary, among the plurality of candidate wirings extracted as described above, defective wiring that is likely to be actually defective (suspected defective wiring) ), You can do the process of selecting.
  • a specific method of selecting such a defective wiring for example, regarding the extracted candidate wirings, the first candidate wiring with the highest number of passes through the analysis region is the most suspicious wiring. Select as bad wiring.
  • the second defective wiring is selected by paying attention to the analysis area where the first defective wiring does not pass.
  • the wiring information analysis unit 132 further selects third and subsequent defective wirings in the same manner, if necessary.
  • an analysis object selection unit 135 is further provided for the wiring information analysis unit 132.
  • the analysis target selection unit 135 is a selection unit that selects a layer to be subjected to defect analysis in the wiring information analysis unit 132 as necessary for the stacked structure of the semiconductor device that is the target of failure analysis. .
  • the selection of a layer by the analysis target selection unit 135 can be performed with reference to, for example, a condition for acquiring a defect observation image.
  • Information such as an image necessary for failure analysis or information obtained as an analysis result is displayed on the display device 40 as an analysis screen by the analysis screen display control unit 14 as necessary.
  • the analysis screen display control unit 14 corresponds to information indicating the analysis result by the defect analysis unit 13 described above, for example, the reaction region extracted by the analysis region setting unit 136 and the reaction region.
  • the display device 40 displays information on the analysis area set in the above, or the information extracted about the wiring extracted by the wiring information analysis unit 132 and the number of times the wiring has passed through the analysis area! Information display control step).
  • Such an analysis result may be displayed as an image including an analysis region and wiring as shown in FIG. 3C, or may be displayed depending on the name of the wiring and the number of passes. You may display. Specifically, it is preferable that the analysis screen display control unit 14 causes the display device 40 to display a wiring list in which the wiring extracted by the wiring information analysis unit 132 is displayed as a result of the analysis.
  • candidate wirings extracted by the wiring information analysis unit 132 for example, arbitrarily set names of wirings
  • the display of the number of passes in the wiring analysis area it is possible to display the number of passes in a dull manner to further improve the visibility.
  • Such a wiring list can be displayed, for example, using a wiring list display window shown in FIG.
  • the display window 510 shown in FIG. 5 includes a wiring list display area 511 located on the left side of the screen and a graph display area 512 displayed on the right side of the screen as a graph (histogram) of the wiring list. Have. By using such a display window 510, the operator can easily grasp the analysis result.
  • the extracted wiring is displayed on the layout image as shown in Fig. 3 (c). In this case, it may be displayed in light or illuminate. In addition, when the extracted net is selected by operating the mouse or the like, various display methods may be used, such as changing the color of the analysis area through which the net passes.
  • the display of the reaction area and the analysis area for example, as shown in FIG. 4 (b), the reaction area and the analysis area may be displayed together. Alternatively, the reaction area and the analysis area may be displayed. Alternatively, it may be displayed by an image showing one of the analysis areas.
  • a position adjustment unit 133 is provided in response to the fact that the inspection information acquisition unit 11 acquires the pattern image P1 in addition to the defect observation image P2. Yes.
  • the position adjustment unit 133 refers to the pattern image P1 and the layout image P3, and the observation image from the inspection information supply device 20 including the non-turn image P1 and the defect observation image P2, and the layout image P3 from the layout information supply device 30. (Position adjustment step).
  • a method can be used in which appropriate three points are designated in the pattern image P1, and three corresponding points are designated in the layout image P3, and the alignment is performed from these coordinates.
  • the failure analysis unit 13 is provided with an additional analysis information acquisition unit 134.
  • Additional analysis information acquisition unit 134 performs the above-described analysis by region setting unit 131 and wiring information analysis unit 132. Acquire additional analysis information on the defect of the semiconductor device obtained by an analysis method different from the method from an external device (additional analysis information acquisition step). The acquired additional analysis information is referred to together with the analysis result obtained by the wiring information analysis unit 132.
  • the failure observation image obtained by inspecting the semiconductor device to be analyzed via the inspection information acquisition unit 11 and the layout information acquisition unit 12 Obtain P2 and necessary information about the layout of the semiconductor device.
  • an analysis region is set corresponding to reaction information (for example, information on a reaction site, specifically, information on a light emission site in a light emission image) caused by a defect in the defect observation image P2.
  • the wiring information analysis unit 132 analyzes the failure of the semiconductor device by extracting the wiring that passes through the analysis region from among the wirings constituting the semiconductor device.
  • the reaction information caused by the defect in the defect observation image P2 is not only when the reaction part itself is a defective part.
  • a part where a reaction occurs due to another defective part such as a defective wiring. Is included. According to the above configuration, it is possible to appropriately narrow down and estimate such defective wirings using the analysis region.
  • the configuration of the plurality of wirings is described by a pattern data group that is an aggregate of wiring patterns in each of the plurality of layers in the stacked structure. Use the printed wiring information.
  • candidate wirings are extracted by performing equipotential tracking of wiring patterns in the pattern data group.
  • GDSII data that is easier to obtain than DE FZLEF data, etc.
  • extraction of defective candidate wirings can be performed efficiently. Therefore, it becomes possible to perform the failure analysis of the semiconductor device using the defective observation image reliably and efficiently.
  • the defect analysis system 1 including the semiconductor defect analysis device 10, the inspection information supply device 20, the layout information supply device 30, and the display device 40, the defect observation image P2 is displayed.
  • a semiconductor failure analysis system that enables reliable and efficient failure analysis of the used semiconductor devices will be realized.
  • the analysis is performed for a plurality of layers of the semiconductor device. It is preferable to execute extraction of candidate wirings by setting an extraction layer used for extracting candidate wirings passing through a region and a tracking layer used for isoelectric potential tracking of wiring patterns. In this way, the extraction layer and the tracking layer are set according to the specific laminated structure and device structure, or the type of defect observation image P2 used for analysis, etc., in the multiple layers that make up the semiconductor device. By doing so, it is possible to suitably execute extraction of candidate wirings by tracing the equipotentials of the wiring patterns.
  • the layer to which the gate of the transistor is connected is designated as the termination layer, and light is emitted.
  • Various failure analysis can be performed, such as detecting the isolated transistors separately.
  • the wiring information analysis unit 132 1S is a tracking mode in the equipotential tracking of the wiring pattern, and only the wiring terminated in the termination layer is extracted.
  • a configuration having the first mode and the second mode in which the wiring is extracted without referring to the termination layer may be adopted. According to such a configuration, for example, it is possible to switch the trace mode of the wiring pattern in accordance with the image acquisition condition of the defect observation image used for defect analysis, or the occurrence of reaction in the semiconductor device. This improves the reliability of semiconductor device failure analysis using the failure observation image P2.
  • the wiring information analysis unit 132 may be configured to be able to set the maximum number of extracted patterns that limit the number of wiring patterns (figures) to be extracted for equipotential tracking of wiring patterns. As a result, it is possible to suitably execute extraction of candidate wirings by tracing equipotential traces of wiring patterns using wiring information that can also be obtained, such as GDSII data. The method for extracting candidate wirings using the pattern data group will be described later in detail.
  • the luminance distribution in the defect observation image which is a two-dimensional image having a plurality of pixels is used.
  • a reaction region is extracted by applying a luminance threshold, and an analysis region is set based on this reaction region.
  • an analysis region used for failure analysis can be suitably set.
  • the analysis region has a rectangular shape and is circumscribed with respect to the reaction region extracted in the defect observation image.
  • a method may be used in which the analysis region is set with margins of width w added to the reaction region on the left, right, top, and bottom. For example, such an area with a margin is set so that the analysis area is set wider than the reaction area in the defective observation image P2 in consideration of the positional accuracy of the stage on which the semiconductor device is placed when the observation image is acquired. This is effective when it is necessary to do so.
  • various methods can be used for setting the analysis area.
  • the analysis region setting unit 136 extracts a reaction region by applying a luminance threshold as in the above-described example
  • the analysis region is further compared by comparing the area of the reaction region with a predetermined area threshold. It is also possible to select a reaction region to be used for the setting of and to set an analysis region corresponding to the selected reaction region. As a result, it is possible to set the analysis area after excluding the unnecessary areas (for example, small areas caused by noise and dust) from the extracted reaction areas. This improves the reliability of the failure analysis of the semiconductor device using the failure observation image.
  • the analysis region in the analysis region setting unit 136 it is preferable to set the analysis region in a layout coordinate system corresponding to the layout of the semiconductor device. in this way By setting the analysis area extracted from the defect observation image P2 in the layout coordinate system on the layout information side instead of the coordinate system on the image on the inspection information side, a plurality of wirings included in the layout of the semiconductor device It is possible to efficiently extract the candidate wiring by tracking the potential from the reference with reference to the analysis region set in the layout coordinate system.
  • the analysis area may be set in a coordinate system on the image.
  • the coordinate system on the image in the defective observation image P2 or the like is set corresponding to the stage coordinate system in the semiconductor inspection apparatus.
  • the observation images of the semiconductor devices such as the pattern image P1 and the defect observation image P2 are also converted into the layout coordinate system and stored. It is also good.
  • the mutual relationship between the no-turn image Pl, the defective observation image P2, and the layout image P3 it is preferable to perform alignment between the observation images Pl and P2 and the layout image P3.
  • FIG. 6 is a diagram schematically showing the correspondence between the observation image and the layout image of the semiconductor device, and FIG. 6 (a) shows the correspondence relationship between the pattern image Pl, the defect observation image P2, and the layout image P3.
  • FIG. 6 (b) shows a superimposed image P6 obtained by superimposing the pattern image Pl, the layout image P3, and the defect observation image P2 in this order.
  • the pattern image P1 acquired as the observation image and the layout image P3 of the semiconductor device have a certain correspondence. Therefore, the position adjustment unit 133 of the defect analysis unit 13 can perform image alignment by referring to the corresponding relationship between the pattern image P1 and the layout image P3.
  • the region setting unit 131 of the failure analysis unit 13 is preferably configured to be able to set an attribute for the analysis region.
  • the wiring information analysis unit 132 refers to the attribute set for the analysis area and selects whether to use the analysis area for wiring extraction (whether to use it for defect reparation). It's also good.
  • the region setting unit 131 is configured to be able to set attributes for each of the plurality of analysis regions.
  • the wiring information analysis unit 132 refers to the attributes set for each of the plurality of analysis areas, and uses each of the analysis areas to extract wiring and acquire the number of passes. It is also good to choose.
  • the processing corresponding to the failure analysis method executed in the semiconductor failure analysis apparatus 10 shown in FIG. 1 can be realized by a semiconductor failure analysis program for causing a computer to execute semiconductor failure analysis.
  • the failure analysis apparatus 10 includes a CPU that operates each software program necessary for semiconductor failure analysis processing, a ROM that stores the above software programs, and a RAM that temporarily stores data during program execution. And can be configured by In such a configuration, the above-described failure analysis apparatus 10 can be realized by executing a predetermined failure analysis program by the CPU.
  • the above-described program for causing the CPU to execute each process for analyzing a semiconductor failure can be recorded on a computer-readable recording medium and distributed.
  • a recording medium executes or stores a magnetic medium such as a hard disk and a flexible disk, an optical medium such as a CD-ROM and a DVD-ROM, a magneto-optical medium such as a floppy disk, or a program instruction.
  • Specially arranged hardware devices such as RAM, ROM, and semiconductor non-volatile memory are included.
  • FIG. 7 is a configuration diagram showing an example of a semiconductor inspection apparatus applicable as the inspection information supply apparatus 20 shown in FIG. 8 shows the semiconductor inspection apparatus shown in FIG. 7 from the side.
  • FIG. 7 is a configuration diagram showing an example of a semiconductor inspection apparatus applicable as the inspection information supply apparatus 20 shown in FIG. 8 shows the semiconductor inspection apparatus shown in FIG. 7 from the side.
  • FIG. 8 is a configuration diagram showing an example of a semiconductor inspection apparatus applicable as the inspection information supply apparatus 20 shown in FIG. 8 shows the semiconductor inspection apparatus shown in FIG. 7 from the side.
  • the semiconductor inspection apparatus 20A includes an observation unit 21 and a control unit 22.
  • a semiconductor device S to be inspected (an analysis target by the defect analysis apparatus 10) is placed on a stage 218 provided in the observation unit 21. Further, in this configuration example, a test fixture 219 for applying an electrical signal or the like necessary for failure analysis to the semiconductor device S is installed. For example, the semiconductor device S is disposed so that the back surface thereof faces the objective lens 220.
  • the observation unit 21 includes a high-sensitivity camera 210 installed in the B sound box, a laser scanning optical system (LSM) unit 212, optical systems 222 and 224, and an XYZ stage 215. Have.
  • the camera 210 and the LSM unit 212 are image acquisition means for acquiring an observation image (pattern image Pl, defect observation image P2) of the semiconductor device S.
  • the optical system 222, 224 and the objective lens 220 provided on the semiconductor device S side of the optical system 222, 224 are for guiding an image (optical image) from the semiconductor device S to an image acquisition unit.
  • a light guide optical system is configured.
  • a plurality of objective lenses 220 having different magnifications are switchably installed.
  • the test fixture 219 is an inspection means for performing an inspection for defect analysis of the semiconductor device S.
  • the LSM unit 212 also has a function as an inspection unit in addition to the function as the image acquisition unit described above.
  • the optical system 222 is a camera optical system that guides the light from the semiconductor device S incident through the objective lens 220 to the power camera 210.
  • the camera optical system 222 has an imaging lens 222 a for forming an image enlarged by the objective lens 220 at a predetermined magnification on a light receiving surface inside the camera 210.
  • a beam splitter 224a of the optical system 224 is interposed between the objective lens 220 and the imaging lens 222a.
  • the high sensitivity camera 210 for example, a cooled CCD camera or the like is used.
  • the light from the semiconductor device S that is the object of failure analysis is guided to the camera 210 via the optical system including the objective lens 220 and the camera optical system 222. Then, the camera 210 observes the pattern image P1 etc. of the semiconductor device S. An image is acquired. It is also possible to obtain a light emission image that is a defect observation image P2 of the semiconductor device S. In this case, the light generated from the semiconductor device S with the voltage applied by the test fixture 219 is guided to the camera 210 via the optical system, and a light emission image is acquired by the camera 210.
  • the LSM unit 212 includes a laser light introducing optical fiber 212a for irradiating infrared laser light, a collimator lens 212b for collimating the laser light irradiated from the optical fiber 212a, and a lens 212b.
  • a beam splitter 212e that reflects the laser beam converted into parallel light
  • an XY scanner 212f that scans the laser beam reflected by the beam splitter 212e in the XY direction and emits the laser beam to the semiconductor device S side. .
  • the LSM unit 212 receives the light collected by the condenser lens 212d and the condenser lens 212d that collects the light transmitted through the beam splitter 212e when the semiconductor device S side force is also incident through the XY scanner 212f. And a detection optical fiber 212c for detection.
  • the optical system 224 is an optical system for the LSM unit that guides light between the semiconductor device S and the objective lens 220 and the XY scanner 212f of the LSM unit 212.
  • the LSM unit optical system 224 includes a beam splitter 224a that reflects a part of light incident from the semiconductor device S via the objective lens 220, and an optical path of the light reflected by the beam splitter 224a. It includes a mirror 224b that converts the light path toward the lens 212 and a lens 224c that collects the light reflected by the mirror 224b.
  • the infrared laser light emitted from the laser light source via the laser light introducing optical fiber 212a is converted into the lens 212b, the beam splitter 212e, the XY scanner 212f, the optical system 224, and the objective lens 220. Is irradiated to the semiconductor device S.
  • the reflected / scattered light from the semiconductor device S with respect to this incident light reflects the circuit pattern provided in the semiconductor device S.
  • the reflected light from the semiconductor device S passes through the optical path opposite to the incident light, reaches the beam splitter 212e, and passes through the beam splitter 212e.
  • the light transmitted through the beam splitter 212e enters the detection optical fiber 212c through the lens 212d, and is detected by the photodetector connected to the detection optical fiber 212c.
  • the intensity of light detected by the photodetector via the detection optical fiber 212c is an intensity that reflects the circuit pattern provided in the semiconductor device S! / ⁇ The Therefore, the pattern image P1 of the semiconductor device S and the like can be clearly obtained when the infrared laser beam is scanned on the semiconductor device S by the XY scanner 212f.
  • the control unit 22 includes a camera control unit 25 la, an LSM control unit 251 b, an OBIRCH control unit 251 c, and a stage control unit 252.
  • the camera control unit 251a, the LSM control unit 251b, and the OBIRCH control unit 251c are semiconductor devices that are executed by the observation unit 21 by controlling operations of the image acquisition unit, the detection unit, and the like in the observation unit 21.
  • Consists of observation control means that controls acquisition of observation images of S, setting of observation conditions, etc.
  • the camera control unit 251a and the LSM control unit 251b control the acquisition of the observation image of the semiconductor device S by controlling the operations of the high-sensitivity camera 210 and the LSM unit 212, respectively.
  • the OBIRCH control unit 251c is for acquiring an OBIRCH (Optical Beam Induced Resistance Change) image that can be used as a defect observation image.
  • the OBIRCH control unit 251c is a semiconductor device S that is generated when laser light is scanned. The current change of the current is extracted.
  • the stage control unit 252 controls the operation of the XYZ stage 215 in the observation unit 21, thereby setting the observation point of the semiconductor device S to be an inspection point in the inspection apparatus 20A, or its alignment and focusing. Control etc.
  • an inspection information processing unit 23 is provided for the observation unit 21 and the control unit 22.
  • the inspection information processing unit 23 collects observation image data of the semiconductor device S acquired by the observation unit 21, supplies inspection information including the pattern image P1 and the defect observation image P2 to the defect analysis apparatus 10 (see FIG. 1), etc. Perform the process.
  • a display device 24 may be connected to the inspection information processing unit 23. Note that FIG. 8 omits the illustration of the inspection information processing unit 23 and the display device 24.
  • FIG. 9 is a configuration diagram showing an example of an extraction condition setting window displayed on the display device 40 and used for setting candidate wiring extraction conditions.
  • the candidate region extraction processing by equipotential tracking executed by the wiring information analysis unit 132 of the failure analysis unit 13 is performed by analyzing regions for a plurality of layers of a semiconductor device.
  • Candidates are an extraction layer (search layer) used to extract the candidate wiring that passes through, a tracking layer (trace layer) used to track the equipotential of the wiring pattern, and a termination layer (break layer) where the equipotential tracking of the wiring pattern ends. It can be set as a wiring extraction condition.
  • the setting window 520 in FIG. 9 includes three layer setting units, that is, an extraction layer setting unit 522, a tracking layer setting unit 523, and a termination layer setting unit 524 in the equipotential tracking setting region 521.
  • the wiring information analysis unit 132 refers to the extraction layer, the tracking layer, and the termination layer set by the setting units 522 to 524, and extracts candidate wirings by equipotential tracking.
  • the extraction layer it is preferable that a plurality of layers can be specified in the stacked structure of the semiconductor devices. If there is no need to specify a layer, all layers may be set as extraction layers. Similarly, with regard to the setting of the tracking layer, all the layers that are preferable to be able to specify a plurality of layers may be set as the tracking layer.
  • the termination layer is set when termination processing by gate recognition is performed in wiring equipotential tracking.
  • One termination layer or a plurality of termination layers can be specified if necessary. Configured as possible.
  • the first mode for extracting only the wiring terminated in the termination layer is selected as the equipotential tracking tracking mode.
  • the second mode for extracting the wiring without referring to the termination layer is selected as the tracking mode.
  • the termination layer setting unit 524 serves as the tracking mode selection unit.
  • a maximum extraction pattern number setting unit 525 is provided in addition to the layer setting units 522 to 524 described above.
  • the maximum number of extracted patterns in the pattern number setting unit 525 By setting the maximum number of extracted patterns in the pattern number setting unit 525, the maximum number of wiring figure patterns to be tracked is limited when performing equipotential tracking of the wiring. In addition, for this setting unit 525, it is not necessary to limit the maximum number of wiring figure patterns. For example, by specifying “0”, the maximum number of extracted patterns can be set to infinity. It ’s better to be! /
  • the setting window 520 is provided with various setting areas for setting other conditions necessary for executing the wiring analysis. Further, below these setting areas, a button display area 526 in which instruction buttons such as an OK button, an apply button, and a cancel button are displayed is provided.
  • 10 to 17 are diagrams illustrating examples of candidate wiring extraction methods.
  • the wiring patterns constituting the pattern data group in the wiring information are expressed by rectangular patterns on each layer.
  • specific examples for explanation are as follows: 1 layer metal layer (Metl), 2 layer metal layer (Met2), 3 layer metal layer (Met3), 4 layer metal layer (Met4), And a structure including a polysilicon layer (Poly).
  • the configuration of a plurality of wirings in a semiconductor device is as follows. As shown in Fig. 10, rectangular wiring patterns D (solid lines) in each layer of the stacked structure, and the connection between them. It is described as a pattern data group that is a collection of pattern data such as via patterns or contact patterns V (broken lines).
  • the equipotential tracking of the wiring pattern using the pattern data group is performed in a plurality of ways. Necessary wiring can be extracted by performing the processing across layers. In addition, wiring extracted by performing equipotential tracking can be named arbitrarily, and wiring that passes through multiple analysis areas can be extracted once. The time may be shortened by not performing the potential tracking.
  • FIGS. 11 to 15 are diagrams showing the wiring structure shown in FIG. 10 in an exploded manner in each layer.
  • Fig. 11 shows the wiring pattern Dl in the Metl layer and the via pattern VI in the Vial layer that connects Metl-Met2.
  • Figure 12 shows the wiring pattern D2 in the Met2 layer and the via pattern V2 in the Via2 layer that connects Met2 and Met3.
  • FIG. 13 shows a wiring pattern D3 in the Met3 layer and a via pattern V3 in the Via3 layer connecting Met3 and Met4.
  • Figure 14 shows the wiring pattern D4 in the Met4 layer.
  • FIG. 15 shows a wiring pattern DO in the Poly layer and a contact pattern V0 in the Cont layer that connects Metl-Poly.
  • a rectangular area B indicated by a slightly thick broken line indicates an analysis area set from the defect observation image and used for extracting candidate wirings.
  • FIG. 16 shows an example of the candidate wiring extraction result by equipotential tracking.
  • the equipotential is set with two extraction layers Met2 and Met3, and five tracking layers Metl, Met2, Met3, Met4, and Poly. The result of tracking is shown.
  • the result of performing equipotential tracking in the tracking mode with gate recognition in which the termination layer is set to Poly, and termination is performed within the Poly layer, and only the wiring is extracted is shown. Yes.
  • the polysilicon layer is a layer to which the gate of the transistor is connected. Therefore, by setting such a termination layer, it is possible to separately detect the light emitting transistor. According to such a configuration, it is possible to improve the accuracy of semiconductor device failure analysis.
  • Figure 17 shows another example of candidate wiring extraction results based on equipotential tracking.
  • the extraction layers are Met2, Met3, the tracking layers are Metl, Met2, The results of equipotential tracking with five layers Met3, Met4, and Poly are shown. Also, in this example, the results of equipotential tracking in the tracking mode without gate recognition in which the wiring is extracted without setting the termination layer and without referring to the termination layer are shown.
  • the solid line indicates the wiring terminated in the Poly layer (the wiring shown in FIG. 16), and the broken line indicates the wiring extracted elsewhere.
  • a candidate wiring tracking mode is appropriately selected according to specific analysis conditions such as a defect observation image acquisition condition.
  • the number of termination transistors for the wiring is acquired and displayed in the list, or a mark is displayed at the location of the wiring termination transistor on the layout image.
  • the extracted wiring isoelectric
  • an analysis region is set by the analysis region setting unit 136, and the failure analysis is performed by referring to the analysis region and wiring of the semiconductor device.
  • the analysis area is set as an area on the layout coordinate system as described above, so that the area data can be shared with other data. The range of use can be expanded.
  • an observation image acquired for a non-defective semiconductor device is used as a standard, and this semiconductor observation device is used to detect other semiconductor devices with reference to the standard observation image.
  • the mask region setting unit 137 of the defect analysis unit 13 can use a method of setting a mask region with reference to an observation image of a non-defective semiconductor device.
  • the analysis region setting unit 136 uses the defect observation image P2 masked by the mask region set by the mask region setting unit 137 to extract the reaction region and set the analysis region. Is preferred.
  • a method of setting the luminance value of each pixel to 0 in the mask area, or a method of deleting the reaction area and the analysis area in the mask area, etc. can be used.
  • the mask region various methods may be used specifically, for example, a mask attribute is given to the region.
  • the mask area may be set in advance using the layout coordinate system.
  • the mask processing for the defect observation image it is preferable to perform the mask processing by performing the image processing processing in software as described above.
  • a hard disk filter for example, a liquid crystal mask capable of controlling the pattern
  • mask processing may be performed.
  • a standard observation image acquired for a standard semiconductor device such as a non-defective product is used for defect analysis together with a defect observation image
  • the difference between the standard observation image and the defect observation image is obtained.
  • a method of performing defect analysis processing is also effective. Specifically, for example, a difference is taken between the analysis area in the standard observation image of the non-defective product and the analysis area in the defect observation image of the defective product. Excludes items containing. From this, it is possible to extract suspicious areas such as analysis areas that are OFF for good products and ON for defective products, and analysis areas that are ON for good products and OFF for defective products.
  • the defect observation image P2 used for defect analysis the emission image is illustrated in FIGS. 3 and 4, but other observation images such as an OBIRCH image are used as the defect observation image P2. Even in this case, the same failure analysis method can be applied.
  • the defect observation image an image obtained by one observation under a single condition can be used, but not limited thereto, for example, as shown in FIG. It is also possible to use a defective observation image generated by overlaying a plurality of defective observation images.
  • Fig. 18 (a) also shows the extraction of the luminescent image obtained under the first condition.
  • the reaction area Al and the analysis area B1 are shown.
  • FIG. 18 (b) shows the reaction area A2 extracted from the luminescent image force obtained under the second condition different from the first condition, and the analysis area B2.
  • FIG. 18 (c) shows a reaction region A3 and an analysis region B3 extracted from the OBIRCH image.
  • the failure analysis using the analysis region it is preferable to specify a layer to be analyzed in the semiconductor device in accordance with the reaction occurrence state in the semiconductor device, the image acquisition condition, and the like. According to such a configuration, it is possible to select and specify a layer to be subjected to defect analysis as necessary with reference to a specific method for acquiring a defect observation image. As a result, the reliability of the failure analysis of the semiconductor device using the failure observation image is improved.
  • a desired layer is specified for extraction of wiring passing through the analysis area, and all layers are analyzed for failure analysis.
  • an analysis target selection unit that selects a layer to be subjected to failure analysis for the stacked structure of the semiconductor device separately from the wiring information analysis unit 132 in the failure analysis unit 13. 135 may be provided
  • FIG. 19 is a diagram showing an example of a method for selecting a layer to be analyzed.
  • an OBIRCH image is used as the defect observation image, as shown in FIG. 19, the range in which the laser beam for measurement can reach is limited in the stacked structure of the semiconductor device. For example, if surface side force analysis is performed on a semiconductor device, the laser beam is blocked by a wide power line. Therefore, backside analysis is essential. On the other hand, when laser light is incident from the back side of the semiconductor device, for example, about 4 layers from the bottom layer do not reach the force laser light. Therefore, if the defect observation image is an OBIRCH image, specify the layer to be analyzed when extracting the net that passes through the analysis region from the layer within the reach of this laser beam. I prefer to do it.
  • the semiconductor failure analysis apparatus, failure analysis method, and failure analysis program according to the present invention can be modified in various ways, not limited to the above-described embodiments and configuration examples.
  • the equipotential tracking of the candidate wiring using the noturn data group has been described in the above example by setting the extraction layer and the tracking layer to perform the equipotential tracking.
  • the extraction layer, tracking layer, etc. can be set, and it is possible to always analyze all layers for both wiring pattern extraction and tracking.
  • the semiconductor defect analysis apparatus is a semiconductor defect analysis apparatus that analyzes a defect of a semiconductor device, and (1) obtained by performing an inspection for defects as an observation image of the semiconductor device.
  • Inspection information acquisition means for acquiring a defect observation image including reaction information caused by a defect
  • layout information acquisition means for acquiring information outside the layer of the semiconductor device
  • defect observation image and layout And (4) a failure analysis unit that refers to the failure observation image and sets an analysis region corresponding to the reaction information.
  • Setting means and wiring information analysis means for performing failure analysis with reference to the analysis region for a plurality of wirings included in the layout of the semiconductor device.
  • Layout information is half Including wiring information in which a plurality of wiring configurations of a semiconductor device are described by a pattern data group of wiring patterns in each of a plurality of layers in a laminated structure of conductor devices.
  • the candidate wiring is extracted by performing equipotential tracking of the wiring pattern using the pattern data group V in the candidate wiring extraction. Use this configuration.
  • a semiconductor failure solution for analyzing a failure of a semiconductor device is analyzed.
  • the defect analysis step refers to the defect observation image, and an area setting step for setting the analysis area corresponding to the reaction information, and the analysis area by referring to the plurality of wirings included in the layout of the semiconductor device.
  • Wiring information analysis step for performing defect analysis and (5) layout information includes wiring pattern information for each of a plurality of layers in a stacked structure of semiconductor devices.
  • Wiring information analysis step extracts wiring that passes through the analysis area among the multiple wirings as defective candidate wiring.
  • the configuration for extracting candidate wirings by performing equipotential tracking of wiring patterns using the pattern data group is used.
  • the semiconductor failure analysis program is a program for causing a computer to execute a semiconductor failure analysis for analyzing a failure of a semiconductor device. (1) Obtained as an observation image of a semiconductor device by inspecting the failure. Inspection information acquisition processing for acquiring defect observation images including reaction information caused by defects; (2) layout information acquisition processing for acquiring semiconductor device layout information; and (3) defect observation images and layout information.
  • the failure analysis process refers to the defect observation image and sets the analysis area corresponding to the reaction information.
  • Area setting processing and wiring information solution that performs failure analysis with reference to the analysis area for multiple wirings included in the layout of a semiconductor device (5)
  • layout information includes wiring information in which a plurality of wiring configurations of the semiconductor device are described by a pattern data group of wiring patterns in each of the plurality of layers in the stacked structure of the semiconductor device, (6)
  • the wiring that passes through the analysis area among a plurality of wirings is extracted as a defective candidate wiring, and the equipotential tracking of the wiring pattern using the pattern data group is performed in the candidate wiring extraction. In this way, a configuration is used to extract candidate wiring.
  • the failure analysis apparatus causes the wiring information analysis means to extract candidate layers that pass through the analysis region for a plurality of layers of the semiconductor device, and wiring layers It is preferable to set a tracking layer used for pattern equipotential tracking.
  • the wiring information analysis step includes, for a plurality of layers of a semiconductor device, an extraction layer used for extracting candidate wirings that pass through the analysis region, and a tracking layer used for equipotential tracking of the wiring pattern. Is preferably set.
  • the defect analysis program includes an extraction layer used for extraction of candidate wiring passing through the analysis region and a tracking layer used for equipotential tracking of the wiring pattern for a plurality of layers of the semiconductor device. Preferred to set.
  • the defect analysis apparatus may be configured such that the wiring information analysis unit sets a termination layer for finishing equipotential tracking of wiring patterns for a plurality of layers of a semiconductor device. preferable.
  • the wiring information analysis step sets a termination layer where the equipotential tracking of the wiring pattern ends for a plurality of layers of the semiconductor device.
  • the failure analysis program preferably sets a termination layer where the equipotential tracking of the wiring pattern ends for multiple layers of the wiring information analysis processing power semiconductor device.
  • the layer to which the gate of the transistor is connected is designated as the termination layer.
  • Various failure analysis can be performed, for example, by separately detecting a light emitting transistor.
  • the failure analysis apparatus causes the wiring information analysis means to terminate in the termination layer as a tracking mode in equipotential tracking of the wiring pattern. It is also possible to have a first mode for extracting only the existing wiring and a second mode for extracting the wiring without referring to the termination layer.
  • the wiring information analysis step is to trace the equipotential of the wiring pattern.
  • the tracking mode the first mode for extracting only the wiring terminated in the termination layer and the second mode for extracting the wiring without referring to the termination layer may be provided.
  • the failure analysis program includes a first mode in which the wiring information analysis process extracts only the wiring terminated in the termination layer as the tracking mode in the equipotential tracking of the wiring pattern, and the termination layer. It is also possible to have a second mode for extracting the wiring without referring to.
  • the wiring information analysis unit sets a maximum number of extracted patterns for limiting the number of wiring patterns to be extracted with respect to equipotential tracking of the wiring patterns.
  • the maximum number of extraction patterns that limit the number of wiring patterns to be extracted for equipotential tracking of wiring information analysis step force wiring patterns.
  • the wiring information analysis process sets the maximum number of extracted patterns for limiting the number of wiring patterns to be extracted for equipotential tracking of wiring patterns.
  • the region setting means sets the analysis region in a layout coordinate system corresponding to the layout of the semiconductor device.
  • the region setting step sets the analysis region with a layout coordinate system corresponding to the layout of the semiconductor device.
  • the region setting process sets the analysis region in a layout coordinate system corresponding to the layout of the semiconductor device.
  • the analysis area extracted and set from the defect observation image cover is included in the layout of the semiconductor device by expressing it in the layout coordinate system instead of the coordinate system on the image. It becomes possible to efficiently extract candidate wirings from a plurality of wiring forces with reference to the analysis region set in the layout coordinate system.
  • the present invention can be used as a semiconductor failure analysis apparatus, a failure analysis method, and a failure analysis program that can reliably and efficiently analyze a failure of a semiconductor device using a failure observation image.

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Abstract

　半導体デバイスの不良観察画像Ｐ２を取得する検査情報取得部１１と、レイアウト情報を取得するレイアウト情報取得部１２と、不良解析を行う不良解析部１３とによって不良解析装置１０を構成する。不良解析部１３は、複数のレイヤのそれぞれでの配線パターンのパターンデータ群によって半導体デバイスの複数の配線の構成が記述された配線情報を用い、複数の配線のうちで解析領域を通過する配線を不良の候補配線として抽出するとともに、候補配線の抽出において、パターンデータ群を用いた配線パターンの等電位追跡を行うことで、候補配線を抽出する。これにより、不良観察画像を用いた半導体デバイスの不良の解析を確実かつ効率良く行うことが可能な半導体不良解析装置、不良解析方法、及び不良解析プログラムが実現される。

Description

明 細 書
半導体不良解析装置、不良解析方法、及び不良解析プログラム 技術分野
[0001] 本発明は、半導体デバイスの不良について解析を行うための半導体不良解析装置
、不良解析方法、及び不良解析プログラムに関するものである。
背景技術
[0002] 半導体デバイスの不良を解析するための観察画像を取得する半導体検査装置とし ては、従来、ェミッション顕微鏡、 OBIRCH装置、時間分解ェミッション顕微鏡などが 用いられている。これらの検査装置では、不良観察画像として取得される発光画像や OBIRCH画像を用いて、半導体デバイスの故障箇所などの不良を解析することがで きる (例えば、特許文献 1、 2参照)。
特許文献 1：特開 2003 - 86689号公報
特許文献 2：特開 2003 - 303746号公報
発明の開示
発明が解決しょうとする課題
[0003] 近年、半導体不良解析にぉ ヽて、解析対象となる半導体デバイスの微細化や高集 積ィ匕が進んでおり、上記した検査装置を用いた不良箇所の解析が困難になってきて いる。したがって、このような半導体デバイスについて不良箇所の解析を行うために は、不良観察画像力 半導体デバイスの不良箇所を推定するための解析処理の確 実性、及びその効率を向上することが必要不可欠である。
[0004] 本発明は、以上の問題点を解決するためになされたものであり、不良観察画像を用 いた半導体デバイスの不良の解析を確実かつ効率良く行うことが可能な半導体不良 解析装置、不良解析方法、及び不良解析プログラムを提供することを目的とする。 課題を解決するための手段
[0005] このような目的を達成するために、本発明による半導体不良解析装置は、半導体デ バイスの不良を解析する半導体不良解析装置であって、 (1)半導体デバイスの観察 画像として、不良についての検査を行って得られた、不良に起因する反応情報を含 む不良観察画像を取得する検査情報取得手段と、 (2)半導体デバイスのレイアウト 情報を取得するレイアウト情報取得手段と、（3)不良観察画像及びレイアウト情報を 参照して半導体デバイスの不良についての解析を行う不良解析手段とを備え、（4) 不良解析手段は、不良観察画像を参照し、反応情報に対応して解析領域を設定す るための領域設定手段と、半導体デバイスのレイアウトに含まれる複数の配線につい て解析領域を参照して不良解析を行う配線情報解析手段とを有し、 (5)レイアウト情 報は、半導体デバイスの積層構造における複数のレイヤのそれぞれでの配線パター ンのパターンデータ群によって半導体デバイスの複数の配線の構成が記述された配 線情報を含み、（6)配線情報解析手段は、複数の配線のうちで解析領域を通過する 配線を不良の候補配線として抽出するとともに、候補配線の抽出において、パターン データ群を用いた配線パターンの等電位追跡を行うことで、候補配線を抽出すること を特徴とする。
[0006] また、本発明による半導体不良解析方法は、半導体デバイスの不良を解析する半 導体不良解析方法であって、（1)半導体デバイスの観察画像として、不良について の検査を行って得られた、不良に起因する反応情報を含む不良観察画像を取得す る検査情報取得ステップと、（2)半導体デバイスのレイアウト情報を取得するレイァゥ ト情報取得ステップと、（3)不良観察画像及びレイアウト情報を参照して半導体デバ イスの不良についての解析を行う不良解析ステップとを備え、（4)不良解析ステップ は、不良観察画像を参照し、反応情報に対応して解析領域を設定するための領域 設定ステップと、半導体デバイスのレイアウトに含まれる複数の配線にっ 、て解析領 域を参照して不良解析を行う配線情報解析ステップとを含み、（5)レイアウト情報は、 半導体デバイスの積層構造における複数のレイヤのそれぞれでの配線パターンのパ ターンデータ群によって半導体デバイスの複数の配線の構成が記述された配線情報 を含み、（6)配線情報解析ステップは、複数の配線のうちで解析領域を通過する配 線を不良の候補配線として抽出するとともに、候補配線の抽出において、パターンデ 一タ群を用いた配線パターンの等電位追跡を行うことで、候補配線を抽出することを 特徴とする。
[0007] また、本発明による半導体不良解析プログラムは、半導体デバイスの不良を解析す る半導体不良解析をコンピュータに実行させるためのプログラムであって、（1)半導 体デバイスの観察画像として、不良についての検査を行って得られた、不良に起因 する反応情報を含む不良観察画像を取得する検査情報取得処理と、（2)半導体デ バイスのレイアウト情報を取得するレイアウト情報取得処理と、（3)不良観察画像及び レイアウト情報を参照して半導体デバイスの不良についての解析を行う不良解析処 理とをコンピュータに実行させ、（4)不良解析処理は、不良観察画像を参照し、反応 情報に対応して解析領域を設定するための領域設定処理と、半導体デバイスのレイ アウトに含まれる複数の配線について解析領域を参照して不良解析を行う配線情報 解析処理とを含み、（5)レイアウト情報は、半導体デバイスの積層構造における複数 のレイヤのそれぞれでの配線パターンのパターンデータ群によって半導体デバイス の複数の配線の構成が記述された配線情報を含み、（6)配線情報解析処理は、複 数の配線のうちで解析領域を通過する配線を不良の候補配線として抽出するととも に、候補配線の抽出において、パターンデータ群を用いた配線パターンの等電位追 跡を行うことで、候補配線を抽出することを特徴とする。
[0008] 上記した半導体不良解析装置、不良解析方法、及び不良解析プログラムにおいて は、解析対象の半導体デバイスを検査して得られた発光画像や OBIRCH画像など の不良観察画像と、半導体デバイスのレイアウトに関して必要な情報とを取得する。 そして、不良観察画像での反応情報 (例えば反応箇所の情報）に対応して解析領域 を設定し、半導体デバイスを構成する各配線 (ネット）のうちで解析領域を通過する配 線を抽出することによって、半導体デバイスの不良の解析を行っている。このような構 成によれば、解析領域を好適に設定することで、解析領域を通過する配線によって、 半導体デバイスでの不良の可能性が高い候補配線を推定することができる。
[0009] さらに、上記構成では、半導体デバイスでの配線構成を示すデータとして、その積 層構造における複数のレイヤのそれぞれでの配線パターンの集合体であるパターン データ群によって複数の配線の構成が記述された配線情報を用いて 、る。そして、 不良の候補配線の抽出において、パターンデータ群における配線パターンの等電 位追跡を行うことで、候補配線 (候補ネット）を抽出している。このような構成によれば 、比較的入手が容易な例えば GDSデータなどの配線情報を用いて、不良の候補配 線の抽出を効率的に実行することができる。したがって、不良観察画像を用いた半導 体デバイスの不良解析を確実かつ効率良く行うことが可能となる。 発明の効果
[0010] 本発明の半導体不良解析装置、不良解析方法、及び不良解析プログラムによれば
、不良観察画像にぉ ヽて設定された解析領域を通過する配線を不良の候補配線と して抽出するとともに、半導体デバイスの積層構造における複数のレイヤのそれぞれ での配線パターンのパターンデータ群によって複数の配線の構成が記述された配線 情報を用い、候補配線の抽出において、パターンデータ群を用いた配線パターンの 等電位追跡を行うことで候補配線を抽出することにより、配線情報を用いた候補配線 の抽出を効率的に実行して、半導体デバイスの不良解析を確実かつ効率良く行うこ とが可能となる。
図面の簡単な説明
[0011] [図 1]図 1は、半導体不良解析装置を含む不良解析システムの一実施形態の構成を 示すブロック図である。
[図 2]図 2は、不良解析部の具体的な構成を示すブロック図である。
[図 3]図 3は、半導体不良解析方法について模式的に示す図である。
[図 4]図 4は、反応領域の抽出及び解析領域の設定について模式的に示す図である
[図 5]図 5は、表示ウィンドウの一例を示す構成図である。
[図 6]図 6は、観察画像及びレイアウト画像の対応について模式的に示す図である。
[図 7]図 7は、半導体検査装置の一例を示す構成図である。
[図 8]図 8は、図 7に示した半導体検査装置を側面力 示す構成図である。
[図 9]図 9は、抽出条件設定ウィンドウの一例を示す構成図である。
[図 10]図 10は、パターンデータ群で記述された配線構造を模式的に示す図である。
[図 11]図 11は、 Met 1レイヤでの配線パターンを示す図である。
[図 12]図 12は、 Met2レイヤでの配線パターンを示す図である。
[図 13]図 13は、 Met3レイヤでの配線パターンを示す図である。
[図 14]図 14は、 Met4レイヤでの配線パターンを示す図である。 [図 15]図 15は、 Polyレイヤでの配線パターンを示す図である。
[図 16]図 16は、等電位追跡による候補配線の抽出結果の一例を示す図である。
[図 17]図 17は、等電位追跡による候補配線の抽出結果の他の例を示す図である。
[図 18]図 18は、不良観察画像を用いた解析処理の例について模式的に示す図であ る。
[図 19]図 19は、 OBIRCH画像での解析対象とする層の選択にっ ヽて示す図である
符号の説明
[0012] 1…半導体不良解析システム、 10…半導体不良解析装置、 11…検査情報取得部 、 12…レイアウト情報取得部、 13· ··不良解析部、 131· ··領域設定部、 136…解析領 域設定部、 137…マスク領域設定部、 132…配線情報解析部、 133· ··位置調整部、 134…付加解析情報取得部、 135· ··解析対象選択部、 14…解析画面表示制御部、 15· ··レイァ外画像表示制御部、 20…検査情報供給装置、 20Α· ··半導体検査装置 、 21· ··観察部、 22· ··制御部、 23…検査情報処理部、 24· ··表示装置、 30· ··レイァゥ ト情報供給装置、 40· ··表示装置、 45· ··入力装置、
pl…パターン画像、 P2…不良観察画像、 Ρ3· ··レイアウト画像、 Ρ6· ··重畳画像、 A 1〜A6…発光領域、 Β、 Β1〜Β6· ··解析領域、 C、 C1〜C4"'ネット（配線）、 D、 DO 〜D4"'配線パターン、 V、 V0〜V3"'ビアパターン。
発明を実施するための最良の形態
[0013] 以下、図面とともに本発明による半導体不良解析装置、不良解析方法、及び不良 解析プログラムの好適な実施形態について詳細に説明する。なお、図面の説明にお いては同一要素には同一符号を付し、重複する説明を省略する。また、図面の寸法 比率は、説明のものと必ずしも一致していない。
[0014] 図 1は、本発明による半導体不良解析装置を含む不良解析システムの一実施形態 の構成を概略的に示すブロック図である。本不良解析システム 1は、半導体デバイス を解析対象とし、その観察画像を用いて不良解析を行うためのものであり、半導体不 良解析装置 10と、検査情報供給装置 20と、レイァ外情報供給装置 30と、表示装置 40と、入力装置 45とを備えている。以下、半導体不良解析装置 10及び不良解析シ ステム 1の構成について、半導体不良解析方法とともに説明する。
[0015] 半導体不良解析装置 10は、半導体デバイスの不良解析に必要なデータを入力し て、その不良の解析処理を実行するための解析装置である。本実施形態による不良 解析装置 10は、検査情報取得部 11と、レイアウト情報取得部 12と、不良解析部 13と 、解析画面表示制御部 14と、レイアウト画像表示制御部 15とを有している。また、不 良解析装置 10には、不良解析に関する情報を表示するための表示装置 40と、不良 解析に必要な指示や情報の入力に用いられる入力装置 45とが接続されて 、る。
[0016] 不良解析装置 10において実行される不良解析に用いられるデータは、検査情報 取得部 11及びレイアウト情報取得部 12によって取得される。検査情報取得部 11は、 半導体デバイスの観察画像として、通常の観察画像であるパターン画像 P1と、不良 についての検査を行って得られた、不良に起因する反応情報を含んでいる不良観察 画像 P2とを取得する (検査情報取得ステップ)。また、レイアウト情報取得部 12は、半 導体デバイスでの配線などの構成を示すレイアウト情報を取得する（レイアウト情報取 得ステップ)。図 1においては、レイアウト情報取得部 12は、この半導体デバイスのレ ィアウト情報として、レイアウト画像 P3を取得して 、る。
[0017] 図 1においては、検査情報取得部 11に対して、検査情報供給装置 20が接続され ており、パターン画像 P1及び不良観察画像 P2は供給装置 20から取得部 11へと供 給されている。この検査情報供給装置 20としては、例えば、ェミッション顕微鏡装置 を用いることができる。この場合には、不良観察画像 P2は発光画像となる。また、検 查情報供給装置 20として、 OBIRCH装置を用いることができる。この場合には、不 良観察画像 P2は OBIRCH画像となる。あるいは、これら以外の種類の半導体検査 装置を供給装置 20として用いても良い。
[0018] また、パターン画像 P1及び不良観察画像 P2があら力じめ半導体検査装置によつ て取得されている場合には、検査情報供給装置 20としては、それらの画像データを 記憶しているデータ記憶装置が用いられる。この場合のデータ記憶装置は、不良解 析装置 10の内部に設けられていても良ぐあるいは外部装置であっても良い。このよ うな構成は、半導体検査装置で観察画像を先に取りためておき、不良解析装置 10の ソフトウェアを別のコンピュータ上で実行するような場合に有用である。この場合、半 導体検査装置を占有することなぐ不良解析の作業を分担して進めることができる。
[0019] また、ェミッション顕微鏡装置や OBIRCH装置などの半導体検査装置で取得され るパターン画像 P1及び不良観察画像 P2については、ステージ上に半導体デバイス を載置した状態で画像 Pl、 P2が取得される。このため、両者は互いに位置合わせが された画像として取得される。また、画像 Pl、 P2における画像上の座標系は、例え ば、半導体検査装置でのステージ座標系に対応して設定される。
[0020] 一方、レイアウト情報取得部 12に対して、レイアウト情報供給装置 30がネットワーク を介して接続されており、レイァゥト画像 P3は供給装置 30から取得部 12へと供給さ れている。このレイアウト情報供給装置 30としては、例えば、半導体デバイスを構成 する素子やネット (配線)の配置などの設計情報力 レイアウト画像 P3を生成するレイ アウト ·ビューァの CADソフトが起動されて!、るワークステーションを用いることができ る。
[0021] ここで、例えば半導体デバイスに含まれる複数のネットの個々の情報など、レイァゥ ト画像 P3以外のレイアウト情報については、不良解析装置 10において、必要に応じ てレイアウト情報供給装置 30と通信を行って情報を取得する構成を用いることが好ま しい。あるいは、レイアウト画像 P3と合わせて、レイアウト情報取得部 12から情報を読 み込んでおく構成としても良!、。
[0022] また、レイアウト情報供給装置 30では、レイアウト情報に含まれる半導体デバイスの 配線構成の情報は、例えば GDSIIフォーマットのデータとして用意されている。 GDS IIデータは、半導体デバイスの積層構造における複数のレイヤのそれぞれでの配線 パターンのパターンデータ群によって半導体デバイスの複数の配線の構成が記述さ れた配線情報であり、半導体分野において広く用いられている。 GDSIIデータでは、 具体的には、上記した配線パターンは、始点、終点、及び幅のデータの組合せで指 定される矩形パターンによって表現される。
[0023] また、本実施形態においては、不良解析装置 10にレイアウト画像表示制御部 15が 設けられている。このレイアウト画像表示制御部 15は、画面転送ソフトウェア、例えば X端末によって構成され、レイアウト情報供給装置 30において描画されたレイアウト 画像 P3を表示装置 40での所定の表示ウィンドウに表示するなどの機能を有する。た だし、このようなレイアウト画像表示制御部 15については、不要であれば設けなくても 良い。
[0024] 検査情報取得部 11、及びレイアウト情報取得部 12によって取得されたパターン画 像 Pl、不良観察画像 P2、及びレイアウト画像 P3は、不良解析部 13へと入力される。 不良解析部 13は、不良観察画像 P2及びレイアウト情報を参照して、半導体デバイス の不良についての解析を行う解析手段である。また、解析画面表示制御部 14は、不 良解析部 13による半導体デバイスの不良の解析結果についての情報を表示装置 4 0に表示させる情報表示制御手段である。また、解析画面表示制御部 14は、必要に 応じて、解析結果以外で半導体デバイスの不良解析についての情報を所定の解析 画面で表示する。
[0025] 図 2は、図 1に示した半導体不良解析装置 10における不良解析部 13の具体的な 構成を示すブロック図である。本実施形態による不良解析部 13は、領域設定部 131 と、配線情報解析部 132とを有している。また、図 3及び図 4は、領域設定部 131、及 び配線情報解析部 132によって実行される不良解析方法について模式的に示す図 である。なお、以下において、不良観察画像等を模式的に示す場合には、説明のた め、例えば発光画像における発光領域などの反応領域について、斜線を付した領域 によって図示することとする。
[0026] 領域設定部 131は、解析対象の半導体デバイスに対し、不良観察画像 P2を参照 し、画像 P2での反応情報に対応して解析領域を設定する設定手段である。ここで、 不良観察画像 P2の例としてェミッション顕微鏡装置によって取得される発光画像を 考える。例えば、図 3 (a)に示す例では、不良解析において参照される反応情報とし て、発光画像中に A1〜A6の 6つの発光領域 (反応領域）が存在する。このような画 像に対して、領域設定部 131は、図 3 (b)に示すように、発光領域に対応して 6つの 解析領域 B1〜B6を設定する。
[0027] 本実施形態においては、この領域設定部 131は、解析領域設定部 136と、マスク 領域設定部 137とを有している。解析領域設定部 136は、不良観察画像 P2に対して 所定の輝度閾値を適用して解析領域の設定を行う設定手段である。例えば、図 4 (a) に模式的に示す例では、不良観察画像 P2である発光画像中において、 3箇所の発 光箇所が存在する。
[0028] 解析領域設定部 136では、このような不良観察画像 P2に対して、画像 P2での輝度 分布と、所定の輝度閾値とを比較し、例えば、輝度閾値以上の輝度値を有する画素 を選択する。これにより、図 4 (b)に示すように、不良観察画像 P2に含まれる反応情 報として、反応領域 A1〜A3が抽出される。ここで、不良観察画像 P2が発光画像で ある場合には、画像 P2での輝度分布は半導体デバイスでの発光強度分布に対応す る。また、輝度閾値によって抽出される反応領域 A1〜A3は発光領域に対応する。
[0029] さらに、解析領域設定部 136では、上記のようにして抽出された反応領域 A1〜A3 に対応して、半導体デバイスの不良解析に用いられる解析領域 B1〜B3が設定され る。このような解析領域の設定は、キーボードやマウスなどを用いた入力装置 45から の操作者の入力に応じて手動で行うことが好ましい。あるいは、解析領域設定部 136 において自動で行われる構成としても良い。また、設定される解析領域の形状につ いては、特に制限されないが、図 3 (b)及び図 4 (b)に示すように矩形状の領域 (反応 ボックス）に設定すること力 解析の容易さなどの点で好ましい。
[0030] また、解析領域の具体的な設定方法にっ 、ては、上記した輝度閾値を適用する方 法以外にも、様々な方法を用いて良い。例えば、不良観察画像から反応領域を抽出 した後に解析領域を設定するのではなぐ不良観察画像カゝら直接、自動または操作 者による手動で解析領域を設定する方法を用いても良い。
[0031] また、マスク領域設定部 137は、不良観察画像を用いて不良解析を行う際のマスク として用いられるマスク領域の設定を行う設定手段である。解析領域設定部 136は、 マスク領域設定部 137において設定されたマスク領域によってマスク処理された不良 観察画像を用い、そのマスク処理された不良観察画像を参照して反応領域の抽出、 及び解析領域の設定を行う。なお、このようなマスク領域の設定、及び不良観察画像 に対するマスク処理については、不要であれば行わなくても良い。
[0032] 配線情報解析部 132は、半導体デバイスのレイアウトに含まれる複数のネット (複数 の配線）について、解析領域設定部 136で設定された解析領域を参照して解析を行 う解析手段である。具体的には、配線情報解析部 132は、複数の配線について必要 な解析を行って、上記した解析領域を通過する配線を不良の候補配線 (候補ネット） として抽出する (配線情報解析ステップ)。また、解析領域設定部 136において複数 の解析領域が設定されている場合には、配線情報解析部 132は、複数の配線につ いて、複数の解析領域の少なくとも 1つを通過する候補配線を抽出するとともに、併 せてその候補配線の解析領域の通過回数 (その配線が通過する解析領域の個数） を抽出しても良い。
[0033] 上記した例では、図 3 (c)に示すように、解析領域設定部 136で設定された 6つの 解析領域 B 1〜B6に対して、解析領域を通過する候補配線として 4本の配線 C 1〜C 4が抽出されている。また、これらの候補配線 C1〜C4のうち、配線 C1は解析領域の 通過回数が 3回で最も多ぐ配線 C2は通過回数が 2回、配線 C3、 C4は通過回数が それぞれ 1回となっている。
[0034] なお、このような配線情報の解析では、必要に応じてレイアウト情報取得部 12を介 してレイアウト情報供給装置 30との間で通信を行って、解析を実行することが好まし い。このような構成としては、例えば、配線情報解析部 132が、レイアウト情報供給装 置 30に対して候補配線の抽出、及び解析領域の通過回数の取得を指示し、その結 果を受け取る構成がある。
[0035] 本実施形態においては、配線情報解析部 132は具体的には、半導体デバイスのレ ィアウトに関する情報として、レイアウト情報供給装置 30において保持され、あるいは 、レイアウト情報供給装置 30から不良解析装置 10へと供給される複数の配線に関す る配線情報を利用して配線解析を実行する。ここでは、このような配線情報として、レ ィアウト情報供給装置 30に関して上述した GDSIIデータなど力も得られる配線情報 を利用するものとする。このような配線情報では、半導体デバイスの複数の配線の構 成は、半導体デバイスの積層構造における複数のレイヤのそれぞれでの図形で表さ れる配線パターンのパターンデータ群によって記述されている。
[0036] 配線情報解析部 132は、このような配線情報を利用し、解析領域を参照して行われ る不良の候補配線の抽出において、パターンデータ群を用いた配線パターンの等電 位追跡を行うことで候補配線を抽出する。すなわち、上記した配線情報では、半導体 デバイスでの配線の構造は、複数の配線パターンの集合体として記述される。したが つて、このような配線パターンに対して複数のレイヤにわたって等電位追跡を実行す ることで、解析対象となっている配線を抽出することができる。
[0037] また、配線情報解析部 132では、必要に応じて、上記のようにして抽出された複数 の候補配線のうちから、実際に不良となっている可能性が高い不良配線 (被疑不良 配線)を選択する処理を行っても良 、。そのような不良配線 (不良ネット）の具体的な 選択方法としては、例えば、抽出された複数の候補配線について、解析領域の通過 回数が最も多い候補配線が最も疑わしい配線であるとして、第 1の不良配線として選 択する。さらに、次に疑わしい不良配線の選択において、第 1の不良配線が通過しな い解析領域に着目して第 2の不良配線の選択を行う。また、配線情報解析部 132は 、必要があれば、さらに第 3以降の不良配線を同様の方法で選択する。
[0038] また、本実施形態においては、配線情報解析部 132に対して、さらに解析対象選 択部 135が設けられている。解析対象選択部 135は、不良解析の対象となっている 半導体デバイスの積層構造に対し、必要に応じて、配線情報解析部 132における不 良解析の対象とする層の選択を行う選択手段である。この解析対象選択部 135によ る層の選択は、例えば不良観察画像の取得条件などを参照して行うことができる。
[0039] また、これらの不良解析に必要な画像などの情報、あるいは解析結果として得られ た情報は、必要に応じて解析画面表示制御部 14によって解析画面として表示装置 4 0に表示される。特に、本実施形態においては、解析画面表示制御部 14は、上記し た不良解析部 13による解析結果を示す情報、例えば、解析領域設定部 136で抽出 された反応領域、及び反応領域に対応して設定された解析領域についての情報、あ るいは、配線情報解析部 132で抽出された配線、及びその配線の解析領域の通過 回数につ!、ての情報などを表示装置 40に表示させる（情報表示制御ステップ)。
[0040] このような解析結果の表示は、例えば、図 3 (c)に示すように解析領域及び配線を 含む画像によって表示しても良ぐあるいは、配線の名称及び通過回数のカウント数 などによって表示しても良い。具体的には、解析画面表示制御部 14は、解析結果と して、配線情報解析部 132によって抽出された配線を一覧表示した配線リストを表示 装置 40に表示させることが好まし 、。
[0041] また、複数の解析領域が設定されて ヽる場合には、解析結果として、配線情報解 析部 132によって抽出された候補配線 (例えば任意に設定した配線の名称）、及び その配線の解析領域の通過回数 (例えば通過回数を示すカウント数)を一覧表示し た配線リストを表示装置 40に表示させることが好ましい。これにより、半導体デバイス の不良解析を行う操作者は、配線情報解析部 132による解析作業を視認性良く行う ことができる。また、配線の解析領域の通過回数の表示については、通過回数をダラ フ化して表示して、その視認性をさらに向上しても良 、。
[0042] このような配線リストは、例えば、図 5に示す配線リスト表示ウィンドウを用いて表示 することが可能である。図 5に示した表示ウィンドウ 510は、画面の左側に位置する配 線リスト表示領域 511と、画面の右側に位置して配線リストをグラフ化 (ヒストグラム化） して表示するグラフ表示領域 512とを有している。このような表示ウィンドウ 510を用 いることにより、解析結果の操作者による把握が容易となる。
[0043] また、設定された解析領域、及び抽出された配線を含む画像によって解析結果を 表示する場合には、図 3 (c)に示すように、抽出された配線 (ネット）をレイアウト画像 上でノ、イライト表示しても良い。また、抽出されたネットをマウス操作等によって選択し た場合に、そのネットが通過している解析領域の色を変えて表示するなど、具体的に は様々な表示方法を用いて良い。また、反応領域、及び解析領域の表示について は、例えば、図 4 (b)に示すように、反応領域と解析領域とがともに示された画像によ つて表示しても良ぐあるいは、反応領域または解析領域の一方が示された画像によ つて表示しても良い。
[0044] 本実施形態の不良解析部 13においては、検査情報取得部 11が不良観察画像 P2 に加えてパターン画像 P1を取得していることに対応して、位置調整部 133が設けら れている。位置調整部 133は、パターン画像 P1及びレイアウト画像 P3を参照して、 ノターン画像 P1及び不良観察画像 P2を含む検査情報供給装置 20からの観察画 像と、レイアウト情報供給装置 30からのレイアウト画像 P3との間で位置合わせを行う（ 位置調整ステップ)。この位置合わせは、例えば、パターン画像 P1において適当な 3 点を指定し、さらにレイアウト画像 P3において対応する 3点を指定して、それらの座 標から位置合わせを行う方法を用いることができる。
[0045] また、不良解析部 13には、付加解析情報取得部 134が設けられている。付加解析 情報取得部 134は、領域設定部 131及び配線情報解析部 132による上記した解析 方法とは別の解析方法によって得られた半導体デバイスの不良についての付加的な 解析情報を外部装置などから取得する (付加解析情報取得ステップ)。この取得され た付加解析情報は、配線情報解析部 132で得られた解析結果と合わせて参照され る。
[0046] 上記実施形態による半導体不良解析装置、及び半導体不良解析方法の効果につ いて説明する。
[0047] 図 1に示した半導体不良解析装置 10、及び不良解析方法においては、検査情報 取得部 11及びレイアウト情報取得部 12を介し、解析対象の半導体デバイスを検査し て得られた不良観察画像 P2と、半導体デバイスのレイアウトに関して必要な情報とを 取得する。そして、領域設定部 131において、不良観察画像 P2での不良に起因す る反応情報 (例えば反応箇所の情報、具体的には発光画像での発光箇所の情報等 )に対応して解析領域を設定し、配線情報解析部 132において、半導体デバイスを 構成する各配線のうちで解析領域を通過する配線を抽出することによって、半導体 デバイスの不良解析を行って 、る。
[0048] このような構成によれば、解析領域 (例えば矩形状の反応ボックス）を好適に設定す ることで、解析領域を通過するネットによって、半導体デバイスでの膨大な数の配線 の中から、半導体デバイスでの不良となって 、る可能性が高 、配線 (被疑不良配線） を推定することができる。例えば、不良観察画像 P2での不良に起因する反応情報は 、その反応箇所自体が不良箇所である場合のみでなぐ例えば、不良配線などの他 の不良箇所に起因して反応が発生している箇所が含まれる。上記構成によれば、こ のような不良配線等についても、解析領域を用いて好適に絞込、推定を行うことが可 能である。
[0049] さらに、上記構成では、半導体デバイスでの配線構成を示すデータとして、その積 層構造における複数のレイヤのそれぞれでの配線パターンの集合体であるパターン データ群によって複数の配線の構成が記述された配線情報を用いて 、る。そして、 不良の候補配線の抽出において、パターンデータ群における配線パターンの等電 位追跡を行うことで、候補配線を抽出している。このような構成によれば、例えば、 DE FZLEFデータなどと比べて入手が容易な GDSIIデータなど力 得られる配線情報 を用いて、不良の候補配線の抽出を効率的に実行することができる。したがって、不 良観察画像を用いた半導体デバイスの不良解析を確実かつ効率良く行うことが可能 となる。
[0050] また、上記した半導体不良解析装置 10と、検査情報供給装置 20と、レイアウト情報 供給装置 30と、表示装置 40とによって構成される不良解析システム 1によれば、不 良観察画像 P2を用いた半導体デバイスの不良解析を確実かつ効率良く行うことが 可能な半導体不良解析システムが実現される。
[0051] ここで、不良解析部 13の配線情報解析部 132において実行される等電位追跡によ る候補配線の具体的な抽出方法にっ 、ては、半導体デバイスの複数のレイヤに対し 、解析領域を通過する候補配線の抽出に用いる抽出レイヤと、配線パターンの等電 位追跡に用いる追跡レイヤとを設定して候補配線の抽出を実行することが好ま 、。 このように、半導体デバイスを構成する複数のレイヤにおいて、具体的な積層構造及 びデバイス構造、あるいは解析に用いられる不良観察画像 P2の種類などに応じて抽 出レイヤと、追跡レイヤとをそれぞれ設定することにより、配線パターンの等電位追跡 による候補配線の抽出を好適に実行することができる。
[0052] また、候補配線の具体的な抽出方法として、半導体デバイスの複数のレイヤに対し 、配線パターンの等電位追跡が終了する終端レイヤを設定して候補配線の抽出を実 行することが好ましい。このように、半導体デバイスを構成する複数のレイヤにおいて 、等電位追跡を終了させる終端レイヤを設定することにより、例えばトランジスタのゲ ートが接続されているレイヤを終端レイヤに指定して、発光しているトランジスタを分 離して検出するなど、様々な不良解析の実行が可能となる。
[0053] また、このように終端レイヤの設定が可能な構成においては、配線情報解析部 132 1S 配線パターンの等電位追跡における追跡モードとして、終端レイヤ内で終端して いる配線のみを抽出する第 1のモードと、終端レイヤを参照せずに配線の抽出を行う 第 2のモードとを有する構成としても良い。このような構成によれば、例えば不良解析 に用いる不良観察画像の画像取得条件、ある 、は半導体デバイスでの反応の発生 状況などに応じて配線パターンの追跡モードを切り換えることが可能となる。これによ り、不良観察画像 P2を用いた半導体デバイスの不良解析の確実性が向上される。 [0054] さらに、配線情報解析部 132において、配線パターンの等電位追跡について、抽 出する配線パターン（図形)の数を制限する最大抽出パターン数を設定することが可 能な構成としても良い。これにより、 GDSIIデータなど力も得られる配線情報を用いた 配線パターンの等電位追跡による候補配線の抽出を好適に実行することができる。 なお、パターンデータ群を用いた候補配線の抽出方法については、具体的にはさら に後述する。
[0055] 不良解析部 13の領域設定部 131における解析領域の設定については、上記実施 形態にお 、ては、複数の画素を有する 2次元画像である不良観察画像での輝度分 布に対して輝度閾値を適用して反応領域を抽出し、この反応領域に基づいて解析 領域を設定している。これにより、不良解析に用いられる解析領域を好適に設定する ことができる。
[0056] また、反応領域に対応する解析領域の設定方法につ!、ては、例えば、解析領域の 形状を矩形とし、不良観察画像において抽出された反応領域に対して外接するよう に解析領域を設定する方法を用いることができる。あるいは、反応領域に対して左右 上下にそれぞれ幅 wの余白が付加された状態で解析領域を設定する方法を用いて も良い。このような余白の付カ卩は、例えば、観察画像取得時に半導体デバイスを載置 するステージの位置精度等を考慮して、不良観察画像 P2での反応領域に対して広 めに解析領域を設定する必要があるなどの場合に有効である。また、解析領域の設 定方法にっ 、ては、これらの方法以外にも様々な方法を用いて良 、。
[0057] また、上記した例のように解析領域設定部 136において輝度閾値を適用して反応 領域を抽出する場合、さらに、反応領域の面積と、所定の面積閾値とを比較すること によって解析領域の設定に用いられる反応領域を選択し、選択された反応領域に対 応して解析領域を設定しても良い。これにより、抽出された反応領域のうちで不良解 祈に不要な領域 (例えばノイズやゴミに起因する小さい領域)を除外した上で解析領 域の設定を行うことが可能となる。これにより、不良観察画像を用いた半導体デバイス の不良解析の確実性が向上される。
[0058] 解析領域設定部 136における解析領域の設定については、解析領域を半導体デ バイスのレイアウトに対応するレイアウト座標系で設定することが好まし 、。このように 、不良観察画像 P2から抽出される解析領域を、検査情報側の画像上での座標系で はなくレイアウト情報側のレイアウト座標系で設定することにより、半導体デバイスのレ ィアウトに含まれる複数の配線からの等電位追跡による候補配線の抽出を、レイァゥ ト座標系で設定された解析領域を参照して効率良く実行することが可能となる。
[0059] また、このように解析領域をレイアウト座標系で表現することにより、半導体デバイス の不良解析における解析領域の利用範囲を広げることができる。これにより、解析領 域を用いた半導体デバイスの不良解析における具体的な解析方法の自由度を向上 することが可能となる。あるいは、解析領域を画像上の座標系で設定しても良い。不 良観察画像 P2等における画像上の座標系は、例えば上記したように、半導体検査 装置でのステージ座標系に対応して設定される。
[0060] また、上記したように解析領域の設定においてレイアウト座標系を適用する場合、 パターン画像 P1及び不良観察画像 P2などの半導体デバイスの観察画像について も、レイアウト座標系に変換して格納することとしても良い。また、ノターン画像 Pl、不 良観察画像 P2、及びレイアウト画像 P3の相互の関係については、観察画像 Pl、 P2 と、レイアウト画像 P3との間で位置合わせを行うことが好まし 、。
[0061] 図 6は、半導体デバイスの観察画像及びレイアウト画像の対応について模式的に 示す図であり、図 6 (a)はパターン画像 Pl、不良観察画像 P2、及びレイアウト画像 P 3の対応関係を示し、図 6 (b)はそれらをパターン画像 Pl、レイアウト画像 P3、及び 不良観察画像 P2の順で重畳させた重畳画像 P6を示している。この図 6に示すように 、観察画像として取得されるパターン画像 P1と、半導体デバイスのレイアウト画像 P3 とは一定の対応関係を有する。したがって、不良解析部 13の位置調整部 133におい て、パターン画像 P1とレイアウト画像 P3との各部の対応関係を参照して画像の位置 合わせを行うことが可能である。
[0062] このように、不良観察画像 P2に対して位置が合った状態で取得されるパターン画 像 P1を用いてレイアウト画像 P3との位置合わせを行うことにより、半導体デバイスの レイアウトに含まれるネットなどについての不良解析の精度を向上することができる。 また、このような位置合わせの具体的な方法については、例えば、パターン画像 P1 の回転（ Θ補正）、レイアウト画像 P3の移動 (位置の微調整）、レイアウト画像のズー ム（拡大 z縮小)など、必要に応じて様々な方法を用いることが可能である。
[0063] また、解析領域を用いた半導体デバイスの不良解析については、不良解析部 13の 領域設定部 131は、解析領域に対して属性を設定することが可能に構成されている ことが好ましい。また、この場合、配線情報解析部 132は、解析領域に対して設定さ れた属性を参照して、その解析領域について配線の抽出に用いるかどうか (不良解 祈に用いるかどうか)を選択することとしても良い。
[0064] さらに、複数の解析領域が設定されている場合には、領域設定部 131は、複数の 解析領域のそれぞれに対して属性を設定することが可能に構成されていることが好 ましい。また、この場合、配線情報解析部 132は、複数の解析領域のそれぞれに対し て設定された属性を参照して、それぞれの解析領域につ!ヽて配線の抽出及び通過 回数の取得に用いるかどうかを選択することとしても良 、。
[0065] 図 1に示した半導体不良解析装置 10において実行される不良解析方法に対応す る処理は、半導体不良解析をコンピュータに実行させるための半導体不良解析プロ グラムによって実現可能である。例えば、不良解析装置 10は、半導体不良解析の処 理に必要な各ソフトウェアプログラムを動作させる CPUと、上記ソフトウェアプログラム などが記憶される ROMと、プログラム実行中に一時的にデータが記憶される RAMと によって構成することができる。このような構成において、 CPUによって所定の不良 解析プログラムを実行することにより、上記した不良解析装置 10を実現することがで きる。
[0066] また、半導体不良解析のための各処理を CPUによって実行させるための上記プロ グラムは、コンピュータ読取可能な記録媒体に記録して頒布することが可能である。 このような記録媒体には、例えば、ハードディスク及びフレキシブルディスクなどの磁 気媒体、 CD— ROM及び DVD— ROMなどの光学媒体、フロプティカルディスクな どの磁気光学媒体、あるいはプログラム命令を実行または格納するように特別に配置 された、例えば RAM、 ROM、及び半導体不揮発性メモリなどのハードウヱアデバイ スなどが含まれる。
[0067] 図 7は、図 1に示した検査情報供給装置 20として適用が可能な半導体検査装置の 一例を示す構成図である。また、図 8は、図 7に示した半導体検査装置を側面から示 す構成図である。
[0068] 本構成例による半導体検査装置 20Aは、観察部 21と、制御部 22とを備えている。
検査対象 (不良解析装置 10による解析対象）となる半導体デバイス Sは、観察部 21 に設けられたステージ 218上に載置されている。さらに、本構成例においては、半導 体デバイス Sに対して不良解析に必要な電気信号等を印加するためのテストフィクス チヤ 219が設置されている。半導体デバイス Sは、例えば、その裏面が対物レンズ 22 0に対面するように配置される。
[0069] 観察部 21は、 B音箱内に設置された高感度カメラ 210と、レーザスキャン光学系（LS M : Laser Scanning Microscope)ユニット 212と、光学系 222、 224と、 XYZステージ 2 15とを有している。これらのうち、カメラ 210及び LSMユニット 212は、半導体デバイ ス Sの観察画像 (パターン画像 Pl、不良観察画像 P2)を取得するための画像取得手 段である。
[0070] また、光学系 222、 224、及び光学系 222、 224の半導体デバイス S側に設けられ た対物レンズ 220は、半導体デバイス Sからの画像 (光像)を画像取得手段へと導く ための導光光学系を構成している。本構成例においては、図 7及び図 8に示すように 、それぞれ異なる倍率を有する複数の対物レンズ 220が切り換え可能に設置されて いる。また、テストフィクスチヤ 219は、半導体デバイス Sの不良解析のための検査を 行う検査手段である。また、 LSMユニット 212は、上記した画像取得手段としての機 能と合わせて、検査手段としての機能も有している。
[0071] 光学系 222は、対物レンズ 220を介して入射された半導体デバイス Sからの光を力 メラ 210へと導くカメラ用光学系である。カメラ用光学系 222は、対物レンズ 220によ つて所定の倍率で拡大された画像をカメラ 210内部の受光面に結像させるための結 像レンズ 222aを有している。また、対物レンズ 220と結像レンズ 222aとの間には、光 学系 224のビームスプリッタ 224aが介在している。高感度カメラ 210としては、例えば 冷却 CCDカメラ等が用いられる。
[0072] このような構成において、不良の解析対象となっている半導体デバイス Sからの光 は、対物レンズ 220及びカメラ用光学系 222を含む光学系を介してカメラ 210へと導 かれる。そして、カメラ 210によって、半導体デバイス Sのパターン画像 P1などの観察 画像が取得される。また、半導体デバイス Sの不良観察画像 P2である発光画像を取 得することも可能である。この場合には、テストフィクスチヤ 219によって電圧を印加し た状態で半導体デバイス Sから発生した光が光学系を介してカメラ 210へと導かれ、 カメラ 210によって発光画像が取得される。
[0073] LSMユニット 212は、赤外レーザ光を照射するためのレーザ光導入用光ファイバ 2 12aと、光ファイバ 212aから照射されたレーザ光を平行光とするコリメータレンズ 212 bと、レンズ 212bによって平行光とされたレーザ光を反射するビームスプリッタ 212e と、ビームスプリッタ 212eで反射されたレーザ光を XY方向に走査して半導体デバイ ス S側へと出射する XYスキャナ 212fとを有して 、る。
[0074] また、 LSMユニット 212は、半導体デバイス S側力も XYスキャナ 212fを介して入射 され、ビームスプリッタ 212eを透過した光を集光するコンデンサレンズ 212dと、コン デンサレンズ 212dによって集光された光を検出するための検出用光ファイバ 212cと を有している。
[0075] 光学系 224は、半導体デバイス S及び対物レンズ 220と、 LSMユニット 212の XYス キヤナ 212fとの間で光を導く LSMユニット用光学系である。 LSMユニット用光学系 2 24は、半導体デバイス Sから対物レンズ 220を介して入射された光の一部を反射す るビームスプリッタ 224aと、ビームスプリッタ 224aで反射された光の光路を LSMュ- ット 212に向力う光路へと変換するミラー 224bと、ミラー 224bで反射された光を集光 するレンズ 224cとを有して!/、る。
[0076] このような構成において、レーザ光源からレーザ光導入用光ファイバ 212aを介して 出射された赤外レーザ光は、レンズ 212b、ビームスプリッタ 212e、 XYスキャナ 212f 、光学系 224、及び対物レンズ 220を通過して半導体デバイス Sへと照射される。
[0077] この入射光に対する半導体デバイス Sからの反射散乱光は、半導体デバイス Sに設 けられている回路パターンを反映している。半導体デバイス Sからの反射光は、入射 光とは逆の光路を通過してビームスプリッタ 212eへと到達し、ビームスプリッタ 212e を透過する。そして、ビームスプリッタ 212eを透過した光は、レンズ 212dを介して検 出用光ファイバ 212cへと入射し、検出用光ファイバ 212cに接続された光検出器によ つて検出される。 [0078] 検出用光ファイバ 212cを介して光検出器によって検出される光の強度は、上記し たように、半導体デバイス Sに設けられて 、る回路パターンを反映した強度となって!/ヽ る。したがって、 XYスキャナ 212fによって赤外レーザ光が半導体デバイス S上を X— Y走査することにより、半導体デバイス Sのパターン画像 P1などを鮮明に取得するこ とがでさる。
[0079] 制御部 22は、カメラ制御部 25 laと、 LSM制御部251bと、 OBIRCH制御部 251c と、ステージ制御部 252とを有している。これらのうち、カメラ制御部 251a、 LSM制御 部 251b、及び OBIRCH制御部 251cは、観察部 21における画像取得手段及び検 查手段等の動作を制御することによって、観察部 21で実行される半導体デバイス S の観察画像の取得や観察条件の設定などを制御する観察制御手段を構成している
[0080] 具体的には、カメラ制御部 251a及び LSM制御部 251bは、それぞれ高感度カメラ 210及び LSMユニット 212の動作を制御することによって、半導体デバイス Sの観察 画像の取得を制御する。また、 OBIRCH制御部 251cは、不良観察画像として用い ることが可能な OBIRCH (Optical Beam Induced Resistance Change)画像を取得す るためのものであり、レーザ光を走査した際に発生する半導体デバイス Sでの電流変 化等を抽出する。
[0081] ステージ制御部 252は、観察部 21における XYZステージ 215の動作を制御するこ とによって、本検査装置 20Aにおける検査箇所となる半導体デバイス Sの観察箇所 の設定、あるいはその位置合わせ、焦点合わせ等を制御する。
[0082] また、これらの観察部 21及び制御部 22に対して、検査情報処理部 23が設けられ ている。検査情報処理部 23は、観察部 21において取得された半導体デバイス Sの 観察画像のデータ収集、パターン画像 P1及び不良観察画像 P2を含む検査情報の 不良解析装置 10への供給（図 1参照)などの処理を行う。また、必要があれば、この 検査情報処理部 23に対して、表示装置 24を接続する構成としても良い。なお、図 8 にお!/、ては、検査情報処理部 23及び表示装置 24につ 、て図示を省略して 、る。
[0083] 本発明による半導体不良解析装置、不良解析方法、及び不良解析プログラムにつ いて、さらに具体的に説明する。 [0084] まず、図 1及び図 2に示した半導体不良解析装置 10において、不良解析部 13の配 線情報解析部 132で行われる候補配線の抽出条件の設定の具体例について説明 する。図 9は、表示装置 40に表示され、候補配線の抽出条件の設定に用いられる抽 出条件設定ウィンドウの一例を示す構成図である。
[0085] 図 9に示す例においては、不良解析部 13の配線情報解析部 132で実行される等 電位追跡による候補配線の抽出処理について、半導体デバイスの複数のレイヤに対 して、解析領域を通過する候補配線の抽出に用いる抽出レイヤ (サーチレイヤ）、配 線パターンの等電位追跡に用いる追跡レイヤ（トレースレイヤ）、及び配線パターンの 等電位追跡が終了する終端レイヤ (ブレークレイヤ)を、候補配線の抽出条件として 設定することが可能となって 、る。
[0086] 具体的には、図 9の設定ウィンドウ 520には、等電位追跡設定領域 521において、 抽出レイヤ設定部 522、追跡レイヤ設定部 523、及び終端レイヤ設定部 524の 3つ のレイヤ設定部が設けられている。配線情報解析部 132では、これらの設定部 522 〜524で設定された抽出レイヤ、追跡レイヤ、及び終端レイヤを参照して、等電位追 跡による候補配線の抽出が行われる。
[0087] なお、抽出レイヤの設定については、半導体デバイスの積層構造のうちで複数のレ ィャの指定が可能であることが好ましい。また、特にレイヤを指定する必要がない場 合には、全レイヤを抽出レイヤに設定しても良い。同様に、追跡レイヤの設定につい ても、複数のレイヤの指定が可能であることが好ましぐ全レイヤを追跡レイヤに設定 しても良い。
[0088] 終端レイヤの設定については、配線の等電位追跡においてゲート認識による終端 処理を行う場合に設定されるものであり、 1つの終端レイヤ、もしくは、必要があれば 複数の終端レイヤの指定が可能なように構成される。また、終端レイヤが指定された 場合には、等電位追跡の追跡モードとして、終端レイヤ内で終端している配線のみを 抽出する第 1のモードが選択される。これに対して、終端レイヤが指定されていない 場合には、追跡モードとして、終端レイヤを参照せずに配線の抽出を行う第 2のモー ドが選択される。このように、図 9に示す例では、終端レイヤ設定部 524が追跡モード 選択部を兼ねる構成となって 、る。 [0089] また、等電位追跡設定領域 521には、上記したレイヤ設定部 522〜524にカ卩えてさ らに、最大抽出パターン数設定部 525が設けられている。このパターン数設定部 52 5において最大抽出パターン数を設定することにより、配線の等電位追跡の実行時 において、追跡する配線図形パターンの最大数が制限される。また、この設定部 525 については、配線図形パターンの最大数を制限する必要がないような場合のため、 例えば「0」を指定することによって最大抽出パターン数を無限大に設定することが可 能になって!/、ることが好まし!/、。
[0090] また、本設定ウィンドウ 520では、等電位追跡設定領域 521以外にも、配線解析の 実行時に必要な他の条件を設定するための各種の設定領域が設けられている。また 、これらの設定領域の下方には、 OKボタン、適用ボタン、キャンセルボタンの各指示 ボタンが表示されたボタン表示領域 526が設けられている。
[0091] 次に、図 1及び図 2に示した半導体不良解析装置 10において、不良解析部 13の 配線情報解析部 132で行われる候補配線の抽出方法の具体的な例について説明 する。図 10〜図 17は、候補配線の抽出方法の例を示す図である。
[0092] ここでは、配線情報でのパターンデータ群を構成する配線パターンは、各レイヤ上 での矩形パターンによって表現されているものとする。また、半導体デバイスの積層 構造については、説明のための具体例として、 1層メタルレイヤ (Metl)、 2層メタル レイヤ（Met2)、 3層メタルレイヤ（Met3)、 4層メタルレイヤ（Met4)、及びポリシリコ ンレイヤ (Poly)を含む構造を考える。
[0093] また、上記半導体デバイスの積層構造において、上記の各レイヤ間を接続するレイ ャとして、 Metl— Met2を接続するビア l (Vial)、 Met2— Met3を接続するビア 2 ( Via2)、 Met3— Met4を接続するビア 3 (Via3)、及び Metl— Polyを接続する接続 レイヤ（Cont)が設けられて!/、るものとする。
[0094] このような配線情報において、半導体デバイスでの複数の配線の構成は、図 10に 示すように、その積層構造の各レイヤにある矩形状の配線パターン D (実線）、及び それらを接続するビアパターンまたはコンタクトパターン V (破線)などのパターンデー タの集合体であるパターンデータ群として記述されて 、る。このように記述された配線 の図形情報に対し、パターンデータ群を用いた配線パターンの等電位追跡を複数の レイヤにわたって行うことにより、必要な配線を抽出することができる。また、等電位追 跡をすることで抽出された配線は、任意に名称がつけられ、複数の解析領域を通過 する配線にっ 、ては、 1度抽出された配線にっ 、て再度の等電位追跡を行わな 、よ うにすることで、時間短縮を図っても良い。
[0095] 図 11〜図 15は、図 10に示した配線構造を各レイヤでの構造に分解して示す図で ある。図 11は、 Metlレイヤでの配線パターン Dl、及び Metl— Met2を接続する Vi alレイヤでのビアパターン VIを示している。図 12は、 Met2レイヤでの配線パターン D2、及び Met2— Met3を接続する Via2レイヤでのビアパターン V2を示して!/、る。 図 13は、 Met3レイヤでの配線パターン D3、及び Met3— Met4を接続する Via3レ ィャでのビアパターン V3を示している。図 14は、 Met4レイヤでの配線パターン D4 を示している。また、図 15は、 Polyレイヤでの配線パターン DO、及び Metl— Poly を接続する Contレイヤでのコンタクトパターン V0を示している。また、図 10〜図 15 の各図において、やや太い破線で示す矩形状の領域 Bは、不良観察画像から設定 されて候補配線の抽出に用いられる解析領域を示すものとする。
[0096] このような配線情報でのパターンデータ群に対し、不良観察画像において設定され た解析領域 Bを参照して不良の候補配線の抽出が行われる。図 16は、等電位追跡 による候補配線の抽出結果の一例として、抽出レイヤを Met2、 Met3の 2つのレイヤ 、追跡レイヤを Metl、 Met2、 Met3、 Met4、 Polyの 5つのレイヤに設定して等電位 追跡を行った結果を示す。
[0097] また、この例では、終端レイヤを Polyに設定して、 Polyレイヤ内で終端して 、る配 線のみを抽出するゲート認識ありの追跡モードで等電位追跡を行った結果を示して いる。ポリシリコンレイヤは、トランジスタのゲートが接続されているレイヤである。した がって、このような終端レイヤを設定することにより、発光しているトランジスタを分離し て検出することができる。このような構成によれば、半導体デバイスの不良解析の精 度を向上することが可能となる。
[0098] このような候補配線の抽出条件において、抽出レイヤである Met2レイヤ、 Met3レ ィャにある配線パターン D2、 D3のうちで解析領域 B内にある（解析領域 Bを通過す る）配線パターン力 不良の候補配線を構成している可能性がある配線パターン部 分として抽出される。そして、この抽出された配線パターンを起点として、等電位追跡 が行われる。この配線パターンの等電位追跡は、追跡レイヤである Metl、 Met2、 M et3、 Met4、 Polyの各レイヤにある配線パターンを対象とし、それらの接続関係を参 照して行われる。
[0099] また、等電位追跡の結果、終端レイヤとして設定されて 、る Polyレイヤ内で終端し な力つたものについては不良の候補配線から除外し、 Polyレイヤにある配線パター ン DOで終端した配線を候補配線として抽出する。図 16においては、 DO— VO— D1 — VI— D2— V2— D3— V3— D4の順で各レイヤでの配線パターン及びビアにより 接続された配線が、候補配線として抽出されている。
[0100] 図 17は、等電位追跡による候補配線の抽出結果の他の例として、上記した図 16の 例と同様に、抽出レイヤを Met2、 Met3の 2つのレイヤ、追跡レイヤを Metl、 Met2 、 Met3、 Met4、 Polyの 5つのレイヤに設定して等電位追跡を行った結果を示す。ま た、この例では、終端レイヤを設定せず、終端レイヤを参照せずに配線の抽出を行う ゲート認識なしの追跡モードで等電位追跡を行った結果を示している。
[0101] ここで、図 17において、実線は Polyレイヤ内で終端している配線（図 16に示した配 線)を示し、破線はそれ以外で抽出された配線を示している。このようにゲート認識な しのモードでは、ゲート認識ありの場合に比べて多くの配線が候補配線として抽出さ れる。このような候補配線の追跡モードは、例えば不良観察画像の取得条件など、具 体的な解析条件に応じて適宜選択することが好まし ヽ。
[0102] また、具体的な候補配線の追跡方法については、以上の方法以外にも、様々な方 法を用いることが可能である。例えば、上記した例では GDSIIデータ等を用いた配線 の等電位追跡においてトランジスタのゲートに着目する方法を説明した力 それ以外 にも、例えば抵抗異常やオープン不良が発生しやすいビアに着目して配線解析を行 うなどの方法を用いることも可能である。
[0103] また、トランジスタに着目して配線解析を行う場合、配線に対する終端トランジスタの 数を取得してリスト内に表示し、あるいは、レイアウト画像上にも配線終端トランジスタ の箇所にマーク表示を行うことで、不良解析の操作者が不良箇所を推定しやすい環 境を提供しても良い。また、候補配線の等電位追跡の際には、抽出された配線 (等電 位線)の名称として設計時の配線の名称を付与することも好ましい。これにより、等電 位追跡とともにトランジスタレベルでの解析を行うことができ、不良診断とのリンクも可 能となる。
[0104] 次に、図 1及び図 2に示した半導体不良解析装置 10において、不良解析部 13の 領域設定部 131で行われる領域設定等について、さらに説明する。
[0105] 上記した不良解析装置 10では、解析領域設定部 136で解析領域を設定し、この 解析領域を参照して半導体デバイスの配線などにっ 、ての不良解析を行って 、る。 ここで、この解析領域の設定については、上記したようにレイアウト座標系上の領域と して設定することにより、他のデータとの間での領域データの共用が可能となるなど、 解析領域の利用範囲を広げることができる。
[0106] そのような解析領域の利用方法の一例として、良品の半導体デバイスに対して取得 される観察画像を標準とし、この標準観察画像を参照して、他の半導体デバイスを検 查する際の不良観察画像 P2に対して必要なマスク処理を行う方法がある。この場合 、具体的には例えば、不良解析部 13のマスク領域設定部 137において、良品の半 導体デバイスの観察画像を参照してマスク領域を設定する方法を用いることができる
。これに対して、解析領域設定部 136は、マスク領域設定部 137で設定されたマスク 領域によってマスク処理された不良観察画像 P2を用いて、反応領域の抽出、及び解 析領域の設定を行うことが好まし 、。
[0107] このように、良品の半導体デバイスなどを対象として取得された標準観察画像を用 い、良品発光等に起因する領域に対応してマスク領域を設定することにより、不良観 察画像力 抽出された反応領域のうちで不良に起因するものではない領域を除外し た上で解析領域の設定を行うことが可能となる。これにより、不良観察画像を用いた 半導体デバイスの不良解析の確実性が向上される。
[0108] 例えば、半導体デバイスのオープン不良の解析を行う場合、 LSIを動作させた状態 で発光解析を行うことが有効な場合があるが、このような解析では、本来の不良箇所 以外の部分でも発光が生じることが多い。また、これ以外にも、他の要因で不良箇所 以外の部分で発光が生じる場合がある。これに対して、良品の半導体デバイスに対 して発光解析を行っておき、その結果を参照して不良観察画像 P2に対してマスク処 理を行うことにより、本来の不良箇所についての不良解析を確実に実行することが可 能となる。なお、不良観察画像 P2に対するマスク処理の具体的な方法については、 例えばマスク領域内で各画素の輝度値を 0とする方法、あるいはマスク領域内にある 反応領域、解析領域を消去する方法などを用いることができる。
[0109] また、このようなマスク領域の指定については、例えば領域にマスク属性を付与する など、具体的には様々な方法を用いて良い。また、半導体デバイスにおいてレイァゥ ト上、発光が生じることが事前に予測される箇所があるなどの場合には、そのような箇 所についてあら力じめレイアウト座標系でマスク領域を設定しても良い。また、不良観 察画像に対するマスク処理については、上記したようにソフト的に画像の加工処理を 行うことでマスク処理を行うことが好ましい。また、このような方法以外にも、例えば、観 察画像取得時に半導体デバイスと撮像装置との間にマスク用のフィルタ (例えばバタ ーンを制御可能な液晶マスク）を配置するなどの方法でハード的にマスク処理を行つ ても良い。
[0110] 良品などの標準の半導体デバイスに対して取得された標準観察画像を、不良観察 画像とあわせて不良解析に用いる場合、標準観察画像と不良観察画像との間で差 分を取ることで不良解析処理を行う方法も有効である。具体的には例えば、良品の 標準観察画像での解析領域と、不良品の不良観察画像での解析領域との間で差分 を取り、それぞれにおいて設定されている解析領域のうちで重なった共通部分を含 むものを除外する。これ〖こより、良品で OFF、不良品で ONの解析領域、及び良品で ON、不良品で OFFの解析領域などの不一致部分を疑わしい領域として抽出するこ とがでさる。
[0111] また、不良解析に用いられる不良観察画像 P2としては、図 3及び図 4においては発 光画像を例示したが、例えば、 OBIRCH画像などの他の観察画像を不良観察画像 P2として用いた場合でも、同様の不良解析方法を適用可能である。また、不良観察 画像としては、単一条件での 1回の観察で得られた画像を用いることができるが、そ れに限らず、例えば図 18に示すように、それぞれ異なる条件で取得された複数の不 良観察画像を重ね合わせて生成された不良観察画像を用いても良 、。
[0112] 図 18に示す例においては、図 18 (a)は、第 1の条件で取得された発光画像カも抽 出された反応領域 Al、及び解析領域 B1を示している。また、図 18 (b)は、第 1の条 件とは異なる第 2の条件で取得された発光画像力 抽出された反応領域 A2、及び 解析領域 B2を示している。また、図 18 (c)は、 OBIRCH画像カゝら抽出された反応領 域 A3、及び解析領域 B3を示している。
[0113] これらの図 18 (a)〜（c)に示した 3種類の不良観察画像に対し、図 18 (d)に示すよ うにそれらの画像 (解析領域)を重ね合わせる。これにより、図 18 (e)に示すように、 解析領域 B1〜B3の 3つの解析領域を利用してネット Cについての不良解析を実行 することが可能となる。また、このような不良観察画像の重ね合わせ (解析領域の重 ね合わせ)を行う場合にも、その座標系が共通のレイアウト座標系となっていることが 好ましい。
[0114] また、解析領域を用いた不良解析においては、半導体デバイスでの反応の発生状 況、及び画像取得条件などに応じて、半導体デバイスで解析対象となる層を指定す ることが好ましい。このような構成によれば、不良観察画像の具体的な取得方法等を 参照し、必要に応じて不良解析の対象とする層を選択、指定することが可能となる。 これにより、不良観察画像を用いた半導体デバイスの不良解析の確実性が向上され る。
[0115] このような方法としては、具体的には、解析領域を設定して配線抽出を行う際、解析 領域内を通過する配線の抽出について所望の層を指定し、不良解析については全 層を指定する等の方法がある。なお、このような層の選択、指定については、上記し たように、配線情報解析部 132によって実行される等電位追跡において抽出レイヤ、 及び追跡レイヤを設定する構成を用いることができる。あるいは、図 2に示したように、 不良解析部 13にお ヽて配線情報解析部 132とは別に、半導体デバイスの積層構造 に対し、不良解析の対象とする層の選択を行う解析対象選択部 135を設けても良い
[0116] 図 19は、解析対象とする層の選択方法の一例を示す図である。不良観察画像とし て OBIRCH画像を用いる場合、図 19に示すように、半導体デバイスの積層構造のう ちで測定用のレーザ光が到達可能な範囲は限られている。例えば、半導体デバイス に対して表面側力 解析を行おうとすると、幅広の電源ライン等でレーザ光が遮断さ れるため、裏面解析が不可欠である。一方、半導体デバイスの裏面側からレーザ光 を入射させる場合、例えば最下層から 4層くらいまでし力レーザ光が到達しない。した がって、不良観察画像が OBIRCH画像である場合には、このレーザ光が到達可能 な範囲にある層を、解析領域内を通過するネットを抽出する際の解析対象とする層 の指定を行なうことが好まし 、。
[0117] 本発明による半導体不良解析装置、不良解析方法、及び不良解析プログラムは、 上記した実施形態及び構成例に限られるものではなぐ様々な変形が可能である。 例えば、ノターンデータ群を用いた候補配線の等電位追跡については、上記した例 では抽出レイヤ、及び追跡レイヤを設定して等電位追跡を行う構成にっ 、て説明し たが、このような方法に限らず、抽出レイヤや追跡レイヤ等を設定可能な構成とせず に、配線パターンの抽出、追跡ともに常に全レイヤを対象として解析を行っても良い
[0118] ここで、上記実施形態による半導体不良解析装置では、半導体デバイスの不良を 解析する半導体不良解析装置であって、（1)半導体デバイスの観察画像として、不 良についての検査を行って得られた、不良に起因する反応情報を含む不良観察画 像を取得する検査情報取得手段と、（2)半導体デバイスのレイァ外情報を取得する レイアウト情報取得手段と、（3)不良観察画像及びレイアウト情報を参照して半導体 デバイスの不良についての解析を行う不良解析手段とを備え、（4)不良解析手段は 、不良観察画像を参照し、反応情報に対応して解析領域を設定するための領域設 定手段と、半導体デバイスのレイアウトに含まれる複数の配線について解析領域を参 照して不良解析を行う配線情報解析手段とを有し、（5)レイアウト情報は、半導体デ バイスの積層構造における複数のレイヤのそれぞれでの配線パターンのパターンデ ータ群によって半導体デバイスの複数の配線の構成が記述された配線情報を含み、 (6)配線情報解析手段は、複数の配線のうちで解析領域を通過する配線を不良の 候補配線として抽出するとともに、候補配線の抽出において、パターンデータ群を用 V、た配線パターンの等電位追跡を行うことで、候補配線を抽出する構成を用いて ヽ る。
[0119] また、半導体不良解析方法では、半導体デバイスの不良を解析する半導体不良解 析方法であって、（1)半導体デバイスの観察画像として、不良についての検査を行つ て得られた、不良に起因する反応情報を含む不良観察画像を取得する検査情報取 得ステップと、 (2)半導体デバイスのレイアウト情報を取得するレイアウト情報取得ス テツプと、（3)不良観察画像及びレイアウト情報を参照して半導体デバイスの不良に ついての解析を行う不良解析ステップとを備え、（4)不良解析ステップは、不良観察 画像を参照し、反応情報に対応して解析領域を設定するための領域設定ステップと 、半導体デバイスのレイアウトに含まれる複数の配線にっ 、て解析領域を参照して不 良解析を行う配線情報解析ステップとを含み、（5)レイアウト情報は、半導体デバイス の積層構造における複数のレイヤのそれぞれでの配線パターンのパターンデータ群 によって半導体デバイスの複数の配線の構成が記述された配線情報を含み、 (6)配 線情報解析ステップは、複数の配線のうちで解析領域を通過する配線を不良の候補 配線として抽出するとともに、候補配線の抽出において、パターンデータ群を用いた 配線パターンの等電位追跡を行うことで、候補配線を抽出する構成を用いて!/、る。 また、半導体不良解析プログラムでは、半導体デバイスの不良を解析する半導体 不良解析をコンピュータに実行させるためのプログラムであって、（1)半導体デバイス の観察画像として、不良についての検査を行って得られた、不良に起因する反応情 報を含む不良観察画像を取得する検査情報取得処理と、 (2)半導体デバイスのレイ アウト情報を取得するレイアウト情報取得処理と、（3)不良観察画像及びレイアウト情 報を参照して半導体デバイスの不良についての解析を行う不良解析処理とをコンビ ユータに実行させ、（4)不良解析処理は、不良観察画像を参照し、反応情報に対応 して解析領域を設定するための領域設定処理と、半導体デバイスのレイアウトに含ま れる複数の配線について解析領域を参照して不良解析を行う配線情報解析処理と を含み、（5)レイアウト情報は、半導体デバイスの積層構造における複数のレイヤの それぞれでの配線パターンのパターンデータ群によって半導体デバイスの複数の配 線の構成が記述された配線情報を含み、（6)配線情報解析処理は、複数の配線のう ちで解析領域を通過する配線を不良の候補配線として抽出するとともに、候補配線 の抽出において、パターンデータ群を用いた配線パターンの等電位追跡を行うこと で、候補配線を抽出する構成を用いている。 [0121] ここで、候補配線の抽出については、不良解析装置は、配線情報解析手段が、半 導体デバイスの複数のレイヤに対し、解析領域を通過する候補配線の抽出に用いる 抽出レイヤと、配線パターンの等電位追跡に用いる追跡レイヤとを設定することが好 ましい。同様に、不良解析方法は、配線情報解析ステップが、半導体デバイスの複 数のレイヤに対し、解析領域を通過する候補配線の抽出に用いる抽出レイヤと、配 線パターンの等電位追跡に用いる追跡レイヤとを設定することが好ましい。同様に、 不良解析プログラムは、配線情報解析処理が、半導体デバイスの複数のレイヤに対 し、解析領域を通過する候補配線の抽出に用いる抽出レイヤと、配線パターンの等 電位追跡に用いる追跡レイヤとを設定することが好ま 、。
[0122] このように、半導体デバイスを構成する複数のレイヤにおいて、具体的な積層構造 及びデバイス構造に応じて抽出レイヤと、追跡レイヤとをそれぞれ設定することにより 、配線パターンの等電位追跡による候補配線の抽出を好適に実行することができる。
[0123] さらに、候補配線の抽出について、不良解析装置は、配線情報解析手段が、半導 体デバイスの複数のレイヤに対し、配線パターンの等電位追跡が終了する終端レイ ャを設定することが好ましい。同様に、不良解析方法は、配線情報解析ステップが、 半導体デバイスの複数のレイヤに対し、配線パターンの等電位追跡が終了する終端 レイヤを設定することが好ましい。同様に、不良解析プログラムは、配線情報解析処 理力 半導体デバイスの複数のレイヤに対し、配線パターンの等電位追跡が終了す る終端レイヤを設定することが好まし 、。
[0124] このように、半導体デバイスを構成する複数のレイヤにおいて、等電位追跡が終了 する終端レイヤを設定することにより、例えばトランジスタのゲートが接続されているレ ィャを終端レイヤに指定して、発光しているトランジスタを分離して検出するなど、様 々な不良解析の実行が可能となる。
[0125] また、このように終端レイヤの設定が可能な構成においては、不良解析装置は、配 線情報解析手段が、配線パターンの等電位追跡における追跡モードとして、終端レ ィャ内で終端している配線のみを抽出する第 1のモードと、終端レイヤを参照せずに 配線の抽出を行う第 2のモードとを有することとしても良い。
[0126] 同様に、不良解析方法は、配線情報解析ステップが、配線パターンの等電位追跡 における追跡モードとして、終端レイヤ内で終端している配線のみを抽出する第 1の モードと、終端レイヤを参照せずに配線の抽出を行う第 2のモードとを有することとし ても良い。
[0127] 同様に、不良解析プログラムは、配線情報解析処理が、配線パターンの等電位追 跡における追跡モードとして、終端レイヤ内で終端している配線のみを抽出する第 1 のモードと、終端レイヤを参照せずに配線の抽出を行う第 2のモードとを有することと しても良い。
[0128] このような構成によれば、例えば不良解析に用いる不良観察画像の画像取得条件 、あるいは半導体デバイスでの反応の発生状況などに応じて配線パターンの追跡モ ードを切り換えることが可能となる。これにより、不良観察画像を用いた半導体デバイ スの不良解析の確実性が向上される。
[0129] さらに、不良解析装置は、配線情報解析手段が、配線パターンの等電位追跡につ いて、抽出する配線パターンの数を制限する最大抽出パターン数を設定することが 好ましい。同様に、不良解析方法は、配線情報解析ステップ力 配線パターンの等 電位追跡について、抽出する配線パターンの数を制限する最大抽出パターン数を設 定することが好ましい。同様に、不良解析プログラムは、配線情報解析処理が、配線 パターンの等電位追跡について、抽出する配線パターンの数を制限する最大抽出 パターン数を設定することが好ましい。これにより、 GDSデータなどの配線情報を用 いた配線パターンの等電位追跡による候補配線の抽出を好適に実行することができ る。
[0130] また、不良解析装置は、領域設定手段が、解析領域を半導体デバイスのレイアウト に対応するレイアウト座標系で設定することが好ましい。同様に、不良解析方法は、 領域設定ステップが、解析領域を半導体デバイスのレイアウトに対応するレイアウト座 標系で設定することが好ましい。同様に、不良解析プログラムは、領域設定処理が、 解析領域を半導体デバイスのレイアウトに対応するレイアウト座標系で設定すること が好ましい。
[0131] このように、不良観察画像カゝら抽出、設定される解析領域を、画像上での座標系で はなくレイアウト座標系で表現することにより、半導体デバイスのレイアウトに含まれる 複数の配線力ゝらの候補配線の抽出を、レイアウト座標系で設定された解析領域を参 照して効率良く実行することが可能となる。
産業上の利用可能性
本発明は、不良観察画像を用いた半導体デバイスの不良の解析を確実かつ効率 良く行うことが可能な半導体不良解析装置、不良解析方法、及び不良解析プロダラ ムとして利用可能である。

Claims

請求の範囲
[1] 半導体デバイスの不良を解析する半導体不良解析装置であって、
半導体デバイスの観察画像として、不良についての検査を行って得られた、不良に 起因する反応情報を含む不良観察画像を取得する検査情報取得手段と、
前記半導体デバイスのレイアウト情報を取得するレイアウト情報取得手段と、 前記不良観察画像及び前記レイアウト情報を参照して前記半導体デバイスの不良 についての解析を行う不良解析手段とを備え、
前記不良解析手段は、前記不良観察画像を参照し、前記反応情報に対応して解 析領域を設定するための領域設定手段と、前記半導体デバイスのレイアウトに含ま れる複数の配線について前記解析領域を参照して不良解析を行う配線情報解析手 段とを有し、
前記レイアウト情報は、前記半導体デバイスの積層構造における複数のレイヤのそ れぞれでの配線パターンのパターンデータ群によって前記半導体デバイスの前記複 数の配線の構成が記述された配線情報を含み、
前記配線情報解析手段は、前記複数の配線のうちで前記解析領域を通過する配 線を不良の候補配線として抽出するとともに、前記候補配線の抽出において、前記 パターンデータ群を用いた前記配線パターンの等電位追跡を行うことで、前記候補 配線を抽出することを特徴とする半導体不良解析装置。
[2] 前記配線情報解析手段は、前記半導体デバイスの前記複数のレイヤに対し、前記 解析領域を通過する前記候補配線の抽出に用いる抽出レイヤと、前記配線パターン の前記等電位追跡に用いる追跡レイヤとを設定することを特徴とする請求項 1記載の 不良解析装置。
[3] 前記配線情報解析手段は、前記半導体デバイスの前記複数のレイヤに対し、前記 配線パターンの前記等電位追跡が終了する終端レイヤを設定することを特徴とする 請求項 1または 2記載の不良解析装置。
[4] 前記配線情報解析手段は、前記配線パターンの前記等電位追跡における追跡モ ードとして、前記終端レイヤ内で終端している配線のみを抽出する第 1のモードと、前 記終端レイヤを参照せずに配線の抽出を行う第 2のモードとを有することを特徴とす る請求項 3記載の不良解析装置。
[5] 前記配線情報解析手段は、前記配線パターンの前記等電位追跡につ!ヽて、抽出 する前記配線パターンの数を制限する最大抽出パターン数を設定することを特徴と する請求項 1〜4のいずれか一項記載の不良解析装置。
[6] 前記領域設定手段は、前記解析領域を前記半導体デバイスのレイアウトに対応す るレイアウト座標系で設定することを特徴とする請求項 1〜5のいずれか一項記載の 不良解析装置。
[7] 半導体デバイスの不良を解析する半導体不良解析方法であって、
半導体デバイスの観察画像として、不良についての検査を行って得られた、不良に 起因する反応情報を含む不良観察画像を取得する検査情報取得ステップと、 前記半導体デバイスのレイアウト情報を取得するレイアウト情報取得ステップと、 前記不良観察画像及び前記レイアウト情報を参照して前記半導体デバイスの不良 についての解析を行う不良解析ステップとを備え、
前記不良解析ステップは、前記不良観察画像を参照し、前記反応情報に対応して 解析領域を設定するための領域設定ステップと、前記半導体デバイスのレイアウト〖こ 含まれる複数の配線について前記解析領域を参照して不良解析を行う配線情報解 析ステップとを含み、
前記レイアウト情報は、前記半導体デバイスの積層構造における複数のレイヤのそ れぞれでの配線パターンのパターンデータ群によって前記半導体デバイスの前記複 数の配線の構成が記述された配線情報を含み、
前記配線情報解析ステップは、前記複数の配線のうちで前記解析領域を通過する 配線を不良の候補配線として抽出するとともに、前記候補配線の抽出において、前 記パターンデータ群を用いた前記配線パターンの等電位追跡を行うことで、前記候 補配線を抽出することを特徴とする半導体不良解析方法。
[8] 前記配線情報解析ステップは、前記半導体デバイスの前記複数のレイヤに対し、 前記解析領域を通過する前記候補配線の抽出に用いる抽出レイヤと、前記配線バタ ーンの前記等電位追跡に用いる追跡レイヤとを設定することを特徴とする請求項 7記 載の不良解析方法。
[9] 前記配線情報解析ステップは、前記半導体デバイスの前記複数のレイヤに対し、 前記配線パターンの前記等電位追跡が終了する終端レイヤを設定することを特徴と する請求項 7または 8記載の不良解析方法。
[10] 前記配線情報解析ステップは、前記配線パターンの前記等電位追跡における追跡 モードとして、前記終端レイヤ内で終端している配線のみを抽出する第 1のモードと、 前記終端レイヤを参照せずに配線の抽出を行う第 2のモードとを有することを特徴と する請求項 9記載の不良解析方法。
[11] 前記配線情報解析ステップは、前記配線パターンの前記等電位追跡につ!、て、抽 出する前記配線パターンの数を制限する最大抽出パターン数を設定することを特徴 とする請求項 7〜： LOのいずれか一項記載の不良解析方法。
[12] 前記領域設定ステップは、前記解析領域を前記半導体デバイスのレイアウトに対応 するレイアウト座標系で設定することを特徴とする請求項 7〜11のいずれか一項記載 の不良解析方法。
[13] 半導体デバイスの不良を解析する半導体不良解析をコンピュータに実行させるた めのプログラムであって、
半導体デバイスの観察画像として、不良についての検査を行って得られた、不良に 起因する反応情報を含む不良観察画像を取得する検査情報取得処理と、
前記半導体デバイスのレイアウト情報を取得するレイアウト情報取得処理と、 前記不良観察画像及び前記レイアウト情報を参照して前記半導体デバイスの不良 についての解析を行う不良解析処理とをコンピュータに実行させ、
前記不良解析処理は、前記不良観察画像を参照し、前記反応情報に対応して解 析領域を設定するための領域設定処理と、前記半導体デバイスのレイアウトに含ま れる複数の配線について前記解析領域を参照して不良解析を行う配線情報解析処 理とを含み、
前記レイアウト情報は、前記半導体デバイスの積層構造における複数のレイヤのそ れぞれでの配線パターンのパターンデータ群によって前記半導体デバイスの前記複 数の配線の構成が記述された配線情報を含み、
前記配線情報解析処理は、前記複数の配線のうちで前記解析領域を通過する配 線を不良の候補配線として抽出するとともに、前記候補配線の抽出において、前記 パターンデータ群を用いた前記配線パターンの等電位追跡を行うことで、前記候補 配線を抽出することを特徴とする半導体不良解析プログラム。
[14] 前記配線情報解析処理は、前記半導体デバイスの前記複数のレイヤに対し、前記 解析領域を通過する前記候補配線の抽出に用いる抽出レイヤと、前記配線パターン の前記等電位追跡に用いる追跡レイヤとを設定することを特徴とする請求項 13記載 の不良解析プログラム。
[15] 前記配線情報解析処理は、前記半導体デバイスの前記複数のレイヤに対し、前記 配線パターンの前記等電位追跡が終了する終端レイヤを設定することを特徴とする 請求項 13または 14記載の不良解析プログラム。
[16] 前記配線情報解析処理は、前記配線パターンの前記等電位追跡における追跡モ ードとして、前記終端レイヤ内で終端している配線のみを抽出する第 1のモードと、前 記終端レイヤを参照せずに配線の抽出を行う第 2のモードとを有することを特徴とす る請求項 15記載の不良解析プログラム。
[17] 前記配線情報解析処理は、前記配線パターンの前記等電位追跡にっ ヽて、抽出 する前記配線パターンの数を制限する最大抽出パターン数を設定することを特徴と する請求項 13〜16のいずれか一項記載の不良解析プログラム。
[18] 前記領域設定処理は、前記解析領域を前記半導体デバイスのレイアウトに対応す るレイアウト座標系で設定することを特徴とする請求項 13〜 17のいずれか一項記載 の不良解析プログラム。
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