WO2006073057A1 - 固体撮像装置 - Google Patents

固体撮像装置

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WO2006073057A1
WO2006073057A1 PCT/JP2005/023459 JP2005023459W WO2006073057A1 WO 2006073057 A1 WO2006073057 A1 WO 2006073057A1 JP 2005023459 W JP2005023459 W JP 2005023459W WO 2006073057 A1 WO2006073057 A1 WO 2006073057A1
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period
signal
imaging device
line
state imaging
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PCT/JP2005/023459
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Inventor
Masayuki Masuyama
Yoshiyuki Matsunaga
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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Priority to EP05820155A priority patent/EP1835733A1/en
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Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a solid-state imaging device capable of obtaining a video signal with a wide dynamic range.
  • pixels are deleted by partially extracting an image called thinning.
  • an amplification type solid-state imaging device addition of pixel signals in the vertical direction is performed in the imaging device.
  • FIG. 1 is a diagram illustrating a configuration of a “solid-state imaging device” (see Patent Document 1), and is an example of a solid-state imaging device that performs addition of pixel signals in the vertical direction within the imaging device.
  • the conventional solid-state imaging device transmits the unit cell 500, the image area 510 in which nX m unit cells 500 are arranged in a matrix, and the signal voltage of the unit cell 500 to the signal processing unit 550 in units of columns.
  • the first vertical signal line 520, the row selection circuit 530 that selects the unit cell 500 in a row unit, the load transistor group 540, and the signal voltage transmitted through the first vertical signal line 520 are held,
  • a signal processing unit 550 that cuts noise
  • a column selection circuit 560 that selects unit cells 500 in units of columns, a horizontal signal line 570 that transmits a signal voltage output from the signal processing unit 550 to an output amplifier 580, and an output It consists of an amplifier 580.
  • FIG. 1 for simplification of description, an n-row, m-column unit cell 500 is shown.
  • the unit cell 500 includes a photodiode 501 that converts light into a signal charge and stores it.
  • the readout transistor 502 that reads the signal of the photodiode 501
  • the amplification transistor 503 that amplifies the signal voltage of the photodiode 501
  • the reset transistor 504 that resets the signal voltage of the photodiode 501
  • the row that reads the amplified signal voltage
  • the vertical selection transistor 505 for selecting the FD and the FD (floating diffusion) unit 506 for detecting the signal voltage of the photodiode 501 are also configured.
  • FIG. 2 is a diagram showing a circuit configuration of the signal processing unit 550.
  • the signal processing unit 550 includes a sample hold transistor 600 connected to the first vertical signal line 520, a clamp capacitor 610 connected to the first vertical signal line 520 via the sample hold transistor 600, A second vertical signal line 620 connected to the first vertical signal line 520 through the clamp capacitor 610, a sampling transistor 630a, 630b, 630c connected to the second vertical signal line 620, and a clamp ⁇ transistor 640, a column selection transistor 650 connected to the second vertical signal line 620, a sampling capacitor 660a connected to the second vertical signal line 620 through the sampling transistor 630a, and a first through the sampling transistor 630b.
  • the sampling capacitor 660b connected to the second vertical signal line 620 and the sampling capacitor 660 connected to the second vertical signal line 620 via the sampling transistor 630c.
  • the sample hold transistor 600 is turned on in response to the application of the sampling pulse for setting the SP line to the high level, and transmits the signal voltage transmitted by the first vertical signal line 520 to the clamp capacitor 610. .
  • the clamp transistor 640 is turned on, and a CPDC voltage is applied to the terminal B of the clamp capacitor 610.
  • the clamp capacitor 610 retains the voltage between terminals A and B at reset, thereby eliminating fixed pattern noise that differs for each unit cell 500.
  • the second vertical signal line 620 transmits the signal voltage transmitted from the first vertical signal line 520 via the clamp capacitor 610.
  • the sampling transistor 630a is turned on in response to the application of the capacitance selection pulse A that sets the SWA line to the noise level, and transfers the signal voltage transmitted by the second vertical signal line 620 to the sampling capacitor 660a. Or signal voltage of sampling capacity 660a Is transferred to the second vertical signal line 620.
  • the sampling transistor 630b is turned on in response to the application of the capacitance selection pulse B for setting the SWB line to the noise level, and is capable of transferring the signal voltage transmitted by the second vertical signal line 620 to the sampling capacitor 660b.
  • the signal voltage of the sampling capacitor 660b is transferred to the second vertical signal line 620.
  • the sampling transistor 630c is turned on in response to the application of the capacitor selection pulse C that sets the SWC line to the high level, and transfers the signal voltage transmitted by the second vertical signal line 620 to the sampling capacitor 660c. Alternatively, the signal voltage of the sampling capacitor 660c is transferred to the second vertical signal line 620.
  • the clamp transistor 640 is turned on in response to the application of the clamp pulse for setting the CP line to the high level, the second vertical signal line 620, the clamp capacitor 610, and the sampling capacitors 660a, 660b, 660c. To the potential of the CPDC line.
  • the column selection transistor 650 is turned on in response to the application of the column selection pulse that brings the CSEL line to the high level, and the charge stored in the sampling capacitors 660a, 660b, and 660c is converted into a horizontal signal. Forward to line 570.
  • Sampling capacitors 660a, 660b, and 660c each store the signal voltage read for each row.
  • the sampling capacitor 660a stores the signal voltage read from the unit cell 500 in the nth row
  • the sampling capacitor 660b stores the signal voltage read from the unit cell 500 in the n ⁇ 1th row
  • the sampling capacitor 660c stores the signal voltage read from the unit cell 500 in the n ⁇ second row.
  • a row selection pulse n that sets the LSET (n) line to the noise level is applied to the vertical selection transistor 505 of the unit cell 500 in the n-th row.
  • the vertical selection transistor 505 is turned on, and a source follower circuit is formed by the amplification transistor 503 and the load transistor group 540, and the voltage following the power supply voltage of the unit cell 500 has its source follower circuit power as the first vertical signal line 520. Is output.
  • a sampling pulse for setting the SP line to the noise level is applied to the sample hold transistor 600.
  • the sample and hold transistor 600 is turned on and the source The voltage output to the first vertical signal line 520 from the lower circuit force is held in the clamp capacitor 610.
  • a clamp pulse for setting the CP line to the noise level is applied to the clamp transistor 640.
  • the clamp transistor 640 is turned on, and the second vertical signal line 620 side of the clamp capacitor 610 is reset to the CPDC line potential.
  • the sampling transistor 630a since the capacitor selection pulse A that applies the SWA line to the noise level is applied, the sampling transistor 630a is turned on, and the sampling capacitor 660a is reset to the potential of the CPDC line.
  • a reset pulse n for setting the RESET (n) line to a high level is applied to the reset transistor 504.
  • the reset transistor 504 is turned on, and the potential of the FD unit 506 is reset.
  • the gate voltage of the amplifying transistor 503 connected to the FD section 506 becomes the potential of the FD section 506, and the voltage corresponding to this voltage, specifically, the voltage given by (FD section potential-Vt) X is the first. Is output to the vertical signal line 520.
  • Vt is the threshold voltage of the amplification transistor 503
  • a is the voltage amplification factor.
  • a clamp pulse for lowering the CP line is applied to the clamp transistor 640, the clamp transistor 640 is turned off, and the second vertical signal line 620 is floated.
  • a read pulse n that sets the READ (n) line to a high level is applied to the read transistor 502.
  • the reading transistor 502 is turned on and transferred to the signal charge force FD unit 506 accumulated in the photodiode 501.
  • the gate voltage of the amplification transistor 503 connected to the FD section 506 becomes the potential of the FD section 506, and the voltage corresponding to this voltage, specifically, the voltage given by (FD section potential-Vt) Xa is the first voltage. 1 is output to the vertical signal line 520.
  • the clamp pulse for lowering the CP line is applied to the clamp transistor 640, the clamp transistor 640 is turned off, and the sampling capacitor 660a is reset when the potential of the FD section 506 is reset.
  • n The unit cell 500 in the first row is selected, and the capacity is selected to set the SWB line to the noise level.
  • the selection pulse B By selecting the selection pulse B and repeating the same operation, the signal voltage of the unit cell 500 in the n ⁇ lth row is accumulated in the sampling capacitor 660b. Then, the capacitor selection pulse B that makes the SWB line low is applied, and the sampling transistor 630b is turned off.
  • the unit cell 500 in the n-second row is selected, and the capacitor selection pulse C for setting the SWC line to the high level is applied.
  • the sampling capacitor 660c has n—The signal voltage of the unit cell 500 in the second row is stored. Then, the capacitance selection pulse C that makes the SWC line low is applied, and the sampling transistor 630c is turned off.
  • capacitance selection pulse A, capacitance selection pulse B, and capacitance selection pulse C that set the SWA line, SWB line, and SWC line to the noise level are applied simultaneously, and sampling transistors 630a, 630b, and 630c are turned on. It becomes a state.
  • any one of capacitance selection pulse A, capacitance selection pulse B, and capacitance selection pulse C is applied, and only one of sampling transistors 630a, 630b, and 630c is turned on. State.
  • the column selection pulse m for setting the CSEL (m) line to the high level, the column selection pulse m-1 for setting the CSEL (m-1) line to the high level, and so on are sequentially applied to the column selection transistor 650.
  • each column selection transistor 650 is sequentially turned on, and the signal voltages accumulated in the sampling capacitor 660a, the sampling capacitor 660b, and the sampling capacitor 660c are added and sequentially output to the horizontal signal line 570.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-260783
  • the conventional solid-state imaging device can detect only the amount of light in the range until the signal charge generated by the photodiode 501 overflows, that is, the range up to the saturation level of the photodiode 501. If the amount of light exceeds the saturation level, only a certain amount of signal charge is transferred to the FD unit 506, so the potential of the FD unit 506 becomes constant and becomes saturated. Therefore, it is extremely bright when shooting indoors and outdoors.
  • a V, (high brightness) subject and a relatively low (low brightness) subject are mixed, there is a problem that the high brightness part is overexposed or the low intensity part is overshadowed. That is, the conventional solid-state imaging device has a problem that the dynamic range is narrow.
  • Japanese Patent Laid-Open No. 11-313257 which aims to solve the above problem, discloses a solid-state imaging device having an expanded dynamic range by outputting a signal corresponding to the logarithm of the incident light quantity. Yes.
  • this solid-state imaging device has a problem that it is difficult to reduce the size because there are many components of the pixel circuit.
  • an object of the present invention is to realize a solid-state imaging device with a high dynamic range.
  • the solid-state imaging device of the present invention is an amplification type solid-state imaging device, a photoelectric conversion unit that converts light into signal charges and stores the signal, and a signal of the photoelectric conversion unit.
  • a readout control unit that controls the readout unit so that signal charges are read out.
  • the solid-state imaging device further includes a row selection unit for selecting a row, a first capacitor element and a second capacitor element connected to the unit cell for each column, and the first capacitor element.
  • a capacitance selection means for selecting one of the second capacitance elements, wherein the capacitance selection means respectively receives the amplified signals corresponding to the signal charges accumulated in the first period and the second period.
  • the first capacitor element and the second capacitor element may be selected to be stored, and the first period and the second period may be shorter than one vertical scanning period, or the first period One of the period and the second period, whichever is shorter This period may be shorter than one horizontal scanning period.
  • the first capacitor element and the second capacitor element may have different capacitance values.
  • signal charges are accumulated in the unit cells in different accumulation periods, and amplified signals corresponding to the signal charges are accumulated in different capacitive elements, so that the photodiodes of the unit cells are not saturated. It is possible to shoot in a short time and a sufficiently long time, and the dynamic range can be expanded.
  • the solid-state imaging device further includes a horizontal signal line connected to the first capacitor element and the second capacitor element, and the capacitor selection unit includes the first capacitor element and the first capacitor element.
  • the amplified signal of the second capacitive element may be selected so as to be simultaneously read out to the horizontal signal line.
  • the amplified signals accumulated in the different capacitive elements are added by the horizontal signal line, so that the dynamic range can be expanded without newly providing a frame memory or the like, and the chip area is increased.
  • the dynamic range can be expanded without causing
  • the row selection unit sequentially selects two rows separated by two or more rows
  • the read control unit is configured to read a signal charge of a unit cell in one of the two rows. Is controlled so that the signal charge accumulated in the first period is read, and when the signal charge of the unit cell in the other row is read, the signal charge accumulated in the second period is You may control so that it may be read.
  • the solid-state imaging device further includes a horizontal signal line connected to the first capacitor element and the second capacitor element, and the capacitor selection unit includes the first capacitor element and the second capacitor. The amplified signal of the element may be selected so as to be read out separately to the horizontal signal line, and the solid-state imaging device is further connected to each of the first capacitor element and the second capacitor element. Have one horizontal signal line and a second horizontal signal line.
  • the accumulation period has a high degree of freedom. You can set it.
  • the row selection means may include a selection circuit that controls selection of two rows separated by two or more rows.
  • a selection circuit such as a logic circuit, and it is not necessary to provide a shift register for generating a plurality of read signals.
  • the dynamic range can be expanded without increasing the value.
  • the capacitance selection means may select based on a ratio of the first period and the second period, and the capacitance selection means may include the first capacitance element and the second capacitance. You can select the amplified signal stored in the element so that the SZN ratio is close.
  • the capacitive element, the period setting unit, the capacitance selection unit, and the row selection unit may be configured by NMOS transistors.
  • the capacitor is configured as an N-type MOS transistor, response characteristics can be increased. Furthermore, it is possible to form a capacitor with a single layer of polysilicon compared to a double layer of polysilicon, and the manufacturing process can be simplified.
  • the present invention is an amplification type solid-state imaging device, comprising: photoelectric conversion means for converting light into signal charges and storing; and reading means for reading signal charges of the photoelectric conversion means, A plurality of unit cells arranged in a matrix that outputs an amplified signal corresponding to the signal charge, and the readout means so that the signal charge accumulated in different accumulation periods of the first period and the second period is read out
  • Read control means for controlling the signal, and the read control means does not add the amplification signals of the unit cells of the plurality of rows, in some cases, in different accumulation periods of the first period and the second period.
  • the solid-state imaging device further includes a row selection means for selecting a row, a first capacitor element and a second capacitor element connected to the unit cell for each column, and the first capacitor.
  • Capacitance selecting means for selecting an arbitrary capacitance element from the element and the second capacitance element, and the capacitance selection means does not add the amplified signals of the unit cells in the plurality of rows.
  • the amplified signal having different unit cell power corresponding to the signal charge accumulated in the period may be selected so as to be accumulated in either the first capacitor element or the second capacitor element.
  • the sensitivity can be improved by using the addition mode at low illuminance, and the dynamic range can be expanded by using the non-addition mode at high illuminance, so that it can cope with various imaging situations.
  • An amplification type solid-state imaging device can be realized.
  • the solid-state imaging device it is possible to realize a solid-state imaging device capable of expanding the dynamic range without increasing the chip area. In addition, it is possible to realize a solid-state imaging device capable of setting the accumulation period with a high degree of freedom. In addition, it is possible to realize an amplification type solid-state imaging device that can cope with various imaging situations.
  • FIG. 1 is a configuration diagram of a conventional solid-state imaging device.
  • FIG. 2 is a circuit configuration diagram of a signal processing unit of a conventional solid-state imaging device.
  • FIG. 3 is a drive timing chart showing the operation of a conventional solid-state imaging device.
  • FIG. 4 is a configuration diagram of an amplification type solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 5 is a circuit configuration diagram of a signal processing unit of the amplification type solid-state imaging device according to the embodiment.
  • FIG. 6 is a drive timing chart showing the operation (first mode operation) of the amplification type solid-state imaging device of the embodiment.
  • FIG. 7 is a drive timing chart showing the operation (second mode operation) of the amplification type solid-state imaging device of the embodiment.
  • FIG. 8 is a graph showing signal output single incident light intensity in the amplification type solid-state imaging device of the embodiment. It is a figure which shows a degree characteristic.
  • FIG. 9 is a configuration diagram of an amplification type solid-state imaging device according to a second embodiment of the present invention.
  • FIG. 10 is a circuit configuration diagram of a signal processing unit of the amplification type solid-state imaging device according to the embodiment.
  • FIG. 11 is a drive timing chart showing the operation (first mode operation) of the amplification type solid-state imaging device of the embodiment.
  • FIG. 12 is a circuit configuration diagram of a signal processing unit of a modification of the amplification type solid-state imaging device according to the embodiment.
  • FIG. 13 is a drive timing chart showing an operation (first mode operation) of a variation of the amplification type solid-state imaging device of the embodiment.
  • FIG. 14 is a diagram showing a signal output single incident light intensity characteristic in a modification of the amplification type solid-state imaging device of the embodiment.
  • FIG. 15 is a circuit configuration diagram of a signal processing unit of a modification of the amplification type solid-state imaging device of the embodiment.
  • FIG. 16 is a drive timing chart showing an operation (first mode operation) of a modification of the amplification type solid-state imaging device of the embodiment.
  • FIG. 17 is a configuration diagram of an amplification type solid-state imaging device according to a third embodiment of the present invention.
  • FIG. 18 is a circuit configuration diagram of a signal processing unit of the amplification type solid-state imaging device according to the embodiment.
  • FIG. 19 is a drive timing chart showing an operation (first mode operation) of the amplification type solid-state imaging device of the embodiment.
  • FIG. 20 is a diagram for explaining a method of arbitrarily setting the first period and the second period in the amplification type solid-state imaging device of the embodiment.
  • FIG. 4 is a configuration diagram of the amplification type solid-state imaging device of the present embodiment.
  • the same elements as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted here.
  • the amplification type solid-state imaging device of the present embodiment has a signal processing unit and a row selection circuit different from those of the conventional solid-state imaging device, and the first solid-state imaging device does not add the signal voltages of the unit cells in different rows. It has a second mode for adding modes.
  • the amplification type solid-state imaging device includes a signal processing unit 100, a row selection circuit 110, a unit cell 500, an image area 510, a first vertical signal line 520, a load transistor group 540, and a column selection circuit 560. And a horizontal signal line 570 and an output amplifier 580.
  • FIG. 4 for simplicity of explanation, an n-row, m-column unit cell 500 is shown.
  • the unit cell 500 includes a photodiode 501, a read transistor 502, an amplification transistor 503, a reset ⁇ transistor 504, a vertical selection ⁇ transistor 505, and an FD 506.
  • the row selection circuit 110 forms row selection means together with the vertical selection transistor 505, and selects the unit cell 500 in units of rows.
  • the row selection circuit 110 constitutes a read control unit and controls a period during which signal charges are accumulated in the photodiode 501. That is, in the first mode, the accumulation period is set to a first period shorter than one vertical scanning period and a second period shorter than the first period, and in the second mode, one accumulation scanning period is set.
  • the accumulation period is set for a certain third period. For example, the second period is shorter than one horizontal period, and the first period is a period obtained by subtracting the second period from one vertical scanning period.
  • FIG. 5 a circuit configuration diagram of the signal processing unit 100 is shown in FIG.
  • the same elements as those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted here.
  • the signal processing unit 100 includes sampling transistors 200a and 200b, a sampling capacitor 210a connected to the second vertical signal line 620 through the sampling transistor 200a, and a second vertical signal through the sampling transistor 200b.
  • Sampling capacity connected to signal line 620 210b, pulse generation circuit 220, sample and hold transistor 600, clamp capacity 610, second vertical signal line 620, clamp transistor 640, column select transistor 650, and horizontal signal line 570.
  • a horizontal signal line capacitor 230 At this time, the capacitance value of the clamp capacitor 610 is Ccp.
  • the sampling transistor 200a is turned on in response to the application of the capacitance selection pulse A that sets the SWA line to the noise level, and transfers the signal voltage transmitted by the second vertical signal line 620 to the sampling capacitor 21 Oa.
  • the signal voltage of the sampling capacitor 21 Oa is transferred to the second vertical signal line 620.
  • the sampling transistor 200b is turned on in response to the application of the capacitance selection pulse B that sets the SWB line to the noise level, and transfers the signal voltage transmitted by the second vertical signal line 620 to the sampling capacitor 210b. ⁇ or the signal voltage of the sampling capacitor 210b is transferred to the second vertical signal line 620.
  • the sampling capacitors 210a and 210b store signal voltages corresponding to the signal charges stored in the photodiodes 501 in the same row in the first period and the second period, respectively. Then, signal voltages corresponding to the signal charges stored in the photodiodes 501 in different rows in the third period are stored. At this time, the capacitance value of the sampling capacitor 210a is Csp, and the capacitance value of the sampling capacitor 210b is Csp.
  • the horizontal signal line capacitance 230 represents the floating capacitance due to the column selection transistor 650 and the horizontal signal line 570. At this time, the capacity value of the horizontal signal line capacity 230 is Ccom.
  • the pulse generation circuit 220 constitutes a capacity selection means together with the sampling transistors 200a and 200b, and selects an arbitrary sampling capacity for storing the signal voltage from the sampling capacity 210a and 210b. That is, in the first mode, the signal voltage corresponding to the signal charge accumulated in the first period is accumulated in the sampling capacitor 210a, and the signal voltage corresponding to the signal charge accumulated in the second period is accumulated in the sampling capacitor 210b. In the second mode, the signal voltage corresponding to the signal charge of different unit cell force accumulated in the third period is accumulated in one of the sampling capacitors 210a and 210b.
  • the pulse generation circuit 220 selects a sampling capacitor so that the signal voltage accumulated in the sampling capacitors 210a and 210b is simultaneously read out to the horizontal signal line 570.
  • the operation (first mode operation) of the amplification type solid-state imaging device having the above configuration will be described with reference to the drive timing chart shown in FIG.
  • the row selection pulse for setting the LSET (n) line to the high level is applied to the vertical selection transistor 505 of the unit cell 500 in the (n) -th row.
  • the vertical selection transistor 505 is turned on, and a source follower circuit is formed by the amplifying transistor 503 and the load transistor group 540, and the voltage following the power supply voltage of the unit cell 500 also has the source follower circuit power of the first vertical signal line. Output to 520.
  • a sampling pulse for setting the SP line to the noise level is applied to the sample hold transistor 600.
  • the sample hold transistor 600 is turned on, and the voltage output to the first vertical signal line 520 is also held in the clamp capacitor 610 in the source follower circuit force.
  • the clamp pulse for setting the CP line to the high level is applied to the clamp transistor 640, the clamp transistor 640 is turned on, and the second vertical signal line 620 side of the clamp capacitor 610 is reset to the potential of the CPDC line.
  • the capacitor selection pulse A for setting the SWA line to the high level is applied to the sampling transistor 200a, the sampling transistor 200a is turned on, and the sampling capacitor 210a is reset to the potential of the CPDC line.
  • a reset pulse (n) for setting the RESET (n) line to a high level is applied to the reset transistor 504 of the unit cell 500 in the n-th row.
  • the reset transistor 504 is turned on, and the potential of the FD section 506 is reset.
  • the gate voltage of the amplification transistor 503 connected to the FD section 506 becomes the potential of the FD section 506, and the voltage corresponding to this voltage, specifically, the voltage given by (FD section potential-Vt) X ⁇ Is output to the first vertical signal line 520.
  • a clamp pulse for lowering the CP line is applied, the clamp transistor 640 is turned off, and the second vertical signal line 620 is in a floating state.
  • a read pulse for setting the READ (n) line to a high level is applied to the read transistor 502 of the unit cell 500 in the (n) th row.
  • the reading transistor 502 is turned on and transferred to the signal charge force FD unit 506 accumulated in the photodiode 501.
  • the gate voltage of the amplification transistor 503 connected to the FD section 506 becomes the potential of the FD section 506, and a voltage substantially equal to this voltage is output to the first vertical signal line 520.
  • the difference between the output voltage and the voltage output to the first vertical signal line 520 when transferred to the SFD unit 506 is the signal charge accumulated in the photodiode 501. Stored as the signal voltage for the first period. Then, the capacitor selection pulse A for setting the SWA line to the low level and the read pulse (n) for setting the READ (n) line to the same level are applied, and the sampling transistor 200a and the reading transistor 502 of the unit cell 500 in the n-th row are applied. Are turned off.
  • the signal voltage of the first period accumulated in the sampling capacitor 210a is a read pulse (n) for setting the READ (n) line to high level for reading the signal voltage of the second period.
  • a sampling pulse for setting the SP line to the noise level and a clamp pulse for setting the CP line to the high level are applied.
  • the sampling transistor 200b since the capacitor selection pulse B that applies the SWB line to the noise level is applied at the same time, the sampling transistor 200b is turned on, and the sampling capacitor 210b is reset to the potential of the CPDC line.
  • a reset pulse (n) that sets the RESET (n) line to a high level is applied, and the potential of the FD unit 506 is reset.
  • a clamp pulse for lowering the CP line is applied to the clamp transistor 640, and the second vertical signal line 620 enters a floating state.
  • the read pulse (n) for setting the READ (n) line to the high level is applied again to the read transistor 502 of the unit cell 500 in the n-th row, and the signal charge accumulated in the photodiode 501 is changed. Transferred to FD section 506.
  • the gate voltage of the amplification transistor 503 connected to the FD unit 506 becomes the potential of the FD unit 506, and a voltage substantially equal to this voltage is output to the first vertical signal line 520.
  • the clamp pulse for lowering the CP line is applied, the signal voltage of the second period of the unit cell 500 in the n-th row is accumulated in the sampling capacitor 210b.
  • the capacitance selection pulse B that applies the SWB line to the low level is applied.
  • the sampling transistor 200b is turned off.
  • the signal voltage of the second period accumulated in the sampling capacitor 210b is a read pulse (n) for setting the READ (n) line to the high level for reading the signal voltage of the first period.
  • the column selection pulse (k) for setting the CSEL (k) line to the high level, the column selection pulse (k + 1) for setting the CSEL (k + 1) line to the noise level, are column selection transistors. Sequentially applied to 650. The column selection transistors 650 are sequentially turned on, and the signal voltages accumulated in the sampling capacitor 210a and the sampling capacitor 210b are added and sequentially output to the horizontal signal line 570.
  • the row selection pulse for setting the LSET (n) line to the high level is applied to the vertical selection transistor 505 of the unit cell 500 in the (n) -th row.
  • the vertical selection transistor 505 is turned on, and a source follower circuit is formed by the amplifying transistor 503 and the load transistor group 540, and the voltage following the power supply voltage of the unit cell 500 also has the source follower circuit power of the first vertical signal line. Output to 520.
  • a sampling pulse for setting the SP line to the noise level is applied to the sample hold transistor 600, and the voltage output to the first vertical signal line 520 as the source follower circuit force is also held in the clamp capacitor 610.
  • the clamp pulse for setting the CP line to the high level is applied to the clamp transistor 640, the second vertical signal line 620 side of the clamp capacitor 610 is reset to the potential of the CPDC line.
  • the capacitor selection pulse A for setting the SWA line to the high level is applied to the sampling transistor 200a !, so the sampling capacitor 210a is reset to the potential of the CPDC line.
  • the reset pulse (n) for setting the RESET (n) line to the high level is the unit cell 50 in the n-th row. Applied to zero reset transistor 504.
  • the reset transistor 504 is turned on, and the potential of the FD unit 506 is reset.
  • the gate voltage of the amplification transistor 503 connected to the FD unit 506 becomes the potential of the FD unit 506, and a voltage corresponding to this voltage is output to the first vertical signal line 520.
  • a clamp pulse for applying the CP line to a low level is applied, the clamp transistor 640 is turned off, and the second vertical signal line 620 is in a floating state.
  • the signal charge that is applied to the read transistor 502 of the unit cell 5000 in the read pulse (n) row of the read (n) line and stored in the photodiode 501 is the FD unit. Forwarded to 506.
  • the gate voltage of the amplification transistor 503 connected to the FD unit 506 becomes the potential of the FD unit 506, and a voltage substantially equal to this voltage is output to the first vertical signal line 520.
  • the clamp pulse for setting the CP line to the low level is applied to the clamp transistor 640, the signal voltage of the third period of the unit cell 500 in the n-th row is accumulated in the sampling capacitor 210a.
  • the capacitor selection pulse A that sets the SWA line to the low level and the read pulse (n) that sets the READ (n) line to the low level are applied.
  • the unit cell 500 in the (n + 1) th row is selected, and the capacitor selection pulse B for setting the SWB line to the low and high levels is applied.
  • the sampling capacitor 210b has The signal voltage in the third period of the unit cell 500 in the (n + 1) th row is accumulated. Then, the capacitor selection pulse B for setting the SWB line to the low level is applied, and the sampling transistor 200b is turned off.
  • the signal voltage of the third period accumulated in the sampling capacitors 210a and 210b is set to the READ (n) line at the noise level for reading the signal voltage of the third period.
  • the column selection pulse (k) for setting the CSEL (k) line to the high level and the CSEL (k + 1) line for the noise is sequentially applied to the column selection transistor 650.
  • the column selection transistors 650 are sequentially turned on, and the signal voltages accumulated in the sampling capacitor 210a and the sampling capacitor 210b are added and sequentially output to the horizontal signal line 570.
  • FIG. 8 is a diagram showing a signal output single incident light intensity characteristic in the amplification type solid-state imaging device of the present embodiment.
  • the signal output corresponding to the signal charge accumulated in the first period is saturated with the incident light intensity A and does not increase in the region where the incident light intensity is greater than the incident light intensity A.
  • the signal output corresponding to the signal charge accumulated in the second period does not saturate with the incident light intensity A, and it is obvious that the signal output increases even in a region where the incident light intensity is greater than the incident light intensity A. Therefore, it can be seen that the signal output corresponding to the signal charges accumulated in the first period and the second period thus added does not saturate even in a region where the incident light intensity is high. That is, it can be seen that the dynamic range is expanded.
  • the amplification type solid-state imaging device of the present embodiment As described above, according to the amplification type solid-state imaging device of the present embodiment, signal charges are accumulated in the photodiode 501 with different accumulation times, and the signal voltages corresponding to these signal charges have different sampling capacities. Accumulated. Therefore, since it is possible to shoot in a short time and a sufficiently long time that the photodiode does not saturate, the amplification type solid-state imaging device of this embodiment can expand the dynamic range.
  • the amplification type solid-state imaging device of the present embodiment can expand the dynamic range without increasing the chip area. .
  • both the second mode in which the signal voltages of the unit cells 500 in different rows are added and the first mode in which the addition is not added can be realized. . Therefore, since the sensitivity can be improved by using the second mode that is added at low illuminance and the dynamic range can be expanded by using the first mode that is not added at high illuminance, the amplification type solid-state imaging device of the present embodiment is Amplified type that can handle various imaging situations A body imaging device can be realized.
  • FIG. 9 is a configuration diagram of the amplification type solid-state imaging device of the present embodiment.
  • the same elements as those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof will be omitted here.
  • the amplification type solid-state imaging device of the present embodiment has a signal processing unit and a row selection circuit different from those of the solid-state imaging device of the first embodiment, and includes a signal processing unit 700, a row selection circuit 710, 7, a unit cell 500, an image area 510, a first vertical signal line 520, a load transistor group 540 and a column selection circuit 560, a horizontal signal line 570, and an output amplifier 580.
  • the row selection circuits 710 and 720 constitute row selection means together with the vertical selection transistor 505, and select unit cells 500 separated by two or more rows in units of rows.
  • the row selection circuits 710 and 720 constitute a read control unit and control a period during which signal charges are accumulated in the photodiode 501. That is, in the first mode, the accumulation period is set to a first period shorter than one vertical scanning period and a second period shorter than the first period, and in the second mode, one accumulation period is set. An accumulation period is set for a third period. For example, the second period is longer than one horizontal period, and the first period is a period obtained by subtracting the second period from one vertical scanning period.
  • FIG. 10 a circuit configuration diagram of the signal processing unit 700 is shown in FIG. In FIG. 10, the same elements as those in FIG. 5 are denoted by the same reference numerals, and detailed description thereof will be omitted here.
  • the signal processing unit 700 includes sampling transistors 800a and 800b, a sampling capacitor 810a connected to the second vertical signal line 620 via the sampling transistor 800a, and a second vertical via the sampling transistor 800b.
  • Sampling capacity 810b connected to signal line 620, pulse generation circuit 820, sample and hold transistor 600, clamp capacity 610, second vertical signal line 620, clamp transistor 640, and column selection transistor 6 50 And a horizontal signal line capacitor 230.
  • Sampling transistor 800a has capacitance selection pulse A for setting SWA line to the noise level.
  • the signal is turned ON and the signal voltage transmitted by the second vertical signal line 620 is transferred to the sampling capacitor 810a, or the signal voltage of the sampling capacitor 810a is transferred to the second vertical signal line 620.
  • the sampling transistor 800b is turned on in response to the application of the capacitor selection pulse B that sets the SWB line to the noise level, and transfers the signal voltage transmitted by the second vertical signal line 620 to the sampling capacitor 810b. ⁇ or the signal voltage of the sampling capacitor 810b is transferred to the second vertical signal line 620.
  • Sampling capacitors 810a and 810b store a signal voltage corresponding to the signal charge stored in the photodiode 501 in the first period and the second period, respectively, in the first mode, and in the second mode, Signal voltages corresponding to the signal charges accumulated in the photodiodes 501 in different rows in the period 3 are accumulated.
  • the capacitance value of the sampling capacitor 810a is Csp
  • the capacitance value of the sampling capacitor 810b is Csp.
  • the pulse generation circuit 820 constitutes a capacity selection unit together with the sampling transistors 800a and 800b, and selects an arbitrary sampling capacity for storing a signal voltage from the sampling capacity 810a and 810b. That is, in the first mode, the signal voltage corresponding to the signal charge accumulated in the first period is accumulated in the sampling capacitor 810a, and the signal voltage corresponding to the signal charge accumulated in the second period is accumulated in the sampling capacitor 810b. In the second mode, the sampling voltage is selected so that the signal voltage corresponding to the signal charge accumulated in the third period is accumulated in one of the sampling capacitors 810a and 810b. Select the capacity. Further, the pulse generation circuit 820 selects the sampling capacity so that the signal voltages accumulated in the sampling capacitors 810a and 810b are read out separately to the horizontal signal line 570.
  • the operation (first mode operation) of the amplification type solid-state imaging device having the above configuration will be described with reference to the drive timing chart shown in FIG. Since the operation in the second mode is the same as that of the amplification type solid-state imaging device of the first embodiment, the description thereof is omitted.
  • the row selection pulse (nl) for setting the LSET (n) line to the high level is sent from the row selection circuit 710 to the vertical direction of the unit cell 500 in the n-th row.
  • select transistor 505. The vertical selection transistor 505 is turned on, and a source follower circuit is formed by the amplification transistor 503 and the load transistor group 540, and the power supply power of the unit cell 500 is The voltage following the pressure is also output to the first vertical signal line 520 as its source follower circuit force.
  • a sampling pulse for setting the SP line to the noise level is applied, and the voltage output to the first vertical signal line 520 as the source follower circuit force is held in the clamp capacitor 610.
  • the second vertical signal line 620 side of the clamp capacitor 610 is reset to the potential of the CPDC line.
  • the sampling transistor 800a is turned on, and the sampling capacitor 810a is reset to the potential of the CPDC line.
  • a reset pulse (nl) for setting the RESET (n) line to a high level is applied from the row selection circuit 710 to the reset transistor 504 of the unit cell 500 in the n-th row, and the potential calibration of the FD section 506 is performed. Is done.
  • a read pulse (nl) that sets the READ (n) line to the noise level is applied from the row selection circuit 710 to the read transistor 502 of the unit cell 500 in the n-th row and accumulated in the photodiode 501.
  • Signal charge force is transferred to the SFD unit 506.
  • the gate voltage of the amplification transistor 503 connected to the FD unit 506 becomes the potential of the FD unit 506, and a voltage substantially equal to this voltage is output to the first vertical signal line 520.
  • the clamp pulse for lowering the CP line is applied, the signal voltage of the first period of the unit cell 500 in the n-th row is accumulated in the sampling capacitor 810a.
  • the capacitor selection pulse A for setting the SWA line to the low level and the read pulse (nl) for setting the READ (n) line to the low level are applied.
  • the signal voltage of the first period accumulated in the sampling capacitor 810a is determined by scanning the READ (n) line for reading the signal voltage of the second period of the unit cell 500 in the n-th row. After the read pulse (n2) to be set to the high level is applied from the row selection circuit 720, the READ (n) line is set to high level for reading the signal voltage in the first period of the unit cell 500 in the nth row. Corresponds to the signal charge accumulated in the photodiode 501 until the read pulse (nl) is applied from the row selection circuit 710 this time.
  • the row selection pulse (m2) for setting the LSET (m) line to the high level is applied to the vertical direction of the unit cell 500 in the m-th row from the row selection circuit 720.
  • select transistor 505. The vertical selection transistor 505 is turned on, and a source follower circuit is formed by the amplification transistor 503 and the load transistor group 540, and the voltage following the power supply voltage of the unit cell 500 is also the source follower circuit force of the first vertical signal line 520. Is output.
  • a sampling pulse for setting the SP line to the noise level and a clamp pulse for setting the CP line to the high level are applied.
  • the sampling transistor 800b since the capacitor selection pulse B that applies the SWB line to the noise level is applied at the same time, the sampling transistor 800b is turned on, and the sampling capacitor 810b is reset to the potential of the CPDC line.
  • a reset pulse (m2) that sets the RESET (m) line connected to the reset transistor 504 of the unit cell 500 in the m-th row to a noise level is applied from the row selection circuit 720, and the potential of the FD section 50 6 Is reset.
  • a read pulse (m2) that sets the READ (m) line connected to the read transistor 502 of the unit cell 500 in the m-th row to a noise level is applied from the row selection circuit 720 and accumulated in the photodiode 501.
  • Signal charge power is transferred to the FD unit 506.
  • the gate voltage of the amplification transistor 503 connected to the FD unit 506 becomes the potential of the FD unit 506, and a voltage substantially equal to this voltage is output to the first vertical signal line 520.
  • the clamp pulse for setting the CP line to the low level is applied, the signal voltage in the second period of the unit cell 500 in the m-th row is accumulated in the sampling capacitor 810b.
  • the capacitor selection pulse B that applies the SWB line to the low level is applied.
  • the signal voltage of the second period accumulated in the sampling capacitor 810b is set high for the READ (m) line to accumulate the signal voltage of the unit cell 500 in the m-th row for the first period.
  • the read pulse (ml) to be leveled is applied from the row selection circuit 710, and then the READ (m) line is set to high level in order to read the signal voltage in the second period of the unit cell 500 in the m-th row Before the read pulse (m2) is applied from the row selection circuit 720 this time This corresponds to the signal charge stored in the node 501.
  • the column selection pulse (k) for setting the CSEL (k) line to the high level is applied, and the column selection transistor 650 in the k-th column is turned on.
  • the capacitor selection pulse A for setting the SWA line to the noise level is applied, and the signal voltage accumulated in the sampling capacitor 810a is output to the horizontal signal line 570.
  • a capacitor selection pulse B for setting the SWB line to the noise level is applied, and the signal voltage accumulated in the sampling capacitor 810b is output to the horizontal signal line 570.
  • column selection pulse imprinting, capacitance selection pulse A imprinting, and capacitance selection pulse B are applied to all column selection transistors 650.
  • the solid-state imaging device of the present embodiment As described above, according to the amplification type solid-state imaging device of the present embodiment, as with the amplification type solid-state imaging device of the first embodiment, the solid-state imaging device capable of expanding the dynamic range. Can be realized.
  • an amplification type solid-state imaging device capable of dealing with various imaging situations is realized in the same manner as the amplification type solid-state imaging device of the first embodiment. can do.
  • the shorter one of the first period and the second period can be set to a period longer than one horizontal period, so that a solid-state imaging device capable of setting the accumulation period with a high degree of freedom can be realized.
  • sampling capacitors 810a and 810b are connected to the second vertical signal line 620 via the sampling transistors 800a and 800b.
  • Each sampling voltage is used to store the signal voltage and the signal voltage in the second period.
  • a plurality of sampling capacitors are connected to the second vertical signal line 620, and a plurality of sampling capacitors are used for storing the signal voltage in the first period and the signal voltage in the second period, respectively. Also good.
  • three sampling capacitors 810a, 810b, and 810c are connected to the second vertical signal line 620 via sampling transistors 800a, 800b, and 800c.
  • one or two A ring capacity may be used.
  • the number of sampling capacitors used for storing the signal voltage in the first period and the number of sampling capacitors used for storing the signal voltage in the second period are optimized as follows. Is done.
  • Equation (1) is derived to optimize the capacitance value Csp2.
  • the left side is the gain for the signal for the first period multiplied by the first period
  • the right side is the gain for the signal for the second period multiplied by the second period.
  • the pulse generation circuit 1020 stores the signal voltage corresponding to the signal charge accumulated in the first period in the sampling capacitors 810a and 810b, and the signal voltage corresponding to the signal charge accumulated in the second period is sampled.
  • the sampling capacitor is selected so as to be stored in the capacitor 810c, and the sampling capacitor is selected so that the signal voltages stored in the sampling capacitors 810a and 810b and the sampling capacitor 810c are read out separately to the horizontal signal line 570.
  • the signals in the first period and the second period and the added signals are output as shown in FIG.
  • the plurality of second vertical signal lines 620 are connected to one horizontal signal line 570 via the column selection transistor 650, respectively.
  • the plurality of second vertical signal lines may be connected to the plurality of horizontal signal lines via column selection transistors, respectively.
  • a plurality of second vertical signal lines 620 may be connected to two first horizontal signal lines 570a and second horizontal signal lines 570b through column selection transistors 650, respectively.
  • the amplification type solid-state imaging device operates in accordance with a drive timing chart as shown in FIG.
  • the sampling capacitor 810a is connected to the first horizontal signal line 570a, and the sampling capacitor 810b is connected to the second horizontal signal line 570b in response to the application of the column selection pulse (k2) that sets CSEL2 (k) to the noise level. .
  • the signal voltages accumulated in the sampling capacitors 810a and 810b are output separately without being added on the horizontal signal line.
  • FIG. 17 is a configuration diagram of the amplification type solid-state imaging device of the present embodiment.
  • the same elements as those in FIG. 9 are denoted by the same reference numerals, and detailed description thereof will be omitted here.
  • the amplification type solid-state imaging device of the present embodiment has a signal processing unit and a row selection circuit different from those of the solid-state imaging device of the second embodiment, and includes a signal processing unit 1500, a row selection circuit 1510, A logic circuit 1520 having a plurality of AND gates connected to the unit cells 500 in each row, a unit cell 500, an image area 510, a first vertical signal line 520, a load transistor group 540 and a column selection circuit 560, It consists of a signal line 570 and an output amplifier 580.
  • the row selection circuit 1510 and the logic circuit 1520 constitute row selection means together with the vertical selection transistor 505, and select unit cells 500 separated by two or more rows in units of rows.
  • the row selection circuit 1510 and the logic circuit 1520 constitute a read control unit, and control a period in which signal charges are accumulated in the photodiode 501. That is, in the first mode, the accumulation period is set to a first period shorter than one vertical scanning period and a second period shorter than the first period. In the second mode, one accumulation scanning period is set. An accumulation period is set for a third period. For example, the second period is a period longer than one horizontal period, and the first period is a period obtained by subtracting the second period from one vertical scanning period.
  • FIG. 18 a circuit configuration diagram of the signal processing unit 1500 is shown in FIG. In FIG. 18, the same elements as those in FIG. 10 are denoted by the same reference numerals, and detailed description thereof will be omitted here.
  • the signal processing unit 1500 includes sampling transistors 800a and 800b, sampling capacitors 810a and 810b, a sample hold transistor 600, a clamp capacitor 610, a second vertical signal line 620, a clamp transistor 640, and a column. It consists of a selection transistor 650, a pulse generation circuit 1620, and a horizontal signal line capacitor 230.
  • the pulse generation circuit 1620 constitutes a capacity selection unit together with the sampling transistors 800a and 800b, and selects an arbitrary sampling capacity for storing a signal voltage from the sampling capacity 810a and 810b. That is, in the first mode, the signal voltage corresponding to the signal charge stored in the first period is stored in the sampling capacitor 810a, and the signal voltage corresponding to the signal charge stored in the second period is stored in the sampling capacitor 810b. In the second mode, the sampling capacitor is selected so as to be accumulated in the third period, and the signal corresponding to the signal charge accumulated in the third period is selected. Select the sampling capacity so that the voltage is stored in one of the sampling capacity 810a and 810b. In addition, the pulse generation circuit 1620 selects the sampling capacity so that the signal voltages accumulated in the sampling capacitors 810a and 810b are read out separately to the horizontal signal line 570.
  • n rows are odd rows and m rows are even rows.
  • an output signal control pulse ODD that sets the ODD line that transmits a signal to the other input terminal of the AND gate connected to the unit cell 500 in the odd-numbered row to a noise level is supplied to the logic circuit 1520.
  • the AND of the AND cell connected to the unit cell 500 in the nth row is 1, and the pulse supplied to one input terminal of the AND gate, that is, the row selection pulse (nl, m2) is applied to the vertical selection transistor 500 of the unit cell 500 in the nth row.
  • the vertical selection transistor 505 is turned on, and a source follower circuit is formed by the amplification transistor 503 and the load transistor group 540, and the voltage following the power supply voltage of the unit cell 500 is also the source follower circuit force of the first vertical signal line 520. Is output.
  • a sampling pulse for setting the SP line to a noise level is applied, and the source follower circuit force also holds the voltage output to the first vertical signal line 520 in the clamp capacitor 610.
  • the second vertical signal line 620 side of the clamp capacitor 610 is reset to the potential of the CPDC line.
  • the capacitor selection pulse A for setting the SWA line to the high level is applied !, so the sampling capacitor 8 10a is reset to the potential of the CPDC line.
  • one of the AND gates connected to the unit cells 500 in the n-th and m-th rows is a reset pulse (nl, m2) that sets the RESET (n) and RESET (m) lines to high level.
  • a reset pulse (nl, m2) that sets the RESET (n) and RESET (m) lines to high level.
  • ODD output signal control pulse
  • RESET A reset pulse (nl, m2) for setting the (n) line to a high level is applied to the reset transistor 504 of the unit cell 500 in the n-th row.
  • the reset transistor 504 is turned on, and the potential of the FD section 506 is reset.
  • one of the AND gates connected to the unit cell 500 in the n-th row and the m-th row is a read pulse (nl, m 2) that sets the READ (n) line and READ (m) line to the high level.
  • a read pulse (nl, m 2) that sets the READ (n) line and READ (m) line to the high level.
  • the reading transistor 502 is turned on and transferred to the signal charge force FD unit 506 accumulated in the photodiode 501.
  • the gate voltage of the amplification transistor 503 connected to the FD unit 506 becomes the potential of the FD unit 506, and a voltage substantially equivalent to this voltage is output to the first vertical signal line 520.
  • the clamp pulse for setting the CP line to the low level is applied, the signal voltage of the first period of the unit cell 500 in the n-th row is accumulated in the sampling capacitor 810a.
  • the capacitor selection pulse A for setting the SWA line to the low level and the read pulse (nl, m2) for setting the READ (n) line to the low level are applied.
  • an output signal control pulse ODD that applies a low level to the ODD line is applied.
  • the signal voltage of the first period accumulated in the sampling capacitor 810a is determined by checking the READ (n) line to read the signal voltage of the second period of the unit cell 500 in the n-th row.
  • Read pulse (n2, ml) is applied to make the READ (n) line a noise level in order to read the signal voltage in the first period of the unit cell 500 in the n-th row after applying the read pulse (n2, ml).
  • nl, m2 signal charge accumulated in the photodiode 501 until this time is applied
  • an output signal control pulse EVEN that sets the EVEN line that transmits a signal to the other input terminal of the AND gate connected to the unit cells 500 in the even-numbered rows to a noise level is supplied to the logic circuit 1520.
  • the AND of the AND cell connected to the unit cell 500 in the m-th row is 1, and the pulse supplied to one input terminal of the AND gate, that is, the row selection pulse (nl) that makes the LSET (m) line high. , M2) is applied to the vertical selection transistor 505 of the unit cell 500 in the m-th row.
  • the vertical selection transistor 505 is turned on, and a source follower circuit is formed by the amplifying transistor 503 and the load transistor group 540, and the voltage following the power supply voltage of the unit cell 500 has the source follower circuit power as well as the first vertical signal line 520. Is output.
  • a sampling pulse for setting the SP line to the noise level is applied, and the source follower circuit force also holds the voltage output to the first vertical signal line 520 in the clamp capacitor 610.
  • the second vertical signal line 620 side of the clamp capacitor 610 is reset to the potential of the CPDC line.
  • the sampling capacitor 81 Ob is reset to the potential of the CPDC line.
  • a reset pulse (nl, m2) that sets the RESET (n) line and RESET (m) line to the high level is connected to the unit cell 500 in the n-th row and m-th row, respectively. It is supplied from the row selection circuit 1510 to the input terminal.
  • the output signal control pulse EVEN that sets the EVEN line to the high level is supplied to the other input terminal of the AND gate, the logical product of the AND gate connected to the unit cell 500 in the m-th row becomes 1, and RESET A reset pulse (nl, m2) for bringing the (m) line to a high level is applied to the reset transistor 504 of the unit cell 500 in the m-th row.
  • the reset transistor 504 is turned on, and the potential of the FD section 506 is reset.
  • a clamp pulse for lowering the CP line is applied, and the second vertical signal line 620 enters a floating state.
  • one of the AND gates connected to the unit cells 500 in the n-th row and the m-th row are read pulses (nl, m 2) for setting the READ (n) line and the READ (m) line to the high level. of Supplied to the input terminal.
  • the output signal control pulse EVEN that sets the EVEN line to high level is supplied to the other input terminal of the AND gate, so the logical product of the AND gate connected to the unit cell 500 in the m-th row is 1.
  • the read pulse (nl, m2) for setting the READ (m) line to the high level is applied to the read transistor 502 of the unit cell 500 in the m-th row.
  • the reading transistor 502 is turned on and transferred to the signal charge force FD unit 506 stored in the photodiode 501.
  • the gate voltage of the amplification transistor 503 connected to the FD unit 506 becomes the potential of the FD unit 506, and a voltage substantially equal to this voltage is output to the first vertical signal line 520.
  • the clamp transistor 640 is turned off, and the signal voltage in the second period of the unit cell 500 in the m-th row is applied to the sampling capacitor 8 10b. Accumulated.
  • the capacitance selection pulse B for setting the SWB line to the low level and the read pulse (nl, m2) for setting the READ (m) line to the low level are applied.
  • the output signal control pulse EVEN is applied to make the EVEN line low.
  • the signal voltage of the second period accumulated in the sampling capacitor 810b is set to READ (m) high level for reading the signal voltage of the unit cell 500 in the m-th row for the first period.
  • Read pulse (n1, ml) is applied, and then the read pulse (nl) that sets the READ (m) line to the noise level for reading the signal voltage in the second period of the unit cell 500 in the m-th row , M2) corresponds to the signal charge accumulated in the photodiode 501 until this time is applied.
  • a column selection pulse (k) for setting the CSEL (k) line to a high level is applied, and the column selection transistor 650 in the kth column is turned on.
  • the capacitor selection pulse A for setting the SWA line to the noise level is applied, and the signal voltage accumulated in the sampling capacitor 810a is output to the horizontal signal line 570.
  • a capacitor selection pulse B for setting the SWB line to the noise level is applied, and the signal voltage accumulated in the sampling capacitor 810b is output to the horizontal signal line 570.
  • the column selection pulse, the capacitance selection pulse A, and the capacitance selection pulse B are applied to all the column selection transistors 650.
  • the LSET (n + l) line And the LSET (m + 1) line high-level row selection pulse (nl + 1, m2 + 1) is input to one of AND gates connected to unit cells 500 in the n + 1st row and m + 1st row, respectively. It is supplied from the row selection circuit 1510 to the terminal. At this time, n + 1 rows are even rows and m + 1 rows are odd rows.
  • the output signal control pulse EVEN for setting the EVEN line to the high level is supplied to the other input terminal of the AND gate.
  • the AND of the AND cell connected to the unit cell 500 in the n + first row is 1, and the row selection pulse (nl + l, m2 + 1) that sets the LSET (n + l) line to the noise level is the unit in the n + first row.
  • the vertical selection transistor 505 is turned on, and a source follower circuit is formed by the amplification transistor 503 and the load transistor group 540, and the voltage following the power supply voltage of the unit cell 500 has its source follower circuit power as well as the first vertical signal line 520. Is output.
  • a sampling pulse for setting the SP line to the noise level is applied to the sample-and-hold transistor 600, and the voltage output to the first vertical signal line 520 as the source follower circuit force is also held in the clamp capacitor 610.
  • the clamp pulse for setting the CP line to the high level is applied, the second vertical signal line 620 side of the clamp capacitor 610 is reset to the potential of the CPDC line.
  • the capacitor selection pulse A for setting the SWA line to the noise level is printed, the sampling capacitor 810a is reset to the potential of the CPDC line.
  • a clamp pulse for lowering the CP line is applied to the clamp transistor 640, and the second vertical signal line 620 enters a floating state.
  • a read pulse that sets the READ (n + 1) and READ (m + 1) lines to high level (nl + 1, m2 + 1) is supplied from the row selection circuit 1510 to one input terminal of the AND gate connected to the unit cells 500 in the n + 1st row and the m + 1st row.
  • the output signal control pulse EVEN that sets the EVEN line to the non-level is supplied to the other input terminal of the AND gate, the logical product of the AND gate connected to the unit cell 500 in the (n + 1) th row is 1.
  • READ pulse (nl + 1, m2 + l) that sets the (n + 1) line to the noise level is applied to the read transistor 502 of the unit cell 500 in the (n + 1) th row.
  • the read transistor 502 is turned on and transferred to the signal charge force FD unit 506 accumulated in the photodiode 501.
  • the gate voltage of the amplification transistor 503 connected to the FD unit 506 becomes the potential of the FD unit 506, and a voltage substantially equal to this voltage is output to the first vertical signal line 520.
  • the clamp pulse for lowering the CP line is applied to the clamp transistor 640, the signal voltage of the first period of the unit cell 500 in the (n + 1) th row is accumulated in the sampling capacitor 810a.
  • the capacitance selection pulse A for setting the SWA line to the low level and the reading pulse (nl + 1, m2 + l) for setting the READ (n + 1) line to the low level are marked.
  • an output signal control pulse EVEN that makes the EVEN line low is applied.
  • the signal voltage of the first period accumulated in the sampling capacitor 810a is set to READ (n + 1) line for reading the signal voltage of the second period of the unit cell 500 in the (n + 1) th row.
  • the READ (n + 1) line is set high to read the signal voltage of the unit cell 500 in the n + 1 first row for the first period. This corresponds to the signal charge accumulated in the photodiode 501 until the readout pulse (nl + l, m2 + l) to be bell is applied this time.
  • an output signal control pulse ODD for setting the ODD line to the high level is supplied to the other input terminal of the AND gate.
  • AND of AND gate connected to unit cell 500 in the first row is 1 and the row selection pulse (nl + l, m2 + 1) that sets the LSET (m + l) line to high level is the unit in the first row Applied to cell 500 vertical select transistor 505.
  • the vertical selection transistor 505 is turned on, and a source follower circuit is formed by the amplification transistor 503 and the load transistor group 540, and the voltage following the power supply voltage of the unit cell 500 also has the source follower circuit power of the first vertical signal line. Output to 520.
  • a sampling pulse for setting the SP line to the noise level is applied to the sample hold transistor 600, and the source follower circuit force also holds the voltage output to the first vertical signal line 520 in the clamp capacitor 610.
  • the clamp pulse for setting the CP line to the noise level is applied to the clamp transistor 640, the second vertical signal line 620 side of the clamp capacitor 610 is reset to the potential of the CPDC line.
  • the capacitor selection pulse B that applies the SWB line to the high level is applied, the sampling capacitor 810b is reset to the potential of the CPDC line.
  • the reset pulses (nl + 1, m2 + 1) that set the RESET (n + 1) and RESET (m + 1) lines to the high level are connected to the unit cells 500 in the n + 1 first row and m + 1 first row, respectively. Supplied to one input terminal of the AND gate. At this time, since the output signal control pulse ODD that sets the ODD line to the high level is supplied to the other input terminal of the logic gate, the logical product of the AND gate connected to the unit cell 500 in the (m + 1) th row is 1.
  • the reset pulse (nl + 1, m2 + l) that sets the RESET (m + 1) line to the high level is generated by the reset transistor 504 in the unit cell 500 of the m + first row. The reset transistor 504 is turned on, and the potential of the FD unit 506 is reset.
  • a clamp pulse for lowering the CP line is applied to the clamp transistor 640, and the second vertical signal line 620 enters a floating state.
  • the read pulse (n 1 + 1, m2 + 1) that sets the READ (n + 1) and READ (m + 1) lines to the high level is the unit cell 500 in the n + 1 first row and the m + 1 first row, respectively.
  • the signal is supplied from the row selection circuit 1510 to one input terminal of the connected AND gate.
  • the output signal control pulse ODD that makes the ODD line low or high is supplied to the other input terminal of the logic gate, so the logical product of the AND gate connected to the unit cell 500 in the (m + 1) th row is 1.
  • a read pulse (n 1 +1, m2 + 1) for setting the READ (m + 1) line to a high level is applied to the read transistor 502 of the unit cell 500 in the m + 1st row.
  • the read transistor 502 is turned on and transferred to the signal charge force FD unit 506 stored in the photodiode 501.
  • the gate voltage of the amplification transistor 503 connected to the FD unit 506 becomes the potential of the FD unit 506, and a voltage substantially equivalent to this voltage is output to the first vertical signal line 520.
  • the clamp pulse that sets the CP line to low level is applied to the clamp transistor 640.
  • the signal voltage for the second period of the unit cells 500 in the (m + 1) th row is accumulated in the sampling capacitor 810b. Then, a capacitance selection pulse for setting the SWB line to the low level and a read pulse (nl + 1, m2 + l) for setting the READ (m + 1) line to the low level are applied. In addition, an output signal control pulse ODD that makes the ODD line low is applied.
  • the signal voltage of the second period accumulated in the sampling capacitor 810b is set to the READ (m + 1) line for reading the signal voltage of the unit cell 500 in the first line of m + 1 row.
  • the READ (m + 1) line is read in order to read the signal voltage in the second period of the unit cell 500 in the m + 1 first row. This corresponds to the signal charge accumulated in the photodiode 501 until the read pulse (nl + 1, m2 + 1) to be leveled is applied this time.
  • the column selection pulse (k) for setting the CSEL (k) line to the high level is applied, and the column selection transistor 650 in the k-th column is turned on.
  • the capacitor selection pulse A for setting the SWA line to the noise level is applied, and the signal voltage accumulated in the sampling capacitor 810a is output to the horizontal signal line 570.
  • a capacitor selection pulse B for setting the SWB line to the noise level is applied, and the signal voltage accumulated in the sampling capacitor 810b is output to the horizontal signal line 570.
  • the column selection pulse, the capacitance selection pulse A, and the capacitance selection pulse B are applied to all the column selection transistors 650.
  • the solid-state imaging device of the present embodiment similarly to the amplification type solid-state imaging device of the second embodiment, the solid-state imaging device capable of expanding the dynamic range. Can be realized.
  • the amplification type solid-state imaging device of the present embodiment it is possible to set the accumulation period with a high degree of freedom, as in the amplification type solid-state imaging device of the second embodiment.
  • a solid-state imaging device can be realized.
  • signal voltages of different rows are read by providing logic circuit 1520 between row selection circuit 1510 and unit cell 500.
  • the amplification type solid-state imaging device of the present embodiment can expand the dynamic range without increasing the chip area.
  • the first period and the second period are controlled by controlling the timing of applying the read pulse in the first mode.
  • the row selection circuit may apply the electronic shutter pulse at an arbitrary timing, and set the first period and the second period according to the timing at which the electronic shutter pulse is applied.
  • the first period or the second period is a period from when the electronic shutter pulse is applied until the reading pulse is applied for accumulation of the signal voltage during the first period or the second period.
  • the read pulse (n) is applied to accumulate the signal voltage in the first period after the electronic shutter pulse is applied. It is a period until it is done.
  • the third period in the second mode can be reduced to one vertical scanning period or less by using an electronic shirt pulse.
  • the capacitance selection pulse A and the capacitance selection pulse B are applied, and then the column selection pulse (k) and the column selection pulse (k + 1) lines are sequentially applied.
  • the capacitor selection pulse A and the capacitor selection pulse B are also possible to apply the capacitor selection pulse A and the capacitor selection pulse B in sequence after applying the column selection pulse (k).
  • the transistor and the capacitor may be configured, for example, as an N-type MOS transistor.
  • the column selection transistor also has an N-type MOS transistor power, which has a lower on-resistance when selecting a column than a PMOS transistor, so that the gate size of the column selection transistor can be reduced. It is possible to reduce the influence of jump noise caused by the selection transistor.
  • the N-type MOS transistor is used for the capacitance, the response characteristics can be increased.
  • the present invention can be used for a solid-state imaging device, and in particular, for an image input element of a portable device such as a digital still camera.

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Abstract

　本発明は、高ダイナミックレンジの固体撮像装置を提供することを目的とするものであって、光を信号電荷に変換して蓄積し、信号電荷に対応する信号電圧を出力する行列状に配置された複数の単位セル５００と、単位セル５００に信号電荷を蓄積させる蓄積期間を異なる第１の期間及び第２の期間に設定する行選択回路１１０及び読み出しトランジスタ５０２と、行を選択する行選択回路１１０及び垂直選択トランジスタ５０５と、各列毎の単位セル５００に接続されたサンプリング容量２１０ａ、２１０ｂと、サンプリング容量２１０ａ、２１０ｂから任意のサンプリング容量を選択するパルス発生回路２２０及びサンプリングトランジスタ２００ａ、２００ｂとを備え、パルス発生回路２２０及びサンプリングトランジスタ２００ａ、２００ｂは、第１の期間及び第２の期間で蓄積された信号電荷に対応する信号電圧を、それぞれサンプリング容量２１０ａ、２１０ｂに蓄積するように選択する。

Description

明 細 書
固体撮像装置
技術分野
[0001] 本発明は、固体撮像装置に関し、特にダイナミックレンジの広い映像信号を得るこ とのできる固体撮像装置に関する。
背景技術
[0002] 近年、携帯電話機等の移動端末の分野にお!、ては、カメラ機能を備えたものが普 及してきた。移動端末が備えるカメラ機能については、高画素化 (メガピクセル化）に よる静止画像の高画質化が要求され、ローコストの DSC (Digital Still Camera)に置き 換わることが期待されている。また一方で、移動端末が備えるカメラ機能に対して、動 画や通信を考慮に入れた Q VGA (8万画素程度）以下の画像に対応することも要求 されている。
[0003] これらの要求に対応するために、例えばメガピクセルといわれるような高画素の CC D固体撮像装置においては、間引きとよばれる画像の一部抜き取りによる画素の削 除がおこなわれている。また、増幅型固体撮像装置においては、撮像装置内で垂直 方向の画素信号の加算がおこなわれている。
[0004] 図 1は、「固体撮像装置」（特許文献 1参照)の構成を示す図であり、撮像装置内で 垂直方向の画素信号の加算をおこなう固体撮像装置の一例である。
[0005] 従来の固体撮像装置は、単位セル 500と、 nX m個の単位セル 500が行列に配置 されたイメージエリア 510と、信号処理部 550に単位セル 500の信号電圧を列単位 で伝達する第 1の垂直信号線 520と、単位セル 500を行単位で選択する行選択回路 530と、負荷トランジスタ群 540と、第 1の垂直信号線 520を介して伝達された信号電 圧を保持し、ノイズをカットする信号処理部 550と、単位セル 500を列単位で選択す る列選択回路 560と、信号処理部 550から出力された信号電圧を出力アンプ 580に 伝達する水平信号線 570と、出力アンプ 580とから構成される。なお、図 1では、説明 を簡略化するために、 n行、 m列の単位セル 500が示されている。
[0006] ここで、単位セル 500は、光を信号電荷に変換して蓄積するフォトダイオード 501と 、フォトダイオード 501の信号を読み出す読み出しトランジスタ 502と、フォトダイォー ド 501の信号電圧を増幅する増幅トランジスタ 503と、フォトダイオード 501の信号電 圧をリセットするリセットトランジスタ 504と、増幅された信号電圧を読み出す行を選択 する垂直選択トランジスタ 505と、フォトダイオード 501の信号電圧を検出する FD (フ ローテイングディフュージョン)部 506と力も構成される。
[0007] 図 2は、信号処理部 550の回路構成を示す図である。
[0008] 信号処理部 550は、第 1の垂直信号線 520と接続されたサンプルホールドトランジ スタ 600と、サンプルホールドトランジスタ 600を介して第 1の垂直信号線 520に接続 されたクランプ容量 610と、クランプ容量 610を介して第 1の垂直信号線 520に接続 された第 2の垂直信号線 620と、第 2の垂直信号線 620と接続されたサンプリングトラ ンジスタ 630a、 630b, 630cと、クランプ卜ランジスタ 640と、第 2の垂直信号線 620に 接続された列選択トランジスタ 650と、サンプリングトランジスタ 630aを介して第 2の垂 直信号線 620と接続されたサンプリング容量 660aと、サンプリングトランジスタ 630b を介して第 2の垂直信号線 620と接続されたサンプリング容量 660bと、サンプリングト ランジスタ 630cを介して第 2の垂直信号線 620と接続されたサンプリング容量 660c とから構成される。
[0009] サンプルホールドトランジスタ 600は、 SP線をハイレベルにするサンプリングパルス の印加に対応して、 ON状態となり、第 1の垂直信号線 520により伝達された信号電 圧をクランプ容量 610に伝達する。
[0010] また、 CP線をハイレベルにするクランプパルスの印加により、クランプトランジスタ 6 40力 ON状態となり、クランプ容量 610の端子 Bには CPDC電圧が与えられる。クラ ンプ容量 610はリセット時の端子 A—B間の電圧を保持することで、単位セル 500毎 で異なる固定パターンノイズを除去する。
[0011] 第 2の垂直信号線 620は、第 1の垂直信号線 520からクランプ容量 610を介して伝 達された信号電圧を伝達する。
[0012] サンプリングトランジスタ 630aは、 SWA線をノヽィレベルにする容量選択パルス Aの 印加に対応して、 ON状態となり、第 2の垂直信号線 620により伝達された信号電圧 をサンプリング容量 660aに転送する力、あるいはサンプリング容量 660aの信号電圧 を第 2の垂直信号線 620に転送する。また、サンプリングトランジスタ 630bは、 SWB 線をノヽィレベルにする容量選択パルス Bの印加に対応して、 ON状態となり、第 2の 垂直信号線 620により伝達された信号電圧をサンプリング容量 660bに転送する力、 あるいはサンプリング容量 660bの信号電圧を第 2の垂直信号線 620に転送する。そ して、サンプリングトランジスタ 630cは、 SWC線をハイレベルにする容量選択パルス Cの印加に対応して、 ON状態となり、第 2の垂直信号線 620により伝達された信号 電圧をサンプリング容量 660cに転送するか、あるいはサンプリング容量 660cの信号 電圧を第 2の垂直信号線 620に転送する。
[0013] クランプトランジスタ 640は、 CP線をハイレベルにするクランプパルスの印加に対応 して、 ON状態となり、第 2の垂直信号線 620と、クランプ容量 610と、サンプリング容 量 660a、 660b, 660cとを CPDC線の電位にリセットする。
[0014] 列選択トランジスタ 650は、 CSEL線をハイレベルにする列選択パルスの印加に対 応して、川頁次 ON状態となり、サンプリング容量 660a、 660b, 660cに蓄積された電 荷を水平信号線 570に転送する。
[0015] サンプリング容量 660a、 660b, 660cは、それぞれ各行毎に読み出された信号電 圧を蓄積する。例えば、サンプリング容量 660aは、 n行目にある単位セル 500から読 み出された信号電圧を蓄積し、サンプリング容量 660bは、 n—1行目にある単位セル 500から読み出された信号電圧を蓄積し、サンプリング容量 660cは、 n— 2行目にあ る単位セル 500から読み出された信号電圧を蓄積する。
[0016] 以上のような従来の固体撮像装置の動作について、図 3に示す駆動タイミングチヤ ートに沿って説明する。
[0017] n行目の単位セル 500が選択されると、 LSET(n)線をノヽィレベルにする行選択パ ルス nが n行目の単位セル 500の垂直選択トランジスタ 505に印加される。垂直選択 トランジスタ 505は ON状態となり、増幅トランジスタ 503と負荷トランジスタ群 540とで ソースフォロア回路が形成され、単位セル 500の電源電圧に追従した電圧がそのソ 一スフォロア回路力も第 1の垂直信号線 520に出力される。
[0018] 次に、 SP線をノヽィレベルにするサンプリングパルスがサンプルホールドトランジスタ 600に印カロされる。サンプルホールドトランジスタ 600は、 ON状態となり、ソースフォ ロア回路力ゝら第 1の垂直信号線 520に出力された電圧をクランプ容量 610に保持す る。このとき、 CP線をノヽィレベルにするクランプパルスがクランプトランジスタ 640に印 カロされる。クランプトランジスタ 640は ON状態となり、クランプ容量 610の第 2の垂直 信号線 620側が CPDC線の電位にリセットされる。また、同時に SWA線をノヽィレべ ルにする容量選択パルス Aが印加されているので、サンプリングトランジスタ 630aは ON状態となり、サンプリング容量 660aが CPDC線の電位にリセットされる。
[0019] 次に、 RESET (n)線をハイレベルにするリセットパルス nがリセットトランジスタ 504 に印加される。リセットトランジスタ 504は ON状態となり、 FD部 506の電位がリセット される。 FD部 506に接続している増幅トランジスタ 503のゲート電圧は FD部 506の 電位となり、この電圧に応じた電圧、具体的には (FD部の電位—Vt) Xひで与えら れる電圧が第 1の垂直信号線 520に出力される。ここで、 Vtは、増幅トランジスタ 503 の閾値電圧であり、 aは電圧増幅率である。
[0020] 次に、 CP線をローレベルにするクランプパルスがクランプトランジスタ 640に印加さ れ、クランプトランジスタ 640が OFF状態となり、第 2の垂直信号線 620はフローティ ング状態となる。
[0021] 次に、 READ (n)線をハイレベルにする読み出しパルス nが読み出しトランジスタ 5 02に印カロされる。読み出しトランジスタ 502は ON状態となり、フォトダイオード 501に 蓄積した信号電荷力FD部 506に転送される。 FD部 506に接続している増幅トラン ジスタ 503のゲート電圧は FD部 506の電位となり、この電圧に応じた電圧、具体的 には (FD部の電位— Vt) X aで与えられる電圧が第 1の垂直信号線 520に出力さ れる。このとき、 CP線をローレベルにするクランプパルスがクランプトランジスタ 640に 印加されているので、クランプトランジスタ 640は OFF状態となり、サンプリング容量 6 60aには、 FD部 506の電位がリセットされたときに第 1の垂直信号線 520に出力され た電圧と、フォトダイオード 501に蓄積した信号電荷力FD部 506に転送されたときに 第 1の垂直信号線 520に出力された電圧との差に応じた電圧変化が n行目の単位セ ル 500の信号電圧として蓄積される。そして、 SWA線をローレベルにする容量選択 パルス Aが印加され、サンプリングトランジスタ 630aは OFF状態となる。
[0022] 次に、 n— 1行目の単位セル 500が選択され、 SWB線をノヽィレベルにする容量選 択パルス Bが印加され、同様の動作が繰り返されることで、サンプリング容量 660bに は、 n—l行目の単位セル 500の信号電圧が蓄積される。そして、 SWB線をローレべ ルにする容量選択パルス Bが印加され、サンプリングトランジスタ 630bは OFF状態と なる。
[0023] 次に、 n— 2行目の単位セル 500が選択され、 SWC線をハイレベルにする容量選 択パルス Cが印加され、同様の動作が繰り返されることで、サンプリング容量 660cに は、 n— 2行目の単位セル 500の信号電圧が蓄積される。そして、 SWC線をローレべ ルにする容量選択パルス Cが印加され、サンプリングトランジスタ 630cは OFF状態と なる。
[0024] 次に、 SWA線、 SWB線、および SWC線をノヽィレベルにする容量選択パルス A、 容量選択パルス B、および容量選択パルス Cが同時に印加され、サンプリングトラン ジスタ 630a、 630b, 630cは ON状態となる。なお、カロ算を行わない場合には、容量 選択パルス A、容量選択パルス B、および容量選択パルス Cのいずれ力 1つが印加さ れ、サンプリングトランジスタ 630a、 630b, 630cのいずれ力 1つのみを ON状態とす る。
[0025] 次に、 CSEL (m)線をハイレベルにする列選択パルス m、 CSEL (m— 1)線をハイ レベルにする列選択パルス m— 1、 · · ·を列選択トランジスタ 650に順次印加され、各 列選択トランジスタ 650は順次 ON状態となり、サンプリング容量 660aとサンプリング 容量 660bとサンプリング容量 660cとに蓄積された信号電圧が加算されて水平信号 線 570に順次出力される。
特許文献 1：特開 2000— 260783号公報
発明の開示
発明が解決しょうとする課題
[0026] し力しながら、従来の固体撮像装置では、フォトダイオード 501が生成した信号電 荷がオーバーフローするまでの範囲、すなわちフォトダイオード 501の飽和レベルま での範囲の光量しか検出することができず、光量が飽和レベルを越えた場合には、 F D部 506には一定量の信号電荷しか転送されないため、 FD部 506の電位は一定と なり、飽和状態となってしまう。従って、室内から室外を撮影する場合等、極めて明る V、 (高輝度)被写体と比較的喑 ヽ (低輝度)被写体とが混在する場合には、高輝度部 分が白とびしたり、低輝度部分が黒つぶれしたりするという問題がある。すなわち、従 来の固体撮像装置では、ダイナミックレンジが狭 、と 、う問題がある。
[0027] ここで、上記問題の解決を図るベぐ特開平 11— 313257号公報には、入射光量 の対数に対応した信号を出力するようにしてダイナミックレンジを拡大した固体撮影 装置が開示されている。しかし、この固体撮影装置では、画素回路の構成要素が多 いため、小型化が困難であるという問題がある。
[0028] また、ダイナミックレンジを拡大した CCD型固体撮像装置としては、特許 2988557 号公報に記載のものがある。これは、フォトダイオードにおける電荷蓄積時間を変え て撮影し、つまりフォトダイオードが飽和しな 、ような短 、時間と充分に長 、時間とで 撮影し、それらを垂直 CCDで加算することでダイナミックレンジを拡大している。しか し、増幅型固体撮像装置では、短い時間と長い時間とで撮影し、それらを加算するこ とでダイナミックレンジを拡大するものは無 、。
[0029] そこで、本発明は、力かる問題点に鑑み、高ダイナミックレンジの固体撮像装置を 実現することを目的とする。
課題を解決するための手段
[0030] 上記目的を達成するために、本発明の固体撮像装置は、増幅型固体撮像装置で あって、光を信号電荷に変換して蓄積する光電変換手段と、前記光電変換手段の信 号電荷を読み出す読み出し手段とを有し、信号電荷に対応する増幅信号を出力す る行列状に配置された複数の単位セルと、第 1の期間及び第 2の期間の異なる蓄積 期間で蓄積された信号電荷が読み出されるように、前記読み出し手段を制御する読 み出し制御手段とを備えることを特徴とする。ここで、前記固体撮像装置は、さらに、 行を選択する行選択手段と、各列毎の前記単位セルに接続された第 1の容量素子 及び第 2の容量素子と、前記第 1の容量素子及び第 2の容量素子の一方を選択する 容量選択手段とを備え、前記容量選択手段は、前記第 1の期間及び第 2の期間で蓄 積された信号電荷に対応する増幅信号を、それぞれ前記第 1の容量素子及び第 2の 容量素子に蓄積するように選択してもよいし、前記第 1の期間及び第 2の期間は、 1 垂直走査期間よりも短くてもよいし、前記第 1の期間及び第 2の期間のいずれか短い 方の期間は、 1水平走査期間よりも短くてもよい。また、前記第 1の容量素子及び第 2 の容量素子は、異なる容量値を有してもよい。
[0031] これによつて、異なる蓄積期間で単位セルに信号電荷が蓄積され、それら信号電 荷に対応する増幅信号はそれぞれ異なる容量素子に蓄積されるので、単位セルの フォトダイオードが飽和しないような短い時間と充分に長い時間とで撮影することがで き、ダイナミックレンジを拡大することができる。
[0032] ここで、前記固体撮像装置は、さらに、前記第 1の容量素子及び第 2の容量素子と 接続された水平信号線を備え、前記容量選択手段は、前記第 1の容量素子及び第 2 の容量素子の増幅信号が前記水平信号線に同時に読み出されるように選択してもよ い。
[0033] これによつて、異なる容量素子に蓄積された増幅信号は水平信号線で加算される ので、フレームメモリ等を新たに設けること無くダイナミックレンジを拡大することがで き、チップ面積を増大させること無くダイナミックレンジを拡大することができる。
[0034] また、前記行選択手段は、 2行以上離れた 2つの行を順次選択し、前記読み出し制 御手段は、前記 2つの行の一方の行の単位セルの信号電荷が読み出される際には 、前記第 1の期間で蓄積された信号電荷が読み出されるように制御し、他方の行の 単位セルの信号電荷が読み出される際には、前記第 2の期間で蓄積された信号電 荷が読み出されるように制御してもよい。ここで、前記固体撮像装置は、さらに、前記 第 1の容量素子及び第 2の容量素子と接続された水平信号線を備え、前記容量選択 手段は、前記第 1の容量素子及び第 2の容量素子の増幅信号が前記水平信号線に 別々に読み出されるように選択してもよいし、前記固体撮像装置は、さらに、前記第 1 の容量素子及び第 2の容量素子のそれぞれと接続された第 1の水平信号線及び第 2 の水平信号線を備えてもょ 、。
[0035] これによつて、第 1の蓄積期間及び第 2の蓄積期間のいずれか短い方の期間を 1水 平期間よりも長い期間に設定することができるので、蓄積期間を高い自由度を持って 設定することができる。
[0036] また、前記行選択手段は、前記 2行以上離れた 2つの行の選択を制御する選択回 路を有してもよい。 [0037] これによつて、論理回路等の選択回路で異なる行の増幅信号の読み出しを実現す ることができ、複数の読み出し信号を発生させるシフトレジスタを設ける必要が無くな るので、チップ面積を増大させること無くダイナミックレンジを拡大することができる。
[0038] また、前記容量選択手段は、前記第 1の期間及び第 2の期間の比に基づいて選択 してもよいし、前記容量選択手段は、前記第 1の容量素子及び第 2の容量素子に蓄 積される増幅信号で SZN比が近くなるように選択してもよ 、。
[0039] これによつて、第 1の蓄積期間及び第 2の蓄積期間の増幅信号を蓄積する容量素 子の容量値を最適化することができる。
[0040] また、前記容量素子、期間設定手段、容量選択手段及び行選択手段は、 NMOS 型トランジスタにより構成されてもよい。
[0041] これによつて、容量は N型 MOSトランジスタ力 構成されるので、応答特性を速くす ることができる。更に、 2層のポリシリコンではなぐ 1層のポリシリコンにより容量を形成 することが可能となり、製造工程を簡略ィ匕することができる。
[0042] また、本発明は、増幅型固体撮像装置であって、光を信号電荷に変換して蓄積す る光電変換手段と、前記光電変換手段の信号電荷を読み出す読み出し手段とを有 し、信号電荷に対応する増幅信号を出力する行列状に配置された複数の単位セル と、第 1の期間及び第 2の期間の異なる蓄積期間で蓄積された信号電荷が読み出さ れるように、前記読み出し手段を制御する読み出し制御手段とを備え、前記読み出し 制御手段は、前記複数行の前記単位セルの増幅信号の加算をおこなわな 、場合に は、第 1の期間及び第 2の期間の異なる蓄積期間で蓄積された信号電荷が読み出さ れるように前記読み出し手段を制御し、記複数行の前記単位セルの増幅信号の加算 をおこなう場合には、第 3の期間の蓄積期間で蓄積された異なる行の信号電荷が加 算して読み出されるように前記読み出し手段を制御することを特徴とする固体撮像装 置とすることもできる。ここで、前記固体撮像装置は、さらに、行を選択する行選択手 段と、各列毎の前記単位セルに接続された第 1の容量素子及び第 2の容量素子と、 前記第 1の容量素子及び第 2の容量素子から任意の容量素子を選択する容量選択 手段とを備え、前記容量選択手段は、前記複数行の前記単位セルの増幅信号の加 算をおこなわない場合には、前記第 1の期間及び第 2の期間で蓄積された信号電荷 に対応する増幅信号を、それぞれ前記第 1の容量素子及び第 2の容量素子に蓄積 するように選択し、前記複数行の前記単位セルの増幅信号の加算をおこなう場合に は、前記第 3の期間で蓄積された信号電荷に対応する異なる単位セル力もの増幅信 号を、前記第 1の容量素子あるいは第 2の容量素子のいずれかに蓄積するように選 択してちよい。
[0043] これによつて、低照度時には加算するモードを用いて感度を向上させ、高照度時に は加算しないモードを用いてダイナミックレンジを拡大することができるので、様々な 撮像状況に対応可能な増幅型固体撮像装置を実現することができる。
発明の効果
[0044] 本発明に係る固体撮像装置によれば、チップ面積を増大させること無くダイナミック レンジを拡大することが可能な固体撮像装置を実現することができる。また、高い自 由度を持って蓄積期間を設定することが可能な固体撮像装置を実現することができ る。また、様々な撮像状況に対応可能な増幅型固体撮像装置を実現することができ る。
[0045] よって、本発明により、高ダイナミックレンジの固体撮像装置を提供することが可能と なり、実用的価値は極めて高い。
図面の簡単な説明
[0046] [図 1]図 1は、従来の固体撮像装置の構成図である。
[図 2]図 2は、従来の固体撮像装置の信号処理部の回路構成図である。
[図 3]図 3は、従来の固体撮像装置の動作を示す駆動タイミングチャートである。
[図 4]図 4は、本発明の第 1の実施の形態の増幅型固体撮像装置の構成図である。
[図 5]図 5は、同実施の形態の増幅型固体撮像装置の信号処理部の回路構成図で ある。
[図 6]図 6は、同実施の形態の増幅型固体撮像装置の動作 (第 1モードの動作)を示 す駆動タイミングチャートである。
[図 7]図 7は、同実施の形態の増幅型固体撮像装置の動作 (第 2モードの動作)を示 す駆動タイミングチャートである。
[図 8]図 8は、同実施の形態の増幅型固体撮像装置における信号出力一入射光強 度特性を示す図である。
[図 9]図 9は、本発明の第 2の実施の形態の増幅型固体撮像装置の構成図である。
[図 10]図 10は、同実施の形態の増幅型固体撮像装置の信号処理部の回路構成図 である。
[図 11]図 11は、同実施の形態の増幅型固体撮像装置の動作 (第 1モードの動作)を 示す駆動タイミングチャートである。
[図 12]図 12は、同実施の形態の増幅型固体撮像装置の変形例の信号処理部の回 路構成図である。
[図 13]図 13は、同実施の形態の増幅型固体撮像装置の変形例の動作 (第 1モード の動作)を示す駆動タイミングチャートである。
[図 14]図 14は、同実施の形態の増幅型固体撮像装置の変形例における信号出力 一入射光強度特性を示す図である。
[図 15]図 15は、同実施の形態の増幅型固体撮像装置の変形例の信号処理部の回 路構成図である。
[図 16]図 16は、同実施の形態の増幅型固体撮像装置の変形例の動作 (第 1モード の動作)を示す駆動タイミングチャートである。
[図 17]図 17は、本発明の第 3の実施の形態の増幅型固体撮像装置の構成図である
[図 18]図 18は、同実施の形態の増幅型固体撮像装置の信号処理部の回路構成図 である。
[図 19]図 19は、同実施の形態の増幅型固体撮像装置の動作 (第 1モードの動作)を 示す駆動タイミングチャートである。
[図 20]図 20は、同実施の形態の増幅型固体撮像装置において第 1の期間及び第 2 の期間を任意に設定する方法を説明するための図である。
符号の説明
100、 550、 700、 1500 信号処理部
110、 530、 710、 720、 1510 行選択回路
200a. 200b. 200c. 630a. 630b. 630c. 800a. 800b. 800c サンプリング トランジスタ
210a, 210b, 210c, 660a, 660b, 660c, 810a, 810b, 810c サンプリング 容量
220、 820、 1020、 1620 パルス発生回路
230 水平信号線容量
500 単位セノレ
501 フォトダイオード
502 読み出しトランジスタ
503 増幅トランジスタ
504 リセットトランジスタ
505 垂直選択トランジスタ
506 FD部
510 イメージエリア
520 第 1の垂直信号線
540 負荷トランジスタ群
560 列選択回路
570 水平信号線
570a 第 1の水平信号線
570b 第 2の水平信号線
580 出力アンプ
600 サンプルホールドトランジスタ
610 クランプ容量
620 第 2の垂直信号線
640 クランプトランジスタ
650 列選択トランジスタ
1520 論理回路
発明を実施するための最良の形態
以下、本発明の実施の形態おける増幅型固体撮像装置について、図面を参照しな がら説明する。
[0049] (第 1の実施の形態）
図 4は、本実施の形態の増幅型固体撮像装置の構成図である。図 4において、図 1 と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは 省略する。
[0050] 本実施の形態の増幅型固体撮像装置は、従来の固体撮像装置とは異なる信号処 理部及び行選択回路を有し、異なる行の単位セルの信号電圧を加算しな 、第 1モー ドと加算する第 2モードとを備える。同増幅型固体撮像装置は、信号処理部 100と、 行選択回路 110と、単位セル 500と、イメージエリア 510と、第 1の垂直信号線 520と 、負荷トランジスタ群 540と、列選択回路 560と、水平信号線 570と、出力アンプ 580 とから構成される。図 4では、説明を簡略ィ匕するために、 n行、 m列の単位セル 500が 示されている。
[0051] 単位セル 500は、フォトダイオード 501と、読み出しトランジスタ 502と、増幅トランジ スタ 503と、リセット卜ランジスタ 504と、垂直選択卜ランジスタ 505と、 FD咅 506と力ら 構成される。
[0052] 行選択回路 110は、垂直選択トランジスタ 505と共に行選択手段を構成し、単位セ ル 500を行単位で選択する。また、行選択回路 110は、読み出し制御手段を構成し 、フォトダイオード 501に信号電荷を蓄積させる期間を制御する。すなわち、第 1モー ドでは、 1垂直走査期間よりも短い第 1の期間と、第 1の期間よりも短い第 2の期間とに 蓄積期間を設定し、第 2モードでは、 1垂直走査期間である第 3の期間に蓄積期間を 設定する。例えば、第 2の期間は 1水平期間よりも短い期間とされ、第 1の期間は 1垂 直走査期間から第 2の期間を差し引いた期間とされる。
[0053] ここで、信号処理部 100の回路構成図を図 5に示す。図 5において、図 2と同一の 要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略す る。
[0054] 信号処理部 100は、サンプリングトランジスタ 200a、 200bと、サンプリングトランジス タ 200aを介して第 2の垂直信号線 620と接続されたサンプリング容量 210aと、サン プリングトランジスタ 200bを介して第 2の垂直信号線 620と接続されたサンプリング容 量 210bと、パルス発生回路 220と、サンプルホールドトランジスタ 600と、クランプ容 量 610と、第 2の垂直信号線 620と、クランプトランジスタ 640と、列選択トランジスタ 6 50と、水平信号線 570と接続された水平信号線容量 230とから構成される。このとき 、クランプ容量 610の容量値を Ccpとする。
[0055] サンプリングトランジスタ 200aは、 SWA線をノヽィレベルにする容量選択パルス Aの 印加に対応して、 ON状態となり、第 2の垂直信号線 620により伝達された信号電圧 をサンプリング容量 21 Oaに転送するか、あるいはサンプリング容量 21 Oaの信号電圧 を第 2の垂直信号線 620に転送する。また、サンプリングトランジスタ 200bは、 SWB 線をノヽィレベルにする容量選択パルス Bの印加に対応して ON状態となり、第 2の垂 直信号線 620により伝達された信号電圧をサンプリング容量 210bに転送するカゝ、あ るいはサンプリング容量 210bの信号電圧を第 2の垂直信号線 620に転送する。
[0056] サンプリング容量 210a、 210bは、第 1モードでは、それぞれ第 1の期間及び第 2の 期間で同一行のフォトダイオード 501に蓄積された信号電荷に対応する信号電圧を 蓄積し、第 2モードでは、第 3の期間でそれぞれ異なる行のフォトダイオード 501に蓄 積された信号電荷に対応する信号電圧を蓄積する。このとき、サンプリング容量 210 aの容量値を Csp、サンプリング容量 210bの容量値を Cspとする。
[0057] 水平信号線容量 230は、列選択トランジスタ 650と水平信号線 570とによる浮遊容 量を表したものである。このとき、水平信号線容量 230の容量値を Ccomとする。
[0058] パルス発生回路 220は、サンプリングトランジスタ 200a、 200bと共に容量選択手段 を構成し、サンプリング容量 210a、 210bから信号電圧を蓄積する任意のサンプリン グ容量を選択する。つまり、第 1モードでは、第 1の期間で蓄積された信号電荷に対 応する信号電圧がサンプリング容量 210aに蓄積され、第 2の期間で蓄積された信号 電荷に対応する信号電圧がサンプリング容量 210bに蓄積されるようにサンプリング 容量を選択し、第 2モードでは、第 3の期間で蓄積された異なる単位セル力 の信号 電荷に対応する信号電圧がサンプリング容量 210a、 210bのいずれか一方に蓄積さ れるようにサンプリング容量を選択する。また、パルス発生回路 220は、サンプリング 容量 210a、 210bに蓄積された信号電圧が同時に水平信号線 570に読み出される ようにサンプリング容量を選択する。 [0059] 以下で上記構成を有する増幅型固体撮像装置の動作 (第 1モードの動作）につい て、図 6に示す駆動タイミングチャートに沿って説明する。
[0060] まず、 n行目の単位セル 500が選択されると、 LSET(n)線をハイレベルにする行選 択パルス (n)カ 行目の単位セル 500の垂直選択トランジスタ 505に印加される。垂 直選択トランジスタ 505は ON状態となり、増幅トランジスタ 503と負荷トランジスタ群 5 40とでソースフォロア回路が形成され、単位セル 500の電源電圧に追従した電圧が そのソースフォロア回路力も第 1の垂直信号線 520に出力される。
[0061] 次に、 SP線をノヽィレベルにするサンプリングパルスがサンプルホールドトランジスタ 600に印カロされる。サンプルホールドトランジスタ 600は、 ON状態となり、ソースフォ ロア回路力も第 1の垂直信号線 520に出力された電圧がクランプ容量 610に保持さ れる。このとき、 CP線をハイレベルにするクランプパルスがクランプトランジスタ 640に 印加されているので、クランプトランジスタ 640は ON状態となり、クランプ容量 610の 第 2の垂直信号線 620側が CPDC線の電位にリセットされる。また、同時に SWA線 をハイレベルにする容量選択パルス Aがサンプリングトランジスタ 200aに印加されて いるので、サンプリングトランジスタ 200aは ON状態となり、サンプリング容量 210aが CPDC線の電位にリセットされる。
[0062] 次に、 RESET (n)線をハイレベルにするリセットパルス（n)が n行目の単位セル 50 0のリセットトランジスタ 504に印加される。リセットトランジスタ 504は ON状態となり、 F D部 506の電位がリセットされる。 FD部 506に接続している増幅トランジスタ 503のゲ ート電圧は FD部 506の電位となり、この電圧に応じた電圧、具体的には (FD部の電 位— Vt) X αで与えられる電圧が第 1の垂直信号線 520に出力される。
[0063] 次に、 CP線をローレベルにするクランプパルスが印加され、クランプトランジスタ 64 0が OFF状態となり、第 2の垂直信号線 620はフローティング状態となる。
[0064] 次に、 READ (n)線をハイレベルにする読み出しパルス (n)カ 行目の単位セル 50 0の読み出しトランジスタ 502に印加される。読み出しトランジスタ 502は ON状態とな り、フォトダイオード 501に蓄積された信号電荷力 FD部 506に転送される。 FD部 50 6に接続している増幅トランジスタ 503のゲート電圧は FD部 506の電位となり、この電 圧とほぼ同等の電圧が第 1の垂直信号線 520に出力される。このとき、 CP線をローレ ベルにするクランプパルスがクランプトランジスタ 640に印加されているので、クランプ トランジスタ 640は OFF状態となり、サンプリング容量 210aには、 FD部 506の電位 力 Sリセットされたときに第 1の垂直信号線 520に出力された電圧と、フォトダイオード 5 01に蓄積した信号電荷力 SFD部 506に転送されたときに第 1の垂直信号線 520に出 力された電圧との差が n行目の単位セル 500の第 1の期間の信号電圧として蓄積さ れる。そして、 SWA線をローレベルにする容量選択パルス A、及び READ (n)線を口 一レベルにする読み出しパルス（n)が印加され、サンプリングトランジスタ 200a及び n 行目の単位セル 500の読み出しトランジスタ 502はそれぞれ OFF状態となる。
[0065] ここで、サンプリング容量 210aに蓄積される第 1の期間の信号電圧は、第 2の期間 の信号電圧の読み出しのために READ (n)線をハイレベルにする読み出しパルス (n )が前回印加されてから、第 1の期間の信号電圧の読み出しのために READ (n)線 をノヽィレベルにする読み出しパルス (n)が再び今回印加されるまでにフォトダイォー ド 501に蓄積された信号電荷に対応する。
[0066] 次に、 SP線をノヽィレベルにするサンプリングパルス、及び CP線をハイレベルにする クランプパルスが印加される。このとき、同時に SWB線をノヽィレベルにする容量選択 パルス Bが印加されているので、サンプリングトランジスタ 200bは ON状態となり、サ ンプリング容量 210bが CPDC線の電位にリセットされる。
[0067] 次に、 RESET (n)線をハイレベルにするリセットパルス（n)が印加され、 FD部 506 の電位がリセットされる。
[0068] 次に、 CP線をローレベルにするクランプパルスがクランプトランジスタ 640に印加さ れ、第 2の垂直信号線 620はフローティング状態となる。
[0069] 次に、 READ (n)線をハイレベルにする読み出しパルス (n)が再び n行目の単位セ ル 500の読み出しトランジスタ 502に印加され、フォトダイオード 501に蓄積された信 号電荷が FD部 506に転送される。 FD部 506に接続している増幅トランジスタ 503の ゲート電圧は FD部 506の電位となり、この電圧とほぼ同等の電圧が第 1の垂直信号 線 520に出力される。このとき、 CP線をローレベルにするクランプパルスが印加され ているので、サンプリング容量 210bには、 n行目の単位セル 500の第 2の期間の信 号電圧が蓄積される。そして、 SWB線をローレベルにする容量選択パルス Bが印加 され、サンプリングトランジスタ 200bは OFF状態となる。
[0070] ここで、サンプリング容量 210bに蓄積される第 2の期間の信号電圧は、第 1の期間 の信号電圧の読み出しのために READ (n)線をハイレベルにする読み出しパルス (n )が前回印加されてから、第 2の期間の信号電圧の読み出しのために READ (n)線 をノヽィレベルにする読み出しパルス (n)が再び今回印加されるまでにフォトダイォー ド 501に蓄積された信号電荷に対応する。
[0071] 次に、 SWA線及び SWB線をノヽィレベルにする容量選択パルス A及び容量選択パ ルス Bが同時に印加される。
[0072] 次に、 CSEL (k)線をハイレベルにする列選択パルス（k)、 CSEL (k+ 1)線をノヽィ レベルにする列選択パルス (k+ 1)、 · · ·が列選択トランジスタ 650に順次印加される 。各列選択トランジスタ 650は順次 ON状態となり、サンプリング容量 210a及びサン プリング容量 210bに蓄積された信号電圧が加算されて水平信号線 570に順次出力 される。
[0073] 以下で、本発明の実施の形態における増幅型固体撮像装置の動作 (第 2モードの 動作）について、図 7に示す駆動タイミングチャートに沿って説明する。
[0074] まず、 n行目の単位セル 500が選択されると、 LSET(n)線をハイレベルにする行選 択パルス (n)カ 行目の単位セル 500の垂直選択トランジスタ 505に印加される。垂 直選択トランジスタ 505は ON状態となり、増幅トランジスタ 503と負荷トランジスタ群 5 40とでソースフォロア回路が形成され、単位セル 500の電源電圧に追従した電圧が そのソースフォロア回路力も第 1の垂直信号線 520に出力される。
[0075] 次に、 SP線をノヽィレベルにするサンプリングパルスがサンプルホールドトランジスタ 600に印加され、ソースフォロア回路力も第 1の垂直信号線 520に出力された電圧が クランプ容量 610に保持される。このとき、 CP線をハイレベルにするクランプパルスが クランプトランジスタ 640に印加されているので、クランプ容量 610の第 2の垂直信号 線 620側が CPDC線の電位にリセットされる。また、同時に SWA線をハイレベルにす る容量選択パルス Aがサンプリングトランジスタ 200aに印加されて!、るので、サンプリ ング容量 210aが CPDC線の電位にリセットされる。
[0076] 次に、 RESET (n)線をハイレベルにするリセットパルス（n)が n行目の単位セル 50 0のリセットトランジスタ 504に印加される。リセットトランジスタ 504は ON状態となり、 F D部 506の電位がリセットされる。 FD部 506に接続している増幅トランジスタ 503のゲ ート電圧は FD部 506の電位となり、この電圧に応じた電圧が第 1の垂直信号線 520 に出力される。
[0077] 次に、 CP線をローレベルにするクランプパルスが印加され、クランプトランジスタ 64 0が OFF状態となり、第 2の垂直信号線 620はフローティング状態となる。
[0078] 次に、 READ (n)線をハイレベルにする読み出しパルス (n)カ 行目の単位セル 50 0の読み出しトランジスタ 502に印加され、フォトダイオード 501に蓄積された信号電 荷が FD部 506に転送される。 FD部 506に接続している増幅トランジスタ 503のゲー ト電圧は FD部 506の電位となり、この電圧とほぼ同等の電圧が第 1の垂直信号線 52 0に出力される。このとき、 CP線をローレベルにするクランプパルスがクランプトランジ スタ 640に印加されているので、サンプリング容量 210aには、 n行目の単位セル 500 の第 3の期間の信号電圧が蓄積される。そして、 SWA線をローレベルにする容量選 択パルス A、及び READ (n)線をローレベルにする読み出しパルス (n)が印加される
[0079] 次に、 n+ 1行目の単位セル 500が選択され、 SWB線をノ、ィレベルにする容量選 択パルス Bが印加され、同様の動作が繰り返されることで、サンプリング容量 210bに は、 n+ 1行目の単位セル 500の第 3の期間の信号電圧が蓄積される。そして、 SWB 線をローレベルにする容量選択パルス Bが印加され、サンプリングトランジスタ 200b は OFF状態となる。
[0080] ここで、サンプリング容量 210a、 210bにそれぞれ蓄積される第 3の期間の信号電 圧は、第 3の期間の信号電圧の読み出しのために READ (n)線をノヽィレベルにする 読み出しパルス (n)が前回印加されてから、第 3の期間の信号電圧の読み出しのた めに READ (n)線をハイレベルにする読み出しパルス (n)が再び今回印加されるま でにフォトダイオード 501に蓄積された信号電荷に対応する。
[0081] 次に、 SWA線及び SWB線をノヽィレベルにする容量選択パルス A及び容量選択パ ルス Bが同時に印加される。
[0082] 次に、 CSEL (k)線をハイレベルにする列選択パルス（k)、 CSEL (k+ 1)線をノヽィ レベルにする列選択パルス (k+ 1)、 · · ·が列選択トランジスタ 650に順次印加される 。各列選択トランジスタ 650は順次 ON状態となり、サンプリング容量 210a及びサン プリング容量 210bに蓄積された信号電圧が加算されて水平信号線 570に順次出力 される。
[0083] 図 8は、本実施の形態の増幅型固体撮像装置における信号出力一入射光強度特 性を示す図である。
[0084] 図 8から、第 1の期間で蓄積された信号電荷に対応する信号出力は、入射光強度 Aで飽和し、入射光強度が入射光強度 Aより大きい領域では増大しないことがわかる 。また一方、第 2の期間で蓄積された信号電荷に対応する信号出力は、入射光強度 Aで飽和せず、入射光強度が入射光強度 Aより大きい領域でも増大することがわ力る 。よって、加算された第 1の期間及び第 2の期間で蓄積された信号電荷に対応する 信号出力は、入射光強度が大きい領域でも飽和しないことがわかる。すなわち、ダイ ナミックレンジが拡大して 、ることがわかる。
[0085] 以上のように、本実施の形態の増幅型固体撮像装置によれば、異なる蓄積時間で フォトダイオード 501に信号電荷が蓄積され、それら信号電荷に対応する信号電圧 はそれぞれ異なるサンプリング容量に蓄積される。よって、フォトダイオードが飽和し ないような短い時間と充分に長い時間とで撮影することができるので、本実施の形態 の増幅型固体撮像装置は、ダイナミックレンジを拡大することができる。
[0086] また、本実施の形態の増幅型固体撮像装置によれば、異なるサンプリング容量に 蓄積された信号電圧は水平信号線 570に同時に読み出されて加算される。よって、 フレームメモリ等を新たに設けること無くダイナミックレンジを拡大することができるの で、本実施の形態の増幅型固体撮像装置は、チップ面積を増大させること無くダイナ ミックレンジを拡大することができる。
[0087] また、本実施の形態の増幅型固体撮像装置によれば、異なる行の単位セル 500の 信号電圧を加算する第 2モードと、加算しない第 1モードの両モードを実現することが できる。よって、低照度時には加算する第 2モードを用いて感度を向上させ、高照度 時には加算しない第 1モードを用いてダイナミックレンジを拡大することができるので 、本実施の形態の増幅型固体撮像装置は、様々な撮像状況に対応可能な増幅型固 体撮像装置を実現することができる。
[0088] (第 2の実施の形態）
図 9は、本実施の形態の増幅型固体撮像装置の構成図である。図 9において、図 4 と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは 省略する。
[0089] 本実施の形態の増幅型固体撮像装置は、第 1の実施の形態の固体撮像装置とは 異なる信号処理部及び行選択回路を有し、信号処理部 700と、行選択回路 710、 7 20と、単位セル 500と、イメージエリア 510と、第 1の垂直信号線 520と、負荷トランジ スタ群 540及び列選択回路 560と、水平信号線 570と、出力アンプ 580とから構成さ れる。
[0090] 行選択回路 710、 720は、それぞれ垂直選択トランジスタ 505と共に行選択手段を 構成し、 2行以上離れた単位セル 500を行単位で選択する。また、行選択回路 710、 720は、読み出し制御手段を構成し、フォトダイオード 501に信号電荷を蓄積させる 期間を制御する。すなわち、第 1モードでは、 1垂直走査期間よりも短い第 1の期間と 、第 1の期間よりも短い第 2の期間とに蓄積期間を設定し、第 2モードでは、 1垂直走 查期間である第 3の期間に蓄積期間を設定する。例えば、第 2の期間は 1水平期間よ りも長い期間とされ、第 1の期間は 1垂直走査期間から第 2の期間を差し引いた期間 とされる。
[0091] ここで、信号処理部 700の回路構成図を図 10に示す。図 10において、図 5と同一 の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略 する。
[0092] 信号処理部 700は、サンプリングトランジスタ 800a、 800bと、サンプリングトランジス タ 800aを介して第 2の垂直信号線 620と接続されたサンプリング容量 810aと、サン プリングトランジスタ 800bを介して第 2の垂直信号線 620と接続されたサンプリング容 量 810bと、パルス発生回路 820と、サンプルホールドトランジスタ 600と、クランプ容 量 610と、第 2の垂直信号線 620と、クランプトランジスタ 640と、列選択トランジスタ 6 50と、水平信号線容量 230とから構成される。
[0093] サンプリングトランジスタ 800aは、 SWA線をノヽィレベルにする容量選択パルス Aの 印加に対応して、 ON状態となり、第 2の垂直信号線 620により伝達された信号電圧 をサンプリング容量 810aに転送する力、あるいはサンプリング容量 810aの信号電圧 を第 2の垂直信号線 620に転送する。また、サンプリングトランジスタ 800bは、 SWB 線をノヽィレベルにする容量選択パルス Bの印加に対応して ON状態となり、第 2の垂 直信号線 620により伝達された信号電圧をサンプリング容量 810bに転送するカゝ、あ るいはサンプリング容量 810bの信号電圧を第 2の垂直信号線 620に転送する。
[0094] サンプリング容量 810a、 810bは、第 1モードでは、それぞれ第 1の期間及び第 2の 期間でフォトダイオード 501に蓄積された信号電荷に対応する信号電圧を蓄積し、 第 2モードでは、第 3の期間でそれぞれ異なる行のフォトダイオード 501に蓄積された 信号電荷に対応する信号電圧を蓄積する。このとき、サンプリング容量 810aの容量 値を Csp、サンプリング容量 810bの容量値を Cspとする。
[0095] パルス発生回路 820は、サンプリングトランジスタ 800a、 800bと共に容量選択手段 を構成し、サンプリング容量 810a、 810bから信号電圧を蓄積する任意のサンプリン グ容量を選択する。つまり、第 1モードでは、第 1の期間で蓄積された信号電荷に対 応する信号電圧がサンプリング容量 810aに蓄積され、第 2の期間で蓄積された信号 電荷に対応する信号電圧がサンプリング容量 810bに蓄積されるようにサンプリング 容量を選択し、第 2モードでは、第 3の期間で蓄積された信号電荷に対応する信号 電圧がサンプリング容量 810a、 810bのいずれか一方に蓄積されるようにサンプリン グ容量を選択する。また、パルス発生回路 820は、サンプリング容量 810a、 810bに 蓄積された信号電圧が別々に水平信号線 570に読み出されるようにサンプリング容 量を選択する。
[0096] 以下で上記構成を有する増幅型固体撮像装置の動作 (第 1モードの動作）につい て、図 11に示す駆動タイミングチャートに沿って説明する。なお、第 2モードの動作は 、第 1の実施の形態の増幅型固体撮像装置と同様であるため、説明を省略する。
[0097] まず、 n行目の単位セル 500が選択されると、 LSET(n)線をハイレベルにする行選 択パルス (nl)が行選択回路 710から n行目の単位セル 500の垂直選択トランジスタ 505に印加される。垂直選択トランジスタ 505は ON状態となり、増幅トランジスタ 503 と負荷トランジスタ群 540とでソースフォロア回路が形成され、単位セル 500の電源電 圧に追従した電圧がそのソースフォロア回路力も第 1の垂直信号線 520に出力され る。
[0098] 次に、 SP線をノヽィレベルにするサンプリングパルスが印加され、ソースフォロア回路 力も第 1の垂直信号線 520に出力された電圧がクランプ容量 610に保持される。この とき、 CP線をノヽィレベルにするクランプパルスが印加されているので、クランプ容量 6 10の第 2の垂直信号線 620側が CPDC線の電位にリセットされる。また、同時に SW A線をノヽィレベルにする容量選択パルス Aが印加されて ヽるので、サンプリングトラン ジスタ 800aは ON状態となり、サンプリング容量 810aが CPDC線の電位にリセットさ れる。
[0099] 次に、 RESET (n)線をハイレベルにするリセットパルス（nl)が行選択回路 710か ら n行目の単位セル 500のリセットトランジスタ 504に印加され、 FD部 506の電位カリ セットされる。
[0100] 次に、 CP線をローレベルにするクランプパルスが印加され、第 2の垂直信号線 620 はフローティング状態となる。
[0101] 次に、 READ (n)線をノヽィレベルにする読み出しパルス (nl)が行選択回路 710か ら n行目の単位セル 500の読み出しトランジスタ 502に印加され、フォトダイオード 50 1に蓄積した信号電荷力 SFD部 506に転送される。 FD部 506に接続している増幅トラ ンジスタ 503のゲート電圧は FD部 506の電位となり、この電圧とほぼ同等の電圧が 第 1の垂直信号線 520に出力される。このとき、 CP線をローレベルにするクランプパ ルスが印加されているので、サンプリング容量 810aには n行目の単位セル 500の第 1の期間の信号電圧が蓄積される。そして、 SWA線をローレベルにする容量選択パ ルス A、及び READ (n)線をローレベルにする読み出しパルス（nl)が印加される。
[0102] ここで、サンプリング容量 810aに蓄積される第 1の期間の信号電圧は、 n行目の単 位セル 500の第 2の期間の信号電圧の読み出しのために READ (n)線をノヽィレベル にする読み出しパルス (n2)が行選択回路 720から印加されてから、 n行目の単位セ ル 500の第 1の期間の信号電圧の読み出しのために READ (n)線をハイレベルにす る読み出しパルス (nl)が行選択回路 710から今回印加されるまでにフォトダイオード 501に蓄積された信号電荷に対応する。 [0103] 次に、 m行目の単位セル 500が選択されると、 LSET(m)線をハイレベルにする行 選択パルス (m2)が行選択回路 720から m行目の単位セル 500の垂直選択トランジ スタ 505に印加される。垂直選択トランジスタ 505は ON状態となり、増幅トランジスタ 503と負荷トランジスタ群 540とでソースフォロア回路が形成され、単位セル 500の電 源電圧に追従した電圧がそのソースフォロア回路力も第 1の垂直信号線 520に出力 される。
[0104] 次に、 SP線をノヽィレベルにするサンプリングパルス、及び CP線をハイレベルにする クランプパルスが印加される。このとき、同時に SWB線をノヽィレベルにする容量選択 パルス Bが印加されているので、サンプリングトランジスタ 800bは ON状態となり、サ ンプリング容量 810bが CPDC線の電位にリセットされる。
[0105] 次に、 m行目の単位セル 500のリセットトランジスタ 504とつながれた RESET (m) 線をノヽィレベルにするリセットパルス (m2)が行選択回路 720から印加され、 FD部 50 6の電位がリセットされる。
[0106] 次に、 CP線をローレベルにするクランプパルスが印加され、第 2の垂直信号線 620 はフローティング状態となる。
[0107] 次に、 m行目の単位セル 500の読み出しトランジスタ 502とつながれた READ (m) 線をノヽィレベルにする読み出しパルス (m2)が行選択回路 720から印加され、フォト ダイオード 501に蓄積した信号電荷力 FD部 506に転送される。 FD部 506に接続し ている増幅トランジスタ 503のゲート電圧は FD部 506の電位となり、この電圧とほぼ 同等の電圧が第 1の垂直信号線 520に出力される。このとき、 CP線をローレベルに するクランプパルスが印加されているので、サンプリング容量 810bには m行目の単 位セル 500の第 2の期間の信号電圧が蓄積される。そして、 SWB線をローレベルに する容量選択パルス Bが印加される。
[0108] ここで、サンプリング容量 810bに蓄積される第 2の期間の信号電圧は、 m行目の単 位セル 500の第 1の期間の信号電圧の蓄積のために READ (m)線をハイレベルに する読み出しパルス (ml)が行選択回路 710から印加されてから、 m行目の単位セ ル 500の第 2の期間の信号電圧の読み出しのために READ (m)線をハイレベルに する読み出しパルス (m2)が行選択回路 720から今回印加されるまでにフォトダイォ ード 501に蓄積された信号電荷に対応する。
[0109] 次に、 CSEL (k)線をハイレベルにする列選択パルス（k)が印加され、 k列目の列 選択トランジスタ 650は ON状態となる。その後、 SWA線をノヽィレベルにする容量選 択パルス Aが印加され、サンプリング容量 810aに蓄積された信号電圧が水平信号 線 570に出力される。さらにその後、 SWB線をノヽィレベルにする容量選択パルス B が印加され、サンプリング容量 810bに蓄積された信号電圧が水平信号線 570に出 力される。
[0110] 次に、列選択パルスの印カロ、容量選択パルス Aの印カロ、及び容量選択パルス Bの 印加を全ての列選択トランジスタ 650に対して行う。
[0111] 以上のように、本実施の形態の増幅型固体撮像装置によれば、第 1の実施の形態 の増幅型固体撮像装置と同様に、ダイナミックレンジを拡大するこが可能な固体撮像 装置を実現することができる。
[0112] また、本実施の形態の増幅型固体撮像装置によれば、第 1の実施の形態の増幅型 固体撮像装置と同様に、様々な撮像状況に対応可能な増幅型固体撮像装置を実現 することができる。
[0113] また、本実施の形態の増幅型固体撮像装置によれば、第 1の実施の形態の増幅型 固体撮像装置と異なり、第 1の期間及び第 2の期間のいずれか短い方の期間を 1水 平期間よりも長い期間に設定することができるので、高い自由度を持って蓄積期間を 設定することが可能な固体撮像装置を実現することができる。
[0114] なお、本実施の形態の増幅型固体撮像装置において、第 2の垂直信号線 620には サンプリングトランジスタ 800a、 800bを介して 2つのサンプリング容量 810a、 810b が接続され、第 1の期間の信号電圧及び第 2の期間の信号電圧の蓄積には、それぞ れ 1つのサンプリング容量が使用されるとした。しかし、第 2の垂直信号線 620には複 数のサンプリング容量が接続され、第 1の期間の信号電圧及び第 2の期間の信号電 圧の蓄積には、それぞれ複数のサンプリング容量が使用されてもよい。例えば図 12 に示されるように、第 2の垂直信号線 620にはサンプリングトランジスタ 800a、 800b, 800cを介して 3つのサンプリング容量 810a、 810b, 810c力接続され、第 1の期間 の信号電圧及び第 2の期間の信号電圧の蓄積には、それぞれ 1つ又は 2つのサンプ リング容量が使用されてもよい。
[0115] このとき、第 1の期間の信号電圧の蓄積に使用されるサンプリング容量の数、及び 第 2の期間の信号電圧の蓄積に使用されるサンプリング容量の数は以下のように最 適化される。
[0116] 第 1の期間 (tl)及び第 2の期間 (t2)でフォトダイオード 501に蓄積された信号電荷 に対応する信号電圧をそれぞれ SIG1及び SIG2とすると、信号比は SIG1 : SIG2 = tl :t2となり、出力アンプ 580を含む後段回路にて Nという一定のノイズが存在すると すれば、第 2の期間の信号の SZN比 (信号対雑音比）は第 1の期間の信号に対して t2Ztlに比例して劣化する。従って、第 1の期間の信号と第 2の期間の信号との SZ N比を同等にするために、各期間の信号電圧を蓄積するサンプリング容量の容量値 を最適化することが好まし 、。
[0117] 以上で述べたことに基づいて、第 1の期間の信号電圧の蓄積に使用されるサンプリ ング容量の容量値 Csp 1、及び第 2の期間の信号電圧の蓄積に使用されるサンプリ ング容量の容量値 Csp2の最適化をおこなうための（1)式が導出される。（1)式にお いて、左辺は第 1の期間の信号に対するゲインに第 1の期間を積算したものであり、 右辺は第 2の期間の信号に対するゲインに第 2の期間を積算したものである。式（1) は、前述のように SZN比が同等となるために信号出力が同一となることを示して!/、る
[0118] tl X (Ccp/ (Ccp + Cspl) ) / (Cspl/ (Cspl + Ccom) ) =
t2 X (Ccp/ (Ccp + Csp2) ) / (Csp2/ (Csp2 + Ccom) )
•••(1)
第 1の期間の信号電圧の蓄積に使用されるサンプリング容量の最適な数、及び第 2 の期間の信号電圧の蓄積に使用されるサンプリング容量の最適な数は、（1)式を用 いて算出される。例えば Ccp及び Ccomがそれぞれ 5pFである場合には、（1)式から tlZt2 = CsplZCsp2となり、例えば tl :t2 = 2 : lであれば Cspl = 2Csp2となる。 従って、図 12に示される信号処理部 700においては、第 1の期間の信号電圧の蓄積 及び第 2の期間の信号電圧の蓄積に使用されるサンプリング容量の最適な数は、そ れぞれ 2個及び 1個となり、図 13に示されるような駆動タイミングチャートに沿って動 作することとなる。すなわち、パルス発生回路 1020は、第 1の期間で蓄積された信号 電荷に対応する信号電圧がサンプリング容量 810a、 810bに蓄積され、第 2の期間 で蓄積された信号電荷に対応する信号電圧がサンプリング容量 810cに蓄積される ようにサンプリング容量を選択し、サンプリング容量 810a、 810bとサンプリング容量 8 10cとに蓄積された信号電圧が別々に水平信号線 570に読み出されるようにサンプ リング容量を選択する。このとき第 1の期間及び第 2の期間の各信号及び加算された 信号は、図 14に示されるような出力となる。
[0119] ここで、例えば tl :t2 = 5 : lであれば Cspl = 5Csp2となり、 3つのサンプリング容量 しか含まない図 12に示される信号処理部 700においては、 S/N比が同一となるよう に最適分配することが不可能になる。しかし、この場合には、異なる蓄積期間の信号 電圧の蓄積にそれぞれ最低 1個以上のサンプリング容量を使用することを前提とした 上で、信号電圧の大きい蓄積期間の長い信号が標準となるので、蓄積期間の長い 信号のゲインが、蓄積期間の短い信号のゲインより高くなるようにサンプリング容量が 分配される。
[0120] また、本実施の形態の増幅型固体撮像装置において、複数の第 2の垂直信号線 6 20は列選択トランジスタ 650を介して 1本の水平信号線 570にそれぞれ接続されると した。しかし、複数の第 2の垂直信号線は、列選択トランジスタを介して複数本の水平 信号線にそれぞれ接続されてもよい。例えば、図 15に示すように、複数の第 2の垂直 信号線 620は列選択トランジスタ 650を介して 2本の第 1の水平信号線 570a及び第 2の水平信号線 570bにそれぞれ接続されてもよい。このとき、増幅型固体撮像装置 は図 16に示されるような駆動タイミングチャートに沿って動作し、 CSEL1 (k)をノヽィレ ベルにする列選択パルス (kl)の印加に応じて、サンプリング容量 810aは第 1の水 平信号線 570aと接続され、 CSEL2 (k)をノヽィレベルにする列選択パルス (k2)の印 加に応じて、サンプリング容量 810bは第 2の水平信号線 570bと接続される。すなわ ち、サンプリング容量 810a、 810bに蓄積された信号電圧は、水平信号線で加算さ れること無く別々に出力される。
[0121] (第 3の実施の形態）
図 17は、本実施の形態の増幅型固体撮像装置の構成図である。図 17において、 図 9と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここ では省略する。
[0122] 本実施の形態の増幅型固体撮像装置は、第 2の実施の形態の固体撮像装置とは 異なる信号処理部及び行選択回路を有し、信号処理部 1500と、行選択回路 1510 と、各行の単位セル 500につながれた ANDゲートを複数有する論理回路 1520と、 単位セル 500と、イメージエリア 510と、第 1の垂直信号線 520と、負荷トランジスタ群 540及び列選択回路 560と、水平信号線 570と、出力アンプ 580とから構成される。
[0123] 行選択回路 1510及び論理回路 1520は、垂直選択トランジスタ 505と共に行選択 手段を構成し、 2行以上離れた単位セル 500を行単位で選択する。また、行選択回 路 1510及び論理回路 1520は、読み出し制御手段を構成し、フォトダイオード 501 に信号電荷を蓄積させる期間を制御する。すなわち、第 1モードでは、 1垂直走査期 間よりも短い第 1の期間と、第 1の期間よりも短い第 2の期間とに蓄積期間を設定し、 第 2モードでは、 1垂直走査期間である第 3の期間に蓄積期間を設定する。例えば、 第 2の期間は 1水平期間よりも長い期間とされ、第 1の期間は 1垂直走査期間から第 2 の期間を差し引 、た期間とされる。
[0124] ここで、信号処理部 1500の回路構成図を図 18に示す。図 18において、図 10と同 一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省 略する。
[0125] 信号処理部 1500は、サンプリングトランジスタ 800a、 800bと、サンプリング容量 81 0a、 810bと、サンプルホールドトランジスタ 600と、クランプ容量 610と、第 2の垂直 信号線 620と、クランプトランジスタ 640と、列選択トランジスタ 650と、パルス発生回 路 1620と、水平信号線容量 230とから構成される。
[0126] パルス発生回路 1620は、サンプリングトランジスタ 800a、 800bと共に容量選択手 段を構成し、サンプリング容量 810a、 810bから信号電圧を蓄積する任意のサンプリ ング容量を選択する。つまり、第 1モードでは、第 1の期間で蓄積された信号電荷に 対応する信号電圧がサンプリング容量 810aに蓄積され、第 2の期間で蓄積された信 号電荷に対応する信号電圧がサンプリング容量 810bに蓄積されるようにサンプリン グ容量を選択し、第 2モードでは、第 3の期間で蓄積された信号電荷に対応する信号 電圧がサンプリング容量 810a、 810bのいずれか 1方に蓄積されるようにサンプリング 容量を選択する。また、パルス発生回路 1620は、サンプリング容量 810a、 810bに 蓄積された信号電圧が別々に水平信号線 570に読み出されるようにサンプリング容 量を選択する。
[0127] 以下で上記構成を有する増幅型固体撮像装置の動作 (第 1モードの動作）につい て、図 19に示す駆動タイミングチャートに沿って説明する。なお、第 2モードの動作は 、第 1の実施の形態の増幅型固体撮像装置と同様であるため、説明を省略する。
[0128] まず、 n行目及び m行目の単位セル 500が選択されると、 LSET(n)線及び LSET( m)をハイレベルにする行選択パルス（nl、 m2)力 n行目及び m行目の単位セル 50 0とそれぞれつながれた ANDゲートの一方の入力端子に行選択回路 1510から供給 される。このとき、 n行は奇数行であり、 m行は偶数行である。
[0129] 次に、奇数行の単位セル 500とつながれた ANDゲートの他方の入力端子に信号 を伝達する ODD線をノヽィレベルにする出力信号制御パルス ODDが論理回路 1520 に供給される。 n行目の単位セル 500とつながれた ANDゲートの論理積は 1となり、 ANDゲートの一方の入力端子に供給されたパルス、つまり LSET(n)線をハイレべ ルにする行選択パルス（nl、 m2)が n行目の単位セル 500の垂直選択トランジスタ 5 05に印加される。垂直選択トランジスタ 505は ON状態となり、増幅トランジスタ 503と 負荷トランジスタ群 540とでソースフォロア回路が形成され、単位セル 500の電源電 圧に追従した電圧がそのソースフォロア回路力も第 1の垂直信号線 520に出力され る。
[0130] 次に、 SP線をノヽィレベルにするサンプリングパルスが印加され、ソースフォロア回路 力も第 1の垂直信号線 520に出力された電圧をクランプ容量 610に保持する。このと き、 CP線をハイレベルにするクランプパルスが印加されているので、クランプ容量 61 0の第 2の垂直信号線 620側が CPDC線の電位にリセットされる。また、同時に SWA 線をハイレベルにする容量選択パルス Aが印加されて!、るので、サンプリング容量 8 10aが CPDC線の電位にリセットされる。
[0131] 次に、 RESET (n)線及び RESET (m)線をハイレベルにするリセットパルス（nl、 m2)が n行目及び m行目の単位セル 500とそれぞれつながれた ANDゲートの一方 の入力端子に行選択回路 1510から供給される。このとき、 ODD線をハイレベルに する出力信号制御パルス ODDが ANDゲートの他方の入力端子に供給されている ので、 n行目の単位セル 500とつながれた ANDゲートの論理積は 1となり、 RESET ( n)線をハイレベルにするリセットパルス（nl、 m2)が n行目の単位セル 500のリセット トランジスタ 504に印加される。リセットトランジスタ 504は ON状態となり、 FD部 506 の電位がリセットされる。
[0132] 次に、 CP線をローレベルにするクランプパルスが印加され、第 2の垂直信号線 620 はフローティング状態となる。
[0133] 次に、 READ (n)線及び READ (m)線をハイレベルにする読み出しパルス（nl、 m 2)が n行目及び m行目の単位セル 500とそれぞれつながれた ANDゲートの一方の 入力端子に行選択回路 1510から供給される。このとき、 ODD線をハイレベルにする 出力信号制御パルス ODDが ANDゲートの他方の入力端子に供給されているので、 n行目の単位セル 500とつながれた ANDゲートの論理積は 1となり、 READ (n)線を ハイレベルにする読み出しパルス（nl、 m2)が n行目の単位セル 500の読み出しトラ ンジスタ 502に印加される。読み出しトランジスタ 502は ON状態となり、フォトダイォ ード 501に蓄積した信号電荷力FD部 506に転送される。 FD部 506に接続している 増幅トランジスタ 503のゲート電圧は FD部 506の電位となり、この電圧とほぼ同等の 電圧が第 1の垂直信号線 520に出力される。このとき、 CP線をローレベルにするクラ ンプパルスが印加されているので、サンプリング容量 810aには、 n行目の単位セル 5 00の第 1の期間の信号電圧が蓄積される。そして、 SWA線をローレベルにする容量 選択パルス A、及び READ (n)線をローレベルにする読み出しパルス（nl、 m2)が 印加される。さらに、 ODD線をローレベルにする出力信号制御パルス ODDが印加さ れる。
[0134] ここで、サンプリング容量 810aに蓄積される第 1の期間の信号電圧は、 n行目の単 位セル 500の第 2の期間の信号電圧の読み出しのために READ (n)線をノヽィレベル にする読み出しパルス（n2、 ml)が印加されてから、 n行目の単位セル 500の第 1の 期間の信号電圧の読み出しのために READ (n)線をノヽィレベルにする読み出しパ ルス (nl、 m2)が今回印加されるまでにフォトダイオード 501に蓄積された信号電荷 に対応する。
[0135] 次に、偶数行の単位セル 500とつながれた ANDゲートの他方の入力端子に信号 を伝達する EVEN線をノヽィレベルにする出力信号制御パルス EVENが論理回路 15 20に供給される。 m行目の単位セル 500とつながれた ANDゲートの論理積は 1とな り、 ANDゲートの一方の入力端子に供給されたパルス、つまり LSET(m)線をハイレ ベルにする行選択パルス（nl、 m2)が m行目の単位セル 500の垂直選択トランジス タ 505に印加される。垂直選択トランジスタ 505は ON状態となり、増幅トランジスタ 50 3と負荷トランジスタ群 540とでソースフォロア回路が形成され、単位セル 500の電源 電圧に追従した電圧がそのソースフォロア回路力も第 1の垂直信号線 520に出力さ れる。
[0136] 次に、 SP線をノヽィレベルにするサンプリングパルスが印加され、ソースフォロア回路 力も第 1の垂直信号線 520に出力された電圧をクランプ容量 610に保持する。このと き、 CP線をハイレベルにするクランプパルスが印加されているので、クランプ容量 61 0の第 2の垂直信号線 620側が CPDC線の電位にリセットされる。また、同時に SWB 線をハイレベルにする容量選択パルス Bが印加されているので、サンプリング容量 81 Obが CPDC線の電位にリセットされる。
[0137] 次に、 RESET (n)線及び RESET (m)線をハイレベルにするリセットパルス（nl、 m2)が n行目及び m行目の単位セル 500とそれぞれつながれた ANDゲートの一方 の入力端子に行選択回路 1510から供給される。このとき、 EVEN線をハイレベルに する出力信号制御パルス EVENが ANDゲートの他方の入力端子に供給されている ので、 m行目の単位セル 500とつながれた ANDゲートの論理積は 1となり、 RESET (m)線をハイレベルにするリセットパルス（nl、 m2)が m行目の単位セル 500のリセッ トトランジスタ 504に印加される。リセットトランジスタ 504は ON状態となり、 FD部 506 の電位がリセットされる。
[0138] 次に、 CP線をローレベルにするクランプパルスが印加され、第 2の垂直信号線 620 はフローティング状態となる。
[0139] 次に、 READ (n)線及び READ (m)線をハイレベルにする読み出しパルス（nl、 m 2)が n行目及び m行目の単位セル 500とそれぞれつながれた ANDゲートの一方の 入力端子に供給される。このとき、 EVEN線をハイレベルにする出力信号制御パル ス EVENが ANDゲートの他方の入力端子に供給されているので、 m行目の単位セ ル 500とつながれた ANDゲートの論理積は 1となり、 READ (m)線をハイレベルに する読み出しパルス（nl、 m2)が m行目の単位セル 500の読み出しトランジスタ 502 に印加される。読み出しトランジスタ 502は ON状態となり、フォトダイオード 501に蓄 積した信号電荷力FD部 506に転送される。 FD部 506に接続している増幅トランジス タ 503のゲート電圧は FD部 506の電位となり、この電圧とほぼ同等の電圧が第 1の 垂直信号線 520に出力される。このとき、 CP線をローレベルにするクランプパルスが 印加されているので、クランプトランジスタ 640は OFF状態となり、サンプリング容量 8 10bには、 m行目の単位セル 500の第 2の期間の信号電圧が蓄積される。そして、 S WB線をローレベルにする容量選択パルス B、及び READ (m)線をローレベルにす る読み出しパルス（nl、 m2)が印加される。さらに、 EVEN線をローレベルにする出 力信号制御パルス EVENが印加される。
[0140] ここで、サンプリング容量 810bに蓄積される第 2の期間の信号電圧は、 m行目の単 位セル 500の第 1の期間の信号電圧の読み出しのために READ (m)をハイレベル にする読み出しパルス（n2、 ml)が印加されてから、 m行目の単位セル 500の第 2の 期間の信号電圧の読み出しのために READ (m)線をノヽィレベルにする読み出しパ ルス (nl、 m2)が今回印加されるまでにフォトダイオード 501に蓄積された信号電荷 に対応する。
[0141] 次に、 CSEL (k)線をハイレベルにする列選択パルス（k)が印加され、 k列目の列 選択トランジスタ 650は ON状態となる。その後、 SWA線をノヽィレベルにする容量選 択パルス Aが印加され、サンプリング容量 810aに蓄積された信号電圧が水平信号 線 570に出力される。さらにその後、 SWB線をノヽィレベルにする容量選択パルス B が印加され、サンプリング容量 810bに蓄積された信号電圧が水平信号線 570に出 力される。
[0142] 次に、列選択パルス、容量選択パルス A及び容量選択パルス Bの印加を全ての列 選択トランジスタ 650に対して行う。
[0143] 次に、 n+ 1行目及び m+ 1行目の単位セル 500が選択されると、 LSET(n+ l)線 及び LSET(m+ 1)線をハイレベルにする行選択パルス（nl + 1、 m2 + 1)が n + 1 行目及び m+ 1行目の単位セル 500とそれぞれつながれた ANDゲートの一方の入 力端子に行選択回路 1510から供給される。このとき、 n+ 1行は偶数行となり、 m+ 1 行を奇数行となる。
[0144] 次に、 EVEN線をハイレベルにする出力信号制御パルス EVENが ANDゲートの 他方の入力端子に供給される。 n+ 1行目の単位セル 500とつながれた ANDゲート の論理積は 1となり、 LSET(n+ l)線をノヽィレベルにする行選択パルス（nl + l、 m2 + 1)が n+ 1行目の単位セル 500の垂直選択トランジスタ 505に印加される。垂直選 択トランジスタ 505は ON状態となり、増幅トランジスタ 503と負荷トランジスタ群 540と でソースフォロア回路が形成され、単位セル 500の電源電圧に追従した電圧がその ソースフォロア回路力も第 1の垂直信号線 520に出力される。
[0145] 次に、 SP線をノヽィレベルにするサンプリングパルスがサンプルホールドトランジスタ 600に印加され、ソースフォロア回路力も第 1の垂直信号線 520に出力された電圧が クランプ容量 610に保持される。このとき、 CP線をハイレベルにするクランプパルスが 印加されているので、クランプ容量 610の第 2の垂直信号線 620側が CPDC線の電 位にリセットされる。また、同時に SWA線をノヽィレベルにする容量選択パルス Aが印 カロされているので、サンプリング容量 810aが CPDC線の電位にリセットされる。
[0146] 次に、 RESET (n+ 1)線及び RESET (m+ 1)線をハイレベルにするリセットパルス
(nl + 1、 m2+ 1)が n+ 1行目及び m+ 1行目の単位セル 500とつながれた ANDゲ ートの一方の入力端子に供給される。このとき、 EVEN線をハイレベルにする出力信 号制御パルス EVENが ANDゲートの他方の入力端子に供給されているので、 n+ 1 行目の単位セル 500とつながれた ANDゲートの論理積は 1となり、 RESET (n+ 1) 線をハイレベルにするリセットパルス（nl + 1、 m2+ l)が n+ 1行目の単位セル 500 のリセットトランジスタ 504に印加される。リセットトランジスタ 504は ON状態となり、 F D部 506の電位がリセットされる。
[0147] 次に、 CP線をローレベルにするクランプパルスがクランプトランジスタ 640に印加さ れ、第 2の垂直信号線 620はフローティング状態となる。
[0148] 次に、 READ (n+ 1)線及び READ (m+ 1)線をハイレベルにする読み出しパルス (nl + 1、 m2+ 1)が n+ 1行目及び m+ 1行目の単位セル 500とつながれた ANDゲ ートの一方の入力端子に行選択回路 1510から供給される。このとき、 EVEN線をノヽ ィレベルにする出力信号制御パルス EVENが ANDゲートの他方の入力端子に供給 されているので、 n+ 1行目の単位セル 500とつながれた ANDゲートの論理積は 1と なり、 READ (n+ 1)線をノヽィレベルにする読み出しパルス（nl + l、 m2+ l)が n+ 1行目の単位セル 500の読み出しトランジスタ 502に印加される。読み出しトランジス タ 502は ON状態となり、フォトダイオード 501に蓄積した信号電荷力FD部 506に転 送される。 FD部 506に接続している増幅トランジスタ 503のゲート電圧は FD部 506 の電位となり、この電圧とほぼ同等の電圧が第 1の垂直信号線 520に出力される。こ のとき、 CP線をローレベルにするクランプパルスがクランプトランジスタ 640に印加さ れているので、サンプリング容量 810aには、 n+ 1行目の単位セル 500の第 1の期間 の信号電圧が蓄積される。そして、 SWA線をローレベルにする容量選択パルス A、 及び READ (n+ 1)線をローレベルにする読み出しパルス（nl + 1、 m2+ l)が印カロ される。さらに、 EVEN線をローレベルにする出力信号制御パルス EVENが印加さ れる。
[0149] ここで、サンプリング容量 810aに蓄積される第 1の期間の信号電圧は、 n+ 1行目 の単位セル 500の第 2の期間の信号電圧の読み出しのために READ (n+ 1)線をハ ィレベルにする読み出しパルス（n2+ 1、 ml + 1)が印加されてから、 n+ 1行目の単 位セル 500の第 1の期間の信号電圧の読み出しのために READ (n+ 1)線をハイレ ベルにする読み出しパルス (nl + l、m2+ l)が今回印加されるまでにフォトダイォ ード 501に蓄積された信号電荷に対応する。
[0150] 次に、 ODD線をハイレベルにする出力信号制御パルス ODDが ANDゲートの他 方の入力端子に供給される。 m+ 1行目の単位セル 500とつながれた ANDゲートの 論理積は 1となり、 LSET(m+ l)線をハイレベルにする行選択パルス（nl + l、 m2 + 1)が m+ 1行目の単位セル 500の垂直選択トランジスタ 505に印加される。垂直 選択トランジスタ 505は ON状態となり、増幅トランジスタ 503と負荷トランジスタ群 54 0とでソースフォロア回路が形成され、単位セル 500の電源電圧に追従した電圧がそ のソースフォロア回路力も第 1の垂直信号線 520に出力される。 [0151] 次に、 SP線をノヽィレベルにするサンプリングパルスがサンプルホールドトランジスタ 600に印加され、ソースフォロア回路力も第 1の垂直信号線 520に出力された電圧を クランプ容量 610に保持する。このとき、 CP線をノヽィレベルにするクランプパルスがク ランプトランジスタ 640に印加されているので、クランプ容量 610の第 2の垂直信号線 620側が CPDC線の電位にリセットされる。また、同時に SWB線をハイレベルにする 容量選択パルス Bが印加されているので、サンプリング容量 810bが CPDC線の電位 にリセットされる。
[0152] 次に、 RESET (n+ 1)及び RESET (m+ 1)線をハイレベルにするリセットパルス（ nl + 1、 m2+ 1)が n+ 1行目及び m+ 1行目の単位セル 500とそれぞれつながれた ANDゲートの一方の入力端子に供給される。このとき、 ODD線をハイレベルにする 出力信号制御パルス ODDが論理ゲートの他方の入力端子に供給されているので、 m+ 1行目の単位セル 500とつながれた ANDゲートの論理積は 1となり、 RESET ( m+ 1)線をハイレベルにするリセットパルス（nl + 1、 m2+ l)が m+ 1行目の単位セ ル 500のリセットトランジスタ 504〖こ印カロされる。リセットトランジスタ 504は ON状態と なり、 FD部 506の電位がリセットされる。
[0153] 次に、 CP線をローレベルにするクランプパルスがクランプトランジスタ 640に印加さ れ、第 2の垂直信号線 620はフローティング状態となる。
[0154] 次に、 READ (n+ 1)及び READ (m+ 1)線をハイレベルにする読み出しパルス（n 1 + 1、 m2+ 1)が n+ 1行目及び m+ 1行目の単位セル 500とそれぞれつながれた ANDゲートの一方の入力端子に行選択回路 1510から供給される。このとき、 ODD 線をノ、ィレベルにする出力信号制御パルス ODDが論理ゲートの他方の入力端子に 供給されて 、るので、 m+ 1行目の単位セル 500とつながれた ANDゲートの論理積 は 1となり、 RE AD (m + 1 )線をハイレベルにする読み出しパルス（n 1 + 1、 m2 + 1 ) が m+ 1行目の単位セル 500の読み出しトランジスタ 502に印加される。読み出しトラ ンジスタ 502は ON状態となり、フォトダイオード 501に蓄積した信号電荷力 FD部 50 6に転送される。 FD部 506に接続している増幅トランジスタ 503のゲート電圧は FD 部 506の電位となり、この電圧とほぼ同等の電圧が第 1の垂直信号線 520に出力さ れる。このとき、 CP線をローレベルにするクランプパルスがクランプトランジスタ 640に 印加されているので、サンプリング容量 810bには、 m+ 1行目の単位セル 500の第 2 の期間の信号電圧が蓄積される。そして、 SWB線をローレベルにする容量選択パル ス 、及び READ (m+ 1)線をローレベルにする読み出しパルス（nl + l、 m2+ l) が印加される。さらに、 ODD線をローレベルにする出力信号制御パルス ODDが印 加される。
[0155] ここで、サンプリング容量 810bに蓄積される第 2の期間の信号電圧は、 m+ 1行目 の単位セル 500の第 1の期間の信号電圧の読み出しのために READ (m+ 1)線を ハイレベルにする読み出しパルス（n2+ l、 ml + 1)が印加されてから、 m+ 1行目の 単位セル 500の第 2の期間の信号電圧の読み出しのために READ (m+ 1)線をノヽィ レベルにする読み出しパルス（nl + 1、 m2+ 1)が今回印加されるまでにフォトダイォ ード 501に蓄積された信号電荷に対応する。
[0156] 次に、 CSEL (k)線をハイレベルにする列選択パルス（k)が印加され、 k列目の列 選択トランジスタ 650は ON状態となる。その後、 SWA線をノヽィレベルにする容量選 択パルス Aが印加され、サンプリング容量 810aに蓄積された信号電圧が水平信号 線 570に出力される。さらにその後、 SWB線をノヽィレベルにする容量選択パルス B が印加され、サンプリング容量 810bに蓄積された信号電圧が水平信号線 570に出 力される。
[0157] 次に、列選択パルス、容量選択パルス A及び容量選択パルス Bの印加を全ての列 選択トランジスタ 650に対して行う。
[0158] 以上のように、本実施の形態の増幅型固体撮像装置によれば、第 2の実施の形態 の増幅型固体撮像装置と同様に、ダイナミックレンジを拡大するこが可能な固体撮像 装置を実現することができる。
[0159] また、本実施の形態の増幅型固体撮像装置によれば、第 2の実施の形態の増幅型 固体撮像装置と同様に、高い自由度を持って蓄積期間を設定することが可能な固体 撮像装置を実現することができる。
[0160] また、本実施の形態の増幅型固体撮像装置によれば、行選択回路 1510と単位セ ル 500との間に論理回路 1520を設けることで異なる行の信号電圧の読み出しを行う
。よって、複数の読み出し信号を発生させるシフトレジスタを設ける必要が無くなるの で、本実施の形態の増幅型固体撮像装置は、チップ面積を増大させること無くダイナ ミックレンジを拡大することができる。
[0161] 以上、本発明に係る増幅型固体撮像装置について実施の形態に基づいて説明し たが、本発明は、この実施の形態に限定されるものではなぐ本発明の範囲を逸脱す ることなく種々の変形または修正が可能であることは 、うまでもな!/、。
[0162] 例えば、上記実施の形態では、図 20のタイミングチャートの 611に示されるように、 第 1モードにおいて読み出しパルスを印加するタイミングを制御することにより第 1の 期間と第 2の期間とを設定した。しかし、行選択回路は電子シャッターパルスを任意 のタイミングで印加し、電子シャッターパルスを印加するタイミングにより第 1の期間及 び第 2の期間を設定してもよい。このとき、第 1の期間あるいは第 2の期間は、電子シ ャッターパルスが印加されて力 第 1の期間あるいは第 2の期間の信号電圧の蓄積 のために読み出しパルスが印加されるまでの期間となる。例えば、第 1の期間は、図 2 0のタイミングチャートの 612に示されるように、電子シャッターパルスが印加されてか ら第 1の期間の信号電圧の蓄積のために読み出しパルス (n)が印加されるまでの期 間となる。また同様に、第 2モードにおける第 3の期間についても電子シャツターパル スを使用することで 1垂直走査期間以下となることは言うまでもない。
[0163] また、上記実施の形態では、容量選択パルス A及び容量選択パルス Bを印加し、次 に列選択パルス (k)、列選択パルス (k+ 1)線を順次印加するとしたが、各容量に蓄 積された信号を加算するためには、列選択パルス (k)を印可した後、容量選択パル ス A及び容量選択パルス Bを順次印加するような方法でも良 ヽ。
[0164] また、上記実施の形態にお!、て、トランジスタおよび容量は、例えば N型 MOSトラ ンジスタカ 構成されてもよい。これによつて、列選択トランジスタは PMOS型トランジ スタと比較して列選択時のオン抵抗が低い N型 MOSトランジスタ力も構成されるので 、列選択トランジスタのゲートサイズを小さくすることが可能となり、列選択トランジスタ による飛び込みノイズの影響を低減することができる。また、容量は N型 MOSトランジ スタカも構成されるので、応答特性を速くすることができる。更に、 2層のポリシリコン ではなぐ 1層のポリシリコンにより容量を形成することが可能となり、製造工程を簡略 ィ匕することがでさる。 産業上の利用可能性
本発明は、固体撮像装置に利用でき、特にデジタルスチルカメラ等の携帯機器の 画像入力素子等に利用することができる。

Claims

請求の範囲
[1] 増幅型固体撮像装置であって、
光を信号電荷に変換して蓄積する光電変換手段と、前記光電変換手段の信号電 荷を読み出す読み出し手段とを有し、信号電荷に対応する増幅信号を出力する行 列状に配置された複数の単位セルと、
第 1の期間及び第 2の期間の異なる蓄積期間で蓄積された信号電荷が読み出され るように、前記読み出し手段を制御する読み出し制御手段とを備える
ことを特徴とする固体撮像装置。
[2] 前記固体撮像装置は、さらに、
行を選択する行選択手段と、
各列毎の前記単位セルに接続された第 1の容量素子及び第 2の容量素子と、 前記第 1の容量素子及び第 2の容量素子の一方を選択する容量選択手段とを備え 前記容量選択手段は、前記第 1の期間及び第 2の期間で蓄積された信号電荷に 対応する増幅信号を、それぞれ前記第 1の容量素子及び第 2の容量素子に蓄積す るように選択する
ことを特徴とする請求項 1に記載の固体撮像装置。
[3] 前記第 1の容量素子及び第 2の容量素子は、異なる容量値を有する
ことを特徴とする請求項 2に記載の固体撮像装置。
[4] 前記容量選択手段は、前記第 1の期間及び第 2の期間の比に基づいて選択する ことを特徴とする請求項 2に記載の固体撮像装置。
[5] 前記容量選択手段は、前記第 1の容量素子及び第 2の容量素子に蓄積される増幅 信号で SZN比が近くなるように選択する
ことを特徴とする請求項 2に記載の固体撮像装置。
[6] 前記容量素子、期間設定手段、容量選択手段及び行選択手段は、 NMOS型トラ ンジスタにより構成される
ことを特徴とする請求項 2に記載の固体撮像装置。
[7] 前記行選択手段は、 2行以上離れた 2つの行を順次選択し、 前記読み出し制御手段は、前記 2つの行の一方の行の単位セルの信号電荷が読 み出される際には、前記第 1の期間で蓄積された信号電荷が読み出されるように制 御し、他方の行の単位セルの信号電荷が読み出される際には、前記第 2の期間で蓄 積された信号電荷が読み出されるように制御する
ことを特徴とする請求項 1に記載の固体撮像装置。
[8] 前記行選択手段は、前記 2行以上離れた 2つの行の選択を制御する選択回路を有 する
ことを特徴とする請求項 7に記載の固体撮像装置。
[9] 前記固体撮像装置は、さらに、前記第 1の容量素子及び第 2の容量素子と接続さ れた水平信号線を備え、
前記容量選択手段は、前記第 1の容量素子及び第 2の容量素子の増幅信号が前 記水平信号線に別々に読み出されるように選択する
ことを特徴とする請求項 7に記載の固体撮像装置。
[10] 前記固体撮像装置は、さらに、前記第 1の容量素子及び第 2の容量素子のそれぞ れと接続された第 1の水平信号線及び第 2の水平信号線を備える
ことを特徴とする請求項 7に記載の固体撮像装置。
[11] 前記第 1の期間及び第 2の期間のいずれか短い方の期間は、 1水平走査期間より も短い
ことを特徴とする請求項 1に記載の固体撮像装置。
[12] 前記固体撮像装置は、さらに、前記第 1の容量素子及び第 2の容量素子と接続さ れた水平信号線を備え、
前記容量選択手段は、前記第 1の容量素子及び第 2の容量素子の増幅信号が前 記水平信号線に同時に読み出されるように選択する
ことを特徴とする請求項 11に記載の固体撮像装置。
[13] 前記第 1の期間及び第 2の期間は、 1垂直走査期間よりも短い
ことを特徴とする請求項 1に記載の固体撮像装置。
[14] 増幅型固体撮像装置であって、
光を信号電荷に変換して蓄積する光電変換手段と、前記光電変換手段の信号電 荷を読み出す読み出し手段とを有し、信号電荷に対応する増幅信号を出力する行 列状に配置された複数の単位セルと、
第 1の期間及び第 2の期間の異なる蓄積期間で蓄積された信号電荷が読み出され るように、前記読み出し手段を制御する読み出し制御手段とを備え、
前記読み出し制御手段は、前記複数行の前記単位セルの増幅信号の加算をおこ なわない場合には、第 1の期間及び第 2の期間の異なる蓄積期間で蓄積された信号 電荷が読み出されるように前記読み出し手段を制御し、記複数行の前記単位セルの 増幅信号の加算をおこなう場合には、第 3の期間の蓄積期間で蓄積された異なる行 の信号電荷が加算して読み出されるように前記読み出し手段を制御する
ことを特徴とする固体撮像装置。
前記固体撮像装置は、さらに、
行を選択する行選択手段と、
各列毎の前記単位セルに接続された第 1の容量素子及び第 2の容量素子と、 前記第 1の容量素子及び第 2の容量素子から任意の容量素子を選択する容量選 択手段とを備え、
前記容量選択手段は、前記複数行の前記単位セルの増幅信号の加算をおこなわ ない場合には、前記第 1の期間及び第 2の期間で蓄積された信号電荷に対応する増 幅信号を、それぞれ前記第 1の容量素子及び第 2の容量素子に蓄積するように選択 し、前記複数行の前記単位セルの増幅信号の加算をおこなう場合には、前記第 3の 期間で蓄積された信号電荷に対応する異なる単位セル力もの増幅信号を、前記第 1 の容量素子ある 、は第 2の容量素子の 、ずれかに蓄積するように選択する
ことを特徴とする請求項 14に記載の固体撮像装置。
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