WO2006067958A1 - 誘電体セラミックおよび積層セラミックコンデンサ - Google Patents

誘電体セラミックおよび積層セラミックコンデンサ Download PDF

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Toshihiro Okamatsu
Takashi Hiramatsu
Harunobu Sano
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Murata Manufacturing Co., Ltd.
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    • C04B2235/78—Grain sizes and shapes, product microstructures, e.g. acicular grains, equiaxed grains, platelet-structures
    • C04B2235/782—Grain size distributions
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    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B2235/00—Aspects relating to ceramic starting mixtures or sintered ceramic products
    • C04B2235/70—Aspects relating to sintered or melt-casted ceramic products
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    • C04B2235/78—Grain sizes and shapes, product microstructures, e.g. acicular grains, equiaxed grains, platelet-structures
    • C04B2235/786—Micrometer sized grains, i.e. from 1 to 100 micron
    • C—CHEMISTRY; METALLURGY
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    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B2235/00—Aspects relating to ceramic starting mixtures or sintered ceramic products
    • C04B2235/70—Aspects relating to sintered or melt-casted ceramic products
    • C04B2235/80—Phases present in the sintered or melt-cast ceramic products other than the main phase
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    • C04B2237/00—Aspects relating to ceramic laminates or to joining of ceramic articles with other articles by heating
    • C04B2237/30—Composition of layers of ceramic laminates or of ceramic or metallic articles to be joined by heating, e.g. Si substrates
    • C04B2237/40—Metallic
    • C04B2237/405—Iron metal group, e.g. Co or Ni

Definitions

  • the present invention relates to a dielectric ceramic and a multilayer ceramic capacitor configured using the dielectric ceramic, and more particularly, a thinner dielectric ceramic layer in the multilayer ceramic capacitor configured with the dielectric ceramic. This is related to improvements to make this possible.
  • Patent Document 1 includes a general formula: (Ba Ca Sr Gd) (Ti Zr Hf Mg
  • Ma is Ba, Sr, and Ca
  • Ma which also has barium titanate-based complex acid strength in which part of Ba is replaced with Gd and part of Ti is replaced with Mg. 1)
  • Mb is at least one of Mn and Ni
  • Mc Mc is both Si or Si and Ti
  • Ma is 1.
  • a dielectric ceramic is described that contains additional components, each containing 5 mol or more and 2.0 mol or less.
  • the sintering stability is good, so that the moisture resistance is improved and is defined by JIS standards. It satisfies F characteristics and Y5V characteristics specified by EIA standards, and has a relative dielectric constant of 9000 or more, so that multilayer ceramic capacitors can be used in a wide temperature range.
  • the dielectric ceramic layer is thinned, it is excellent in moisture resistance and reliability at high temperatures, so that the multilayer ceramic capacitor can be reduced in size and large capacity by thinning the dielectric ceramic layer. Moreover, there is no need to lower the rated voltage. Therefore, even if the thickness of the dielectric ceramic layer is reduced to, for example, 3 m, practically sufficient characteristics can be given in the multilayer ceramic capacitor.
  • this dielectric ceramic is fired in a neutral or reducing atmosphere, it does not become a semiconductor and can provide a high specific resistance. Therefore, when a multilayer ceramic capacitor is formed using this dielectric ceramic, As the conductive component contained in the electrode, a base metal can be used without any problem, and as a result, the cost of the multilayer ceramic capacitor can be reduced.
  • the dielectric ceramic layer of the multilayer ceramic capacitor is configured using the dielectric ceramic described in Patent Document 1
  • the thickness of the dielectric ceramic layer is reduced to 2 m or less. This proved that it might be difficult to ensure reliability.
  • the dielectric ceramic described in Patent Document 1 requires a high firing temperature in the vicinity of 1200 ° C. or 1200 ° C. or higher in order to sinter it.
  • Patent Document 1 International Publication No. 2004Z067473 Pamphlet
  • an object of the present invention is to provide a dielectric ceramic that can solve the above-described problems.
  • Another object of the present invention is to provide a multilayer ceramic capacitor constituted by using the above-mentioned dielectric ceramic.
  • the dielectric ceramic according to the present invention has a general formula:
  • A is a value selected such that the principal component is electrically neutral with respect to a deviation from 3.
  • ReO is one of Y, Sm, Eu, Tb, Dv, Ho, Er, Tm and Yb choose from
  • the present invention also includes a plurality of laminated dielectric ceramic layers and a plurality of internal electrodes formed along a specific interface between the plurality of dielectric ceramic layers and overlapping in the stacking direction. It is also directed to a multilayer ceramic capacitor comprising a multilayer body and an external electrode formed on the outer surface of the multilayer body so as to be electrically connected to a specific one of the internal electrodes.
  • the multilayer ceramic capacitor according to the present invention is characterized in that it also has the dielectric ceramic layer force according to the present invention as described above.
  • the internal electrode preferably contains a base metal as a main component.
  • the dielectric ceramic according to the present invention includes a common element and substantially the same main component as compared with that described in Patent Document 1, but includes Cu as an additive component. Is different.
  • the dielectric ceramic according to the present invention having such a characteristic configuration, when the dielectric ceramic layer provided in the multilayer ceramic capacitor is configured using this, the dielectric described in Patent Document 1 is provided.
  • the dielectric ceramic layer is thinned compared to the body ceramic.
  • the reliability is high, the sintering can be performed at a lower temperature, and the change in capacitance with time at room temperature can be reduced.
  • characteristics substantially equivalent to those of the dielectric ceramic described in Patent Document 1 can be obtained.
  • the dielectric constant temperature characteristic having a relative dielectric constant as high as 10000 or more has the F characteristic and EIA defined by the JIS standard. It satisfies both the Y5V characteristics specified in the standard, and can provide high reliability with a long time to failure in accelerated reliability tests where the specific resistance is as high as 10 u Q m or more.
  • the dielectric ceramic according to the present invention provides excellent moisture resistance and excellent reliability at high temperatures even when the dielectric ceramic layer provided in the multilayer ceramic capacitor is thinned. be able to. Therefore, it is possible to reduce the size and capacity of the multilayer ceramic capacitor by reducing the thickness of the dielectric ceramic layer, and it is not necessary to lower the rated voltage even if the thickness of the dielectric ceramic layer is reduced. For these reasons, even if the thickness of the dielectric ceramic layer is reduced to, for example, 2 m or less, practically sufficient characteristics can be provided in the multilayer ceramic capacitor.
  • Re O Re is selected from among Y, Sm, Eu, Tb, Dy, Ho, Er, Tm and Yb as subcomponents
  • the absolute value of the rate of change with time of the capacitance of a multilayer ceramic capacitor configured with such a dielectric ceramic at room temperature is further increased. Can be small.
  • FIG. 1 is a cross-sectional view schematically showing a multilayer ceramic capacitor 1 configured using a dielectric ceramic according to the present invention.
  • FIG. 1 is a cross-sectional view schematically showing a multilayer ceramic capacitor 1 formed using a dielectric ceramic according to the present invention.
  • the multilayer ceramic capacitor 1 includes a multilayer body 2 having a rectangular parallelepiped shape as a whole.
  • the multilayer body 2 has a plurality of laminated dielectric ceramic layers 3 and a plurality of internal electrodes 4 and 5 respectively formed along a plurality of specific interfaces between the plurality of dielectric ceramic layers 3. Composed.
  • the internal electrodes 4 and 5 are formed so as to reach the outer surface of the laminate 2.
  • the internal electrode 4 drawn to one end face 6 of the laminate 2 and the internal electrode drawn to the other end face 7 5 are alternately arranged inside the laminate 2.
  • External electrodes 8 and 9 are formed on the outer surface of the laminate 2 on the end surfaces 6 and 7 by applying a conductive paste and then baking it, respectively.
  • the first adhesive layers 10 and 11 such as nickel, copper, nickel-copper alloy, etc. are formed, respectively, and further, solder, tin, etc.
  • Second plating layers 12 and 13 made of are formed, respectively.
  • the plurality of internal electrodes 4 and 5 are formed so as to overlap each other in the stacking direction of the multilayer body 2, and accordingly, the adjacent internal electrodes 4 and 5 are adjacent to each other. Capacitance is formed between them.
  • the internal electrode 4 and the external electrode 8 are electrically connected, and the internal electrode 5 and the external electrode 9 are electrically connected. Is taken out.
  • the dielectric ceramic layer 3 has the following dielectric ceramic force, which is a feature of the present invention.
  • A is a value selected such that the principal component is electrically neutral with respect to a deviation from 3.
  • the dielectric ceramic layer 3 is formed using the dielectric ceramic as described above, the relative dielectric constant increases to 10000 or more, as is clear from the experimental example power described below. It satisfies the Y5V characteristics specified in the characteristics and EIA standards, has a high specific resistance of 10 11 ⁇ m or more, and an average failure time of 20 hours or more in an accelerated reliability test (150 ° C, DC electric field strength of 16.8 VZ m) Thus, the multilayer ceramic capacitor 1 can be made highly reliable.
  • the dielectric ceramic layer 3 is thinned, excellent moisture resistance and high temperature reliability can be ensured. Therefore, by making the dielectric ceramic layer 3 thin, the multilayer ceramic core 3 can be secured.
  • the capacitor 1 can be downsized and have a large capacity. Even if the dielectric ceramic layer 3 is made thin, it is not necessary to lower the rated voltage. Therefore, even if the thickness of the dielectric ceramic layer 3 is as follows, the multilayer ceramic capacitor 1 can provide practically sufficient characteristics.
  • a base metal such as nickel, nickel alloy, copper or copper alloy is used as a material for the internal electrodes 4 and 5. Can be used.
  • the dielectric ceramic constituting the dielectric ceramic layer 3 has ReO (Re is Y, Sm, Eu ⁇ Tb, Dy ⁇ Ho, Er ⁇ Tm as subcomponents with respect to 100 moles of the main component. And in Yb It is preferable to further contain 0.50 mol or less of at least one selected from the group consisting of force. As a result, the absolute value of the rate of change with time of the capacitance of the multilayer ceramic capacitor 1 at room temperature can be further reduced. If ReO is contained in an amount exceeding 0.50 mol, dielectric ceramics
  • a dielectric ceramic raw material powder constituting the dielectric ceramic layer 3 is prepared.
  • This raw material powder is preferably prepared as follows.
  • a main component having the composition 1-w-x-m w x m k 1-y-z-n y z n 3 + a is synthesized.
  • k, w, x, y, z, m and n are 0.99 ⁇ k ⁇ l.010,
  • a compound containing each of the elements contained in the main component for example, BaCO, CaCO, SrCO, TiO, ZrO, HfO, GdO, and MgCO powders are used.
  • MnCO 3, SiO 2 and CuO powders as additive components are prepared.
  • This mixed powder is used as a raw material powder for the dielectric ceramic.
  • 2 3 may be further mixed with 0.50 mol or less of at least one selected from Y, Sm, Eu, Tb, Dy, Ho, Er, Tm and Yb.
  • metal oxides such as 2 2 and other oxides such as Al 2 O, Na 0, K ⁇ etc.
  • a conductive paste film to be the internal electrode 4 or 5 is formed on the specific ceramic green sheet by, for example, screen printing.
  • This conductive paste film contains a base metal such as nickel, nickel alloy, copper or copper alloy as a conductive component.
  • the internal electrodes 4 and 5 may be formed by a vapor deposition method, a plating method, or the like, in addition to a printing method such as a screen printing method.
  • the raw laminate is fired in a reducing atmosphere.
  • a sintered laminate 2 as shown in FIG. 1 is obtained.
  • the sheet forms the dielectric ceramic layer 3 with dielectric ceramic force, and the conductive paste film forms the internal electrode 4 or 5.
  • the dielectric ceramic composing the dielectric ceramic layer 3 described above has a general formula: 100 (Ba
  • the rare earth element Gd is described at the A site of the perovskite, and Mg is described at the B site of the perovskite. This is because G d dissolves (ie substitutes) in the A site, and Mg dissolves (ie substitutes) in the B site! / Indicates to speak. In order to dissolve Gd and Mg in such a state, as described above, Gd
  • O and MgCO are calcined in a mixed state with BaCO and TiO.
  • Gd is mainly dissolved in the A site of the perovskite and Mg is mainly dissolved in the B site of the perovskite. It is preferable. As long as the object of the present invention is not impaired, a trace amount of Gd is present at the perovskite grain boundary or B site, and a trace amount of Mg is present at the perovskite grain boundary or A site. Also good.
  • external electrodes 8 and 9 are formed on the end surfaces 6 and 7 of the laminate 2 so that they are electrically connected to the exposed edges of the internal electrodes 4 and 5, respectively. Formed by baking.
  • the external electrodes 8 and 9 are usually formed by applying and baking a conductive paste on the outer surface of the fired laminate 2 as described above, and the raw laminate before firing. It is formed by coating on the outer surface of and baking at the same time as firing to obtain the laminate 2.
  • the first electrodes 10 and 11 are formed on the external electrodes 8 and 9 by applying plating such as nickel or copper.
  • the second plating layers 12 and 13 are formed on the first plating layers 10 and 11 by applying solder, tin, or the like.
  • the multilayer ceramic capacitor 1 is completed.
  • the starting raw material powder should have the molar ratio shown in each column of “k”, “w”, “x”, “y”, “z”, “m” and “n” in Table 1. And wet pulverized. After drying, the mixed powder is heated in the atmosphere at a temperature of 900 ° C or higher to obtain (Ba Ca Sr Gd)
  • the powders are converted to MnO, SiO and CuO, respectively.
  • the dielectric ceramic raw material powder according to each sample was obtained by blending and mixing so as to have the molar ratio shown in each column.
  • each dielectric ceramic raw material powder shown in Table 1 is mixed with a polybutyl pentyl binder and an organic solvent such as ethanol, and wet-mixed with a ball mill, and then mixed with the ceramic.
  • a slurry was prepared.
  • the ceramic slurry was formed into a sheet shape by a gravure coater method to obtain a ceramic green sheet having a thickness of 2 ⁇ m.
  • a conductive paste film to be an internal electrode was formed.
  • the sintered laminate was obtained by firing for 2 hours at each temperature shown in the column of “calcination temperature” in Table 2.
  • B O -SiO -BaO-based glass frit is formed on both end faces of the sintered laminate.
  • a conductive paste containing silver and a conductive component was applied and baked at a temperature of 800 ° C in a nitrogen atmosphere to form an external electrode electrically connected to the internal electrode.
  • the multilayer ceramic capacitor thus obtained has outer dimensions of 1.2 mm in width, 2. Omm in length, and 0.5 mm in thickness, and is a dielectric ceramic layer interposed between internal electrodes. The thickness of this was 1.5 m. The effective number of dielectric ceramic layers was 10, the counter electrode area or 1 Soa was 1. 3 X 10- 6 m 2.
  • the "failure rate" is obtained by determining the ratio of samples in which a defect occurs when a multilayer ceramic capacitor related to the sample is short-circuited or opened. The following evaluation was performed on samples excluding defective products.
  • the DC voltage is 16.8 at a temperature of 150 ° C.
  • a high temperature load test was conducted to measure the change in insulation resistance with time so that VZ m would be reached, and when the insulation resistance value of each sample fell below 10 5 This is the average value of the time to failure.
  • the rate of change in capacitance after standing for 240 hours at room temperature was determined based on the capacitance when left for 4 hours.
  • the thickness of the dielectric ceramic layer is as thin as 2 / zm or less, an average failure time of 20 hours or more is obtained, and the rate of change in capacitance over time at room temperature is as follows: Many samples satisfy characteristics within 12%, and more—more than 10%, more favorable characteristics. Both F characteristics and Y5V characteristics are within specifications, and defect rate should be within 10% did it.
  • the main component powder was synthesized with a ratio. Next, each powder of MnCO, SiO and CuO is blended with this main component powder at the molar ratio shown in Table 3 and shown in Table 3.
  • a dielectric ceramic raw material powder according to the material was obtained.
  • Samples 41 to 71 shown in Table 3 show the composition of the main component itself as well as the main component and MnO.
  • composition ratio of SiO and CuO is the same as that of Sample 3 shown in Table 1 in Experimental Example 1.
  • the relative dielectric constant was lowered as shown in Table 4. Therefore, if Re O is included, It can be seen that the content of is preferably 0.50 mol or less with respect to 100 mol of the main component.
  • Sample 3 in Experimental Example 1 was used as a reference sample.
  • the stage of obtaining dielectric ceramic raw material powder for each powder of GdO and MgCO, BaCO, CaCO, TiO and ZrO
  • Table 5 shows the evaluation results for sample 3
  • Table 6 shows the evaluation results for sample 3a.
  • sample 3 had a longer average failure time than sample 3a.
  • sample 3a the starting materials for Gd and Mg are added at the same time as the addition of Mn, Si, and Cu after the initial preparation.
  • Table 6 the large variation in particle size causes a decrease in reliability, as shown in Table 7. This indicates that Gd and Mg are preferably mixed and calcined with Ba and Ti during the initial blending.

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Abstract

　比誘電率が高く、積層セラミックコンデンサ（１）に用いられたとき、誘電体セラミック層（３）が薄層化されても、絶縁性が高く、信頼性に優れた、誘電体セラミックを提供する。 　１００（Ｂａ1-w-x-m Ｃａw Ｓｒx Ｇｄm ）k （Ｔｉ1-y-z-n Ｚｒy Ｈｆz Ｍｇn ）Ｏ3+a ＋ｐＭｎＯ2 ＋ｑＳｉＯ2 ＋ｒＣｕＯで表される組成を有する、積層セラミックコンデンサ１の誘電体セラミック層３を構成するための誘電体セラミック。ただし、０．９９５≦ｋ≦１．０１０、０≦ｗ＜０．０４、０≦ｘ≦０．０４、０≦ｙ≦０．１０、０≦ｚ≦０．０５、０．０１５≦ｍ≦０．０３５、０．０１５≦ｎ≦０．０３５、０．０１≦ｐ≦１．０、０．５≦ｑ≦２．５、および０．０１≦ｒ≦５．０。ａは、３からの偏差に対し主成分が電気的に中性であるように選択される値。

Description

明 細 書
誘電体セラミックおよび積層セラミックコンデンサ
技術分野
[0001] この発明は、誘電体セラミックおよびこの誘電体セラミックを用いて構成される積層 セラミックコンデンサに関するもので、特に、誘電体セラミックをもって構成された積層 セラミックコンデンサにおける誘電体セラミック層のより薄層化を可能にするための改 良に関するものである。
背景技術
[0002] この発明にとって興味ある誘電体セラミックとして、国際公開第 2004Z067473号 パンフレット（特許文献 1)には、一般式：（Ba Ca Sr Gd ) (Ti Zr Hf Mg
1-h-i-m h i m k 1 - y十 n y j
) 0 で表され、かつ、 0. 995≤k≤l. 015、 0≤h≤0. 03、 0≤i≤0. 03、 0. 015 n 3
≤m≤0. 035、 0≤y< 0. 05、 0≤j< 0. 05、 0≤ (y+j) < 0. 05、および 0. 015≤ n≤0. 035の各関係を満足する、 Baの一部を Gdで置換しかつ Tiの一部を Mgで置 換したチタン酸バリウム系複合酸ィ匕物力もなる、主成分と、 Ma (Maは、 Ba、 Srおよ び Caの少なくとも 1種）、 Mb (Mbは、 Mnおよび Niの少なくとも一方）および Mc (Mc は、 Siまたは Siおよび Tiの双方）を含むものであって、 Maが主成分 100モルに対し て 1. 5モル未満（ただし、 0モルは含まない。）、 Mbが主成分 100モルに対して 1. 0 モル未満（ただし、 0モルは含まない。）、 Mcが主成分 100モルに対して 0. 5モル以 上かつ 2. 0モル以下それぞれ含んでいる、添加成分とを含む、誘電体セラミックが記 載されている。
[0003] 上記誘電体セラミックによれば、これを用いて積層セラミックコンデンサに備える誘 電体セラミック層を構成したとき、焼結安定性が良好であるため耐湿性が向上し、 JIS 規格で規定される F特性および EIA規格で規定される Y5V特性を満足し、比誘電率 が 9000以上であり、積層セラミックコンデンサを広い温度範囲で用いることができる ようになる。
[0004] また、誘電体セラミック層が薄層化されても、耐湿性および高温での信頼性に優れ て 、るので、薄層化による積層セラミックコンデンサの小型化かつ大容量ィ匕が可能と なり、また、定格電圧を下げる必要がない。したがって、誘電体セラミック層の厚みを たとえば 3 mと薄層化しても、積層セラミックコンデンサにおいて、実用的に十分な 特性を与えることができる。
[0005] また、この誘電体セラミックは、中性または還元性雰囲気で焼成されても、半導体化 せず、高い比抵抗を与えることができるので、これを用いて積層セラミックコンデンサ を構成すると、内部電極に含まれる導電成分として、卑金属を問題なく用いることが でき、その結果、積層セラミックコンデンサのコストダウンを図ることができる。
[0006] し力しながら、特許文献 1に記載された誘電体セラミックを用いて積層セラミックコン デンサの誘電体セラミック層を構成した場合、誘電体セラミック層の厚みを 2 m以下 にまで薄層化すると、信頼性を確保することが困難となる場合があることがわ力 た。 また、特許文献 1に記載の誘電体セラミックは、これを焼結させるため、 1200°C近傍 あるいは 1200°C以上の高い焼成温度が必要である。
特許文献 1：国際公開第 2004Z067473号パンフレット
発明の開示
発明が解決しょうとする課題
[0007] そこで、この発明の目的は、上述の問題を解決し得る、誘電体セラミックを提供しよ うとすることである。
[0008] この発明の他の目的は、上述の誘電体セラミックを用いて構成された積層セラミック コンデンサを提供しょうとすることである。
課題を解決するための手段
[0009] この発明に係る誘電体セラミックは、上述した技術的課題を解決するため、一般式:
100 (Ba Ca Sr Gd ) (Ti Zr Hf Mg ) 0 +pMnO +qSiO +rCu
1-w-x-m w x m k 1-y-z-n y z n 3+a 2 2
Oで表される組成を有することを特徴として 、る。
[0010] ただし、上記一般式中、（Ba Ca Sr Gd ) (Ti Zr Hf Mg ) 0 が主
1-w-x-m w x m k 1-y-z-n y z n 3+a 成分であり、 k、 w、 x、 y、 z、 m、 n、 p、 qおよびは、単位をモルとし、それぞれ、
0. 995≤k≤l. 010、
0≤w< 0. 04、
0≤x≤0. 04、 0≤y≤0. 10、
0≤z≤0. 05、
0. 015≤m≤0. 035、
0. 015≤n≤0. 035、
0. 01≤p≤l. 0、
0. 5≤q≤2. 5、および
0. 01≤r≤5. 0
の範囲内にあり、 aは、 3からの偏差に対し前記主成分が電気的に中性であるように 選択される値である。
[0011] この発明に係る誘電体セラミックにおいて、上記主成分 100モルに対して、副成分 として、 Re O (Reは、 Y、 Sm、 Eu、 Tb、 Dv、 Ho、 Er、 Tmおよび Ybの中から選ば
2 3
れる少なくとも 1種）を 0. 50モル以下さらに含むことが好ましい。
[0012] この発明は、また、複数の積層された誘電体セラミック層および複数の誘電体セラミ ック層間の特定の界面に沿いかつ積層方向に重なり合った状態で形成された複数 の内部電極を含む、積層体と、内部電極の特定のものに電気的に接続されるよう〖こ 積層体の外表面上に形成された外部電極とを備える、積層セラミックコンデンサにも 向けられる。
[0013] この発明に係る積層セラミックコンデンサは、上記誘電体セラミック層力 前述したよ うな、この発明に係る誘電体セラミック力もなることを特徴として 、る。
[0014] この発明に係る積層セラミックコンデンサにおいて、内部電極は、卑金属を主成分 として含むことが好ましい。
発明の効果
[0015] この発明に係る誘電体セラミックは、特許文献 1に記載のものと比較して、共通の元 素を含み、主成分が実質的に同じであるが、添加成分として、 Cuを含んでいる点で 異なっている。
[0016] このような特徴的構成を備える、この発明に係る誘電体セラミックによれば、これを 用 、て積層セラミックコンデンサに備える誘電体セラミック層を構成したとき、特許文 献 1に記載の誘電体セラミックに比べて、誘電体セラミック層を薄層化した場合であつ ても、信頼性が高ぐまた、より低温で焼結させることができ、さらに、室温での静電容 量の経時変化を少なくすることができる。なお、比誘電率、温度特性および比抵抗に ついては、特許文献 1に記載の誘電体セラミックと実質的に同等の特性を得ることが できる。
[0017] より具体的には、この発明に係る誘電体セラミックによれば、比誘電率が 10000以 上と高ぐ誘電率温度特性にっ ヽては、 JIS規格で規定される F特性および EIA規格 で規定される Y5V特性の双方を満足し、比抵抗が 10u Q m以上と高ぐ加速信頼性 試験での故障に至る時間が長ぐ高い信頼性を与えることができる。
[0018] また、この発明に係る誘電体セラミックは、積層セラミックコンデンサに備える誘電体 セラミック層に対して、それが薄層化されても、優れた耐湿性および高温での優れた 信頼性を与えることができる。したがって、誘電体セラミック層の薄層化による積層セ ラミックコンデンサの小型化かつ大容量ィ匕が可能となり、また、誘電体セラミック層を 薄層化しても、定格電圧を下げる必要がない。これらのことから、誘電体セラミック層 の厚みをたとえば 2 m以下と薄層化しても、積層セラミックコンデンサにおいて、実 用的に十分な特性を与えることができる。
[0019] この発明に係る誘電体セラミックにおいて、主成分 100モルに対して、副成分として 、 Re O (Reは、 Y、 Sm、 Eu、 Tb、 Dy、 Ho、 Er、 Tmおよび Ybの中から選ばれる少
2 3
なくとも 1種)を 0. 50モル以下さらに含むようにされると、このような誘電体セラミックを もって構成される積層セラミックコンデンサの室温での静電容量の経時変化率の絶 対値をより小さくすることができる。
図面の簡単な説明
[0020] [図 1]図 1は、この発明に係る誘電体セラミックを用いて構成される積層セラミックコン デンサ 1を図解的に示す断面図である。
符号の説明
[0021] 1 積層セラミックコンデンサ
2 積層体
3 誘電体セラミック層
4, 5 内部電極 8, 9 外部電極
発明を実施するための最良の形態
[0022] 図 1は、この発明に係る誘電体セラミックを用いて構成される積層セラミックコンデン サ 1を図解的に示す断面図である。
[0023] 積層セラミックコンデンサ 1は、全体として直方体形状の積層体 2を備えている。積 層体 2は、積層された複数の誘電体セラミック層 3と、複数の誘電体セラミック層 3間の 特定の複数の界面に沿ってそれぞれ形成される複数の内部電極 4および 5とをもつ て構成される。内部電極 4および 5は、積層体 2の外表面にまで到達するように形成さ れる力 積層体 2の一方の端面 6にまで引き出される内部電極 4と他方の端面 7にま で引き出される内部電極 5とが、積層体 2の内部において交互に配置されている。
[0024] 積層体 2の外表面上であって、端面 6および 7上には、導電性ペーストを付与し、次 いで焼き付けることによって、外部電極 8および 9がそれぞれ形成されている。外部電 極 8および 9上には、必要に応じて、ニッケル、銅、ニッケル—銅合金など力 なる第 1のめつき層 10および 11がそれぞれ形成され、さらにその上には、半田、錫などから なる第 2のめつき層 12および 13がそれぞれ形成される。
[0025] このようにして、積層セラミックコンデンサ 1において、複数の内部電極 4および 5は 、積層体 2の積層方向に互いに重なり合った状態で形成され、それによつて、隣り合 う内部電極 4および 5間で静電容量を形成する。また、内部電極 4と外部電極 8とが電 気的に接続されるとともに、内部電極 5と外部電極 9とが電気的に接続され、それによ つて、これら外部電極 8および 9を介して、上述の静電容量が取り出される。
[0026] 誘電体セラミック層 3は、この発明の特徴となる、次のような誘電体セラミック力 構 成される。
[0027] すなわち、一般式： 100 (Ba Ca Sr Gd ) (Ti Zr Hf Mg ) 0 +pM l~w— x - m w x m k 1-y-z-n y z n 3+a nO +qSiO +rCuOで表される組成を有する、誘電体セラミックから誘電体セラミツ
2 2
ク層 3が構成される。
[0028] ただし、上記一般式中、（Ba Ca Sr Gd ) (Ti Zr Hf Mg ) 0 が主
1-w-x-m w x m k 1-y-z-n y z n 3+a 成分であり、 k、 w、 x、 y、 z、 m、 n、 p、 qおよびは、単位をモルとし、それぞれ、
0. 995≤k≤l. 010、 0≤w< 0. 04、
0≤x≤0. 04、
0≤y≤0. 10、
0≤z≤0. 05、
0. 015≤m≤0. 035、
0. 015≤n≤0. 035、
0. 01≤p≤l. 0、
0. 5≤q≤2. 5、および
0. 01≤r≤5. 0
の範囲内にあり、 aは、 3からの偏差に対し前記主成分が電気的に中性であるように 選択される値である。
[0029] 上述のような誘電体セラミックを用いて誘電体セラミック層 3を構成すれば、後述す る実験例力も明らかなように、比誘電率が 10000以上と高ぐ JIS規格で規定される F 特性および EIA規格で規定される Y5V特性を満足し、比抵抗が 1011 Ω m以上と高く 、加速信頼性試験（150°C, DC電界強度 16. 8VZ m)における平均故障時間が 20時間以上というように、積層セラミックコンデンサ 1を信頼性に優れたものとすること ができる。
[0030] また、誘電体セラミック層 3が薄層化されても、優れた耐湿性や高温での信頼性を 確保することができるので、誘電体セラミック層 3の薄層化によって、積層セラミックコ ンデンサ 1の小型化かつ大容量ィ匕を図ることができる。また、誘電体セラミック層 3を 薄層化しても、定格電圧を下げる必要がない。したがって、誘電体セラミック層 3の厚 みを 以下としても、積層セラミックコンデンサ 1において、実用的に十分な特性 を与えることができる。
[0031] また、上述の誘電体セラミックは、中性または還元性雰囲気中での焼成が可能であ るので、ニッケル、ニッケル合金、銅または銅合金などの卑金属を内部電極 4および 5 の材料として用いることができる。
[0032] 誘電体セラミック層 3を構成する誘電体セラミックは、上記主成分 100モルに対して 、副成分として、 Re O (Reは、 Y、 Sm、 Euゝ Tb、 Dyゝ Ho、 Erゝ Tmおよび Ybの中 力 選ばれる少なくとも 1種）を 0. 50モル以下さらに含むことが好ましい。これによつ て、積層セラミックコンデンサ 1の室温での静電容量の経時変化率の絶対値をより小 さくすることができる。なお、 Re Oが 0. 50モルを超えて含まれると、誘電体セラミツ
2 3
クの比誘電率が低くなつてしまう。
[0033] 次に、図 1に示した積層セラミックコンデンサ 1の製造方法について説明する。
[0034] まず、誘電体セラミック層 3を構成する誘電体セラミックの原料粉末が用意される。こ の原料粉末は、以下のようにして作製されることが好まし 、。
[0035] すなわち、一般式：（Ba Ca Sr Gd ) (Ti Zr Hf Mg ) 0 で表される
1-w-x-m w x m k 1-y-z-n y z n 3+a 組成を有する主成分が合成される。ただし、 k、 w、 x、 y、 z、 mおよび nは、それぞれ、 0. 995≤k≤l. 010、
0≤w< 0. 04、
0≤x≤0. 04、
0≤y≤0. 10、
0≤z≤0. 05、
0. 015≤m≤0. 035、および
0. 015≤n≤0. 035
の範囲内にある。
[0036] より具体的には、上記主成分に含まれる元素をそれぞれ含む化合物、たとえば、 B aCO 、 CaCO 、 SrCO 、 TiO 、 ZrO 、 HfO 、 Gd Oおよび MgCO の各粉末を
3 3 3 2 2 2 2 3 3
、上記組成比を与えるように混合し、大気中において仮焼し、次いで粉砕することが 行なわれる。
[0037] なお、上記主成分に含まれる元素をそれぞれ含む化合物としては、上記のような炭 酸塩または酸化物以外の化合物が用いられてもよい。また、上記粉末を得るための 合成方法としては、上述のような仮焼法以外に、アルコキシド法、共沈法または水熱 合成法等が適用されてもよい。
[0038] 他方、添加成分としての MnCO 、 SiOおよび CuOの各粉末が用意される。これら
3 2
の粉末についても、上記のような炭酸塩または酸ィ匕物以外の化合物が用いられても よい。 [0039] 次に、前記主成分 100モルに対して、 MnCO が 0. 01〜： L 0モル、 SiO が 0. 5
3 2
〜2. 5モル、および CuOが 0. 01〜5. 0モルとそれぞれなるように混合される。この 混合粉末が誘電体セラミックの原料粉末とされる。
[0040] 上述の混合工程において、主成分 100モルに対して、副成分として、 Re O (Re
2 3 は、 Y、 Sm、 Eu、 Tb、 Dy、 Ho、 Er、 Tmおよび Ybの中から選ばれる少なくとも 1種） が 0. 50モル以下さらに混合されてもよい。
[0041] なお、主成分として含まれる粉末において、不純物として存在し得る、 Na 0、 K O
2 2 等のアルカリ金属酸化物、 Al O等の他の酸化物のうち、特に、 Na 0、K Ο等のァ
2 3 2 2 ルカリ金属酸ィ匕物については、その含有量が電気的特性に比較的大きく影響するこ とが確認されている。しかしながら、このように不純物として存在し得るアルカリ金属酸 化物の含有量は、主成分としての（Ba Ca Sr Gd ) (Ti Zr Hf Mg ) 0 l~w— x— m w x m k 1 - y— z— n y z n 3 において、 0. 02重量％未満であれば、電気的特性を劣化させないことも確認して
+a
いる。
[0042] 次に、上述のようにして得られた誘電体セラミックのための原料粉末に、有機バイン ダおよび溶剤を添加し、混合することによって、スラリーが作製され、このスラリーを用 いて、誘電体セラミック層 3となるセラミックグリーンシートが成形される。
[0043] 次いで、特定のセラミックグリーンシート上に、内部電極 4または 5となるべき導電性 ペースト膜がたとえばスクリーン印刷によって形成される。この導電性ペースト膜は、 ニッケル、ニッケル合金、銅または銅合金のような卑金属を導電成分として含んでい る。なお、内部電極 4および 5は、スクリーン印刷法のような印刷法によるほか、たとえ ば、蒸着法、めっき法などによって形成されてもよい。
[0044] 次いで、上述のように導電性ペースト膜を形成した複数のセラミックグリーンシート が積層されるとともに、これらセラミックグリーンシートを挟むように、導電性ペースト膜 が形成されないセラミックグリーンシートが積層され、圧着された後、必要に応じて力 ットされることによって、積層体 2となるべき生の積層体が得られる。この生の積層体 において、導電性ペースト膜は、その端縁をいずれかの端面に露出させている。
[0045] 次いで、生の積層体は、還元性雰囲気中において焼成される。これによつて、図 1 に示すような焼結後の積層体 2が得られ、積層体 2において、前述のセラミックダリー ンシートが誘電体セラミック力 なる誘電体セラミック層 3を構成し、導電性ペースト膜 が内部電極 4または 5を構成する。
[0046] 上述の誘電体セラミック層 3を構成する誘電体セラミックは、一般式： 100 (Ba
1-w-x-m
Ca Sr Gd ) (Ti Zr Hf Mg ) 0 +pMnO +qSiO +rCuOで表される w x m k 1-y-z-n y z n 3+a 2 2
組成を有している。この一般式において、希土類元素である Gdはぺロブスカイトの A サイトに記載され、また、 Mgはぺロブスカイトの Bサイトに記載されている。これは、 G dが Aサイトに固溶 (つまり置換)し、 Mgが Bサイトに固溶 (つまり置換)して！/ヽることを 示している。このような状態で Gdおよび Mgを固溶させるため、前述したように、 Gd
2
Oおよび MgCO は、 BaCOおよび TiO等と混合した状態で仮焼される。
3 3 3 2
[0047] 誘電体セラミック層 3を構成する誘電体セラミックは、上述のように、 Gdがぺロブス力 イトの Aサイトに主として固溶し、 Mgがぺロブスカイトの Bサイトに主として固溶してい ることが好ましい。なお、この発明の目的を損なわない範囲であれば、微量の Gdが、 ぺロブスカイトの粒界または Bサイトに存在し、微量の Mgが、ぺロブスカイトの粒界ま たは Aサイトに存在してもよい。
[0048] 次いで、内部電極 4および 5の露出した各端縁にそれぞれ電気的に接続されるよう に、積層体 2の端面 6および 7上に、それぞれ、外部電極 8および 9が導電性ペースト の焼付けによって形成される。
[0049] 外部電極 8および 9は、通常、上述のように、導電性ペーストを、焼成後の積層体 2 の外表面上に塗布し、焼き付けることによって形成される力 焼成前の生の積層体の 外表面上に塗布し、積層体 2を得るための焼成と同時に焼き付けることによって形成 されてちょい。
[0050] その後、必要に応じて、外部電極 8および 9上に、ニッケル、銅などのめつきを施し、 第 1のめつき層 10および 11を形成する。そして、この第 1のめつき層 10および 11上 に、半田、錫などのめつきを施し、第 2のめつき層 12および 13を形成する。
[0051] 以上のようにして、積層セラミックコンデンサ 1が完成される。
[0052] 次に、この発明を、実験例に基づいてより具体的に説明する。この実験例には、こ の発明の範囲または好ましい範囲の限定の根拠を示す意義もある。
実験例 [0053] (実験例 1)
誘電体セラミックの出発原料として、高純度の BaCO 、 CaCO 、 SrCO 、 TiO 、 Z
3 3 3 2 rO 、 HfO 、 Gd Oおよび MgCOの各粉末を用意した。
2 2 2 3 3
[0054] 次に、（Ba Ca Sr Gd ) (Ti Zr Hf Mg ) 0 で示される主成分を得
1-w-x-m w x m k 1 - y— z— n y z n 3+a
るため、上記出発原料粉末を、表 1の「k」、 「w」、 「x」、 「y」、 「z」、 「m」および「n」の各 欄に示したモル比率となるように混合し、湿式粉砕した。そして、乾燥後、混合粉末を 大気中において 900°C以上の温度で加熱することによって、（Ba Ca Sr Gd )
1-w-x-m w x m
(Ti Zr Hf Mg ) 0 粉末を合成し、平均粒径 0. 2〜0. 4 mとなるように粉 k 1-y-z-n y z n 3+a
砕した。
[0055] 他方、 MnCO 、 SiOおよび CuOの各粉末を用意した。
3 2
[0056] 次に、予め合成された前記主成分粉末に、上記 MnCO 、 SiOおよび CuOの各
3 2
粉末を、それぞれ、 MnO , SiOおよび CuOに換算して、表 1の 」、「q」および「r」
2 2
の各欄に示したモル比率となるように配合し、かつ混合することによって、各試料に 係る誘電体セラミック原料粉末を得た。
[0057] [表 1]
試料 100(Ba1_w_x_mCawSrxGdm)k(Ti1_y_z_nZryHfzMgn)O3+a+pMnO2+qSiO2+rCuO
Figure imgf000013_0001
次に、表 1に示した各誘電体セラミック原料粉末に、ポリビュルプチラール系バイン ダおよびエタノール等の有機溶剤をカ卩えて、ボールミルにより湿式混合し、セラミック スラリーを作製した。
[0059] 次に、セラミックスラリーを、グラビアコーター法によって、シート状に成形し、厚み 2 μ mのセラミックグリーンシートを得た。
[0060] 次に、セラミックグリーンシート上に、ニッケルを主体とする導電性ペーストを印刷し
、内部電極となるべき導電性ペースト膜を形成した。
[0061] 次に、複数枚のセラミックグリーンシートを、上述の導電性ペースト膜の引き出され て!、る側が互 、違いになるように積層し、生の積層体を得た。
[0062] 次に、生の積層体を、大気中において、 250°Cの温度に加熱し、バインダを燃焼さ せた後、酸素分圧 10— 9〜： LO— 12 MPaの H —N —H Oガスからなる還元性雰囲気中
2 2 2
において、表 2の「焼成温度」の欄に示された各温度で 2時間焼成し、焼結した積層 体を得た。
[0063] 次に、焼結された積層体の両端面上に、 B O -SiO —BaO系のガラスフリットを
2 3 2
含有するとともに銀を導電成分とする導電性ペーストを塗布し、窒素雰囲気中におい て、 800°Cの温度で焼き付け、内部電極と電気的に接続された外部電極を形成した
[0064] このようにして得られた積層セラミックコンデンサの外形寸法は、幅が 1. 2mm,長さ が 2. Ommおよび厚さが 0. 5mmであり、内部電極間に介在する誘電体セラミック層 の厚みは、 1. 5 mであった。また、有効誘電体セラミック層の数は 10であり、 1層あ たりの対向電極面積は 1. 3 X 10— 6m2であった。
[0065] これら得られた試料につ!、て、表 2に示すような各項目の評価を行なった。
[0066] まず、「不良率」は、試料に係る積層セラミックコンデンサがショートまたはオープン しているものを不良とし、この不良が発生した試料の比率を求めたものである。以下 の評価は、不良品を除く試料について行なった。
[0067] 「比誘電率」については、静電容量を、自動ブリッジ式測定器を用い、 JIS規格「51
02」に従って測定し、測定された静電容量力 算出したものである。
[0068] 「tan δ」につ 、ても、自動ブリッジ式測定器を用いて測定したものである。
[0069] 「比抵抗 (log p )」につ ヽては、絶縁抵抗計を用いて、 4. 2kVZmmの直流電圧を
2分間印加して、 25°Cでの絶縁抵抗を測定し、絶縁抵抗力も算出したものである。 [0070] JIS規格の「F特性」につ!/、ては、温度 20°Cでの静電容量を基準として、 25°C〜
+ 85°Cの間における容量変化率を求めることによって、これを満たすか否か、すな わち規格内か規格外かを評価したものである。
[0071] EIA規格の「Y5V特性」につ!/、ては、温度 25°Cでの静電容量を基準として、― 30
°C〜 + 85°Cの間における容量変化率を求めることによって、これを満たすか否か、 すなわち規格内か規格外かを評価したものである。
[0072] 「平均故障時間」については、温度 150°Cにおいて、直流電圧を電界強度が 16. 8
VZ mとなるように印カロして、その絶縁抵抗の経時変化を測定する、高温負荷試験 を実施し、各試料の絶縁抵抗値が 105·° Ω以下になった時点を故障とし、この故障に 至るまでの時間の平均値を求めたものである。
[0073] 「室温での静電容量の経時変化率」につ!/、ては、試料を、 150°C以上の温度下で 3
0分間以上、無負荷状態で放置した後、室温（25°C)下で放置し、この室温下での 2
4時間放置した時点での静電容量を基準として、室温下での 240時間放置後の静電 容量の変化率を求めたものである。
[0074] [表 2]
試料 焼成 匕 tan δ 比抵抗 平均 室温での F持性 Y5V特性 不良率 番号 J¾t 電率 logp 故障 静電容量の
時間 経時変化率
(。c) (%) {p： Qm) (時間） (%) (%)
* 1 1160 10100 12.0 9.1 測定不可 -9.3 規格内 規格内 0
2 1180 10700 12.6 11.0 20 -9.5 規格内 規格内 0
3 1180 12100 14.0 11.3 26 -10.7 規格内 規格内 0
4 1200 10200 11.9 11.3 21 - 9.3 規格内 規格内 0 氺 5 1220 8900 10.5 11.1 11 -8.5 規格内 規格内 0
6 1180 12200 14.1 11.2 25 -10.9 規格内 規格内 0
7 1180 10000 11.9 11.3 38 -9.2 規格内 規格内 0
* 8 1220 8000 10.1 11.4 41 -8.1 規格内 規格内 0
9 1180 11000 12.4 11.2 25 -9.7 規格内 規格内 0
10 1180 10200 11.5 11.1 21 -9.5 規格内 規格内 0
* 11 1180 9800 10.8 11.1 15 -9.2 規格内 規格内 0
12 1180 13300 15.0 11.2 30 -11.0 規格内 規格内 0
13 1180 13400 15.1 11.1 29 -11.0 規格内 規格内 0
14 1180 10900 12.7 11.2 20 -9.7 規格内 規格内 0
* 15 1180 9200 11.0 11.5 17 -8.7 規格内 規格内 0
16 1180 11100 12.7 11.2 28 -9.7 規格内 規格内 0
17 1180 10600 12.5 11.3 22 - 9.4 規格内 規格内 0
* 18 1180 10200 12.0 11.2 14 - 9.2 規格内 規格内 0
* 19 1180 12000 14.0 10.3 4 -10.7 規格内 規格内 0
20 1180 11700 13.2 11.0 20 -10.5 規格内 規格内 0
21 1200 10200 12.3 11.3 39 - 9.3 規格内 規格内 0
* 22 1220 8800 10.6 11.4 48 -8.5 規格内 規格内 0
* 23 1180 14100 16.3 10.2 10 - 11.4 規格内 規格内 2
24 1180 11900 13.8 11.0 21 -10.6 規格内 規格内 0
25 1180 10200 12.0 11.2 33 -9.3 規格内 規格内 0
* 26 1200 9600 11.9 11.4 40 -9.1 規格内 規格内 0
* 27 1180 半導体化した
28 1180 12000 14.7 11.0 25 -10.6 規格内 規格内 0
29 1180 10800 10.8 11.3 29 -11.7 規格内 規格内 0
* 30 1180 9100 11.0 11.1 38 -13.1 規格内 規格内 0
* 31 1250 7800 8.8 9.0 測定不可 -7.8 規格内 規格内 0
32 1200 10200 12.1 11.0 22 -9.3 規格内 規格内 0
33 1180 11300 13.5 11.0 20 -10.3 規格内 規格内 2
* 34 1160 11000 12.8 11.1 5 -9.6 規格内 規格内 8
* 35 1250 10100 12.2 11.2 4 -13.5 規格内 規格内 0
36 1200 10600 12.8 11.3 20 -12.4 規格内 規格内 0
37 1180 12500 14.5 11.4 31 -11.3 規格内 規格内 0
38 1160 11500 13.5 11.3 22 - 10.4 規格内 規格内 0
39 1160 10800 1 .8 11.0 20 - 9.5 規格内 規格内 0
* 40 1160 9000 10.7 11.5 16 -8.4 規格内 規格内 0 表 1および表 2において、試料番号に *を付したものは、この発明の範囲外の試料 を示している。 [0076] この発明の範囲内にある試料 2〜4、 6、 7、 9、 10、 12〜14、 16、 17、 20、 21、 24 、 25、 28、 29、 32、 33および 36〜39【こよれ ίま、、表： Uこ示すよう【こ、 0. 995≤k≤l. 010、 0≤w< 0. 04、 0≤x≤0. 04、 0≤y≤0. 10、 0≤z≤0. 05、 0. 015≤m≤0 . 035、 0. 015≤n≤0. 035、 0. 01≤p≤l. 0、 0. 5≤q≤2. 5、および 0. 01≤r ≤5. 0の各関係を満たしている。
[0077] その結果、これら試料によれば、表 2に示すように、 1200°C以下の焼成温度で焼 結させることができ、 10000以上の比誘電率が得られ、誘電損失については、 tan δ 力 0%以下の特性を満足し、さらに 12. 5%以下といったより好ましい特性を満 足する試料も多ぐ比抵抗については、 log /o ： Ω πι)が 11. 0以上の特性を満足 させることができた。また、誘電体セラミック層の厚みが 2 /z m以下の 1. というよ うに薄いにも関わらず、 20時間以上の平均故障時間が得られ、室温での静電容量 の経時変化率については、—12%以内の特性を満足し、さらに— 10%以内といつ たより好ましい特性を満足する試料も多ぐ F特性および Y5V特性がともに規格内に あり、不良率についても、 10%以内とすることができた。
[0078] これらに対して、この発明の範囲外にある試料 1では、表 1に示すように、 k力 . 99 5未満であるため、表 2に示すように、比抵抗 log /o力 0未満と低ぐ平均故障時 間の測定ができな力つた。他方、試料 5では、表 1に示すように、 kが 1. 010を超える ため、表 2に示すように、比誘電率が低ぐまた、平均故障時間が短力つた。
[0079] この発明の範囲外にある試料 8では、表 1に示すように、 wが 0. 04以上であるため 、表 2に示すように、比誘電率が低かった。
[0080] この発明の範囲外にある試料 11では、表 1に示すように、 X力 . 04を超えるため、 表 2に示すように、比誘電率が低ぐ平均故障時間が短力つた。
[0081] この発明の範囲外にある試料 15では、表 1に示すように、 yが 0. 10を超えるため、 表 2に示すように、比誘電率が低ぐまた、平均故障時間が短かった。
[0082] この発明の範囲外にある試料 18では、表 1に示すように、 zが 0. 05を超えるため、 表 2に示すように、平均故障時間が短力つた。
[0083] この発明の範囲外にある試料 19では、表 1に示すように、 mが 0. 015未満であるた め、表 2に示すように、比抵抗 log pが 11. 0未満と低ぐまた、平均故障時間が短か つた。他方、試料 22では、表 1に示すように、 mが 0. 035を超えるため、表 2に示すよ うに、比誘電率が低力つた。
[0084] この発明の範囲外にある試料 23では、表 1に示すように、 n力 . 015未満であるの で、表 2に示すように、比抵抗 log pが 11. 0未満と低ぐまた、平均故障時間が短か つた。他方、試料 26では、表 1に示すように、 nが 0. 035を超えるため、表 2に示すよ うに、比誘電率が低力つた。
[0085] この発明の範囲外にある試料 27では、表 1に示すように、 p力 . 01未満であるので 、表 2に示すように、半導体ィ匕するほどに比抵抗が低力つた。他方、試料 30では、表 1に示すように、 pが 1. 0を超えるため、表 2に示すように、比誘電率が低ぐまた、静 電容量の経時変化率の絶対値が大きかった。
[0086] この発明の範囲外にある試料 31では、表 1に示すように、 q力 . 5未満であるので、 焼結性が悪ぐ表 2に示すように、比誘電率が低ぐ比抵抗 log /o力 ^11. 0未満であり 、また、平均故障時間の測定ができな力つた。他方、試料 34では、 qが 2. 5を超える ため、表 2に示すように、平均故障時間が短ぐ不良率が高くなつた。
[0087] この発明の範囲外にある試料 35では、表 1に示すように、 rが 0. 01未満であるので 、表 2に示すように、平均故障時間が短ぐまた、静電容量の経時変化率の絶対値が 大き力つた。他方、試料 40では、表 1に示すように、 rが 5. 0を超えるため、表 2に示 すように、誘電率が低ぐまた、平均故障時間が短力つた。
[0088] (実験例 2)
誘電体セラミックの出発原料として、実験例 1において用意したものにカ卩えて、 Re
2
O粉末を用意した。そして、実験例 1の場合と同様の方法によって、表 3に示すモル
3
比率をもって、主成分粉末を合成した。次いで、この主成分粉末に、表 3に示すモル 比率をもって、 MnCO 、SiOおよび CuOの各粉末を配合するとともに、表 3に示す
3 2
Re種およびモル比率の Re O粉末を配合し、これらを混合すること〖こよって、各試
2 3
料に係る誘電体セラミック原料粉末を得た。
[0089] なお、表 3に示した試料 41〜71は、主成分自身の組成、ならびに主成分と MnO
2
、 SiOおよび CuOとの組成比については、実験例 1における表 1に示した試料 3と同
2
様である。したがって、「s」が「0. 00」とされた、すなわち Re Oを含まない試料 41は 、試料 3と同じであるということになる。
[0090] [表 3]
Figure imgf000019_0001
[0091] その後、実験例 1の場合と同様の方法により、積層セラミックコンデンサを作製し、 同様の評価を行なった。この評価結果が表 5に示されている。
[0092] [表 4] 試料 焼成 比誘 tan 0 比抵抗 平均 室温での F特性 Y5V特性 不良率 番号 誘率 log/O 故障 静電容量の
時間 経時変化率
(°c) (%) (p : Qm) 〔時間） (%) (%)
41 1180 12100 14.0 11.3 26 -10.7 規格内 規格内 0
42 1180 11800 13.5 11.2 23 -10.3 規格内 規格内 0
43 1170 11900 13.8 11.1 26 -10.4 規格内 規格内 0
44 1170 11700 13.7 11.3 27 -10.3 規格内 規格内 0
45 1180 1 )500 13.1 11.1 28 - 9.9 規格内 規格内 0
46 1170 11600 13.7 11.2 30 -10.0 規格内 規格内 0
47 1170 11400 13.4 11.4 32 - 9.9 規格内 規格内 0
48 1180 11300 12.8 11.2 20 - 9.4 規格内 規格内 0
49 1160 11300 13.6 11.1 25 - 9.5 規格内 規格内 0
50 1160 11100 12.8 11.3 26 - 9.9 規格内 規格内 0
51 1180 10800 12.6 11.4 33 - 9.2 規格内 規格内 0
52 1180 10600 12.3 11.2 30 -9.2 規格内 規格内 0
53 1180 10600 12.7 11.3 31 - 9.2 規格内 規格内 0
54 1200 10500 12.4 11.2 30 -9.1 規格内 規格内 2
55 1200 10300 12.0 11.2 35 - 9.0 規格内 規格内 0
56 1200 10000 12.0 11.3 37 - 8.9 規格内 規格内 0
57 1160 11100 13.1 11.1 24 - 9.7 規格内 規格内 1
58 1160 11100 13.1 11.4 27 -9.6 規格内 規格内 0
59 1180 11100 13.3 11.3 28 - 9.7 規格内 規格内 1
* 60 1180 9800 12.4 11.3 30 - 9.0 規格内 規格内 0
* 61 1160 9800 12.9 11.3 34 -8.9 規格内 規格内 0
* 62 1160 9500 12.3 11.5 40 - 8.9 規格内 規格内 0
* 63 1180 9400 12.0 11.5 42 -8.6 規格内 規格内 0
* 64 1180 9100 11.8 11.3 41 - 8.7 規格内 規格内 0
* 65 1180 9000 11.6 11.4 43 -8.5 規格内 規格内 0
* 66 1200 8900 11.7 11.4 41 -8.5 規格内 規格内 1
* 67 1200 8800 11.6 11.3 46 - 8.2 規格内 規格内 0
* 68 1200 8600 11.4 11.5 46 -7.9 規格内 規格内 0
* 69 1160 9600 12.5 11.2 33 -8.9 規格内 規格内 0
* 70 1160 9500 12.6 11.5 36 - 9.0 規格内 規格内 0
* 71 1180 9700 12.7 11.4 38 - 8.9 規格内 規格内 0
[0093] 表 3および表 4において、試料番号に *を付したものは、 Re Oの含有量について
2 3
の好まし 、範囲を外れた試料を示して 、る。
[0094] Re Oを添加した試料 42〜71によれば、 Re Oを添加していない試料 41と比較
2 3 2 3
して、表 4に示すように、静電容量の経時変化率の絶対値をより小さくすることができ た。
[0095] また、試料 42〜71の間で比較すると、 Re O の含有量が主成分 100モルに対して
2 3
0.50モノレを超える試料 60〜71で ίま、含有量力 0.50モノレ以下の試料 42〜59に!:匕 ベて、表 4に示すように、比誘電率が低くなつた。したがって、 Re Oを含む場合、そ の含有量は、主成分 100モルに対して 0. 50モル以下であることが好ましいことがわ かる。
[0096] (実験例 3)
実験例 3は、製造方法の違いによる試料の性状または特性への影響を調査しようと して実施したものである。
[0097] 実験例 1における試料 3を基準の試料とした。他方、比較対象となる試料 3aに係る 積層セラミックコンデンサを得るため、誘電体セラミック原料粉末を得る段階にお!、て 、Gd Oおよび MgCOの各粉末については、 BaCO 、 CaCO 、 TiOおよび ZrO
2 3 3 3 3 2 2 の各粉末と一緒に混合せずに、 MnCO 、 SiOおよび CuOの各粉末を後で添加す
3 2
る段階で同時に添加したことを除いて、実験例 1における試料 3の場合と同様の条件 を適用した。
[0098] 前述の実験例 1にお!/ヽて得られた試料 3および上述のようにして得られた試料 3aの 各々について、積層セラミックコンデンサの任意の断面を切り出し、これを研磨し、 12 00°Cの温度にて熱エッチングを行なった後、任意の 7点にぉ 、て SEM観察を行な つた。 SEMの倍率は 2000倍、 1視野の大きさは 12 m X 9 mであった。 1視野内 のセラミック粒子すべてにおいて、直径法を用いて粒径を評価し、粒径の平均値、最 大値、最小値、標準偏差 σ、および 3CV (= σ Ζ平均値 X 3 X 100) [%]を求めた。
[0099] 表 5には、試料 3についての評価結果が示され、表 6には、試料 3aについての評価 結果が示されている。
[0100] [表 5]
Figure imgf000021_0001
[0101] [表 6] 試料 3a 視野 視野 視野 視野 視野 視野 視野
B 1 B-2 B- 3 B - 4 B-5 B-6 B-7
平均（ m) 1.62 1.16 1.21 1.39 1.32 1.24 1.05
最大（ m) 5.64 2.98 3.28 3.53 4.18 4.32 3.73
最小（ m) 0.39 0.25 0.27 0.24 0.31 0.20 0.16
σ ( m) 1.20 0.93 0.97 1.17 0.96 1.08 0.90
3CV 223.25 241.29 241.04 250.86 218.23 260.75 257.16
[0102] 表 5と表 6とを比較すれば、試料 3の方が、試料 3aに比べて、粒径ばらつきが小さい ことがわ力る
次に、試料 3aについて、実験例 1において試料 3について行なったのと同様の方 法にて、「平均故障時間」を求めた。その結果が表 7に示されている。なお、表 7には 、比較を容易にするため、表 2に示した試料 3についての「平均故障時間」も併せて 示されている。
[0103] [表 7]
Figure imgf000022_0001
[0104] 表 7からわ力るように、試料 3の方が、試料 3aに比べて、より長い平均故障時間が得 られた。
[0105] 以上の実験例 3の結果は、次のように評価することができる。
[0106] 試料 3aにおいては、 Gdおよび Mgの出発原料を、最初の調合時ではなぐ後の M n、 Siおよび Cuの添加と同時に添加しているため、 Gdおよび Mgについては、主成 分への固溶度が低いことが推測され、そのため、表 6に示すように、粒径のばらつき が大きぐこれが、表 7に示すように、信頼性を低下させる原因となっている。このこと から、 Gdおよび Mgについては、最初の調合時に、 Baおよび Tiとともに混合して仮焼 するのが望ましレ、ことがわかる。

Claims

請求の範囲
[1] 一般式： 100 (Ba Ca Sr Gd ) (Ti Zr Hf Mg ) 0 +pMnO +qSi l~w— x - m w x m k 1-y-z-n y z n 3+a 2
O +rCuOで表される組成を有する、誘電体セラミック。
2
ただし、前記一般式中、（Ba Ca Sr Gd ) (Ti Zr Hf Mg ) 0 が主 l-w-x-m w x m k 1-y-z-n y z n 3+a 成分であり、
k、 w、 x、 y、 z、 m、 n、 p、 qおよびは、単位をモルとし、それぞれ、
0. 995≤k≤l. 010、
0≤w< 0. 04、
0≤x≤0. 04、
0≤y≤0. 10、
0≤z≤0. 05、
0. 015≤m≤0. 035、
0. 015≤n≤0. 035、
0. 01≤p≤l. 0、
0. 5≤q≤2. 5、および
0. 01≤r≤5. 0
の範囲内にあり、
aは、 3からの偏差に対し前記主成分が電気的に中性であるように選択される値で ある。
[2] 前記主成分 100モルに対して、副成分として、 Re O (Reは、 Y、 Sm、 Eu、 Tb、 D
2 3
y、 Ho、 Er、 Tmおよび Ybの中力も選ばれる少なくとも 1種）を 0. 50モル以下さらに 含む、請求項 1に記載の誘電体セラミック。
[3] 複数の積層された誘電体セラミック層および複数の前記誘電体セラミック層間の特 定の界面に沿いかつ積層方向に重なり合った状態で形成された複数の内部電極を 含む、積層体と、前記内部電極の特定のものに電気的に接続されるように前記積層 体の外表面上に形成された外部電極とを備え、前記誘電体セラミック層は、請求項 1 または 2に記載の誘電体セラミック力もなる、積層セラミックコンデンサ。
[4] 前記内部電極は、卑金属を主成分として含む、請求項 3に記載の積層セラミックコ ンデンサ,
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