WO2006011382A1

WO2006011382A1 - ２ポート型アイソレータ及び通信装置

Info

Publication number: WO2006011382A1
Application number: PCT/JP2005/013162
Authority: WO
Inventors: Kazuya Soda; Takashi Kawanami
Original assignee: Murata Manufacturing Co., Ltd.
Priority date: 2004-07-30
Filing date: 2005-07-15
Publication date: 2006-02-02
Also published as: US7253697B2; CN1954459A; ATE433207T1; EP1772926A1; DE602005014775D1; EP1772926B1; US20070046390A1; JPWO2006011382A1; JP4508192B2; EP1772926A4; CN100492758C

Abstract

　永久磁石から直流磁界が印加されるフェライト（３１）に、第１中心電極（３５）と第２中心電極（３６）とを巻回し、該フェライト（３１）を整合用回路素子を内蔵した回路基板（２０）上に取り付けた２ポート型アイソレータ。フェライト（３１）は互いに平行な第１及び第２主面（３１ａ），（３１ｂ）を有する直方体形状をなし、主面（３１ａ），（３１ｂ）は長辺寸法が短辺寸法に対して１．５～５倍とされている。また、第２中心電極（３６）はフェライト（３１）に１～４ターン巻回されている。

Description

2ポート型アイソレータ及び通信装置

技術分野

[0001] 本発明は、 2ポート型アイソレータ及び通信装置、特に、マイクロ波帯で使用される 2ポート型アイソレータ及び通信装置に関する。

背景技術

[0002] 一般に、アイソレータは、信号を伝送方向のみに通過させ、逆方向への伝送を阻止する機能を有しており、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

[0003] 従来、 2ポート型アイソレータとして、特許文献 1には、略正方形のフェライトに中心電極を絶縁被覆導線を卷回した組立体を、整合回路用の回路素子 (コンデンサ、抵抗、インダクタ）を備えかつ端子電極が形成された積層基板上に垂直方向に縦置き配置したものが開示されている。

[0004] また、特許文献 2には、フェライトの中心電極を電極膜で形成した中心電極組立体を整合回路用の回路素子を備えかつ端子電極が形成された積層基板上に配置したものが開示されている。

[0005] し力しながら、特許文献 1に記載のアイソレータでは、中心電極が取り付けられたフエライトは略正方形であり、これを積層基板上に垂直方向に縦置き配置しており、これではアイソレータとしての低背化を損なうという問題点を有している。また、特許文献 2に記載のアイソレータでは、フェライトと永久磁石とを積層基板上に垂直方向に積み重ねて配置して、るが、この場合も永久磁石にある程度の厚さを必要とすることから、アイソレータとしての低背化を損ねている。

[0006] また、アイソレータとしては挿入損失が小さいことが求められている力特許文献 1, 2に記載の正方形あるいは円形のフェライトでは挿入損失を広帯域で減少させることが困難である。

特許文献 1 :特開 2002— 26615号公報

特許文献 2：特開 2004 - 15430号公報発明の開示

発明が解決しょうとする課題

[0007] そこで、本発明の目的は、挿入損失を広帯域で減少させることができるとともに、低背化を達成することのできる 2ポート型アイソレータ及び通信装置を提供することにある。

課題を解決するための手段

[0008] 前記目的を達成するため、本発明に係る 2ポート型アイソレータは、

永久磁石と、該永久磁石により直流磁界が印加されるフライトと、該フライトに配置され、一端が第 1入出力ポートに電気的に接続され、他端が第 2入出力ポートに電気的に接続された第 1中心電極と、該第 1中心電極と電気的絶縁状態で交差して前記フェライトに配置され、一端が第 2入出力ポートに電気的に接続され、他端が接地用第 3ポートに電気的に接続された第 2中心電極と、前記第 1入出力ポートと前記第 2入出力ポートの間に電気的に接続された第 1コンデンサと、前記第 1入出力ポートと前記第 2入出力ポートの間に電気的に接続された終端抵抗と、前記第 2入出力ポートと前記第 3ポートとの間に電気的に接続された第 2コンデンサと、前記第 1、第 2コンデンサ及び前記終端抵抗を取り付けた回路基板と、を備えた 2ポート型アイソレータにおいて、

前記フェライトは互いに平行な第 1主面及び第 2主面を有する直方体形状をなし、第 1主面及び第 2主面はその長辺寸法が短辺寸法に対して 1. 5〜5倍であり、かつ、前記回路基板上に第 1及び第 2主面が略垂直方向に配置され、

前記永久磁石は前記フェライトの第 1及び第 2主面に対して磁界を該主面に略垂直方向に印加するように前記回路基板上に配置され、

前記第 2中心電極は前記フェライトに 1〜4ターン卷回されていること、

を特徴とする。

[0009] なお、本発明において、中心電極のターン数とは、中心電極が第 1又は第 2主面を

1回横断した状態を 0. 5ターンとして計算している。

[0010] 本発明に係る 2ポート型アイソレータにあっては、フェライトは互いに平行な第 1主面及び第 2主面を有する直方体形状をなし、第 1主面及び第 2主面はその長辺寸法と短辺寸法との比が 1. 5〜5 : 1であり、かつ、第 2中心電極はフェライトに 1〜4ターン卷回されているため、以下の実験結果から明らかなように、 0. 5dB以下の挿入損失を広帯域に渡って得ることができる。即ち、フェライトに第 1及び第 2中心電極を卷回することにより、両中心電極の交差箇所が増カロして第 1及び第 2中心電極間の結合係数が大きくなり、挿入損失が減少し、通過周波数の広帯域化が図られる。

[0011] また、フェライトは回路基板上に第 1及び第 2主面が略垂直方向に配置され、かつ、永久磁石はフライトの第 1及び第 2主面に対して磁界を該主面に略垂直方向に印加するように回路基板上に配置されているため、換言すれば、フェライトと永久磁石は回路基板上に垂直方向に縦置き配置されて、るため、大きな磁界を得るために永久磁石を厚くしても該厚みに拘わらず背が高くなることはなぐ低背化が達成される。

[0012] 本発明に係る 2ポート型アイソレータにおいては、第 1中心電極と第 1コンデンサとの接続点と第 1入出力ポートとの間、及び Z又は、第 1及び第 2中心電極の接続点と第 2入出力ポートとの間にいま一つの整合用コンデンサが電気的に接続されていてもよい。中心電極のインダクタンスを大きく設定して広帯域での電気特性を向上させた際でもアイソレータに接続される機器とのインピーダンスを合わせることが可能である。

[0013] また、第 2中心電極と第 2コンデンサとの接続点と第 3ポートとの間に整合用インダクタが電気的に接続されていてもよい。 2倍波又は 3倍波など所望の高周波を抑制することができる。あるいは、第 1入出力ポートと接地との間又は第 2入出力ポートと接地との間に、インダクタとコンデンサとからなる直列回路が電気的に接続されていてもよい。同様に、 2倍波又は 3倍波など所望の高周波を抑制することができる。

[0014] 本発明に係る 2ポート型アイソレータにおいて、フェライトはその厚さ寸法が高さ寸法の 15〜30%であることが好ましい。フェライトの厚さ寸法が高さ寸法の 15%以上であれば回路基板上への配置の安定性が確保される。 30%以上になると電気特性の狭帯域化と挿入損失の劣化を招、てしまう。

[0015] 第 2中心電極がフェライトの第 1及び第 2主面と該主面の長辺と接する両側面に渡つて卷回されていてもよい。これにて、第 2中心電極に流れる電流による磁束が接地面と平行に発生し、フライト内を通過する高周波磁束の流れが接地面によって妨げられることがなくなる。本発明に係る 2ポート型アイソレータでは第 1中心電極よりも第 2中心電極に流れる高周波電流が大部分を占めるため、このような構成にて第 1及び第 2中心電極間の結合係数が大きくなり、広帯域な電気特性が得られる。また、第 2 中心電極のインダクタンスが大きくなつて Q値が向上するとともに挿入損失が減少し、さらに、アイソレータの動作帯域幅が広くなる。

[0016] また、フェライトの第 1及び第 2主面の短辺と接する端面に形成された第 1中心電極の接続用電極の面積が該端面の面積の 25%以下であることが好ましい。このように設定することで、フライト内を通過する高周波磁束を妨げることが少なくなり、第 1及び第 2中心電極間の結合係数を低下させることなぐ電気特性が狭帯域化するのを防止することができる。同様の理由で、フェライトの第 1及び第 2主面の長辺と接する一側面に形成された接続用電極の面積カ^ヱライトの主面面積の 25%以下であることが好ましい。

[0017] 一方、フライトの第 1及び第 2主面の短辺と接する両端面には第 1及び第 2中心電極及び接続用電極が存在しないことが最も好ましぐ挿入損失の低減やアイソレータの動作帯域幅の改善に効果的である。即ち、フライトで発生する高周波磁束が両端面に導体が存在しないことから制約を受けることがなぐ中心電極特に第 2中心電極のインダクタンスが大きくなり、結果的に Q値が大きくなつて挿入損失が低下する。高周波磁束の通過を妨げないことで、第 1及び第 2中心電極間の結合係数を低下させることがなぐ動作帯域幅も改善される。

[0018] また、第 1及び第 2中心電極の接続用電極がフェライトの第 1及び第 2主面の長辺と接する一側面に形成されていることが好ましい。接続用電極は一側面にまとめて形成したほうが製作工程や組立て工程における作業性が良好となり、回路基板との接続性も良好となる。

[0019] また、第 2中心電極の卷回軸がフェライトの第 1及び第 2主面の短辺と直交する面に配置されていてもよい。発生する高周波磁界の向きが回路基板面と水平であるため、第 1及び第 2中心電極間の結合係数が大きくなり、広帯域な電気特性が得られる。また、第 2中心電極の卷回軸が永久磁石力印加される磁界に対して直交する方向に配置されていてもよい。同様に、発生する高周波磁界の向きが回路基板面と水平であるため、電気特性が良好なものとなる。

[0020] さらに、本発明に係る 2ポート型アイソレータにおいて、第 1及び第 2中心電極は、フヱライト上に設けた膜状電極、金属箔電極又は金属板電極であってもよい。あるいは、第 1及び第 2中心電極は、フェライト上に厚膜、薄膜又は箔を印刷、転写又はフォトリソグラフによって形成したものであってもよい。特に、前記厚膜、薄膜又は箔は、銀、銅、金、ニッケル、白金、パラジウムの少なくとも一つを含むものであることが好ましい。

[0021] また、本発明に係る通信装置は前記 2ポート型アイソレータを備えたものであり、広帯域において挿入損失の向上が得られ、装置の低背化が達成される。

図面の簡単な説明

[0022] [図 1]本発明に係る 2ポート型アイソレータの一実施例を示す斜視図である。

[図 2]前記 2ポート型アイソレータを示す平面図である。

[図 3]前記 2ポート型アイソレータの分解斜視図である。

[図 4]前記 2ポート型アイソレータの要部を示す分解斜視図である。

[図 5]前記 2ポート型アイソレータの第 1回路例を示す等価回路図である。

[図 6]前記 2ポート型アイソレータの第 2回路例を示す等価回路図である。

[図 7]前記 2ポート型アイソレータの第 3回路例を示す等価回路図である。

[図 8]前記第 3回路例による高周波波形を示すグラフである。

[図 9]前記 2ポート型アイソレータの第 4回路例を示す等価回路図である。

[図 10]前記第 4回路例による高周波波形を示すグラフである。

[図 11]フライトの形状を示す斜視図である。

[図 12]中心電極の卷回形態の一例を示す斜視図である。

[図 13]図 12の卷回形態におけるアイソレーションを示すグラフである。

[図 14]フライトの長辺方向における直流磁場を示すグラフである。

[図 15]第 2中心電極のターン数を増やすことによる挿入損失を示すグラフである。

[図 16]中心電極の卷回形態の他の例を示す斜視図である。

[図 17]フライト内を通過する高周波磁束を示す説明図である。

[図 18]中心電極の形成例 (第 1例）を各面において示す説明図。 [図 19]中心電極の形成例 (第 2例）を各面において示す説明図。

[図 20]中心電極の形成例 (第 3例）を各面において示す説明図。

[図 21]中心電極の形成例 (第 4例）を各面において示す説明図。

[図 22]中心電極の形成例 (第 5例）を各面において示す説明図。

[図 23]中心電極の形成例 (第 6例）を各面において示す説明図。

[図 24]フェライトの端面を導体で覆った場合の挿入損失を示すグラフである。

[図 25]第 2中心電極が 1ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。

[図 26]第 2中心電極が 2ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。

[図 27]第 2中心電極が 3ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。

[図 28]第 2中心電極力ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。

[図 29]第 2中心電極が 5ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。

[図 30]本発明に係る通信装置の一実施例を示すブロック図である。

発明を実施するための最良の形態

[0023] 以下、本発明に係る 2ポート型アイソレータ及び通信装置の実施例について添付図面を参照して説明する。

[0024] 本発明に係る 2ポート型アイソレータの一実施例の外観図を図 1に示し、平面図を図 2に示し、分解斜視図を図 3に示す。この 2ポート型アイソレータ 1は、集中定数型アイソレータであり、概略、金属製ヨーク 10と、回路基板 20と、フェライト 31を含む中心電極組立体 30と、フェライト 31に直流磁界を印加するための永久磁石 41, 41とで形成されてヽる。図 1はこのアイソレータ 1が基板 50上に実装されてヽる状態を示している。

[0025] ヨーク 10は軟鉄などの強磁性体材料力もなり、銀めつきが施され、回路基板 20上で中心電極組立体 30と永久磁石 41, 41を囲む枠体形状とされている。 [0026] 中心電極組立体 30は、図 4に示すように、マイクロ波フェライト 31の主面 31a, 31b に互いに電気的に絶縁された第 1中心電極 35及び第 2中心電極 36を形成したものである。ここで、フェライト 31は互いに平行な第 1主面 31a及び第 2主面 31bを有する直方体形状をなし、第 1主面 31a及び第 2主面 31bはその短辺寸法と長辺寸法との比（以下、形状比と称する）が 1 : 1. 5〜5であり、かつ、回路基板 20上に第 1主面 31 a及び第 2主面 31bが略垂直方向に配置されている。本明細書では、主面 31a, 31b の長辺と接する面を側面 31c, 31d、短辺と接する面を端面 31e, 31fと称する。

[0027] また、永久磁石 41, 41はフェライト 31の主面 31a, 3 lbに対して磁界を略垂直方向に印加するように回路基板 20上に配置されて、る。

[0028] 図 4に示すように、第 1中心電極 35はフェライト 31の第 1主面 31aにおいて 2本に分岐した状態で左下力右上に長辺に対して比較的小さな角度で傾斜して形成され、側面 31c上の接続用電極 35aを介して第 2主面 31bに回り込み、第 2主面 31bにおいて 2本に分岐した状態で左下に長辺に対して比較的小さな角度で傾斜して形成されている。

[0029] 第 2中心電極 36は、まず、 0. 5ターン目 36aが第 1主面 31aにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第 1中心電極 35と交差した状態で形成され、側面 31c上の接続用電極 36bを介して第 2主面 31bに回り込み、この 1ターン目 36cが第 2主面 3 lbにおいて左方に長辺に対して比較的大きな角度で傾斜して第 1中心電極 35と交差した状態で形成されている。 1ターン目 36cの下端部は側面 3 Idの接続用電極 36dを介して第 1主面 31aに回り込み、この 1. 5ターン目 36eが第 1 主面 31aにおいて 0. 5ターン目 36aと平行に第 1中心電極 35と交差した状態で形成され、側面 31c上の接続用電極 36fを介して第 2主面 31bに回り込んでいる。この 2ターン目 36gも第 2主面 31bにおいて 1ターン目 36cと平行に第 1中心電極 35と交差した状態で形成され、側面 31dの接続用電極 36hに接続されている。

[0030] また、第 2中心電極 36の 2ターン目 36gは第 2主面 31bにおいて第 1中心電極 35の他端と接続されている。

[0031] 即ち、第 2中心電極 36はフェライト 31に螺旋状に 2ターン卷回されていることになる。ここで、ターン数とは、中心電極 36が第 1又は第 2主面 31a, 31bをそれぞれ 1回横断した状態を 0. 5ターンとして計算している。そして、中心電極 35, 36の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

[0032] 回路基板 20は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、図 4に示すように、整合用コンデンサ CI, C2, Csl, Cs2、整合用インダクタ L3、終端抵抗 Rが内蔵されている。また、上面には端子電極 25a〜25fが、下面には外部接続用端子電極 26, 27, 28がそれぞれ形成されている。

[0033] これらの整合用回路素子と前記第 1及び第 2中心電極 35, 36との接続関係を図 4 及び図 5、図 6、図 7の等価回路を参照して説明する。なお、図 5に示す等価回路は本発明に係る 2ポート型アイソレータ 1における基本的な第 1回路例を示し、図 6に示す等価回路は第 2回路例、図 7に示す等価回路は第 3回路例を示す。図 4には図 7 に示す第 3回路例の構成が示されている。

[0034] 即ち、回路基板 20の下面に形成された外部接続用端子電極 26が入力ポート P1として機能し、この電極 26は整合用コンデンサ Cs 1を介して整合用コンデンサ C 1と終端抵抗 Rとの接続点 21aに接続されている。また、この接続点 21aは回路基板 20の上面に形成された端子電極 25b及びフェライト 31の側面 31dに形成された接続用電極 35bを介して第 1中心電極 35の一端に接続されて!、る。

[0035] 第 1中心電極 35の他端はフェライト 31の側面 31dに形成された接続用電極 35c及び回路基板 20の上面に形成された端子電極 25cを介して終端抵抗 Rに接続されている。また、第 1中心電極 35の他端 35dはフェライト 31の側面 31dに形成された接続用電極 36h及び回路基板 20の上面に形成された端子電極 25dを介して整合用コンデンサ CI, , C2, Cs2の接続点 21bに接続されている。

[0036] 一方、回路基板 20の下面に形成された外部接続用端子電極 27が出力ポート P2として機能し、この電極 27は整合用コンデンサ Cs2を介して前記接続点 21bに接続されている。

[0037] 第 2中心電極 36の一端接続用電極 36i (フェライト 31の側面 31dに形成されている )は回路基板 20の上面に形成された端子電極 25eを介して整合用コンデンサ C2及び整合用インダクタ L3の接続点 21cに接続されている。整合用インダクタ L3の他端は回路基板 20の下面に形成された外部接続用端子電極 28と接続されている。この外部接続用電極 28は接地ポート P3として機能するものである。また、この外部接続用電極 28は、回路基板 20の上面に形成された端子電極 25a, 25fを介して前記ョーク 10にも接続されている。

[0038] 回路基板 20とヨーク 10とは端子電極 25a, 25fを介してはんだ付けされて一体ィ匕され、中心電極組立体 30はフェライト 31の側面 31dの各種接続用電極が回路基板 20 上の端子電極 25b〜25eとはんだ付けされて一体化される。また、永久磁石 41, 41 はヨーク 10の内壁に接着剤にて一体化される。

[0039] 以上の構成からなる 2ポート型アイソレータ 1において、フェライト 31は互いに平行な第 1主面 31a及び第 2主面 31bを有する直方体形状をなし、第 1主面 31a及び第 2 主面 31bはその短辺寸法と長辺寸法との比（形状比）が以下に詳述するように適切な値に設定されており、かつ、第 2中心電極 36はフェライト 31に 2ターン卷回されているため、以下に詳述する測定結果力も明らかなように、 0. 5dB以下の挿入損失を広帯域に渡って得ることができる。これは、フェライト 31に第 1及び第 2中心電極 35, 36を卷回することにより、中心電極 35, 36の交差箇所が増加して中心電極 35, 36間の結合係数が大きくなることで、挿入損失が減少し、通過周波数の広帯域化が図られたことを意味する。

[0040] また、フェライト 31は回路基板 20上に主面 31a, 31bが略垂直方向に配置され、かつ、永久磁石 41, 41 ίまフェライト 31の主面 31a, 3 lbに対して磁界を該主面 3 la, 3 lbに略垂直方向に印加するように回路基板 20上に配置されて、るため、換言すれば、フェライト 31と永久磁石 41, 41は回路基板 20上に垂直方向に縦置き配置されているため、大きな磁界を得るために永久磁石 41, 41を厚くしても該厚みに拘わらず背が高くなることはなぐ低背化が達成される。

[0041] さらに、第 2回路例（図 6参照）に示したように、第 1中心電極 35とコンデンサ C1との接続点 21aと入力ポート P1との間、及び、中心電極 35, 36の接続点 21dと出力ポート P2との間にいま一つの整合用コンデンサ Csl, Cs2を挿入したため、中心電極 35 , 36のインダクタンスを大きく設定して広帯域での電気特性を向上させた際でもアイソレータに接続される機器とのインピーダンス (50 Ω )を合わせることが可能である。なお、この効果は整合用コンデンサ Csl又は Cs2のいずれか一方を挿入するだけでち達成することがでさる。

[0042] さらに、第 3回路例（図 7参照）に示したように、第 2中心電極 36とコンデンサ C2との接続点 21eと接地ポート P3との間に整合用インダクタ L3を挿入したため、 2倍波又は 3倍波など所望の高周波を抑制することができる。図 8の曲線 Aに整合用インダクタ L 3を直列に挿入した場合の高周波波形を示す。図 8において、曲線 Bはインダクタ L3 が挿入されてヽな、場合の波形である。

[0043] また、図 9 (A) , (B)に示す第 4回路例のように、入力ポート P1と接地との間、又は、出力ポート P2と接地との間に、インダクタ L4とコンデンサ C3とからなる LC直列回路を挿入してもよい。このような LC直列回路を設けることによつても、 2倍波又は 3倍波など所望の高周波を抑制することができる。図 10の曲線 Cにこの LC直列回路と前記インダクタ L3とを挿入した場合の高周波波形を示す。図 10において、曲線 Dは前記 LC直列回路とインダクタ L3とが挿入されて、な、場合の波形である。

[0044] ところで、図 11に示すように、直方体形状のフェライト 31において、主面 3 la, 31b の長辺寸法を x、高さ寸法を z、厚さ寸法を yとしたとき、 x>yであることが必要となる。フェライト 31を一方向 Xに長い形状とすることにより、アイソレータ 1の低背化を保持しつつ、中心電極 35, 36のラインを長く設定することが可能になる。中心電極 35, 36 の交差角を所望の値に保って第 1中心電極 35のラインを長く設定すると（図 12に示すように、第 1中心電極 35をフェライト 31の長辺方向 Xに形成すると）、図 13に示すように、アイソレーションが広帯域化する。図 13において、曲線 Eは第 1中心電極 35のラインを長くした場合を示し、曲線 Fは第 1中心電極 35のラインが短い場合を示している。

[0045] また、フェライト 31はその厚さ寸法 yが高さ寸法 zの 15〜30%であることが好ましい。フェライト 31の厚さ寸法 yが高さ寸法 zの 15%を下回ると、側面 31dの面積が小さくなり、フェライト 31の主面 31a, 31bを回路基板 20に対して垂直に配置したときに非常に不安定になる。 15%以上であれば回路基板 20上への配置の安定性が確保される。但し、 30%を越えるとフェライト 31の長辺方向 Xにおいて両端部と中央付近における直流磁場の均一性が崩れる。それゆえ、電気特性の狭帯域化と挿入損失の劣化を招いてしまう。

[0046] 図 14にフライト 31内に印加される直流磁場を長辺方向 Xに沿って示す。曲線 Gは z :yが 100： 30以下の場合を示し、曲線 Hは 100： 30を越える場合を示して!/、る。

[0047] 本実施例であるアイソレータ 1においては、第 1及び第 2中心電極 35, 36を 1ターン以上フェライト 31に卷回している。これにて、中心電極 35, 36の交差箇所を増やすことができ、中心電極 35, 36間の結合係数が大きくなり、さらなる広帯域化を図ることができる。

[0048] また、ターン数を増やせば中心電極 35, 36のライン長を長くできる。第 1中心電極 35のターン数を増やすと、アイソレーションの広帯域ィ匕が可能になり（図 13参照）、第 2中心電極 36のターン数を増やすと、図 15に示すように、挿入損失低減の広帯域化が可能になる。図 15において、曲線 Iは第 2中心電極 36のラインを長くした場合を示し、曲謝は第 2中心電極 36のラインが短、場合を示して！/、る。

[0049] さらに、第 1及び第 2中心電極 35, 36を 1ターン以上卷回することにより、フェライト 31の主面 31a, 31bにおいてより広い範囲を中心電極 35, 36で覆うことができる。そのため、フェライト 31内を通過する高周波磁束分布を均一にでき、より広帯域な挿入損失特性が得られる。また、一般に、中心電極 35, 36のインダクタンス LI, L2は卷数の 2乗に比例する。インダクタンスの Q値は、 co LZRで与えられ、 Lは N² (Nは卷数 )に正比例するので、中心電極 35, 36を卷回することにより、中心電極 35, 36の Q 値を上げることができる。その結果、アイソレーションの入力損失を小さくすることが可能になる。また、インダクタンス LI, L2が大きいほど、アイソレーションの帯域が広くなる。

[0050] 一方、中心電極 35, 36をフェライト 31に対して 0. 5ターン形成した構造であると、フェライト 31の側面 31dと当接する回路基板 20との接合が非常に困難である。中心電極 35, 36を 1ターン以上卷回することにより、この問題は解決される。

[0051] 中心電極 35, 36をフェライト 31に対して 1ターン以上卷回する好ましい形態は図 4 に示したものである力それ以外に考えられる卷回形態を図 16 (A) , (B) , (C)のそれぞれに示す。なお、これら以外の卷回形態であってもよいことは勿論である。

[0052] また、この 2ポート型アイソレータ 1にあっては、第 2中心電極 36がフェライト 31の第 1及び第 2主面 31a, 31bと両側面 31c, 31dに渡って卷回されている。このことは、第 1主面 31a、側面 31c、第 2主面 31b、側面 31dの順に、あるいはこれとは逆に、第 1主面 31a、側面 31d、第 2主面 31b、側面 31cの順に卷回する形態を意味する。

[0053] 図 5、図 6及び図 7に示した第 1、第 2及び第 3回路例において、第 1中心電極 35よりも第 2中心電極 36に流れる高周波電流が大部分を占めることが高周波磁束の実測やシミュレーションから確認されている。そのため、第 2中心電極 36をフェライト 31の長辺に平行な 4面に沿って卷回したほうが、第 2中心電極 36に流れる電流によって生じる磁束が接地電極やコンデンサ電極などの電極が形成された実装面 51 (図 17 参照、ユーザーが用意する基板 50 (図 1参照)や回路基板 20上に形成された接地用端子電極 25a, 25fを意味する）と平行になるため、フェライト 31内を通過する高周波磁束 φの流れが接地面 51によって妨げられることがなくなる。

[0054] このような構成にて中心電極 35, 36間の結合係数が大きくなり、広帯域な電気特性が得られる。また、実装面 51に磁束の流れを妨げられないことにより、第 2中心電極 36のインダクタンス L2が大きくなつて Q値が向上するとともに挿入損失が減少し、さらに、アイソレータの動作帯域幅が広くなる。

[0055] 図 12に示したように、第 1中心電極 35の接続用電極 35'をフライト 31の両端面 3 le, 31fに形成する場合、該接続用電極 35'の面積は端面 31e, 31fのそれぞれの面積の 25%以下とすることが好ましい。即ち、フェライト 31の端面 31e, 31fに形成される接続用電極 35'の面積が該端面 31e, 31fの 25%を超えると、フェライト 31内を通過する高周波磁束の流れが接続用電極 35'によって妨げられ、中心電極 35, 36 の結合係数が小さくなる。 25%以下とすることで、フェライト 31内を通過する高周波磁束を妨げることが少なくなり、中心電極 35, 36間の結合係数を低下させることなぐ電気特性が狭帯域ィ匕するのを防止することができる。

[0056] 最も好ましい形態は、フェライト 31の両端面 31e, 31fには中心電極 35, 36及びそれらの接続用電極が存在しないことであり、挿入損失の低減やアイソレータの動作帯域幅の改善に効果的である。即ち、フェライト 31で発生する高周波磁束が両端面 31 e, 31fに導体が存在しないことから制約を受けることがなぐ特に第 2中心電極 36のインダクタンスが大きくなり、結果的に Q値が大きくなつて挿入損失が低下する。高周波磁束の通過を妨げないことで、中心電極 35, 36間の結合係数を低下させることがなぐ動作帯域幅も改善される。

[0057] 同様の理由で、フェライト 31の第 1及び第 2主面 31a, 31bの長辺と接する側面 31c に形成された接続用電極 35a, 36b, 36fの面積はフェライト 31の主面 31a, 31bのそれぞれの面積の 25%以下とされている。

[0058] また、この 2ポート型アイソレータ 1にあっては、中心電極 35, 36の各種接続用電極力 Sフェライト 31の側面 31c, 31dに形成されている。各種接続用電極を例えば転写法による厚膜電極で形成する場合、またはその他の手法で形成する場合であっても、フェライト 31の側面 31c, 31dにまとめて形成したほうが製作工程や組立て工程における作業性が良好となり、安価に形成することができる。さらに、整合用の回路素子などを内蔵した回路基板 20との接続性も良好となる。

[0059] また、第 2中心電極 36の卷回軸がフェライト 31の主面 31a, 31bとの直交面に配置されていている。こうすることで、発生する高周波磁界の向きが回路基板 20の表面と水平であるため、中心電極 35, 36間の結合係数が大きくなり、広帯域な電気特性が得られる。

[0060] また、第 2中心電極 36の卷回軸が永久磁石 41から印加される磁界に対して直交する方向に配置されている。これにて前記と同様に、発生する高周波磁界の向きが回路基板 20の表面と水平であるため、電気特性が良好なものとなる。

[0061] さらに、この 2ポート型アイソレータ 1において、中心電極 35, 36は、フェライト 31上に設けた膜状電極、金属箔電極又は金属板電極であってもよい。あるいは、中心電極 35, 36は、フェライト 31上に厚膜、薄膜又は箔を印刷、転写又はフォトリソグラフによって形成したものであってもよい。特に、前記厚膜、薄膜又は箔は、銀、銅、金、二ッケル、白金、パラジウムの少なくとも一つを含むものであることが好ましい。

[0062] 特に、中心電極 35, 36を薄膜法にて形成すれば、交差角やライン幅、ライン間隔などの寸法を精度よぐ安定して仕上げることができ、生産性も良好である。その結果、安定した電気特性の製品を大量かつ安価に製造できる。

[0063] 即ち、中心電極 35, 36をスクリーン印刷、転写あるいはフォトリソグラフ法などで形成する場合、これらの方法では実現しうる最小の形状単位がある。この最小の形状単位は現状ではライン幅が 0. 2mm、ライン間隔が 0. 2mmである。逆に、これより微細な寸法を設計すると、ラインが途切れたり、ライン幅、ライン間隔が一定でなくなり、ライン部分でのインダクタンス値ゃ分布容量値、等価直列抵抗値がばらつく。

[0064] 図 18は、 0. 2mmの最小ライン幅、ライン間隔で、フェライトに中心電極を形成した例を示す。他の電極形成例を図 19〜図 23に示す。図 22及び図 23にはそれぞれスルーホール S, S'を介して第 1主面 31aと第 2主面 31bに形成した電極を接続したものである。

[0065] 図 18などに示した電極形成例で、第 2中心電極 36の卷回数を 2ターンとした場合に、その電極長は 1ターンよりも約 2倍になる。従って、第 2中心電極 36の等価直列抵抗値 Rsは 1ターンの場合の約 2倍となる。一方、インダクタンス値は、自己誘導により、卷数の 2乗倍となるので、 1ターンの場合の約 4倍となる。第 2中心電極 36の Qは、 Q=X/Rs= co L/Rs (X:インダクタのリアクタンス、 ω：周波数）であるので、結果として、第 2中心電極 36の Qは 1ターンの場合の約 2倍となる。第 2中心電極 36には順方向電力伝達時に共振電流が流れ、その Qは挿入損失を決定する要素であり、 Qが大きくなることで挿入損失が減少する。

[0066] また、第 2中心電極 36のインダクタンス値が 1ターンの場合の約 4倍となっていることで、アイソレータの出力整合が広帯域となり、出力側反射損失や挿入損失の動作周波数帯域幅が広くなる。図 18に示した電極形成例では、第 1中心電極 35の他端接続用電極と第 2中心電極 36の他端接続用電極とを電極 37aで兼用し、実現しうる最小形状のフェライト 31に第 1及び第 2中心電極 35, 36を形成している。フェライト 31 の長辺寸法は 1. 4mm,高さ寸法は 0. 6mm、厚さ寸法は 0. 2mmであり、主面 31a , 31bの長辺と短辺の比は 2. 333 : 1である。

[0067] 好ましい中心電極形状を実現するためには、第 2中心電極 36を 1ターンとするときには、フェライト 31の主面 31a, 31bの長辺方向には最低限ライン 3本、スペース 2本を確保する必要がある。一方、フェライト 31の主面 31a, 31bの短辺方向には最低限ライン 1本、スペース 2本を確保する必要がある。このとき、最小形状のフェライト 31で好ましい中心電極形状を実現するとき、フェライトの主面の長辺と短辺との比は 2〜3 : 1となる。 [0068] また、第 2中心電極 36を 2ターンとするときには、フェライト 31の主面 31a, 31bの長辺方向には最低限ライン 4本、スペース 3本を確保する必要がある。一方、フェライト 3 1の主面 31a, 31bの短辺方向には最低限ライン 1本、スペース 2本を確保する必要がある。このとき、最小形状のフェライト 31で好ましい中心電極形状を実現するとき、フェライト 31の主面 31a, 31bの長辺と短辺との itは 2. 333 : 1. 0となる。

[0069] 第 2中心電極 36を 3ターン以上とすると、さらに低損失、広帯域なアイソレータを実現でき、または、必要な性能を維持しつつより低容積なフェライトを備えたアイソレータを実現することができる。このとき、フェライト 31の主面 31a, 31bの長辺と短辺との比は、より大きくなる。このとき、中心電極構造が複雑化するため、高精度で安定度のょヽ電極形成技術が必要となる。

[0070] フェライト 31の側面 31dを回路基板 20上に接合させることを前提とすると、フェライト 31の高さは低いほうがアイソレータの低背化に好都合である。この点力もも、フェライト 31の長辺が短辺に比べて 1. 5倍以上であることが必要となってくる。即ち、フェライト 31の長辺寸法を短辺寸法に対して 1. 5〜5倍とすることは、アイソレータの小型ィ匕、低損失化、広帯域ィ匕の点で利点が多い。

[0071] また、図 18の電極形成例では、第 1中心電極 35を第 1主面 31aから第 2主面 31b に渡らせるのに側面 31dに形成した接続用電極 37bを介し、端面 31e, 31fには電極を形成していない。端面 31e, 31fを導体で覆うと、挿入損失が増加する。そのようなデータを図 24に示す。このデータは図 18に示した電極形成例において、フェライト 3 1の左端面 31e中央部分を導体で遮蔽して挿入損失の劣化度を測定したものである。遮蔽面積が 25%以下であれば挿入損失の劣化はほとんど見られない。しかし、 25 %を超える付近から挿入損失が徐々に増加している。なお、第 2中心電極 36からは遠い右端面 3 Ifを導体で遮蔽する場合には、図 24に示したデータより影響は少ない

[0072] ここで、フライトの形状比 (短辺寸法：長辺寸法)を種々に変化させ、挿入損失を測定した結果を図 25〜図 29に示す。フェライトの厚さは 0. 3mm、主面の短辺寸法は 1. Omm,長辺寸法は短辺寸法の 1. Ommに対して形状比を乗じた寸法（図 25〜図 29の横軸）、フェライトの飽和磁価は 1000ガウス、中心電極幅と直流バイアス磁界は各条件下で挿入損失を最小にできる任意の最適値とした。また、第 1中心電極のターン数は図 25〜図 29で全て 1ターンであり、第 2中心電極のターン数は、図 25では 1ターン、図 26では 2ターン、図 27では 3ターン、図 28では 4ターン、図 29では 5ターンである。

[0073] 図 25〜図 29のそれぞれから明らかなように、フェライトの形状比が 1 : 1. 5を下回ると急激に挿入損失が増加して、る。ターン数が多、場合にその傾向は顕著である。このようになる原因は、第 2中心電極のターン数が増加すると、中心電極の隣接するライン間距離力、さくなり、形状比が小さいフェライトにおいては、中心電極の各ラインの接触を避けるためにライン幅が細くなり、等価直列抵抗が増加し、第 2中心電極の Qが低下して損失が増大して、ることが挙げられる。

[0074] なお、中心電極の隣接するライン間距離が非常に小さくなつた場合や、絶縁材を介して隣接する第 2中心電極どうしを重ねた構造とした場合は、中心電極の一部分の自己共振周波数が低下するなどして、目的周波数での満足な動作が得られないなどの不具合が発生する場合がある。

[0075] フェライトの形状比は、図 25〜図 29から読み取れるように、概ね、 1 : 3〜1 :4程度で挿入損失を最小にできる。また、これ以上大きくしても挿入損失の改善は小さいか、挿入損失はむしろ漸増する。これは、第 1中心電極は最適値を超えて長くすると挿入損失が劣化するため、一主面上では長さが 3〜4mm程度であり、第 2中心電極を広い範囲に分布させて卷回すると、高周波磁界のうち、第 1及び第 2中心電極に結合しない部分の割合が増えてしまうためと考えられる。そのような不具合を避けて、中心電極どうしの結合が最適になるように設計した場合、フライトの長辺方向の端部は中心電極どうしの結合、信号の伝達に寄与しなくなるためと考えられる。一方、フエライトの形状比が 1： 5程度以上になると、形状的にフェライトの折損が生じやすい。

[0076] 挿入損失の好ましいレベルは 0. 5dB以下であり、このような挿入損失の改善効果と、フェライトの機械的強度に鑑みると、フェライトの形状比は、 1 : 5以下とするのが最適である。

[0077] (通信装置、図 30参照）

次に、本発明に係る通信装置として、携帯電話を例にして説明する。 [0078] 図 30は携帯電話 220の RF部分の電気回路ブロック図である。図 30において、 22 2はアンテナ素子、 223はデュプレクサ、 231は送信側アイソレータ、 232は送信側増幅器、 233は送信側段間用帯域通過フィルタ、 234は送信側ミキサ、 235は受信側増幅器、 236は受信側段間用帯域通過フィルタ、 237は受信側ミキサ、 238は電圧制御発振器 (VCO)、 239はローカル用帯域通過フィルタである。

[0079] ここに、送信側アイソレータ 231として、前記 2ポート型アイソレータ 1を使用することができる。アイソレータ 1を実装することにより、挿入損失の小さな電気特性の良好な携帯電話を実現することができる。

[0080] (他の実施例）

なお、本発明に係る 2ポート型アイソレータ及び通信装置は前記実施例に限定するものではなぐその要旨の範囲内で種々に変更することができる。

[0081] 例えば、永久磁石 41, 41の N極と S極を反転させれば、入力ポート P1と出力ポート P2が入れ替わる。また、前記実施例では、整合用回路素子の全てを回路基板に内蔵したものを示した力チップタイプのインダクタやコンデンサを回路基板に外付けしてもよい。

[0082] また、フェライトは直方体形状のものを示した力角部をバレル研磨などで研磨したものであってもよい。

産業上の利用可能性

[0083] 以上のように、本発明は、マイクロ波帯で使用される 2ポート型アイソレータ及び通信装置に有用であり、特に、挿入損失を広帯域で減少させることができるとともに、低背化を達成できる点で優れてヽる。

Claims

請求の範囲

[1] 永久磁石と、該永久磁石により直流磁界が印加されるフライトと、該フライトに配置され、一端が第 1入出力ポートに電気的に接続され、他端が第 2入出力ポートに電気的に接続された第 1中心電極と、該第 1中心電極と電気的絶縁状態で交差して前記フェライトに配置され、一端が第 2入出力ポートに電気的に接続され、他端が接地用第 3ポートに電気的に接続された第 2中心電極と、前記第 1入出力ポートと前記第 2入出力ポートの間に電気的に接続された第 1コンデンサと、前記第 1入出力ポートと前記第 2入出力ポートの間に電気的に接続された終端抵抗と、前記第 2入出力ポートと前記第 3ポートとの間に電気的に接続された第 2コンデンサと、前記第 1、第 2コンデンサ及び前記終端抵抗を取り付けた回路基板と、を備えた 2ポート型アイソレータにおいて、

を特徴とする 2ポート型アイソレータ。

[2] 第 1中心電極と第 1コンデンサとの接続点と第 1入出力ポートとの間、及び Z又は、第 1及び第 2中心電極の接続点と第 2入出力ポートとの間にいま一つの整合用コンデンサが電気的に接続されていることを特徴とする請求の範囲第 i項に記載の 2ポート型アイソレータ。

[3] 第 2中心電極と第 2コンデンサとの接続点と第 3ポートとの間に整合用インダクタが電気的に接続されていることを特徴とする請求の範囲第 1項又は第 2項に記載の 2ポート型アイソレータ。

[4] 第 1入出力ポートと接地との間又は第 2入出力ポートと接地との間に、インダクタとコンデンサとからなる直列回路が電気的に接続されていることを特徴とする請求の範囲第 11な!、し第 3項の、ずれかに記載の 2ポート型アイソレータ。

[5] 前記フェライトはその厚さ寸法が高さ寸法の 15〜30%であることを特徴とする請求の範囲第 1項ないし第 4項のいずれかに記載の 2ポート型アイソレータ。

[6] 前記第 2中心電極が前記フェライトの第 1及び第 2主面と該主面の長辺と接する両側面に渡って卷回されていることを特徴とする請求の範囲第 1項ないし第 5項のいずれかに記載の 2ポート型アイソレータ。

[7] 前記フェライトの第 1及び第 2主面の短辺と接する端面に形成された第 1中心電極の接続用電極の面積が該端面の面積の 25%以下であることを特徴とする請求の範囲第 1項ないし第 6項のいずれかに記載の 2ポート型アイソレータ。

[8] 前記フェライトの第 1及び第 2主面の短辺と接する両端面には前記第 1及び第 2中心電極及び接続用電極が存在しないことを特徴とする請求の範囲第 1項ないし第 6 項の、ずれかに記載の 2ポート型アイソレータ。

[9] 前記フェライトの第 1及び第 2主面の長辺と接する一側面に形成された接続用電極の面積がフェライトの主面面積の 25%以下であることを特徴とする請求の範囲第 1項な!、し第 8項の、ずれかに記載の 2ポート型アイソレータ。

[10] 前記第 1及び第 2中心電極の接続用電極が前記フェライトの第 1及び第 2主面の長辺と接する一側面に形成されていることを特徴とする請求の範囲第 1項ないし第 9項の！、ずれかに記載の 2ポート型アイソレータ。

[11] 前記第 2中心電極の卷回軸が前記フェライトの第 1及び第 2主面の短辺と直交する面に配置されていることを特徴とする請求の範囲第 1項ないし第 10項のいずれかに記載の 2ポート型アイソレータ。

[12] 前記第 2中心電極の卷回軸が前記永久磁石力印加される磁界に対して直交する方向に配置されて、ることを特徴とする請求の範囲第 1項な、し第 10項の、ずれかに記載の 2ポート型アイソレータ。

[13] 前記第 1及び第 2中心電極は、前記フライト上に設けた膜状電極、金属箔電極又は金属板電極であることを特徴とする請求の範囲第 1項ないし第 12項のいずれかに記載の 2ポート型アイソレータ。

[14] 前記第 1及び第 2中心電極は、前記フライト上に厚膜、薄膜又は箔を印刷、転写又はフォトリソグラフによって形成したものであることを特徴とする請求の範囲第 1項な V、し第 12項の、ずれかに記載の 2ポート型アイソレータ。

[15] 前記厚膜、薄膜又は箔は、銀、銅、金、ニッケル、白金、パラジウムの少なくとも一つを含むことを特徴とする請求の範囲第 14項に記載の 2ポート型アイソレータ。

[16] 請求の範囲第 1項ないし第 15項のいずれかに記載の 2ポート型アイソレータを備えたことを特徴とする通信装置。