JP4155342B1 - 非可逆回路素子 - Google Patents

Abstract

挿入損失を増大させることなく、アイソレーション特性を向上させることのできる非可逆回路素子を得る。
永久磁石により直流磁界が印加されるフェライト（３２）と、該フェライト（３２）に配置された第１中心電極（３５）及び第２中心電極（３６）を備えた非可逆回路素子。第１中心電極（３５）の一端は入力ポート（Ｐ１）に接続され、他端は出力ポート（Ｐ２）に接続されている。第２中心電極（３６）の一端は出力ポート（Ｐ２）に接続され、他端はグランドポート（Ｐ３）に接続されている。また、入力ポート（Ｐ１）と出力ポート（Ｐ２）との間には整合用コンデンサ（Ｃ１）が接続されるとともに、抵抗（Ｒ１）が接続され、かつ、該抵抗（Ｒ１）と直列にＬＣ共振回路を構成するインダクタ（Ｌ３）とコンデンサ（Ｃ３）とが接続されている。
【選択図】図１

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

この種の非可逆回路素子として２ポート型アイソレータとしては、特許文献１の図６に記載のように、フェライトの表面に第１中心電極及び第２中心電極を互いに絶縁状態で交差して配置し、入力ポートに接続された第１中心電極の一端と、出力ポートに接続された第２中心電極の一端との間に抵抗が接続され、かつ、該抵抗と直列にインダクタを接続したものが知られている。

この２ポート型アイソレータは、第１及び第２中心電極の交差角を４０°〜８０°に設定することで実用に耐え得る挿入損失帯域幅とアイソレーション帯域幅を実現している。前記インダクタは交差角を９０°からずらすことによる位相のずれを補償するために設けられている。しかし、挿入損失帯域幅を広くしようとするとアイソレーション帯域幅が狭くなり、逆に、アイソレーション帯域幅を広くしようとすると挿入損失帯域幅が狭くなるという問題点を有している。

また、特許文献２の図６及び図７に記載のように、フェライトに第１中心電極及び第２中心電極を互いに絶縁状態で交差させて配置し、第１中心電極の一端を入力ポートに接続し、第１中心電極の他端と第２中心電極の一端とを出力ポートに接続し、第２中心電極の他端をグランドポートに接続し、さらに、入力ポートと出力ポートとの間に整合容量及び抵抗を並列に接続したものが知られている。

この２ポート型アイソレータは、挿入損失を大きく低下させる利点を有しているが、アイソレーション帯域幅をより大きくすることが要望されている。
特開２００３−０４６３０７号公報 国際公開第２００７／０４６２２９号パンフレット

そこで、本発明の目的は、挿入損失を増大させることなく、アイソレーション特性を向上させることのできる非可逆回路素子を提供することにある。

前記目的を達成するため、本発明に係る非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに絶縁状態で交差して配置された第１及び第２中心電極と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
前記入力ポートと前記出力ポートとの間に、前記第１中心電極と並列かつ前記抵抗と直列に、ＬＣ直列共振回路を構成するインダクタとコンデンサとが電気的に接続されていること、
を特徴とする。

本発明に係る非可逆回路素子においては、入力ポートと出力ポートとの間に、第１中心電極と並列かつ抵抗と直列に、ＬＣ直列共振回路を構成するインダクタとコンデンサとが電気的に接続されているため、出力ポートに高周波電流が入力されると、抵抗とＬＣ直列共振回路のインピーダンス特性によって広帯域に整合され、アイソレーション特性が向上する。一方、入力ポートから出力ポートへ高周波電流が流れる動作時には、第２中心電極に大きな高周波電流が流れ、第１中心電極及び抵抗にはほとんど高周波電流が流れない。従って、前記ＬＣ直列共振回路が追加されていてもそれによる損失は無視でき、挿入損失が増大することはない。

本発明によれば、入力ポートと出力ポートとの間に、第１中心電極と並列かつ抵抗と直列に、ＬＣ直列共振回路を構成するインダクタとコンデンサとを電気的に接続したため、挿入損失特性を維持したままアイソレーション特性を向上させることができる。

本発明に係る非可逆回路素子の第１実施例（２ポート型アイソレータ）を示す等価回路図である。 前記第１実施例の他の等価回路図である。 前記第１実施例を示す分解斜視図である。 中心電極付きフェライトを示す斜視図である。 前記フェライトを示す斜視図である。 フェライト・磁石組立体を示す分解斜視図である。 第１例の特性を示すグラフであり、（Ａ）はアイソレーション特性を示し、（Ｂ）は挿入損失特性を示す。 第２例の特性を示すグラフであり、（Ａ）はアイソレーション特性を示し、（Ｂ）は挿入損失特性を示す。 本発明に係る非可逆回路素子の第２実施例（２ポート型アイソレータ）を示す等価回路図である。 前記第２実施例の特性を示すグラフであり、（Ａ）はアイソレーション特性を示し、（Ｂ）は挿入損失特性を示す。

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。

（第１実施例、図１〜図８参照）
本発明に係る非可逆回路素子の第１実施例である２ポート型アイソレータの等価回路を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、フェライト３２に、インダクタＬ１を構成する第１中心電極３５とインダクタＬ２を構成する第２中心電極３６とを互いに絶縁状態で交差させて配置したものである。

第１中心電極３５の一端は整合用コンデンサＣＳ１を介して入力ポートＰ１に接続されている。第１中心電極３５の他端と第２中心電極３６の一端は整合用コンデンサＣＳ２を介して出力ポートＰ２に接続され、第２中心電極３６の他端はグランドポートＰ３に接続されている。

入力ポートＰ１と出力ポートＰ２との間には第１中心電極３５と並列に整合用コンデンサＣ１が接続され、出力ポートＰ２とグランドポートＰ３との間には第２中心電極３６と並列に整合用コンデンサＣ２が接続されている。入力ポートＰ１と出力ポートＰ２との間には、抵抗Ｒ１とＬＣ直列共振回路（インダクタＬ３とコンデンサＣ３とからなる）とが第１中心電極３５と並列に接続されている。さらに、第１中心電極３５の一端にはグランドに接続されたインピーダンス調整用コンデンサＣＡが接続されている。

以上の回路構成からなる２ポート型アイソレータにおいては、入力ポートＰ１に高周波電流が入力されると、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れず、挿入損失が小さく、広帯域で動作する。この動作時において、抵抗Ｒ１やＬＣ直列共振回路（インダクタＬ３とコンデンサＣ３）にも高周波電流はほとんど流れないため、該ＬＣ直列共振回路による損失は無視でき、挿入損失が増大することはない。

一方、出力ポートＰ２に高周波電流が入力されると、抵抗Ｒ１とＬＣ直列共振回路のインピーダンス特性によって広帯域に整合され、アイソレーション特性が向上する。なお、このようなアイソレーション及び挿入損失の特性については、後に図７及び図８を参照して説明する。

また、図１に示す２ポート型アイソレータは、図２に示す等価回路で構成することもできる。図２に示す２ポート型アイソレータは、図１に示した等価回路のうち、コンデンサＣＳ１，ＣＳ２，ＣＡを省略したものであり、基本的には図１に示した２ポート型アイソレータと同様の動作を行う。

次に、図１及び図２に示した２ポート型アイソレータの具体的な構成について、図３〜図６を参照して説明する。この集中定数型の２ポート型アイソレータは、概略、平板状ヨーク１０と、封止樹脂１５と、回路基板２０と、フェライト３２と永久磁石４１とからなるフェライト・磁石組立体３０とで構成されている。抵抗Ｒ１とインダクタＬ３は回路基板２０上に外付けされており、その他のコンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２，ＣＡは、多層に構成された回路基板２０に内蔵されている。なお、図３において、斜線を付した部分は導電体である。

フェライト３２には、図４に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに対向する平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。

また、永久磁石４１はフェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２（図６参照）を介して接着され、フェライト・磁石組立体３０を形成している。永久磁石４１の主面４１ａは前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面３２ａ，４１ａ、主面３２ｂ，４１ａどうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図４に示すように、フェライト３２の第１主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように２本に分岐した状態で形成され、その一端は下面３２ｄに形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁膜が形成されて互いに絶縁された状態で交差している。

第２中心電極３６は導体膜にて形成されている。まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して第２主面３２ｂに回り込み、１ターン目３６ｃが第２主面３２ｂにおいて略垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して第１主面３２ａに回り込み、１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。

即ち、第２中心電極３６はフェライト３２に螺旋状に４ターン巻回されていることになる。ここで、ターン数とは、中心電極３６が主面３２ａ，３２ｂをそれぞれ１回横断した状態を０．５ターンとして計算している。そして、中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

また、接続用電極３５ｂ，３５ｃ，３６ｐや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎはフェライト３２の上下面３２ｃ，３２ｄに形成された凹部３７（図５参照）に銀、銀合金、銅、銅合金などの電極用導電材を充填して形成されている。また、上下面３２ｃ，３２ｄには各種電極と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導電材で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。

フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成することができる。中心電極３５，３６の絶縁膜としてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。

なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＰｄ又はＰｄ／Ａｇを用いることになる。

永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、等価回路である図１及び図２に示した整合用コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２，ＣＡが内蔵され、終端抵抗Ｒ１とインダクタＬ３が回路基板２０上に外付けされている。また、上面には端子電極２５ａ〜２５ｅが、下面には外部接続用端子電極（図示せず）がそれぞれ形成されている。なお、回路基板２０内での多層構造の詳細については省略する。

前記フェライト・磁石組立体３０は、回路基板２０上に載置され、フェライト３２の下面３２ｄの各種電極と抵抗Ｒ１、インダクタＬ３が回路基板２０上の端子電極２５ａ〜２５ｅとリフローはんだ付けなどによって一体化されるとともに、永久磁石４１の下面が回路基板２０上に接着剤にて一体化される。ちなみに、接続用電極３６ｐは端子電極２５ａに接続され、接続用電極３５ｃは端子電極２５ｂに接続され、接続用電極３５ｂは端子電極２５ｅに接続される。

平板状ヨーク１０は、電磁シールド機能を有するもので、前記フェライト・磁石組立体３０の上面に封止樹脂１５を介して固定されている。平板状ヨーク１０の機能は、フェライト・磁石組立体３０から磁気の漏れ、高周波電磁界の漏れを抑えること、外部からの磁気の影響を抑えること、本アイソレータをチップマウンタを用いて図示しない基板に搭載する際に、バキュームノズルでピックアップする場所を提供することである。なお、平板状ヨーク１０は必ずしも接地されている必要はないが、はんだ付けや導電性接着剤などで接地してもよく、接地すると高周波シールドの効果が向上する。

ここで、前記２ポート型アイソレータのアイソレーション及び挿入損失の特性について図７及び図８を参照して説明する。図７に示す特性は、図１に示した等価回路で図３〜図６の構成からなり、以下のスペックを備えた第１例での測定データである。

コンデンサＣ１：１７．０ｐＦ
コンデンサＣ３：０．４０ｐＦ
インダクタＬ３：８０．０ｎＨ
抵抗Ｒ１：３０．０Ω
コンデンサＣ２：１．５０ｐＦ
コンデンサＣＡ：０．４０ｐＦ
コンデンサＣＳ１：７．０ｐＦ
コンデンサＣＳ２：７．０ｐＦ

図７（Ａ）はアイソレーション特性を示し、点線で示す曲線Ａは第１例でのデータである。一方、実線で示す曲線Ａ'は、直列共振回路（インダクタＬ３及びコンデンサＣ３）を省略し、その他は同じスペックからなる比較例でのデータである。アイソレーション−１５ｄＢでの周波数が７９７．９〜８８０．４ＭＨｚ（帯域幅８２．５ＭＨｚ）に拡大されている。また、図７（Ｂ）は挿入損失特性を示し、点線で示す曲線Ｂは第１例でのデータであり、実線で示す曲線Ｂ'は前記比較例でのデータである。第１例では比較例と同等の挿入損失特性を維持している。

図８に示す特性は、図１に示した等価回路で図３〜図６の構成からなり、以下のスペックを備えた第２例での測定データである。

コンデンサＣ１：５．０ｐＦ
コンデンサＣ３：０．１０ｐＦ
インダクタＬ３：６０．０ｎＨ
抵抗Ｒ１：３５．０Ω
コンデンサＣ２：０．６０ｐＦ
コンデンサＣＡ：０．１０ｐＦ
コンデンサＣＳ１：２．０ｐＦ
コンデンサＣＳ２：２．０ｐＦ

図８（Ａ）はアイソレーション特性を示し、点線で示す曲線Ａは第２例でのデータである。一方、実線で示す曲線Ａ'は、直列共振回路（インダクタＬ３及びコンデンサＣ３）を省略し、その他は同じスペックからなる比較例でのデータである。アイソレーション−１５ｄＢでの周波数が１８３３．０〜２０４４．７ＭＨｚ（帯域幅２１１．７ＭＨｚ）に拡大されている。また、図８（Ｂ）は挿入損失特性を示し、点線で示す曲線Ｂは第２例でのデータであり、実線で示す曲線Ｂ'は前記比較例でのデータである。第２例では比較例と同等の挿入損失特性を維持している。

さらに、本第１実施例において、フェライト・磁石組立体３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、構造的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。

また、回路基板２０は多層誘電体基板で構成されている。これにて、内部にコンデンサや抵抗などの回路網を内蔵することができ、アイソレータの小型化、薄型化が達成でき、回路素子間の接続が基板内で行われるために信頼性の向上が期待できる。

（第２実施例、図９及び図１０参照）
本発明に係る非可逆回路素子の第２実施例である２ポート型アイソレータの等価回路を図９に示す。この２ポート型アイソレータは、基本的には、図１に示した等価回路及び図３〜図６に示した構造を備えたもので、抵抗Ｒ２と直列共振回路（インダクタＬ４とコンデンサＣ４とからなる）とが第１中心電極３５と並列に追加されている。

ここで、第２実施例である２ポート型アイソレータのアイソレーション及び挿入損失の特性について図１０を参照して説明する。図１０に示す特性は、図９に示した等価回路で図３〜図６の構成からなり、以下のスペックを備えたものの測定データである。

コンデンサＣ１：５．０ｐＦ
コンデンサＣ３：０．１０ｐＦ
インダクタＬ３：６０．０ｎＨ
抵抗Ｒ１：４０．０Ω
コンデンサＣ４：０．１０ｐＦ
インダクタＬ４：６０．０ｎＨ
抵抗Ｒ２：４０．０Ω
コンデンサＣ２：０．６０ｐＦ
コンデンサＣＡ：０．１０ｐＦ
コンデンサＣＳ１：２．０ｐＦ
コンデンサＣＳ２：２．０ｐＦ

図１０（Ａ）はアイソレーション特性を示し、点線で示す曲線Ａは第２実施例でのデータである。一方、実線で示す曲線Ａ'は、直列共振回路（インダクタＬ３，Ｌ４及びコンデンサＣ３，Ｃ４）を省略し、その他は同じスペックからなる比較例でのデータである。アイソレーション帯域幅が大きく拡大されている。また、図１０（Ｂ）は挿入損失特性を示し、点線で示す曲線Ｂは第２実施例でのデータであり、実線で示す曲線Ｂ'は前記比較例でのデータである。第２実施例では比較例と同等の挿入損失特性を維持している。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、永久磁石４１のＮ極とＳ極を反転させれば、入力ポートＰ１と出力ポートＰ２が入れ替わる。また、第１及び第２中心電極３５，３６の形状は種々に変更することができる。例えば、前記第１実施例では、第１中心電極３５はフェライト３２の主面３２ａ，３２ｂ上で２本に分岐したものを示したが、分岐していなくてもよい。また、第２中心電極３６は１ターン以上巻回されていればよい。

以上のように、本発明は、非可逆回路素子に有用であり、特に、挿入損失を増大させることなく、アイソレーション特性を向上させることができる点で優れている。

Claims (6)

1. 永久磁石と、
   前記永久磁石により直流磁界が印加されるフェライトと、
   前記フェライトに互いに絶縁状態で交差して配置された第１及び第２中心電極と、
   を備え、
   前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
   前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
   前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
   前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
   前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
   前記入力ポートと前記出力ポートとの間に、前記第１中心電極と並列かつ前記抵抗と直列に、ＬＣ直列共振回路を構成するインダクタとコンデンサとが電気的に接続されていること、
   を特徴とする非可逆回路素子。
2. 前記抵抗、前記インダクタ及び前記コンデンサからなる複数の直列回路が前記第１中心電極と並列に電気的に接続されていることを特徴とする請求の範囲第１項に記載の非可逆回路素子。
3. 前記入力ポートと前記第１中心電極の一端との間に第３整合容量が電気的に接続されるとともに、前記出力ポートと前記第１中心電極の他端との間に第４整合容量が接続されていること、を特徴とする請求の範囲第１項又は第２項に記載の非可逆回路素子。
4. 前記第１及び第２中心電極は前記フェライトの互いに対向する第１及び第２主面に互いに電気的に絶縁状態で交差して配置された導体膜からなることを特徴とする請求の範囲第１項ないし第３項のいずれかに記載の非可逆回路素子。
5. 前記フェライトと永久磁石は、前記第１及び第２中心電極が配置された第１及び第２主面と平行に両側から一対の永久磁石によって挟着されたフェライト・磁石組立体を構成していることを特徴とする請求の範囲第４項に記載の非可逆回路素子。
6. 表面に端子電極が形成された回路基板を備え、
   前記フェライト・磁石組立体は、前記回路基板上に、第１及び第２主面が該回路基板の表面に対して垂直方向に配置されていること、
   を特徴とする請求の範囲第５項に記載の非可逆回路素子。

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