JP5098813B2 - 非可逆回路素子及び複合電子部品 - Google Patents

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子、及び、該非可逆回路素子を備えた複合電子部品に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

一般に、この種の非可逆回路素子では、中心電極が形成されたフェライトとそれに直流磁界を印加する永久磁石とからなるフェライト・磁石素子や、抵抗やコンデンサ(容量)からなる所定の整合回路素子を備えている。また、複数の非可逆回路素子を備えた複合電子部品、あるいは、非可逆回路素子とパワーアンプ素子とを備えた複合電子部品などがモジュールとして提供されている。

特許文献１，２に記載のように、この種の非可逆回路素子では、フェライト・磁石素子の周囲に種々の整合回路素子が配置されている。しかし、この種の整合回路素子は回路基板上での配置関係によって電気的な接続用線路に生じるインダクタンス成分が入出力インピーダンスに影響を及ぼすという問題点を有していた。
特開２００２−２９９９１４号公報 特開２００５−１１７５００号公報

そこで、本発明の目的は、回路基板に設けた接続用線路に生じるインダクタンス成分を極力小さくでき、入出力インピーダンスの整合が容易な非可逆回路素子及び複合電子部品を提供することにある。

前記目的を達成するため、本発明に係る非可逆回路素子は、
永久磁石と、
前記永久磁石により主面を貫通するように直流磁界が印加されるフェライトと、
前記フェライトの主面に互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
回路基板と、
を備え、
前記フェライトを一対の前記永久磁石で挟み込んだフェライト・磁石素子を構成し、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が入力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
前記入力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
前記フェライト・磁石素子は前記回路基板の表面にフェライトの主面が該回路基板の表面と垂直に位置するように実装されており、
前記第１整合容量、前記第２整合容量及び前記抵抗の少なくとも一つは、チップ状整合回路素子であり、かつ、前記回路基板に前記フェライト・磁石素子に近接して配置されており、
第１の形態では、前記第１整合容量を形成するチップ状整合回路素子が、前記フェライトの主面と直交する側面に近接配置されていること、を特徴とし、
第２の形態では、前記フェライトの主面に近接配置されたチップ状整合回路素子とフェライト・磁石素子との距離よりも、前記フェライトの主面と直交する側面に近接配置されたチップ状整合回路素子とフェライト・磁石素子との距離のほうが小さいこと、を特徴とする。

また、本発明に係る複合電子部品は、前記非可逆回路素子を備えたことを特徴とする。

本発明によれば、整合回路素子の少なくとも一つは、チップ状整合回路素子であり、かつ、回路基板にフェライト・磁石素子に近接して配置されているため、回路基板に設けた接続用線路が短くなってそのインダクタンス成分が小さくなる。従って、入出力インピーダンスの整合が容易になり、ひいては電気的な特性が向上する。

以下、本発明に係る非可逆回路素子及び複合電子部品の実施例について添付図面を参照して説明する。なお、各実施例において共通する部品、部分には同じ符号を付し、重複する説明は省略する。

（第１実施例（アイソレータ）、図１〜図８参照）
第１実施例である２ポート型アイソレータ１の分解斜視図を図１に示す。この２ポート型アイソレータ１は、集中定数型アイソレータであり、概略、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、チップ状整合回路素子Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，ＣＡ１，Ｒとで構成されている。

フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに対向する平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなし、上面３２ｃ、下面３２ｄ、側面３２ｅ，３２ｆはそれぞれ主面３２ａ，３２ｂと直交している。

また、永久磁石４１はフェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着され（図４参照）、フェライト・磁石素子３０を形成している。永久磁石４１の主面４１ａは前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面３２ａ，４１ａ、主面３２ｂ，４１ａどうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の第１主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように２本に分岐した状態で形成され、その一端は下面３２ｄに形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁膜が形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して第２主面３２ｂに回り込み、この１ターン目３６ｃが第２主面３２ｂにおいてほぼ垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して第１主面３２ａに回り込み、この１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。

また、接続用電極３５ｂ，３５ｃ，３６ｐや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎはフェライト３２の上下面３２ｃ，３２ｄに形成された凹部３７（図３参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填して形成されている。また、上下面３２ｃ，３２ｄには各種電極と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。

フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成することができる。中心電極３５，３６の絶縁膜としてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。

なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＰｄ，Ａｇ又はＰｄ／Ａｇを用いることになる。

永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２０は、通常のプリント配線回路基板と同種の材料からなり、その表面には、前記フェライト・磁石素子３０やチップ状整合回路素子Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，ＣＡ１，Ｒを実装するための電極２１〜２６（図６参照）が形成されている。

（回路構成、図５参照）
ここで、アイソレータ１の一回路例を図５の等価回路に示す。入力ポートＰ１（電極２３）は整合用コンデンサＣＳ１を介して電極２１によって整合用コンデンサＣ１と終端抵抗Ｒとに接続され、整合用コンデンサＣＳ１は第１中心電極３５の一端に接続されている。第１中心電極３５の他端及び第２中心電極３６の一端は、電極２２によって終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して出力ポートＰ２（電極２４）に接続されている。第２中心電極３６の他端及びコンデンサＣ２はグランドポートＰ３（電極２６）に接続されている。また、第１中心電極３５の一端はコンデンサＣＡ１を介してグランドポートＰ３（電極２５）に接続されている。

前記フェライト・磁石素子３０は、回路基板２０上に載置され、フェライト３２の下面３２ｄの電極３５ｂ，３５ｃ，３６ｐが回路基板２０上の電極２１，２２，２５にリフローはんだ付けされる。同時に、各種整合回路素子Ｃ１，Ｃ２、ＣＳ１，ＣＳ２，ＣＡ１，Ｒが回路基板２０上の電極２１〜２６とリフローはんだ付けされる。

以上の等価回路からなる２ポート型アイソレータ１においては、第１中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、第２中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。

また、フェライト・磁石素子３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。

（漏れ磁束の分布と整合回路素子の配置、図６〜図８参照）
ところで、以上のアイソレータ１において、フェライト・磁石素子３０の漏れ磁束の分布を実測し、評価した。図７に示すように、漏れ磁束はフェライト３２の主面に対して平行に近接する領域Ａのほうが、フェライト３２の主面と直交する面に対して平行に近接する領域Ｂよりも大きい。また、回路基板２０の裏面側は漏れ磁束が領域Ａよりも少ない。

整合回路素子をフェライト・磁石素子３０にあまりに近接配置すると、前記リフローはんだ付け時に整合回路素子がフェライト・磁石素子３０の漏れ磁束によってフェライト・磁石素子３０に引き寄せられ配置がずれてしまう、もしくは、互いにくっついてしまう。このように、リフローはんだ付け時における漏れ磁束の影響を排除する観点から、領域Ａであってフェライト３２の主面３２ａ，３２ｂに近接配置される整合回路素子はフェライト・磁石素子３０と距離ａだけ離間させる必要がある。領域Ｂであってフェライト３２の側面３２ｆに近接配置される整合回路素子はフェライト・磁石素子３０と距離ｂだけ離間させる必要がある。この場合、ａ＞ｂである。

ここで、各種整合回路素子のフェライト・磁石素子３０との距離に関する依存性（接続用線路によるインダクタンス成分の影響）について検討する。まず、第１整合容量素子Ｃ１についてその接続用線路に生じるインダクタンス成分Ｌ（図５参照）をその接続用線路長を変化させて評価を行った。また、抵抗素子Ｒの接続用線路長、第２整合容量素子Ｃ２の接続用線路長、及び、整合容量素子ＣＳ２の接続用線路長をそれぞれ変化させて同様の評価を行った。

図８にその評価結果を示す。図８において、横軸は接続用線路長を示し、縦軸はそれぞれの接続用線路長を変化させたときの入出力インピーダンスを整合させる第２整合容量素子Ｃ２の容量値を示している。線路長が長くなるとインダクタンス成分が大きくなるため、入出力インピーダンスを整合させるために第２整合容量素子Ｃ２の容量値が小さくなっていく。容量値が０ｐＦ以下となる線路長が最も小さく、線路長に対する容量値変化量が最も大きい整合回路素子が最も感度が大きいことになる。回路基板２０上に各種整合回路素子を配置する場合、フェライト・磁石素子３０とこの感度が最も大きい整合回路素子の線路長、つまりインダクタンス成分を小さくする必要があるといえる。

図８に示す評価結果から、第１整合容量素子Ｃ１の接続用線路長による依存性が大きく、感度が大きいことが分かる。従って、第１整合容量素子Ｃ１をフェライト・磁石素子３０に最も近接配置することが好ましい。第１整合容量素子Ｃ１を優先的にフェライト・磁石素子３０に近接配置させるには、図６及び図７に示すように、漏れ磁束の少ない領域Ｂ、即ち、フェライト３２の側面３２ｆに近接配置すればよい。これにて、入出力インピーダンスの整合が容易になる。

図８に示した評価では、インダクタンス成分に対応した接続用線路を第２ポートＰ２側に配置したものと想定している。それゆえ、第２整合容量素子Ｃ２の容量値を最適化することで入出力インピーダンスの整合が可能である。一方、インダクタンス成分に対応した接続用線路を第１ポートＰ１側に配置した場合には、第２整合容量素子Ｃ２を整合容量素子ＣＡ１と置き換え、整合容量素子ＣＳ２と整合容量素子ＣＳ１と置き換え、さらに、縦軸を第１整合容量素子Ｃ１の容量値と読み換えて、同様の検討を行うことができる。この場合も、最も感度の大きな整合回路素子は第１整合容量素子Ｃ１となる。

なお、一般的に、整合回路素子のいずれかをフェライト・磁石素子３０に近接配置することにより接続用線路長を短くすることができ（即ち、不要なインダクタンス成分を低減でき）、それによって入出力インピーダンスの整合が容易になる。最も好ましい例が第１整合容量素子Ｃ１である。

（第２実施例（アイソレータ）、図９参照）
前述したように、回路基板２０の裏面側においてもフェライト・磁石素子３０からの漏れ磁束が小さい。そこで、整合回路素子の少なくとも一つを回路基板２０の裏面に、かつ、フェライト・磁石素子３０に近接配置、好ましくはフェライト・磁石素子３０の直下に配置してもよい。

図９に示す第２実施例では、整合回路素子Ｃ１，Ｒを回路基板２０の裏面に配置し、回路基板２０に形成したビアホール導体２７，２８，２９にて第１及び第２中心電極３５，３６の端部と電気的に接続するようにした。他の整合回路素子Ｃ２，ＣＳ１，ＣＳ２，ＣＡ１は回路基板２０の表面に配置されている。

（第３実施例（複合電子部品）、図１０及び図１１参照）
図１０に第３実施例である複合電子部品３を示す。この複合電子部品３は、前記アイソレータ１とパワーアンプ８１とをプリント配線回路基板８２の表面に実装してモジュールとして構成したものである。フェライト・磁石素子３０の周囲には、各種整合回路素子がフェライト・磁石素子３０に近接配置されている。パワーアンプ８１の周囲にもチップタイプの必要な回路素子８３ａ〜８３ｆが実装されている。なお、このアイソレータ１では整合容量素子ＣＡ１を省略している。

図１１に前記複合電子部品３の回路構成を示す。インピーダンス整合回路８６の出力は高周波パワーアンプ回路８１に入力され、その出力はインピーダンス整合回路８５を介してアイソレータ１に入力される。

（他の実施例）
なお、本発明に係る非可逆回路素子及び複合電子部品は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

特に、アイソレータにおいて整合回路の構成は任意である。また、フェライト・磁石素子において、フェライトと永久磁石は一体に焼成されたものであってもよい。さらに、フェライト・磁石素子や整合回路素子を基板の表面に接合する方法としては、前記実施例に示したはんだ接合以外に、導電性接着剤による接合、超音波による接合、ブリッジボンディングによる接合などを用いてもよい。

また、フェライト・磁石素子は、永久磁石がフェライトの片方の主面にのみ固着されているものであってもよい。また、容量や抵抗などの整合回路素子の全てがチップ状である必要はなく、少なくとも一つの整合回路素子がチップ状であり、かつ、フェライト・磁石素子に近接して配置されていればよい。

さらに、複合電子部品は、第３実施例として示したアイソレータとパワーアンプとの組み合わせ以外に、動作周波数帯の異なる二つのアイソレータを回路基板上に搭載したものなどであってもよい。この場合には、永久磁石の漏れ磁束を考慮すると、図７に示した領域Ｂ方向に二つのアイソレータを隣接させることで、より近接させて二つのアイソレータを配置することができる。

第１実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。 中心電極付きフェライトを示す斜視図である。 前記フェライトの素体を示す斜視図である。 フェライト・磁石素子を示す分解斜視図である。 ２ポート型アイソレータの一回路例を示す等価回路図である。 回路基板上に実装したフェライト・磁石素子と整合回路素子を示す平面図である。 フェライト・磁石素子の漏れ磁束の分布を示す模式図である。 線路長に対する整合回路素子の容量値を示すグラフである。 第２実施例である非可逆回路素子（２ポート型アイソレータ）の要部を示す平面図である。 第３実施例である複合電子部品を示す斜視図である。 前記複合電子部品の回路構成を示すブロック図である。

符号の説明

１…アイソレータ
３…複合電子部品
２０…基板
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
８１…パワーアンプ
Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，ＣＡ１，Ｒ…整合回路素子
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート

Claims (4)

1. 永久磁石と、
   前記永久磁石により主面を貫通するように直流磁界が印加されるフェライトと、
   前記フェライトの主面に互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
   回路基板と、
   を備え、
   前記フェライトを一対の前記永久磁石で挟み込んだフェライト・磁石素子を構成し、
   前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
   前記第２中心電極は、一端が入力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
   前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
   前記入力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
   前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
   前記フェライト・磁石素子は前記回路基板の表面にフェライトの主面が該回路基板の表面と垂直に位置するように実装されており、
   前記第１整合容量、前記第２整合容量及び前記抵抗の少なくとも一つは、チップ状整合回路素子であり、かつ、前記回路基板に前記フェライト・磁石素子に近接して配置されており、
   前記第１整合容量を形成するチップ状整合回路素子が、前記フェライトの主面と直交する側面に近接配置されていること、
   を特徴とする非可逆回路素子。
2. 永久磁石と、
   前記永久磁石により主面を貫通するように直流磁界が印加されるフェライトと、
   前記フェライトの主面に互いに電気的に絶縁状態で交差して配置された第１中心電極及び第２中心電極と、
   回路基板と、
   を備え、
   前記フェライトを一対の前記永久磁石で挟み込んだフェライト・磁石素子を構成し、
   前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
   前記第２中心電極は、一端が入力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
   前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
   前記入力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
   前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
   前記フェライト・磁石素子は前記回路基板の表面にフェライトの主面が該回路基板の表面と垂直に位置するように実装されており、
   前記第１整合容量、前記第２整合容量及び前記抵抗の少なくとも一つは、チップ状整合回路素子であり、かつ、前記回路基板に前記フェライト・磁石素子に近接して配置されており、
   前記フェライトの主面に近接配置されたチップ状整合回路素子とフェライト・磁石素子との距離よりも、前記フェライトの主面と直交する側面に近接配置されたチップ状整合回路素子とフェライト・磁石素子との距離のほうが小さいこと、
   を特徴とする非可逆回路素子。
3. 前記チップ状整合回路素子の少なくとも一つは、前記回路基板の裏面に配置され、かつ、該回路基板の表面に形成された電極とビアホール導体を介して電気的に接続されていることを特徴とする請求項１又は請求項２に記載の非可逆回路素子。
4. 請求項１ないし請求項３のいずれかに記載の非可逆回路素子を備えたことを特徴とする複合電子部品。

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