JP5423814B2 - 回路モジュール - Google Patents

Description

本発明は、回路モジュールに関し、より特定的には、複数のコアアイソレータが設けられている回路モジュールに関する。

従来のアイソレータとしては、例えば、特許文献１に記載の非可逆回路素子が知られている。該非可逆回路素子は、一対の対向する主面を有するフェライトと、複数の中心電極と、フェライトの主面に対向する主面を有する永久磁石と、回路基板と、を備えている。複数の中心電極は、永久磁石の主面に互いに絶縁されて交差した状態で導体膜によって形成され、かつ、フェライトの主面に直交する端面に形成した中継用電極を介して電気的に接続されている。更に、フェライト及び永久磁石は、共に回路基板上にそれぞれの主面が回路基板の表面と直交する方向に配置されている。以上のような非可逆回路素子は、例えば、通信装置等に用いられる。

ところで、近年、通信装置の小型化の要求に伴い、非可逆回路素子の小型化の要求が高まっている。そこで、特許文献１に記載の非可逆回路素子において、磁束が外部に漏れることを抑制するためのヨークを取り除くことが提案されている。

しかしながら、非可逆回路素子からヨークが取り除かれた場合には、非可逆回路素子の周囲に磁束が漏れてしまう。通信装置には複数の非可逆回路素子が搭載されるため、磁束の漏れが発生すると、非可逆回路素子同士が磁気結合してしまう。その結果、非可逆回路素子の特性が変動してしまう。

特開２００６−３１１４５５号公報

そこで、本発明の目的は、ヨークを有していないアイソレータ（コアアイソレータ）が複数実装された回路モジュールにおいて、コアアイソレータ同士に磁気結合が発生することを抑制することである。

本発明の一形態に係る回路モジュールは、複数の絶縁体層が積層されてなる積層体と、フェライトと、直流磁界を該フェライトに印加する永久磁石と、該フェライトに設けられ、一端が入力ポートに接続され、他端が出力ポートに接続されている第１の中心電極と、該第１の中心電極と絶縁状態で交差するように該フェライトに設けられ、一端が出力ポートに接続され、他端がグランドポートに接続されている第２の中心電極と、を有し、かつ、該直流磁界が外部に漏れることを防止するヨークを有していない第１のコアアイソレータ及び第２のコアアイソレータと、を備えており、前記第１のコアアイソレータ及び前記第２のコアアイソレータはそれぞれ、前記直流磁界の方向が前記絶縁体層の主面に平行となるように、異なる前記絶縁体層上に実装されていること、を特徴とする。

本発明によれば、ヨークを有していない複数のコアアイソレータが実装された回路モジュールにおいて、コアアイソレータ同士に磁気結合が発生することを抑制できる。

本発明の一実施形態に係る回路モジュールの分解斜視図である。 図１の回路モジュールのブロック図である。 図１の回路モジュールのＡ−Ａにおける断面構造図である。 アイソレータの外観斜視図である。 中心電極が設けられたフェライトの外観斜視図である。 フェライトの外観斜視図である。 コアアイソレータの分解斜視図である。 アイソレータの等価回路図である。 第１の変形例に係る回路モジュールの断面構造図である。 第２の変形例に係る回路モジュールの断面構造図である。 第３の変形例に係る回路モジュールの断面構造図である。

以下に、本発明の一実施形態に係る回路モジュールについて図面を参照しながら説明する。

（回路モジュールの構成）
まず、回路モジュールの構成について図面を参照しながら説明する。図１は、本発明の一実施形態に係る回路モジュール１の分解斜視図である。図１（ａ）は、回路モジュール１を上側から見た分解斜視図であり、図１（ｂ）は、回路モジュール１を軸Ａｘを中心として１８０度回転させた分解斜視図である。図２は、図１の回路モジュール１のブロック図である。図３は、図１の回路モジュール１のＡ−Ａにおける断面構造図である。なお、図１では、主要な電子部品のみが示されており、チップコンデンサやチップインダクタ等の細かな電子部品については省略してある。

回路モジュール１は、携帯電話等の無線通信機の送信回路の一部を構成しており、複数種類の高周波信号を増幅して出力する。回路モジュール１は、図１及び図２に示すように、回路基板２、送信経路Ｒ１，Ｒ２（図１には図示せず）及び金属ケース５０を備えている。

回路基板２は、図１及び図３に示すように、表面及び内部に電気回路が形成された板状のプリント多層基板である。回路基板２は、図１及び図３に示すように、基板本体１４、外部電極１５及びグランド導体層１６を有している。基板本体１４は、主面Ｓ１，Ｓ２を有している。主面Ｓ２の中央部分には、図１（ｂ）に示すように、凹部Ｇが設けられている。

外部電極１５は、図１に示すように、基板本体１４の主面Ｓ２の各辺に沿って並ぶように設けられており、回路基板２内部の電気回路と回路基板２外の電気回路とを接続する。グランド導体層１６は、図３に示すように、基板本体１４内に設けられている導体層であり、図示しないビアホール導体により外部電極１５と電気的に接続されることにより、接地電位が印加される。

送信経路Ｒ１は、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ０（８００ＭＨｚ帯），ＲＦｉｎ＿ＢＣ３（９００ＭＨｚ帯）を増幅して、出力信号ＲＦｏｕｔ＿ＢＣ０（８００ＭＨｚ帯），ＲＦｏｕｔ＿ＢＣ３（９００ＭＨｚ帯）として出力する。送信経路Ｒ１は、図２に示すように、ＳＡＷフィルタ（表面波フィルタ）３ａ，３ｂ、スイッチ４、パワーアンプ（増幅器）６ａ、カプラ７、アイソレータ８ａ及びスイッチ９により構成されている。ＳＡＷフィルタ３ａ，３ｂ、スイッチ４、パワーアンプ６ａ、カプラ７、アイソレータ８ａ及びスイッチ９は、図１に示すように、基板本体１４の主面Ｓ１上に実装されている電子部品である。

ＳＡＷフィルタ３ａ，３ｂは、図１に示すように、一つの電子部品により構成されており、所定の周波数の信号のみを通過させるバンドパスフィルタである。ＳＡＷフィルタ３ａ，３ｂは、図２に示すように、パワーアンプ６ａの入力端子（図示せず）にスイッチ４を介して電気的に接続されている。ＳＡＷフィルタ３ａには、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ３が入力している。また、ＳＡＷフィルタ３ｂには、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ０が入力している。

スイッチ４は、図２に示すように、ＳＡＷフィルタ３ａ，３ｂ及びパワーアンプ６ａに接続されており、ＳＡＷフィルタ３ａから出力されてくる入力信号ＲＦｉｎ＿ＢＣ３、又は、ＳＡＷフィルタ３ｂから出力されてくる入力信号ＲＦｉｎ＿ＢＣ０のいずれかをパワーアンプ６ａに出力する。

パワーアンプ６ａは、スイッチ４から出力されてくる入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を増幅する。パワーアンプ６ａは、図２に示すように、後段のカプラ７の入力端子（図示せず）に接続されている。カプラ７は、図２に示すように、アイソレータ８ａの入力端子（図示せず）に接続されている。そして、カプラ７は、パワーアンプ６ａが増幅した入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３の一部を出力信号Ｃｏｕｐｌｅｒ
ｏｕｔとして、回路モジュール１外に分離して出力すると共に、入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を後段のアイソレータ８ａに対して出力する。

アイソレータ８ａは、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を後段のスイッチ９に出力し、スイッチ９側から反射してきた信号をカプラ７側に出力しない非可逆回路素子である。なお、アイソレータ８ａの詳細については後述する。スイッチ９は、図２に示すように、アイソレータ８ａから出力されてきた入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３のいずれかを出力信号ＲＦｏｕｔ＿ＢＣ０，ＲＦｏｕｔ＿ＢＣ３として回路モジュール１外へと出力する。

送信経路Ｒ２は、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ６（１９００ＭＨｚ帯）を増幅して、出力信号ＲＦｏｕｔ＿ＢＣ６（１９００ＭＨｚ帯）として出力する。送信経路Ｒ２は、図２に示すように、ＳＡＷフィルタ３ｃ、パワーアンプ６ｂ及びアイソレータ８ｂにより構成されている。ＳＡＷフィルタ３ｃ、パワーアンプ６ｂ及びアイソレータ８ｂは、図１に示すように、回路基板２上に実装されている電子部品である。

また、図２に示すように、出力信号Ｃｏｕｐｌｅｒ ｏｕｔが出力される配線と送信経路Ｒ２との間には、コンデンサＣｃが設けられている。より詳細には、コンデンサＣｃの一端は、アイソレータ８ｂとパワーアンプ６ｂとの間に接続され、コンデンサＣｃの他端は、出力信号Ｃｏｕｐｌｅｒ ｏｕｔを出力する配線に接続されている。そして、コンデンサＣｃは、パワーアンプ６ｂが増幅した入力信号ＲＦｉｎ＿ＢＣ６の一部を、出力信号Ｃｏｕｐｌｅｒ ｏｕｔとして回路モジュール１外に出力する。

ＳＡＷフィルタ３ｃは、所定の周波数の信号のみを通過させるバンドパスフィルタである。ＳＡＷフィルタ３ｃには、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ６が入力している。

パワーアンプ６ｂは、図２に示すように、ＳＡＷフィルタ３ｃから出力されてくる入力信号ＲＦｉｎ＿ＢＣ６を増幅する。アイソレータ８ｂは、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ６を回路モジュール１外へと出力し、回路モジュール１外から反射してきた信号をパワーアンプ６ｂ側に出力しない非可逆回路素子である。なお、アイソレータ８ｂの詳細については後述する。

金属ケース５０は、基板本体１４の主面Ｓ１に取り付けられており、ＳＡＷフィルタ３ａ〜３ｃ、スイッチ４、パワーアンプ６ａ，６ｂ、カプラ７、アイソレータ８ａ及びスイッチ９を覆っている。更に、金属ケース５０には、基板本体１４内の電気回路を介して接地電位が印加されている。

（アイソレータの構成）
以下に、アイソレータ８ａ，８ｂについて図面を参照しながら説明する。図４は、アイソレータ８ａの外観斜視図である。図５は、中心電極３５，３６が設けられたフェライト３２の外観斜視図である。図６は、フェライト３２の外観斜視図である。図７は、コアアイソレータ３０ａ，３０ｂの分解斜視図である。

アイソレータ８ａは、集中定数型アイソレータであり、図４に示すように、回路基板２、コアアイソレータ３０ａ、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒにより構成されている。アイソレータ８ｂも、アイソレータ８ａと同様に、集中定数型アイソレータであり、回路基板２、コアアイソレータ３０ａ、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒにより構成されている。ただし、アイソレータ８ｂは、図１に示すように、コアアイソレータ３０ｂとコンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒとが離されて配置されている。しかしながら、アイソレータ８ａ，８ｂの構成は基本的には同じであるので、以下では、アイソレータ８ａを例にとって説明する。

コアアイソレータ３０ａは、図４に示すように、フェライト３２、及び、一対の永久磁石４１により構成されている。なお、本実施形態におけるコアアイソレータ３０ａとは、フェライト３２及び永久磁石４１のみで構成された部分である。フェライト３２には、図５に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された中心電極３５，３６が設けられている。ここで、フェライト３２は、互いに対向する平行な主面３２ａ，３２ｂを有する直方体形状をなしている。

また、永久磁石４１は、フェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着されている（図７参照）。永久磁石４１の主面４１ａは、フェライト３２の主面３２ａ，３２ｂと同一寸法である。そして、フェライト３２及び永久磁石４１は、主面３２ａ，３２ｂの外形と主面４１ａの外形とが一致した状態で対向するように、配置されている。

中心電極３５は、導体膜である。すなわち、中心電極３５は、図５に示すように、フェライト３２の主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜している。そして、中心電極３５は、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して主面３２ｂに回り込んでいる。更に、中心電極３５は、主面３２ｂにおいて主面３２ａと透視状態で重なるように２本に分岐するように設けられている。中心電極３５の一端は、下面３２ｄに形成された接続用電極３５ｂに接続されている。また、中心電極３５の他端は、下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、中心電極３５は、フェライト３２に１ターン巻回されている。そして、中心電極３５と以下に説明する中心電極３６とは、間に絶縁膜が設けられることにより互いに絶縁された状態で交差している。中心電極３５，３６の交差角は、必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

中心電極３６は、導体膜である。中心電極３６は、０．５ターン目３６ａが主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して主面３２ｂに回り込み、この１ターン目３６ｃが主面３２ｂにおいてほぼ垂直に中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して主面３２ａに回り込み、この１．５ターン目３６ｅが主面３２ａにおいて０．５ターン目３６ａと平行に中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは中心電極３５及び中心電極３６のそれぞれの端部の接続用電極として共用されている。

また、接続用電極３５ｂ，３５ｃ，３６ｐ及び中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎは、フェライト３２の上面３２ｃ及び下面３２ｄに形成された凹部３７（図６参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填することにより設けられている。また、上面３２ｃ及び下面３２ｄには、各種電極と平行に凹部３８も設けられ、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが設けられている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。

フェライト３２としてはＹＩＧフェライトなどが用いられている。中心電極３５，３６及び各種電極は、銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成可能である。中心電極３５，３６の絶縁膜としては、ガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。

なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＰｄ，Ａｇ又はＰｄ／Ａｇを用いることになる。

永久磁石４１には、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２は、通常のプリント配線回路基板と同種の材料からなるが、複数のセラミック絶縁層を積層して得られた多層セラミック基板でもよい。回路基板２の表面には、コアアイソレータ３０ａ、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒを実装するための端子電極２１ａ，２１ｂ，２１ｃ，２２ａ〜２２ｊや入出力用電極、グランド電極（図示せず）等が設けられている。

コアアイソレータ３０ａは、回路基板２上に実装される。具体的には、フェライト３２の下面３２ｄの接続用電極３５ｂ，３５ｃ，３６ｐが回路基板２上の端子電極２１ａ，２１ｂ，２１ｃとリフローはんだ付けされて一体化されると共に、永久磁石４１の下面が回路基板２上に接着剤にて一体化される。また、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒは、回路基板２上の端子電極２２ａ〜２２ｊとリフローはんだ付けされる。コアアイソレータ３０ａとコンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２と抵抗Ｒとは、回路基板２内の配線により接続されており、アイソレータ８ａを構成している。

（アイソレータの回路構成）
次に、アイソレータ８ａ，８ｂの回路構成について図面を参照しながら説明する。図８は、アイソレータ８ａ，８ｂの等価回路図である。

入力ポートＰ１は、コンデンサＣＳ１を介してコンデンサＣ１と抵抗Ｒとに接続されている。コンデンサＣＳ１は、中心電極３５の一端に接続されている。中心電極３５の他端及び中心電極３６の一端は、抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して出力ポートＰ２に接続されている。中心電極３６の他端及びコンデンサＣ２は、グランドポートＰ３に接続されている。

以上の等価回路からなるアイソレータ８ａ，８ｂにおいては、中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。

また、コアアイソレータ３０ａ，３０ｂは、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。

（コアアイソレータの配置）
ところで、コアアイソレータ３０ａ，３０ｂは、磁束がコアアイソレータ３０ａ，３０ｂ外に漏れることを抑制するためのヨークを有していない。そのため、コアアイソレータ３０ａ，３０ｂに高周波信号が流れると、コアアイソレータ３０ａ，３０ｂの周囲には磁束が発生する。そして、コアアイソレータ３０ａ，３０ｂの配置のさせ方によっては、コアアイソレータ３０ａ，３０ｂ同士が磁気結合し、アイソレータ８ａ，８ｂにおいて所望の特性を得ることができないという問題が発生する。

そこで、回路モジュール１では、コアアイソレータ３０ａとコアアイソレータ３０ｂとは、互いに磁気結合しないように配置されている。具体的には、コアアイソレータ３０ａ，３０ｂのフェライト３２には永久磁石４１により、フェライト３２の主面３２ａ，３２ｂの法線方向に直流磁界Ｂ１，Ｂ２が印加されている。コアアイソレータ３０ａ，３０ｂは、図４に示すように、フェライト３２の主面３２ａ，３２ｂが基板本体１４の主面Ｓ１，Ｓ２に対して垂直となるように基板本体１４に実装される。すなわち、コアアイソレータ３０ａ，３０ｂは、直流磁界Ｂ１，Ｂ２の方向が主面Ｓ１と平行となるように、基板本体１４に実装される。

ここで、直流磁界Ｂ１が直流磁界Ｂ２と平行な状態でコアアイソレータ３０ｂを貫くと、コアアイソレータ３０ａとコアアイソレータ３０ｂとが磁気結合する。同様に、直流磁界Ｂ２が直流磁界Ｂ１と平行な状態でコアアイソレータ３０ｂを貫くと、コアアイソレータ３０ａとコアアイソレータ３０ｂとが磁気結合する。そこで、回路モジュール１では、図１に示すように、コアアイソレータ３０ａは、基板本体１４の主面Ｓ１上に実装され、コアアイソレータ３０ｂは、基板本体１４の主面Ｓ２上に実装されている。本実施形態では、コアアイソレータ３０ｂは、図１に示すように、主面Ｓ２に設けられている凹部Ｇ内に実装されている。さらに、コアアイソレータ３０ｂは、主面Ｓ１の法線方向から平面視したときに、コアアイソレータ３０ａと重なっていない。

更に、図１及び図３に示すように、コアアイソレータ３０ａのフェライト３２に印加されている直流磁界Ｂ１の方向とコアアイソレータ３０ｂのフェライト３２に印加されている直流磁界Ｂ２の方向とは、異なっている。本実施形態では、図３に示すように、直流磁界Ｂ１は、紙面の垂直方向に発生しており、直流磁界Ｂ２は、紙面の左右方向に発生している。これにより、直流磁界Ｂ１と直流磁界Ｂ２とは、主面Ｓ１の法線方向から平面視したときに、直交している。

また、コアアイソレータ３０ａ，３０ｂがそれぞれ主面Ｓ１，Ｓ２上に実装されているので、グランド導体層１６は、図３に示すように、コアアイソレータ３０ａとコアアイソレータ３０ｂとの間に設けられている。

（効果）
本実施形態に係る回路モジュール１によれば、ヨークを有していない複数のコアアイソレータ３０ａ，３０ｂが実装された回路モジュール１において、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することを抑制できる。より詳細には、回路モジュール１では、コアアイソレータ３０ａ，３０ｂがそれぞれ基板本体１４の主面Ｓ１，Ｓ２上に実装されている。そのため、回路モジュール１では、２つのコアアイソレータが同一の主面に実装されている回路モジュールに比べて、コアアイソレータ３０ａ，３０ｂ同士を離して配置することが可能となる。更に、コアアイソレータ３０ａ，３０ｂ間に基板本体１４が存在するため、直流磁界Ｂ１，Ｂ２が基板本体１４により遮られるようになる。その結果、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが抑制される。

特に、本実施形態では、コアアイソレータ３０ａのフェライト３２に印加されている直流磁界Ｂ１の方向と、コアアイソレータ３０ｂのフェライト３２に印加されている直流磁界Ｂ２の方向とを異ならせている。そのため、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することがより効果的に抑制される。そして、主面Ｓ１の法線方向から平面視したときに、直流磁界Ｂ１，Ｂ２が直交することにより、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが更に効果的に抑制される。

また、回路モジュール１では、コアアイソレータ３０ａ，３０ｂ間にグランド導体層１６が設けられている。グランド導体層１６には接地電位が印加されているので、グランド導体層１６は直流磁界Ｂ１，Ｂ２を遮る。その結果、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが抑制される。

また、回路モジュール１では、主面Ｓ１の法線方向から平面視したときに、コアアイソレータ３０ａ，３０ｂは重なっていない。これにより、コアアイソレータ３０ａ，３０ｂ同士が離れた状態で配置されるので、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが抑制される。

また、回路モジュール１では、接地電位が印加された金属ケース５０が、基板本体１４の主面Ｓ１を覆っている。そのため、基板本体１４上に実装されているコアアイソレータ３０ａ等の電子部品にノイズが侵入することが抑制される。また、基板本体１４上に実装されているコアアイソレータ３０ａ等の電子部品から放射されるノイズが回路モジュール１外へと放射されることが抑制される。

また、回路モジュール１では、基板本体１４の主面Ｓ２に凹部Ｇが設けられ、コアアイソレータ３０ｂは、凹部Ｇ内に実装されている。その結果、回路モジュール１の低背化が図られる。

なお、本実施形態に係る回路モジュール１では、プリント配線基板等の回路基板２の代わりに、複数の樹脂層が積層されてなる積層体を用いてもよい。この場合には、コアアイソレータ３０ａ，３０ｂは、異なる絶縁体層上に実装されていればよい。

（第１の変形例）
以下に、第１の変形例に係る回路モジュール１ａについて図面を参照しながら説明する。図９は、第１の変形例に係る回路モジュール１ａの断面構造図である。

回路モジュール１ａでは、図９に示すように、コアアイソレータ３０ｃが基板本体１４の主面Ｓ１上に実装されている。ただし、パワーアンプ６ｂは、主面Ｓ１上において、コアアイソレータ３０ａ，３０ｃとの間に実装されている。これにより、コアアイソレータ３０ａ，３０ｃのフェライト３２に印加されている直流磁界Ｂ１，Ｂ３がパワーアンプ６ｂにより遮られるようになる。その結果、同じ主面Ｓ１に複数のコアアイソレータ３０ａ，３０ｂが実装されたとしても、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが抑制される。

（第２の変形例）
以下に、第２の変形例に係る回路モジュール１ｂについて図面を参照しながら説明する。図１０は、第２の変形例に係る回路モジュール１ｂの断面構造図である。

回路モジュール１ｂでは、金属ケース５０の代わりに、主面Ｓ１上に設けられ、かつ、コアアイソレータ３０ａを覆う絶縁性樹脂６０が設けられている。回路モジュール１ｂでは、絶縁性樹脂６０は主面Ｓ１の全面を覆っている。これにより、主面Ｓ１上に実装されているコアアイソレータ３０ａ等の電子部品が、絶縁性樹脂６０により保護されるようになる。

（第３の変形例）
以下に、第３の変形例に係る回路モジュール１ｃについて図面を参照しながら説明する。図１１は、第３の変形例に係る回路モジュール１ｃの断面構造図である。

回路モジュール１ｃでは、凹部Ｇが設けられていない平板状の基板本体１４'の主面Ｓ２上に、コアアイソレータ３０ｂを覆う絶縁性樹脂７０が設けられている。そして、外部電極１５は、絶縁性樹脂７０上に設けられている。絶縁性樹脂７０は、コアアイソレータ３０ｂが基板本体１４'の主面Ｓ２に実装された後に、主面Ｓ２に樹脂材料が塗布されることにより形成される。そのため、基板本体１４のように凹部Ｇを設けることなく、コアアイソレータ３０ｂを基板本体１４及び絶縁性樹脂７０内に内蔵させることが可能となる。

なお、回路モジュール１，１ａ，１ｂでは、グランド導体層１６は、基板本体１４において、凹部Ｇの底面よりも上側に内蔵されている。しかしながら、グランド導体層１６は、凹部Ｇの底面と同じ高さに設けられていてもよい。この場合、グランド導体層１６は、凹部Ｇの底面において一部露出していてもよい。更に、回路モジュール１ｃにおいて、グランド導体層１６は、主面Ｓ２上に設けられていてもよい。

なお、回路モジュール１，１ａ，１ｂの凹部Ｇ内に絶縁性樹脂が充填されていてもよい。これにより、コアアイソレータ３０ｂが絶縁性樹脂により保護されるようになる。

以上のように、本発明は、回路モジュールに有用であり、特に、ヨークを有していない複数のコアアイソレータが実装された回路モジュールにおいて、コアアイソレータ同士に磁気結合が発生することを抑制できる点において優れている。

Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，Ｃｃ コンデンサ
Ｇ 凹部
Ｒ 抵抗
Ｒ１，Ｒ２ 送信経路
１，１ａ〜１ｃ 回路モジュール
２，２' 回路基板
３ａ〜３ｃ ＳＡＷフィルタ
４，９ スイッチ
６ａ，６ｂ パワーアンプ
７ カプラ
８ａ，８ｂ アイソレータ
１４，１４' 基板本体
１５ 外部電極
１６ グランド導体層
３０ａ〜３０ｃ コアアイソレータ
５０ 金属ケース
６０，７０ 絶縁性樹脂

Claims (9)

1. 複数の絶縁体層が積層されてなる積層体と、
   フェライトと、直流磁界を該フェライトに印加する永久磁石と、該フェライトに設けられ、一端が入力ポートに接続され、他端が出力ポートに接続されている第１の中心電極と、該第１の中心電極と絶縁状態で交差するように該フェライトに設けられ、一端が出力ポートに接続され、他端がグランドポートに接続されている第２の中心電極と、を有し、かつ、該直流磁界が外部に漏れることを防止するヨークを有していない第１のコアアイソレータ及び第２のコアアイソレータと、
   を備えており、
   前記第１のコアアイソレータ及び前記第２のコアアイソレータはそれぞれ、前記直流磁界の方向が前記絶縁体層の主面に平行となるように、異なる前記絶縁体層上に実装されていること、
   を特徴とする回路モジュール。
2. 前記積層体は、第１の主面及び第２の主面を有している回路基板を含んでおり、
   前記第１のコアアイソレータ及び前記第２のコアアイソレータはそれぞれ、前記第１の主面上及び前記第２の主面上に実装されていること、
   を特徴とする請求項１に記載の回路モジュール。
3. 前記第１のコアアイソレータの前記フェライトに印加されている前記直流磁界の方向と前記第２のコアアイソレータの前記フェライトに印加されている直流磁界の方向とは、異なっていること、
   を特徴とする請求項２に記載の回路モジュール。
4. 前記第１の主面の法線方向から平面視したときに、前記第１のコアアイソレータの前記フェライトに印加されている前記直流磁界の方向と前記第２のコアアイソレータの前記フェライトに印加されている前記直流磁界とは、直交していること、
   を特徴とする請求項３に記載の回路モジュール。
5. 前記回路基板は、前記第１のコアアイソレータと前記第２のコアアイソレータとの間に設けられているグランド導体層を、有していること、
   を特徴とする請求項２ないし請求項４のいずれかに記載の回路モジュール。
6. 前記回路モジュールは、
   前記第１の主面上に実装されている第３のコアアイソレータと、
   前記第１の主面上において、前記第１のコアアイソレータと前記第３のコアアイソレータとの間に実装されている電子部品と、
   を更に備えていること、
   を特徴とする請求項２ないし請求項５のいずれかに記載の回路モジュール。
7. 前記第１のコアアイソレータと前記第２のコアアイソレータとは、前記第１の主面の法線方向から平面視したときに、重なっていないこと、
   を特徴とする請求項２ないし請求項６のいずれかに記載の回路モジュール。
8. 前記回路基板の前記第２の主面には、凹部が設けられており、
   前記第２のコアアイソレータは、前記凹部内に実装されていること、
   を特徴とする請求項２ないし請求項７のいずれかに記載の回路モジュール。
9. 前記回路モジュールは、
   前記第１の主面上に設けられ、かつ、前記第１のコアアイソレータを覆う第１の絶縁性樹脂と、
   前記第２の主面上に設けられ、かつ、前記第２のコアアイソレータを覆う第２の絶縁性樹脂と、
   を更に備えていること、
   を特徴とする請求項２ないし請求項８のいずれかに記載の回路モジュール。

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