WO2011089810A1 - 回路モジュール - Google Patents

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WO2011089810A1
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circuit module
core
main surface
isolator
ferrite
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Inventor
孝治 降谷
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/32—Non-reciprocal transmission devices
    • H01P1/36—Isolators

Definitions

  • the present invention relates to a circuit module, and more specifically to a circuit module provided with a plurality of core isolators.
  • a circuit module is provided with a laminate in which a plurality of insulator layers are laminated, a ferrite, a permanent magnet that applies a DC magnetic field to the ferrite, and one end of the input port.
  • a first center electrode connected to the output port, the other end connected to the ferrite core so as to intersect the first center electrode in an insulated state, one end connected to the output port, the other
  • the first core isolator and the second core isolator are different from each other so that the direction of the DC magnetic field is parallel to the main surface of the insulator layer. That it is mounted on the layer, characterized by.
  • the present invention it is possible to suppress the occurrence of magnetic coupling between core isolators in a circuit module on which a plurality of core isolators not having a yoke are mounted.
  • FIG. 2 is a cross-sectional structural view taken along line AA of the circuit module of FIG.
  • It is a sectional structure figure of a circuit module concerning the 2nd modification.
  • FIG. 1 is an exploded perspective view of a circuit module 1 according to an embodiment of the present invention.
  • 1A is an exploded perspective view of the circuit module 1 as viewed from above
  • FIG. 1B is an exploded perspective view of the circuit module 1 rotated 180 degrees about the axis Ax.
  • FIG. 2 is a block diagram of the circuit module 1 of FIG.
  • FIG. 3 is a cross-sectional structural view taken along line AA of the circuit module 1 of FIG. In FIG. 1, only main electronic components are shown, and detailed electronic components such as chip capacitors and chip inductors are omitted.
  • the circuit module 1 constitutes a part of a transmission circuit of a wireless communication device such as a mobile phone, and amplifies and outputs a plurality of types of high frequency signals. As shown in FIGS. 1 and 2, the circuit module 1 includes a circuit board 2, transmission paths R ⁇ b> 1 and R ⁇ b> 2 (not shown in FIG. 1), and a metal case 50.
  • the circuit board 2 is a plate-like printed multilayer board having an electric circuit formed on the surface and inside.
  • the circuit board 2 includes a board body 14, external electrodes 15, and a ground conductor layer 16.
  • the substrate body 14 has main surfaces S1 and S2.
  • a concave portion G is provided in the central portion of the main surface S2.
  • the external electrode 15 is provided so as to be arranged along each side of the main surface S ⁇ b> 2 of the substrate body 14.
  • the ground conductor layer 16 is a conductor layer provided in the substrate body 14, and is electrically connected to the external electrode 15 by a via-hole conductor (not shown) so that a ground potential is applied.
  • the transmission path R1 amplifies the input signals RFin_BC0 (800 MHz band) and RFin_BC3 (900 MHz band) and outputs them as output signals RFout_BC0 (800 MHz band) and RFout_BC3 (900 MHz band).
  • the transmission path R1 includes SAW filters (surface wave filters) 3a and 3b, a switch 4, a power amplifier (amplifier) 6a, a coupler 7, an isolator 8a, and a switch 9.
  • the SAW filters 3a and 3b, the switch 4, the power amplifier 6a, the coupler 7, the isolator 8a, and the switch 9 are electronic components mounted on the main surface S1 of the board body 14, as shown in FIG.
  • the SAW filters 3a and 3b are composed of one electronic component, and are band pass filters that allow only a signal having a predetermined frequency to pass therethrough. As shown in FIG. 2, the SAW filters 3 a and 3 b are electrically connected to an input terminal (not shown) of the power amplifier 6 a via the switch 4. As shown in FIG. 2, an input signal RFin_BC3 is input to the SAW filter 3a. Further, as shown in FIG. 2, an input signal RFin_BC0 is input to the SAW filter 3b.
  • the switch 4 is connected to the SAW filters 3a and 3b and the power amplifier 6a, and the input signal RFin_BC3 output from the SAW filter 3a or the input signal output from the SAW filter 3b.
  • One of the RFin_BC0 is output to the power amplifier 6a.
  • the power amplifier 6a amplifies the input signals RFin_BC0 and RFin_BC3 output from the switch 4. As shown in FIG. 2, the power amplifier 6a is connected to an input terminal (not shown) of the coupler 7 at the subsequent stage. As shown in FIG. 2, the coupler 7 is connected to an input terminal (not shown) of the isolator 8a. The coupler 7 outputs a part of the input signals RFin_BC0 and RFin_BC3 amplified by the power amplifier 6a to the output signal Coupler. As out, the signal is separated and output to the outside of the circuit module 1, and the input signals RFin_BC0 and RFin_BC3 are output to the subsequent isolator 8a.
  • the isolator 8a is a non-reciprocal circuit element that outputs the input signals RFin_BC0 and RFin_BC3 to the subsequent switch 9 and does not output the signal reflected from the switch 9 side to the coupler 7. Details of the isolator 8a will be described later.
  • the switch 9 outputs one of the input signals RFin_BC0 and RFin_BC3 output from the isolator 8a to the outside of the circuit module 1 as output signals RFout_BC0 and RFout_BC3.
  • the transmission path R2 amplifies the input signal RFin_BC6 (1900 MHz band) and outputs it as an output signal RFout_BC6 (1900 MHz band).
  • the transmission path R2 includes a SAW filter 3c, a power amplifier 6b, and an isolator 8b.
  • the SAW filter 3c, the power amplifier 6b, and the isolator 8b are electronic components mounted on the circuit board 2 as shown in FIG.
  • a capacitor Cc is provided between the wiring through which the output signal Coupler out is output and the transmission path R2. More specifically, one end of the capacitor Cc is connected between the isolator 8b and the power amplifier 6b, and the other end of the capacitor Cc is connected to a wiring that outputs the output signal Coupler out.
  • the capacitor Cc outputs a part of the input signal RFin_BC6 amplified by the power amplifier 6b to the outside of the circuit module 1 as the output signal Coupler out.
  • the SAW filter 3c is a bandpass filter that passes only a signal having a predetermined frequency. As shown in FIG. 2, an input signal RFin_BC6 is input to the SAW filter 3c.
  • the metal case 50 is attached to the main surface S1 of the substrate body 14, and covers the SAW filters 3a to 3c, the switch 4, the power amplifiers 6a and 6b, the coupler 7, the isolator 8a, and the switch 9. Further, a ground potential is applied to the metal case 50 via an electric circuit in the substrate body 14.
  • FIG. 4 is an external perspective view of the isolator 8a.
  • FIG. 5 is an external perspective view of the ferrite 32 provided with the center electrodes 35 and 36.
  • FIG. 6 is an external perspective view of the ferrite 32.
  • FIG. 7 is an exploded perspective view of the core isolators 30a and 30b.
  • the isolator 8a is a lumped constant type isolator, and includes a circuit board 2, a core isolator 30a, capacitors C1, C2, CS1, CS2, and a resistor R as shown in FIG.
  • the isolator 8b is a lumped constant type isolator, and includes a circuit board 2, a core isolator 30a, capacitors C1, C2, CS1, CS2, and a resistor R.
  • the core isolator 30b, the capacitors C1, C2, CS1, CS2, and the resistor R are arranged apart from each other.
  • the configurations of the isolators 8a and 8b are basically the same, the following description will be given taking the isolator 8a as an example.
  • the core isolator 30a includes a ferrite 32 and a pair of permanent magnets 41 as shown in FIG.
  • the core isolator 30a in this embodiment is a part comprised only with the ferrite 32 and the permanent magnet 41.
  • FIG. As shown in FIG. 5, the ferrite 32 is provided with center electrodes 35 and 36 that are electrically insulated from each other on the front and back main surfaces 32a and 32b.
  • the ferrite 32 has a rectangular parallelepiped shape having parallel main surfaces 32a and 32b facing each other.
  • the permanent magnet 41 is bonded to the main surfaces 32a and 32b via, for example, an epoxy adhesive 42 so as to apply a DC magnetic field to the ferrite 32 in a direction substantially perpendicular to the main surfaces 32a and 32b. (See FIG. 7).
  • the main surface 41 a of the permanent magnet 41 has the same dimensions as the main surfaces 32 a and 32 b of the ferrite 32.
  • the ferrite 32 and the permanent magnet 41 are arrange
  • the center electrode 36 is a conductor film.
  • the center electrode 36 is formed in a state where the 0.5th turn 36a is inclined at a relatively large angle with respect to the long side from the lower right to the upper left on the main surface 32a and intersects the center electrode 35, and is relayed on the upper surface 32c.
  • the first turn 36c is formed so as to intersect the center electrode 35 substantially perpendicularly on the main surface 32b.
  • the lower end of the first turn 36c goes around the main surface 32a via the relay electrode 36d on the lower surface 32d, and the 1.5th turn 36e intersects the center electrode 35 in parallel with the 0.5th turn 36a on the main surface 32a.
  • And is formed around the main surface 32b via the relay electrode 36f on the upper surface 32c.
  • the eyes 36o are formed on the surface of the ferrite 32, respectively. Further, both ends of the center electrode 36 are connected to connection electrodes 35c and 36p formed on the lower surface 32d of the ferrite 32, respectively.
  • the connection electrode 35 c is shared as a connection electrode at each end of the center electrode 35 and the center electrode 36.
  • connection electrodes 35b, 35c, and 36p and the relay electrodes 35a, 36b, 36d, 36f, 36h, 36j, 36l, and 36n are concave portions 37 formed on the upper surface 32c and the lower surface 32d of the ferrite 32 (see FIG. 6). It is provided by applying or filling an electrode conductor such as silver, silver alloy, copper, or copper alloy.
  • the upper surface 32c and the lower surface 32d are also provided with a recess 38 parallel to the various electrodes, and are provided with dummy electrodes 39a, 39b, 39c.
  • This type of electrode is formed by forming a through hole in the mother ferrite substrate in advance, filling the through hole with an electrode conductor, and then cutting at a position where the through hole is divided.
  • Various electrodes may be formed as conductor films in the recesses 37 and 38.
  • the center electrodes 35 and 36 and various electrodes can be formed as a thick film or thin film of silver or a silver alloy by a method such as printing, transfer, or photolithography.
  • a dielectric thick film such as glass or alumina, a resin film such as polyimide, or the like can be used. These can also be formed by methods such as printing, transfer, and photolithography.
  • the ferrite 32 can be integrally fired with a magnetic material including an insulating film and various electrodes.
  • a magnetic material including an insulating film and various electrodes.
  • Pd, Ag or Pd / Ag that can withstand high-temperature firing of various electrodes is used.
  • the permanent magnet 41 a strontium-based, barium-based, or lanthanum-cobalt-based ferrite magnet is usually used.
  • the adhesive 42 for adhering the permanent magnet 41 and the ferrite 32 it is optimal to use a one-component thermosetting epoxy adhesive.
  • the circuit board 2 is made of the same material as that of an ordinary printed circuit board, but may be a multilayer ceramic board obtained by laminating a plurality of ceramic insulating layers.
  • terminal electrodes 21 a, 21 b, 21 c, 22 a to 22 j for mounting the core isolator 30 a, capacitors C 1, C 2, CS 1, CS 2 and resistor R, input / output electrodes, ground electrodes (not shown) Etc.) etc. are provided.
  • the input port P1 is connected to the capacitor C1 and the resistor R via the capacitor CS1.
  • the capacitor CS ⁇ b> 1 is connected to one end of the center electrode 35.
  • the other end of the center electrode 35 and one end of the center electrode 36 are connected to the resistor R and the capacitors C1 and C2, and to the output port P2 via the capacitor CS2.
  • the other end of the center electrode 36 and the capacitor C2 are connected to the ground port P3.
  • the core isolators 30a and 30b are mechanically stable because the ferrite 32 and the pair of permanent magnets 41 are integrated with the adhesive 42, and are robust isolators that are not deformed or damaged by vibration or impact.
  • the core isolators 30a and 30b do not have a yoke for suppressing magnetic flux from leaking out of the core isolators 30a and 30b. Therefore, when a high frequency signal flows through the core isolators 30a and 30b, a magnetic flux is generated around the core isolators 30a and 30b.
  • the core isolators 30a and 30b are magnetically coupled to each other, which causes a problem that desired characteristics cannot be obtained in the isolators 8a and 8b.
  • the core isolator 30a and the core isolator 30b are arranged so as not to be magnetically coupled to each other.
  • DC magnetic fields B1 and B2 are applied to the ferrite 32 of the core isolators 30a and 30b by the permanent magnet 41 in the normal direction of the main surfaces 32a and 32b of the ferrite 32.
  • the core isolators 30 a and 30 b are mounted on the substrate body 14 such that the main surfaces 32 a and 32 b of the ferrite 32 are perpendicular to the main surfaces S1 and S2 of the substrate body 14. That is, the core isolators 30a and 30b are mounted on the substrate body 14 so that the directions of the DC magnetic fields B1 and B2 are parallel to the main surface S1.
  • the core isolator 30a and the core isolator 30b are magnetically coupled.
  • the core isolator 30a and the core isolator 30b are magnetically coupled. Therefore, in the circuit module 1, as shown in FIG. 1, the core isolator 30a is mounted on the main surface S1 of the substrate body 14, and the core isolator 30b is mounted on the main surface S2 of the substrate body 14.
  • the core isolator 30b is mounted in the recess G provided in the main surface S2, as shown in FIG. Furthermore, the core isolator 30b does not overlap the core isolator 30a when viewed in plan from the normal direction of the main surface S1.
  • the direction of the DC magnetic field B1 applied to the ferrite 32 of the core isolator 30a is different from the direction of the DC magnetic field B2 applied to the ferrite 32 of the core isolator 30b. Yes.
  • the DC magnetic field B1 is generated in the direction perpendicular to the paper surface, and the DC magnetic field B2 is generated in the left-right direction on the paper surface.
  • the DC magnetic field B1 and the DC magnetic field B2 are orthogonal when viewed in plan from the normal direction of the main surface S1.
  • the ground conductor layer 16 is provided between the core isolator 30a and the core isolator 30b as shown in FIG. .
  • the circuit module 1 in the circuit module 1 in which the plurality of core isolators 30a and 30b having no yoke are mounted, it is possible to suppress the occurrence of magnetic coupling between the core isolators 30a and 30b. . More specifically, in the circuit module 1, the core isolators 30a and 30b are mounted on the main surfaces S1 and S2 of the substrate body 14, respectively. Therefore, in the circuit module 1, the core isolators 30a and 30b can be arranged apart from each other as compared with the circuit module in which the two core isolators are mounted on the same main surface.
  • the substrate body 14 exists between the core isolators 30a and 30b, the DC magnetic fields B1 and B2 are blocked by the substrate body 14. As a result, the occurrence of magnetic coupling between the core isolators 30a and 30b is suppressed.
  • the direction of the DC magnetic field B1 applied to the ferrite 32 of the core isolator 30a is different from the direction of the DC magnetic field B2 applied to the ferrite 32 of the core isolator 30b. Therefore, the magnetic coupling between the core isolators 30a and 30b is more effectively suppressed. And when it planarly views from the normal line direction of main surface S1, it is suppressed more effectively that magnetic coupling generate
  • the core isolators 30a and 30b do not overlap when viewed in plan from the normal direction of the main surface S1. Thereby, since the core isolators 30a and 30b are arranged apart from each other, the occurrence of magnetic coupling between the core isolators 30a and 30b is suppressed.
  • the metal case 50 to which the ground potential is applied covers the main surface S 1 of the substrate body 14. Therefore, it is possible to prevent noise from entering the electronic components such as the core isolator 30a mounted on the substrate body 14. In addition, noise radiated from electronic components such as the core isolator 30a mounted on the substrate body 14 is suppressed from being radiated out of the circuit module 1.
  • a laminated body in which a plurality of resin layers are laminated may be used instead of the circuit board 2 such as a printed wiring board.
  • the core isolators 30a and 30b may be mounted on different insulator layers.
  • FIG. 9 is a cross-sectional structure diagram of a circuit module 1a according to a first modification.
  • the core isolator 30c is mounted on the main surface S1 of the substrate body 14.
  • the power amplifier 6b is mounted between the core isolators 30a and 30c on the main surface S1.
  • the DC magnetic fields B1 and B3 applied to the ferrite 32 of the core isolators 30a and 30c are blocked by the power amplifier 6b.
  • the occurrence of magnetic coupling between the core isolators 30a and 30b is suppressed.
  • an insulating resin 60 provided on the main surface S1 and covering the core isolator 30a is provided.
  • the insulating resin 60 covers the entire main surface S1. Thereby, electronic components, such as the core isolator 30a mounted on the main surface S1, are protected by the insulating resin 60.
  • FIG. 11 is a cross-sectional structure diagram of a circuit module 1c according to a third modification.
  • an insulating resin 70 that covers the core isolator 30b is provided on the main surface S2 of the flat substrate body 14 ′ in which the recess G is not provided.
  • the external electrode 15 is provided on the insulating resin 70.
  • the insulating resin 70 is formed by applying a resin material to the main surface S2 after the core isolator 30b is mounted on the main surface S2 of the substrate body 14 ′. Therefore, it is possible to incorporate the core isolator 30 b in the substrate body 14 and the insulating resin 70 without providing the recess G as in the substrate body 14.
  • insulating resin may be filled in the recesses G of the circuit modules 1, 1a, 1b. Thereby, the core isolator 30b is protected by the insulating resin.
  • the present invention is useful for circuit modules, and in particular, in a circuit module in which a plurality of core isolators that do not have a yoke are mounted, it is possible to suppress the occurrence of magnetic coupling between core isolators. Is excellent.

Landscapes

  • Non-Reversible Transmitting Devices (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

　ヨークを有していない複数のコアアイソレータが実装された回路モジュールにおいて、コアアイソレータ同士に磁気結合が発生することを抑制できる。　基板本体（１４）は、主面（Ｓ１，Ｓ２）を有している。コアアイソレータ（３０ａ，３０ｂ）は、フェライトと、直流磁界（Ｂ１，Ｂ２）を該フェライトに印加する永久磁石と、フェライトに設けられ、一端が入力ポートに接続され、他端が出力ポートに接続されている第１の中心電極と、第１の中心電極と絶縁状態で交差するようにフェライトに設けられ、一端が出力ポートに接続され、他端がグランドポートに接続されている第２の中心電極と、を有し、かつ、直流磁界が外部に漏れることを防止するヨークを有していない。コアアイソレータ（３０ａ，３０ｂ）はそれぞれ、直流磁界（Ｂ１，Ｂ２）の方向が主面（Ｓ１）に平行となるように、主面（Ｓ１，Ｓ２）上に実装されている。

Description

回路モジュール
　本発明は、回路モジュールに関し、より特定的には、複数のコアアイソレータが設けられている回路モジュールに関する。
　従来のアイソレータとしては、例えば、特許文献１に記載の非可逆回路素子が知られている。該非可逆回路素子は、一対の対向する主面を有するフェライトと、複数の中心電極と、フェライトの主面に対向する主面を有する永久磁石と、回路基板と、を備えている。複数の中心電極は、永久磁石の主面に互いに絶縁されて交差した状態で導体膜によって形成され、かつ、フェライトの主面に直交する端面に形成した中継用電極を介して電気的に接続されている。更に、フェライト及び永久磁石は、共に回路基板上にそれぞれの主面が回路基板の表面と直交する方向に配置されている。以上のような非可逆回路素子は、例えば、通信装置等に用いられる。
　ところで、近年、通信装置の小型化の要求に伴い、非可逆回路素子の小型化の要求が高まっている。そこで、特許文献１に記載の非可逆回路素子において、磁束が外部に漏れることを抑制するためのヨークを取り除くことが提案されている。
　しかしながら、非可逆回路素子からヨークが取り除かれた場合には、非可逆回路素子の周囲に磁束が漏れてしまう。通信装置には複数の非可逆回路素子が搭載されるため、磁束の漏れが発生すると、非可逆回路素子同士が磁気結合してしまう。その結果、非可逆回路素子の特性が変動してしまう。
特開２００６－３１１４５５号公報
　そこで、本発明の目的は、ヨークを有していないアイソレータ（コアアイソレータ）が複数実装された回路モジュールにおいて、コアアイソレータ同士に磁気結合が発生することを抑制することである。
　本発明の一形態に係る回路モジュールは、複数の絶縁体層が積層されてなる積層体と、フェライトと、直流磁界を該フェライトに印加する永久磁石と、該フェライトに設けられ、一端が入力ポートに接続され、他端が出力ポートに接続されている第１の中心電極と、該第１の中心電極と絶縁状態で交差するように該フェライトに設けられ、一端が出力ポートに接続され、他端がグランドポートに接続されている第２の中心電極と、を有し、かつ、該直流磁界が外部に漏れることを防止するヨークを有していない第１のコアアイソレータ及び第２のコアアイソレータと、を備えており、前記第１のコアアイソレータ及び前記第２のコアアイソレータはそれぞれ、前記直流磁界の方向が前記絶縁体層の主面に平行となるように、異なる前記絶縁体層上に実装されていること、を特徴とする。
　本発明によれば、ヨークを有していない複数のコアアイソレータが実装された回路モジュールにおいて、コアアイソレータ同士に磁気結合が発生することを抑制できる。
本発明の一実施形態に係る回路モジュールの分解斜視図である。 図１の回路モジュールのブロック図である。 図１の回路モジュールのＡ－Ａにおける断面構造図である。 アイソレータの外観斜視図である。 中心電極が設けられたフェライトの外観斜視図である。 フェライトの外観斜視図である。 コアアイソレータの分解斜視図である。 アイソレータの等価回路図である。 第１の変形例に係る回路モジュールの断面構造図である。 第２の変形例に係る回路モジュールの断面構造図である。 第３の変形例に係る回路モジュールの断面構造図である。
　以下に、本発明の一実施形態に係る回路モジュールについて図面を参照しながら説明する。
（回路モジュールの構成）
　まず、回路モジュールの構成について図面を参照しながら説明する。図１は、本発明の一実施形態に係る回路モジュール１の分解斜視図である。図１（ａ）は、回路モジュール１を上側から見た分解斜視図であり、図１（ｂ）は、回路モジュール１を軸Ａｘを中心として１８０度回転させた分解斜視図である。図２は、図１の回路モジュール１のブロック図である。図３は、図１の回路モジュール１のＡ－Ａにおける断面構造図である。なお、図１では、主要な電子部品のみが示されており、チップコンデンサやチップインダクタ等の細かな電子部品については省略してある。
　回路モジュール１は、携帯電話等の無線通信機の送信回路の一部を構成しており、複数種類の高周波信号を増幅して出力する。回路モジュール１は、図１及び図２に示すように、回路基板２、送信経路Ｒ１，Ｒ２（図１には図示せず）及び金属ケース５０を備えている。
　回路基板２は、図１及び図３に示すように、表面及び内部に電気回路が形成された板状のプリント多層基板である。回路基板２は、図１及び図３に示すように、基板本体１４、外部電極１５及びグランド導体層１６を有している。基板本体１４は、主面Ｓ１，Ｓ２を有している。主面Ｓ２の中央部分には、図１（ｂ）に示すように、凹部Ｇが設けられている。
　外部電極１５は、図１に示すように、基板本体１４の主面Ｓ２の各辺に沿って並ぶように設けられており、回路基板２内部の電気回路と回路基板２外の電気回路とを接続する。グランド導体層１６は、図３に示すように、基板本体１４内に設けられている導体層であり、図示しないビアホール導体により外部電極１５と電気的に接続されることにより、接地電位が印加される。
　送信経路Ｒ１は、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ０（８００ＭＨｚ帯），ＲＦｉｎ＿ＢＣ３（９００ＭＨｚ帯）を増幅して、出力信号ＲＦｏｕｔ＿ＢＣ０（８００ＭＨｚ帯），ＲＦｏｕｔ＿ＢＣ３（９００ＭＨｚ帯）として出力する。送信経路Ｒ１は、図２に示すように、ＳＡＷフィルタ（表面波フィルタ）３ａ，３ｂ、スイッチ４、パワーアンプ（増幅器）６ａ、カプラ７、アイソレータ８ａ及びスイッチ９により構成されている。ＳＡＷフィルタ３ａ，３ｂ、スイッチ４、パワーアンプ６ａ、カプラ７、アイソレータ８ａ及びスイッチ９は、図１に示すように、基板本体１４の主面Ｓ１上に実装されている電子部品である。
　ＳＡＷフィルタ３ａ，３ｂは、図１に示すように、一つの電子部品により構成されており、所定の周波数の信号のみを通過させるバンドパスフィルタである。ＳＡＷフィルタ３ａ，３ｂは、図２に示すように、パワーアンプ６ａの入力端子（図示せず）にスイッチ４を介して電気的に接続されている。ＳＡＷフィルタ３ａには、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ３が入力している。また、ＳＡＷフィルタ３ｂには、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ０が入力している。
　スイッチ４は、図２に示すように、ＳＡＷフィルタ３ａ，３ｂ及びパワーアンプ６ａに接続されており、ＳＡＷフィルタ３ａから出力されてくる入力信号ＲＦｉｎ＿ＢＣ３、又は、ＳＡＷフィルタ３ｂから出力されてくる入力信号ＲＦｉｎ＿ＢＣ０のいずれかをパワーアンプ６ａに出力する。
　パワーアンプ６ａは、スイッチ４から出力されてくる入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を増幅する。パワーアンプ６ａは、図２に示すように、後段のカプラ７の入力端子（図示せず）に接続されている。カプラ７は、図２に示すように、アイソレータ８ａの入力端子（図示せず）に接続されている。そして、カプラ７は、パワーアンプ６ａが増幅した入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３の一部を出力信号Ｃｏｕｐｌｅｒ
　ｏｕｔとして、回路モジュール１外に分離して出力すると共に、入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を後段のアイソレータ８ａに対して出力する。
　アイソレータ８ａは、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を後段のスイッチ９に出力し、スイッチ９側から反射してきた信号をカプラ７側に出力しない非可逆回路素子である。なお、アイソレータ８ａの詳細については後述する。スイッチ９は、図２に示すように、アイソレータ８ａから出力されてきた入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３のいずれかを出力信号ＲＦｏｕｔ＿ＢＣ０，ＲＦｏｕｔ＿ＢＣ３として回路モジュール１外へと出力する。
　送信経路Ｒ２は、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ６（１９００ＭＨｚ帯）を増幅して、出力信号ＲＦｏｕｔ＿ＢＣ６（１９００ＭＨｚ帯）として出力する。送信経路Ｒ２は、図２に示すように、ＳＡＷフィルタ３ｃ、パワーアンプ６ｂ及びアイソレータ８ｂにより構成されている。ＳＡＷフィルタ３ｃ、パワーアンプ６ｂ及びアイソレータ８ｂは、図１に示すように、回路基板２上に実装されている電子部品である。
　また、図２に示すように、出力信号Ｃｏｕｐｌｅｒ　ｏｕｔが出力される配線と送信経路Ｒ２との間には、コンデンサＣｃが設けられている。より詳細には、コンデンサＣｃの一端は、アイソレータ８ｂとパワーアンプ６ｂとの間に接続され、コンデンサＣｃの他端は、出力信号Ｃｏｕｐｌｅｒ　ｏｕｔを出力する配線に接続されている。そして、コンデンサＣｃは、パワーアンプ６ｂが増幅した入力信号ＲＦｉｎ＿ＢＣ６の一部を、出力信号Ｃｏｕｐｌｅｒ　ｏｕｔとして回路モジュール１外に出力する。
　ＳＡＷフィルタ３ｃは、所定の周波数の信号のみを通過させるバンドパスフィルタである。ＳＡＷフィルタ３ｃには、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ６が入力している。
　パワーアンプ６ｂは、図２に示すように、ＳＡＷフィルタ３ｃから出力されてくる入力信号ＲＦｉｎ＿ＢＣ６を増幅する。アイソレータ８ｂは、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ６を回路モジュール１外へと出力し、回路モジュール１外から反射してきた信号をパワーアンプ６ｂ側に出力しない非可逆回路素子である。なお、アイソレータ８ｂの詳細については後述する。
　金属ケース５０は、基板本体１４の主面Ｓ１に取り付けられており、ＳＡＷフィルタ３ａ～３ｃ、スイッチ４、パワーアンプ６ａ，６ｂ、カプラ７、アイソレータ８ａ及びスイッチ９を覆っている。更に、金属ケース５０には、基板本体１４内の電気回路を介して接地電位が印加されている。
（アイソレータの構成）
　以下に、アイソレータ８ａ，８ｂについて図面を参照しながら説明する。図４は、アイソレータ８ａの外観斜視図である。図５は、中心電極３５，３６が設けられたフェライト３２の外観斜視図である。図６は、フェライト３２の外観斜視図である。図７は、コアアイソレータ３０ａ，３０ｂの分解斜視図である。
　アイソレータ８ａは、集中定数型アイソレータであり、図４に示すように、回路基板２、コアアイソレータ３０ａ、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒにより構成されている。アイソレータ８ｂも、アイソレータ８ａと同様に、集中定数型アイソレータであり、回路基板２、コアアイソレータ３０ａ、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒにより構成されている。ただし、アイソレータ８ｂは、図１に示すように、コアアイソレータ３０ｂとコンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒとが離されて配置されている。しかしながら、アイソレータ８ａ，８ｂの構成は基本的には同じであるので、以下では、アイソレータ８ａを例にとって説明する。
　コアアイソレータ３０ａは、図４に示すように、フェライト３２、及び、一対の永久磁石４１により構成されている。なお、本実施形態におけるコアアイソレータ３０ａとは、フェライト３２及び永久磁石４１のみで構成された部分である。フェライト３２には、図５に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された中心電極３５，３６が設けられている。ここで、フェライト３２は、互いに対向する平行な主面３２ａ，３２ｂを有する直方体形状をなしている。
　また、永久磁石４１は、フェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着されている（図７参照）。永久磁石４１の主面４１ａは、フェライト３２の主面３２ａ，３２ｂと同一寸法である。そして、フェライト３２及び永久磁石４１は、主面３２ａ，３２ｂの外形と主面４１ａの外形とが一致した状態で対向するように、配置されている。
　中心電極３５は、導体膜である。すなわち、中心電極３５は、図５に示すように、フェライト３２の主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜している。そして、中心電極３５は、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して主面３２ｂに回り込んでいる。更に、中心電極３５は、主面３２ｂにおいて主面３２ａと透視状態で重なるように２本に分岐するように設けられている。中心電極３５の一端は、下面３２ｄに形成された接続用電極３５ｂに接続されている。また、中心電極３５の他端は、下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、中心電極３５は、フェライト３２に１ターン巻回されている。そして、中心電極３５と以下に説明する中心電極３６とは、間に絶縁膜が設けられることにより互いに絶縁された状態で交差している。中心電極３５，３６の交差角は、必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。
　中心電極３６は、導体膜である。中心電極３６は、０．５ターン目３６ａが主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して主面３２ｂに回り込み、この１ターン目３６ｃが主面３２ｂにおいてほぼ垂直に中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して主面３２ａに回り込み、この１．５ターン目３６ｅが主面３２ａにおいて０．５ターン目３６ａと平行に中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは中心電極３５及び中心電極３６のそれぞれの端部の接続用電極として共用されている。
　また、接続用電極３５ｂ，３５ｃ，３６ｐ及び中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎは、フェライト３２の上面３２ｃ及び下面３２ｄに形成された凹部３７（図６参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填することにより設けられている。また、上面３２ｃ及び下面３２ｄには、各種電極と平行に凹部３８も設けられ、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが設けられている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。
　フェライト３２としてはＹＩＧフェライトなどが用いられている。中心電極３５，３６及び各種電極は、銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成可能である。中心電極３５，３６の絶縁膜としては、ガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。
　なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＰｄ，Ａｇ又はＰｄ／Ａｇを用いることになる。
　永久磁石４１には、通常、ストロンチウム系、バリウム系、ランタン－コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。
　回路基板２は、通常のプリント配線回路基板と同種の材料からなるが、複数のセラミック絶縁層を積層して得られた多層セラミック基板でもよい。回路基板２の表面には、コアアイソレータ３０ａ、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒを実装するための端子電極２１ａ，２１ｂ，２１ｃ，２２ａ～２２ｊや入出力用電極、グランド電極（図示せず）等が設けられている。
　コアアイソレータ３０ａは、回路基板２上に実装される。具体的には、フェライト３２の下面３２ｄの接続用電極３５ｂ，３５ｃ，３６ｐが回路基板２上の端子電極２１ａ，２１ｂ，２１ｃとリフローはんだ付けされて一体化されると共に、永久磁石４１の下面が回路基板２上に接着剤にて一体化される。また、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒは、回路基板２上の端子電極２２ａ～２２ｊとリフローはんだ付けされる。コアアイソレータ３０ａとコンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２と抵抗Ｒとは、回路基板２内の配線により接続されており、アイソレータ８ａを構成している。
（アイソレータの回路構成）
　次に、アイソレータ８ａ，８ｂの回路構成について図面を参照しながら説明する。図８は、アイソレータ８ａ，８ｂの等価回路図である。
　入力ポートＰ１は、コンデンサＣＳ１を介してコンデンサＣ１と抵抗Ｒとに接続されている。コンデンサＣＳ１は、中心電極３５の一端に接続されている。中心電極３５の他端及び中心電極３６の一端は、抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して出力ポートＰ２に接続されている。中心電極３６の他端及びコンデンサＣ２は、グランドポートＰ３に接続されている。
　以上の等価回路からなるアイソレータ８ａ，８ｂにおいては、中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。
　また、コアアイソレータ３０ａ，３０ｂは、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。
（コアアイソレータの配置）
　ところで、コアアイソレータ３０ａ，３０ｂは、磁束がコアアイソレータ３０ａ，３０ｂ外に漏れることを抑制するためのヨークを有していない。そのため、コアアイソレータ３０ａ，３０ｂに高周波信号が流れると、コアアイソレータ３０ａ，３０ｂの周囲には磁束が発生する。そして、コアアイソレータ３０ａ，３０ｂの配置のさせ方によっては、コアアイソレータ３０ａ，３０ｂ同士が磁気結合し、アイソレータ８ａ，８ｂにおいて所望の特性を得ることができないという問題が発生する。
　そこで、回路モジュール１では、コアアイソレータ３０ａとコアアイソレータ３０ｂとは、互いに磁気結合しないように配置されている。具体的には、コアアイソレータ３０ａ，３０ｂのフェライト３２には永久磁石４１により、フェライト３２の主面３２ａ，３２ｂの法線方向に直流磁界Ｂ１，Ｂ２が印加されている。コアアイソレータ３０ａ，３０ｂは、図４に示すように、フェライト３２の主面３２ａ，３２ｂが基板本体１４の主面Ｓ１，Ｓ２に対して垂直となるように基板本体１４に実装される。すなわち、コアアイソレータ３０ａ，３０ｂは、直流磁界Ｂ１，Ｂ２の方向が主面Ｓ１と平行となるように、基板本体１４に実装される。
　ここで、直流磁界Ｂ１が直流磁界Ｂ２と平行な状態でコアアイソレータ３０ｂを貫くと、コアアイソレータ３０ａとコアアイソレータ３０ｂとが磁気結合する。同様に、直流磁界Ｂ２が直流磁界Ｂ１と平行な状態でコアアイソレータ３０ｂを貫くと、コアアイソレータ３０ａとコアアイソレータ３０ｂとが磁気結合する。そこで、回路モジュール１では、図１に示すように、コアアイソレータ３０ａは、基板本体１４の主面Ｓ１上に実装され、コアアイソレータ３０ｂは、基板本体１４の主面Ｓ２上に実装されている。本実施形態では、コアアイソレータ３０ｂは、図１に示すように、主面Ｓ２に設けられている凹部Ｇ内に実装されている。さらに、コアアイソレータ３０ｂは、主面Ｓ１の法線方向から平面視したときに、コアアイソレータ３０ａと重なっていない。
　更に、図１及び図３に示すように、コアアイソレータ３０ａのフェライト３２に印加されている直流磁界Ｂ１の方向とコアアイソレータ３０ｂのフェライト３２に印加されている直流磁界Ｂ２の方向とは、異なっている。本実施形態では、図３に示すように、直流磁界Ｂ１は、紙面の垂直方向に発生しており、直流磁界Ｂ２は、紙面の左右方向に発生している。これにより、直流磁界Ｂ１と直流磁界Ｂ２とは、主面Ｓ１の法線方向から平面視したときに、直交している。
　また、コアアイソレータ３０ａ，３０ｂがそれぞれ主面Ｓ１，Ｓ２上に実装されているので、グランド導体層１６は、図３に示すように、コアアイソレータ３０ａとコアアイソレータ３０ｂとの間に設けられている。
（効果）
　本実施形態に係る回路モジュール１によれば、ヨークを有していない複数のコアアイソレータ３０ａ，３０ｂが実装された回路モジュール１において、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することを抑制できる。より詳細には、回路モジュール１では、コアアイソレータ３０ａ，３０ｂがそれぞれ基板本体１４の主面Ｓ１，Ｓ２上に実装されている。そのため、回路モジュール１では、２つのコアアイソレータが同一の主面に実装されている回路モジュールに比べて、コアアイソレータ３０ａ，３０ｂ同士を離して配置することが可能となる。更に、コアアイソレータ３０ａ，３０ｂ間に基板本体１４が存在するため、直流磁界Ｂ１，Ｂ２が基板本体１４により遮られるようになる。その結果、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが抑制される。
　特に、本実施形態では、コアアイソレータ３０ａのフェライト３２に印加されている直流磁界Ｂ１の方向と、コアアイソレータ３０ｂのフェライト３２に印加されている直流磁界Ｂ２の方向とを異ならせている。そのため、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することがより効果的に抑制される。そして、主面Ｓ１の法線方向から平面視したときに、直流磁界Ｂ１，Ｂ２が直交することにより、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが更に効果的に抑制される。
　また、回路モジュール１では、コアアイソレータ３０ａ，３０ｂ間にグランド導体層１６が設けられている。グランド導体層１６には接地電位が印加されているので、グランド導体層１６は直流磁界Ｂ１，Ｂ２を遮る。その結果、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが抑制される。
　また、回路モジュール１では、主面Ｓ１の法線方向から平面視したときに、コアアイソレータ３０ａ，３０ｂは重なっていない。これにより、コアアイソレータ３０ａ，３０ｂ同士が離れた状態で配置されるので、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが抑制される。
　また、回路モジュール１では、接地電位が印加された金属ケース５０が、基板本体１４の主面Ｓ１を覆っている。そのため、基板本体１４上に実装されているコアアイソレータ３０ａ等の電子部品にノイズが侵入することが抑制される。また、基板本体１４上に実装されているコアアイソレータ３０ａ等の電子部品から放射されるノイズが回路モジュール１外へと放射されることが抑制される。
　また、回路モジュール１では、基板本体１４の主面Ｓ２に凹部Ｇが設けられ、コアアイソレータ３０ｂは、凹部Ｇ内に実装されている。その結果、回路モジュール１の低背化が図られる。
　なお、本実施形態に係る回路モジュール１では、プリント配線基板等の回路基板２の代わりに、複数の樹脂層が積層されてなる積層体を用いてもよい。この場合には、コアアイソレータ３０ａ，３０ｂは、異なる絶縁体層上に実装されていればよい。
（第１の変形例）
　以下に、第１の変形例に係る回路モジュール１ａについて図面を参照しながら説明する。図９は、第１の変形例に係る回路モジュール１ａの断面構造図である。
　回路モジュール１ａでは、図９に示すように、コアアイソレータ３０ｃが基板本体１４の主面Ｓ１上に実装されている。ただし、パワーアンプ６ｂは、主面Ｓ１上において、コアアイソレータ３０ａ，３０ｃとの間に実装されている。これにより、コアアイソレータ３０ａ，３０ｃのフェライト３２に印加されている直流磁界Ｂ１，Ｂ３がパワーアンプ６ｂにより遮られるようになる。その結果、同じ主面Ｓ１に複数のコアアイソレータ３０ａ，３０ｂが実装されたとしても、コアアイソレータ３０ａ，３０ｂ同士に磁気結合が発生することが抑制される。
（第２の変形例）
　以下に、第２の変形例に係る回路モジュール１ｂについて図面を参照しながら説明する。図１０は、第２の変形例に係る回路モジュール１ｂの断面構造図である。
　回路モジュール１ｂでは、金属ケース５０の代わりに、主面Ｓ１上に設けられ、かつ、コアアイソレータ３０ａを覆う絶縁性樹脂６０が設けられている。回路モジュール１ｂでは、絶縁性樹脂６０は主面Ｓ１の全面を覆っている。これにより、主面Ｓ１上に実装されているコアアイソレータ３０ａ等の電子部品が、絶縁性樹脂６０により保護されるようになる。
（第３の変形例）
　以下に、第３の変形例に係る回路モジュール１ｃについて図面を参照しながら説明する。図１１は、第３の変形例に係る回路モジュール１ｃの断面構造図である。
　回路モジュール１ｃでは、凹部Ｇが設けられていない平板状の基板本体１４'の主面Ｓ２上に、コアアイソレータ３０ｂを覆う絶縁性樹脂７０が設けられている。そして、外部電極１５は、絶縁性樹脂７０上に設けられている。絶縁性樹脂７０は、コアアイソレータ３０ｂが基板本体１４'の主面Ｓ２に実装された後に、主面Ｓ２に樹脂材料が塗布されることにより形成される。そのため、基板本体１４のように凹部Ｇを設けることなく、コアアイソレータ３０ｂを基板本体１４及び絶縁性樹脂７０内に内蔵させることが可能となる。
　なお、回路モジュール１，１ａ，１ｂでは、グランド導体層１６は、基板本体１４において、凹部Ｇの底面よりも上側に内蔵されている。しかしながら、グランド導体層１６は、凹部Ｇの底面と同じ高さに設けられていてもよい。この場合、グランド導体層１６は、凹部Ｇの底面において一部露出していてもよい。更に、回路モジュール１ｃにおいて、グランド導体層１６は、主面Ｓ２上に設けられていてもよい。
　なお、回路モジュール１，１ａ，１ｂの凹部Ｇ内に絶縁性樹脂が充填されていてもよい。これにより、コアアイソレータ３０ｂが絶縁性樹脂により保護されるようになる。
　以上のように、本発明は、回路モジュールに有用であり、特に、ヨークを有していない複数のコアアイソレータが実装された回路モジュールにおいて、コアアイソレータ同士に磁気結合が発生することを抑制できる点において優れている。
　Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，Ｃｃ　コンデンサ
　Ｇ　凹部
　Ｒ　抵抗
　Ｒ１，Ｒ２　送信経路
　１，１ａ～１ｃ　回路モジュール
　２，２' 回路基板
　３ａ～３ｃ　ＳＡＷフィルタ
　４，９　スイッチ
　６ａ，６ｂ　パワーアンプ
　７ カプラ
　８ａ，８ｂ　アイソレータ
　１４，１４' 基板本体
　１５　外部電極
　１６　グランド導体層
　３０ａ～３０ｃ　コアアイソレータ
　５０　金属ケース
　６０，７０　絶縁性樹脂

Claims (9)

  1. 　複数の絶縁体層が積層されてなる積層体と、
    　フェライトと、直流磁界を該フェライトに印加する永久磁石と、該フェライトに設けられ、一端が入力ポートに接続され、他端が出力ポートに接続されている第１の中心電極と、該第１の中心電極と絶縁状態で交差するように該フェライトに設けられ、一端が出力ポートに接続され、他端がグランドポートに接続されている第２の中心電極と、を有し、かつ、該直流磁界が外部に漏れることを防止するヨークを有していない第１のコアアイソレータ及び第２のコアアイソレータと、
    　を備えており、
    　前記第１のコアアイソレータ及び前記第２のコアアイソレータはそれぞれ、前記直流磁界の方向が前記絶縁体層の主面に平行となるように、異なる前記絶縁体層上に実装されていること、
    　を特徴とする回路モジュール。
  2. 　前記積層体は、第１の主面及び第２の主面を有している回路基板を含んでおり、
    　前記第１のコアアイソレータ及び前記第２のコアアイソレータはそれぞれ、前記第１の主面上及び前記第２の主面上に実装されていること、
    　を特徴とする請求項１に記載の回路モジュール。
  3. 　前記第１のコアアイソレータの前記フェライトに印加されている前記直流磁界の方向と前記第２のコアアイソレータの前記フェライトに印加されている直流磁界の方向とは、異なっていること、
    　を特徴とする請求項２に記載の回路モジュール。
  4. 　前記第１の主面の法線方向から平面視したときに、前記第１のコアアイソレータの前記フェライトに印加されている前記直流磁界の方向と前記第２のコアアイソレータの前記フェライトに印加されている前記直流磁界とは、直交していること、
    　を特徴とする請求項３に記載の回路モジュール。
  5. 　前記回路基板は、前記第１のコアアイソレータと前記第２のコアアイソレータとの間に設けられているグランド導体層を、有していること、
    　を特徴とする請求項２ないし請求項４のいずれかに記載の回路モジュール。
  6. 　前記回路モジュールは、
    　前記第１の主面上に実装されている第３のコアアイソレータと、
    　前記第１の主面上において、前記第１のコアアイソレータと前記第３のコアアイソレータとの間に実装されている電子部品と、
    　を更に備えていること、
    　を特徴とする請求項２ないし請求項５のいずれかに記載の回路モジュール。
  7. 　前記第１のコアアイソレータと前記第２のコアアイソレータとは、前記第１の主面の法線方向から平面視したときに、重なっていないこと、
    　を特徴とする請求項２ないし請求項６のいずれかに記載の回路モジュール。
  8. 　前記回路基板の前記第２の主面には、凹部が設けられており、
    　前記第２のコアアイソレータは、前記凹部内に実装されていること、
    　を特徴とする請求項２ないし請求項７のいずれかに記載の回路モジュール。
  9. 　前記回路モジュールは、
    　前記第１の主面上に設けられ、かつ、前記第１のコアアイソレータを覆う第１の絶縁性樹脂と、
    　前記第２の主面上に設けられ、かつ、前記第２のコアアイソレータを覆う第２の絶縁性樹脂と、
    　を更に備えていること、
    　を特徴とする請求項２ないし請求項８のいずれかに記載の回路モジュール。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016110862B4 (de) * 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
KR102041514B1 (ko) * 2019-06-21 2019-11-06 모아컴코리아주식회사 다층 인쇄회로기판을 포함하는 세라믹 도파관 필터
DE112020003287T5 (de) * 2019-07-09 2022-04-21 Murata Manufacturing Co., Ltd. Hochfrequenzmodul und Kommunikationsgerät
JP7170685B2 (ja) * 2020-03-19 2022-11-14 株式会社東芝 アイソレータ

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0583001A (ja) * 1991-02-28 1993-04-02 Toshiba Lighting & Technol Corp 高周波集積回路装置
JPH06268414A (ja) * 1993-03-12 1994-09-22 Nec Corp マイクロストリップ線路型サーキュレータ
JPH09289403A (ja) * 1996-04-24 1997-11-04 Nec Corp サーキュレータ
JPH11154806A (ja) * 1997-11-19 1999-06-08 Nec Corp 基板型非可逆素子及びそれを用いた集積回路
JP2010010805A (ja) * 2008-06-24 2010-01-14 Murata Mfg Co Ltd フェライト・磁石素子、非可逆回路素子及び複合電子部品

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185587A (en) * 1991-06-17 1993-02-09 Renaissance Electronics Corp. Compact tandem non-reciprocal circuit
JP2005183410A (ja) 2003-12-15 2005-07-07 Nec Saitama Ltd 無線回路モジュールおよび無線回路基板
JP2006049969A (ja) * 2004-07-30 2006-02-16 Alps Electric Co Ltd 非可逆回路素子を備えた高周波回路モジュール
JP2006279604A (ja) 2005-03-29 2006-10-12 Tdk Corp 弾性表面波装置
JP4345709B2 (ja) 2005-05-02 2009-10-14 株式会社村田製作所 非可逆回路素子、その製造方法及び通信装置
JP4596032B2 (ja) * 2008-04-09 2010-12-08 株式会社村田製作所 フェライト・磁石素子の製造方法、非可逆回路素子の製造方法及び複合電子部品の製造方法
JP2009290422A (ja) * 2008-05-28 2009-12-10 Murata Mfg Co Ltd 非可逆回路素子
JP2009296051A (ja) 2008-06-02 2009-12-17 Murata Mfg Co Ltd フェライト・磁石素子、非可逆回路素子及び複合電子部品
JP5304272B2 (ja) 2009-01-29 2013-10-02 株式会社村田製作所 デュプレクサモジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0583001A (ja) * 1991-02-28 1993-04-02 Toshiba Lighting & Technol Corp 高周波集積回路装置
JPH06268414A (ja) * 1993-03-12 1994-09-22 Nec Corp マイクロストリップ線路型サーキュレータ
JPH09289403A (ja) * 1996-04-24 1997-11-04 Nec Corp サーキュレータ
JPH11154806A (ja) * 1997-11-19 1999-06-08 Nec Corp 基板型非可逆素子及びそれを用いた集積回路
JP2010010805A (ja) * 2008-06-24 2010-01-14 Murata Mfg Co Ltd フェライト・磁石素子、非可逆回路素子及び複合電子部品

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021501501A (ja) * 2017-10-26 2021-01-14 ノースロップ グラマン システムズ コーポレイション 一体型アイソレータ／サーキュレータを備えたマイクロ電子ｒｆ基板

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