JP2011055222A - 非可逆回路素子 - Google Patents

Abstract

【課題】共振回路を構成するインダクタンス素子の放熱性が良好で信頼性の高い非可逆回路素子を得る。
【解決手段】永久磁石により直流磁界が印加されるフェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、該中心電極の少なくとも一つと電気的に接続されたＬＣ共振回路と、表面に端子電極が形成された多層の回路基板１２０と、を備えた非可逆回路素子。ＬＣ共振回路はインダクタンス素子Ｌｇ１とキャパシタンス素子Ｃｇ１とで構成され、回路基板１２０にはインダクタンス素子Ｌｇ１をグランド用電極１７７に電気的に接続するためのビアホール導体１２５ａ’，１５１’，１５９’，１６５が形成され、該ビアホール導体は回路基板１２０に形成されている他のビアホール導体よりも大きい、あるいは電気的に並列に接続された複数のビアホール導体からなる。
【選択図】図４

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

この種の非可逆回路素子として、特許文献１には、複数の中心電極とグランド端子電極との間に、インダクタンス素子とキャパシタンス素子からなる共振回路を挿入し、広帯域化を図った非可逆回路素子（サーキュレータ）が記載されている。

しかしながら、このような共振回路を挿入した非可逆回路素子にあっては、共振電流によりインダクタンス素子が発熱し、この熱は基板の限定的なエリアにしか伝達されないため、インダクタンス素子が許容温度以上に昇温するという問題点を有していた。特に、近年では非可逆回路素子の小型化に伴ってインダクタンス素子の電極幅を細線化する必要があり、インダクタンス素子の許容温度が低下しており、最悪の場合ではインダクタンス素子が断線するおそれがあった。

実公昭６０−１６０８５号公報

そこで、本発明の目的は、共振回路を構成するインダクタンス素子の放熱性が良好で信頼性の高い非可逆回路素子を提供することにある。

本発明の第１の形態である非可逆回路素子は、
永久磁石と、前記永久磁石により直流磁界が印加されるフェライトと、前記フェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、前記複数の中心電極の少なくとも一つと電気的に接続されたＬＣ共振回路と、表面に端子電極が形成された多層の回路基板と、を備え、
前記ＬＣ共振回路はインダクタンス素子とキャパシタンス素子とで構成され、
前記回路基板には前記インダクタンス素子を外部端子電極に電気的に接続するためのビアホール導体が形成され、該ビアホール導体は回路基板に形成されている他のビアホール導体よりも大きいこと、
を特徴とする。

本発明の第２の形態である非可逆回路素子は、
永久磁石と、前記永久磁石により直流磁界が印加されるフェライトと、前記フェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、前記複数の中心電極の少なくとも一つと電気的に接続されたＬＣ共振回路と、表面に端子電極が形成された多層の回路基板と、を備え、
前記ＬＣ共振回路はインダクタンス素子とキャパシタンス素子とで構成され、
前記回路基板には前記インダクタンス素子を外部端子電極に電気的に接続するためのビアホール導体が形成され、該ビアホール導体は電気的に並列に接続された複数のビアホール導体からなること、
を特徴とする。

本発明の第３の形態である非可逆回路素子は、
永久磁石と、前記永久磁石により直流磁界が印加されるフェライトと、前記フェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、前記複数の中心電極の少なくとも一つと電気的に接続されたＬＣ共振回路と、表面に端子電極が形成された多層の回路基板と、を備え、
前記ＬＣ共振回路はインダクタンス素子とキャパシタンス素子とで構成され、
前記回路基板には前記インダクタンス素子を外部端子電極に電気的に接続するためのビアホール導体が形成され、かつ、該ビアホール導体は回路基板の少なくとも１層に形成されている放熱用電極と電気的に接続されていること、
を特徴とする。

本発明によれば、ＬＣ共振回路を構成するインダクタンス素子の発熱は、多層の回路基板に形成したビアホール導体を介して放熱され、インダクタンス素子が許容温度以上に昇温することが抑制される。これにて、インダクタンス素子の発熱による断線などのおそれが解消され、信頼性が向上する。

第１実施例である非可逆回路素子（３ポート型サーキュレータ）を示す分解斜視図。 第１実施例であるサーキュレータを示す断面図。 第１実施例であるサーキュレータの等価回路図。 第１実施例であるサーキュレータを構成する回路基板を示す分解斜視図。 第２実施例である非可逆回路素子（３ポート型サーキュレータ）を構成する回路基板を示す分解斜視図。 第３実施例である非可逆回路素子（３ポート型サーキュレータ）を構成する回路基板を示す分解斜視図。 第４実施例である非可逆回路素子（３ポート型サーキュレータ）を構成する回路基板を示す分解斜視図。 第５実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図。 第５実施例であるアイソレータを構成するフェライトを示す分解斜視図。 第５実施例であるアイソレータの等価回路図。 第５実施例であるアイソレータを構成する回路基板を示す分解斜視図。

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。なお、各実施例を示す図面において、同じ部品、部分については共通する符号を付し、重複する説明は省略する。

（第１実施例、図１〜図４参照）
第１実施例である３ポート型サーキュレータは、図１に示すように、集中定数型サーキュレータであり、概略、回路基板１２０と、フェライト１３２と、永久磁石１４１と、上ヨーク１１０と、下ヨーク１１５と、チップインダクタＬｇ１と、チップコンデンサＣｇ１とで構成されている。

上ヨーク１１０と下ヨーク１１５は、一体的に結合され、電磁シールド及びグランド端子として機能する。下ヨーク１１５には、樹脂部材１１６が一体的にモールドされているとともに、外部接続端子Ａｎｔ，Ｔｘ，Ｒｘ，Ｇが設けられている。

フェライト１３２には、表面に、互いに電気的に絶縁された第１中心電極１３５、第２中心電極１３６及び第３中心電極１３７が導体膜によって形成されている。これらの中心電極１３５，１３６，１３７は、２本ずつ平行に形成され、フェライト１３２の裏面で１本にまとめられている。

永久磁石１４１は、フェライト１３２に対して磁界を厚み方向に印加するようにフェライト１３２の表面に、例えば、エポキシ系の接着剤を介して接着されている。永久磁石１４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。

回路基板１２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、等価回路である図３に示すように、整合用コンデンサＣ１，Ｃ２，Ｃ３，Ｃｓ１，Ｃｓ２，Ｃｓ３が内蔵されている。回路基板１２０の上面には前記チップインダクタＬｇ１が接続される端子電極１２５ａ，１２５ｂ、前記チップコンデンサＣｇ１が接続される端子電極１２６ａ，１２６ｂが形成されている。さらに、回路基板１２０の上面には、第１中心電極１３５の一端及び他端と接続される端子電極１２７ａ，１２７ｂ、第２中心電極１３６の一端及び他端と接続される端子電極１２８ａ，１２８ｂ、第３中心電極１３７の一端及び他端と接続される端子電極１２９ａ，１２９ｂが形成されている。

また、回路基板１２０の下面には、図４に示すように、アンテナ端子用電極１７５、受信端子用電極１７６、グランド用電極１７７、送信端子用電極１７８が形成されている。アンテナ端子用電極１７５は外部接続端子Ａｎｔに接続され、受信端子用電極１７６は外部接続端子Ｒｘに接続され、グランド用電極１７７は外部接続端子Ｇに接続され、送信端子用電極１７８は外部接続端子Ｔｘに接続されている。

ここで、前記サーキュレータの一回路例を図３の等価回路を参照して説明する。アンテナ用の外部接続端子ＡｎｔはコンデンサＣｓ２を介して第２中心電極１３６（Ｌ２）及びコンデンサＣ２の一端に接続されている。送信用の外部接続端子ＴｘはコンデンサＣｓ１を介して第１中心電極１３５（Ｌ１）及びコンデンサＣ１の一端に接続されている。受信用の外部接続端子ＲｘはコンデンサＣｓ３を介して第３中心電極１３７（Ｌ３）及びコンデンサＣ３の一端に接続されている。それぞれの中心電極１３５，１３６，１３７及びコンデンサＣ１，Ｃ２，Ｃ３の他端は、コンデンサＣｇ１及びインダクタＬｇ１からなるＬＣ共振回路１４３を介してグランド用の外部接続端子Ｇに接続されている。

図４に以上の等価回路における回路基板１２０の内部構造を示す。第１層目（基板１２０の表面）には電極１２５ａ，１２５ｂ，１２６ａ，１２６ｂ，１２７ａ，１２７ｂ，１２８ａ，１２８ｂ，１２９ａ，１２９ｂとビアホール導体１２５ａ’，１２５ｂ’，１２６ａ’，１２６ｂ’，１２７ａ’，１２７ｂ’，１２８ａ’，１２８ｂ’，１２９ａ’，１２９ｂ’が形成されている。第２層目には電極１５１，１５２，１５３，１５４，１５５，１５６とビアホール導体１５１’，１５３’，１５４’，１５５’，１５６’，１５７，１５８が形成されている。第３層目には電極１５９，１６０とビアホール導体１５９’，１６１，１６２，１６３が形成されている。第４層目及び第５層目にはビアホール導体１６４，１６５，１６６，１６７が形成されている。

さらに、第６層目には電極１６８，１６９，１７０とビアホール導体１６５が形成されている。第７層目には電極１７２，１７３，１７４とビアホール導体１６５，１７２’，１７３’，１７４’が形成されている。第８層目（回路基板１２０の裏面）には電極１７５，１７６，１７７，１７８が形成されている。

回路基板１２０の内部において、各層の電極は各種ビアホール導体を介して電気的に接続されており、コンデンサＣ１は電極１５５，１６０によって形成され、コンデンサＣ２は電極１５６，１６０によって形成され、コンデンサＣ３は電極１５４，１６０によって形成されている。コンデンサＣｓ１は電極１７０，１７４によって形成され、コンデンサＣｓ２は電極１６８，１７２によって形成され、コンデンサＣｓ３は電極１６９，１７３によって形成されている。

なお、回路基板１２０において、第４層目と第５層目に形成されているビアホール導体１６４〜１６７は、あくまで中継用であり、省略してもよい。

前記フェライト１３２は、回路基板１２０上に中心電極１３５，１３６，１３７の両端部分が電極１２７ａ，１２７ｂ，１２８ａ，１２８ｂ，１２９ａ，１２９ｂにリフローはんだ付けによって搭載される。また、チップインダクタＬｇ１は電極１２５ａ，１２５ｂにリフローはんだ付けによって搭載され、チップコンデンサＣｇ１は電極１２６ａ，１２６ｂに、リフローはんだ付けによって搭載される。

以上の構成からなる３ポート型サーキュレータの動作は従来のものと基本的には同様である。特に、本第１実施例においては、中心電極１３５，１３６，１３７の他端がインダクタＬｇ１とコンデンサＣｇ１とからなるＬＣ共振回路１４３を介してグランドに落とされているため、広帯域で動作する。そして、チップインダクタＬｇ１からグランド用電極１７７へ至る電流経路を形成するビアホール導体１２５ａ’，１５１’，１５９’，１６５は他のビアホール導体よりも大きく（面積的に大きく）形成されている。例えば、他のビアホール導体の直径が０．１０ｍｍであるとき、ビアホール導体１２５ａ’，１５１’，１５９’，１６５の直径は０．２０ｍｍである。この場合、回路基板１２０のサイズは、縦横２．５ｍｍ、厚さ０．２０ｍｍである。

インダクタＬｇ１は共振電流によって発熱するが、前記ビアホール導体１２５ａ’，１５１’，１５９’，１６５は他のビアホール導体よりも大きく形成されているため、インダクタＬｇ１の発熱は良好に外部に放熱され、インダクタＬｇ１の異常な昇温が防止される。また、インダクタＬｇ１は広い面積のグランド用電極１７７に接続されているため、この点でも放熱性が良好である。さらに、グランド用電極１７７は外部接続端子Ｇを介して下ヨーク１１５にも接続されており、これにて放熱性が一段と向上する。

また、本第１実施例では、インダクタＬｇ１としてチップインダクタが使用されている。チップインダクタは汎用的に量産されており、様々なインダクタンス値、公差、温度特性など幅広く適切な仕様のものを容易に選択することができ、非可逆回路素子の量産性に最適である。また、チップインダクタは回路基板１２０に外付けされるため、放熱性の点でも好ましい。

（第２実施例、図５参照）
第２実施例である３ポート型サーキュレータは、基本的には前記第１実施例と同様の構成からなり、多層の回路基板１２０が図５に示す構成を備えている点で第１実施例と異なっている。

回路基板１２０は、チップインダクタＬｇ１からグランド用電極１７７に至る電流経路を形成するビアホール導体１５１’，１５９’，１６５がそれぞれ並列に接続された複数の（具体的には２本であり、それ以上であってもよい）導体にて形成されている。また、第４層目の二つのビアホール導体１６５は電極１８１によって接続されている。他の構成は図４に示した回路基板１２０と同様である。

本第２実施例においては、チップインダクタＬｇ１からグランド用電極１７７へ至る電流経路を形成するビアホール導体１５１’，１５９’，１６５が並列に接続された複数の導体で形成されているため、インダクタＬｇ１の発熱は良好に外部に放熱され、インダクタＬｇ１の異常な昇温が防止される。本第２実施例の他の作用効果は前記第１実施例と同様である。なお、第４層目、第５層目を省略してもよいことは第１実施例と同様である。

（第３実施例、図６参照）
第３実施例である３ポート型サーキュレータは、基本的には前記第１実施例と同様の構成からなり、多層の回路基板１２０が図６に示す構成を備えている点で第１実施例と異なっている。

回路基板１２０は、チップインダクタＬｇ１からグランド用電極１７７に至る電流経路を形成するビアホール導体１６５を形成した第４層目、第５層目、第６層目及び第７層目にこれらのビアホール導体１６５と接続された放熱用電極１８２が形成されている。他の構成は図４に示した回路基板１２０と同様である。

本第３実施例においては、チップインダクタＬｇ１からグランド用電極１７７へ至る電流経路を形成するビアホール導体１６５と接続された放熱用電極１８２が形成されているため、インダクタＬｇ１の発熱は良好に放熱され、インダクタＬｇ１の異常な昇温が防止される。本第３実施例の他の作用効果は前記第１実施例と同様である。

なお、放熱用電極１８２は少なくとも１層に形成されていればよい。また、第４層目、第５層目を省略してもよいことは第１実施例と同様である。

（第４実施例、図７参照）
第４実施例である３ポート型サーキュレータは、基本的には前記第１実施例と同様の構成からなり、ＬＣ共振回路を構成するインダクタが多層の回路基板１２０に内蔵されている点で第１実施例と異なっている。

詳しくは、図７に示すように、第４層目、第５層目、第６層目に形成した電極１８３がビアホール導体１６５によってコイル状に接続され、インダクタＬｇ１を形成している。第４層目の電極１８３の一端がビアホール導体１５９’、電極１５９、ビアホール導体１５１’、電極１５１、ビアホール導体１２６ａ’を介して電極１２６ａに接続されている。また、第６層目の電極１８３の他端が第６層目及び第７層目のビアホール導体１６５を介してグランド用電極１７７に接続されている。

本第４実施例において、回路基板１２０に内蔵されたインダクタＬｇ１が他のビアホール導体よりも大きい（例えば、２倍の直径を有する）ビアホール導体１６５、１５１’、１５９’によってグランド用電極１７７及び外部接続端子Ｇに接続されているため、インダクタＬｇ１の発熱は良好に外部に放熱され、インダクタＬｇ１の異常な昇温が防止される。本第４実施例の他の作用効果は前記第１実施例と同様である。

（第５実施例、図８〜図１１参照）
第５実施例である２ポート型アイソレータは、図８に示すように、集中定数型アイソレータであり、概略、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、平板状ヨーク１０と、チップ抵抗Ｒと、チップインダクタＬｓ１とで構成されている。

フェライト３２には、図９に示すように、表裏の主面３２ａ，３２ｂに、絶縁材３４Ａ，３４Ｂにて互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。

また、永久磁石４１はフェライト３２に対して磁界を主面３２ａ，３２ｂに垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２（図８参照）を介して接着され、フェライト・磁石素子３０を形成している。永久磁石４１の主面はフェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図９に示すように、この第１中心電極３５は、フェライト３２の下面に形成された接続用電極３５ａに接続された状態で第１主面３２ａにおいて左下から立ち上がってほぼ水平方向に形成され、右上方に立ち上がって上面の中継用電極３５ｂを介して第２主面３２ｂに回り込む。第２主面３２ｂにおいて、第１中心電極３５は、第１主面３２ａと透視状態でほぼ重なるように形成され、その端部は下面に形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と第２中心電極３６とは、間に絶縁材３４Ａ，３４Ｂが形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａがフェライト３２の下面に形成された接続用電極３５ｃと接続された状態で第２主面３２ｂにおいて第１中心電極３５と斜めに交差する状態で立ち上がり、上面の中継用電極３６ｂを介して第１主面３２ａに回り込み、１ターン目３６ｃが第１主面３２ａにおいて第１中心電極３５と直交する状態で形成されている。１ターン目３６ｃの下端部は下面の中継用電極３６ｄを介して第２主面３２ｂに回り込み、１．５ターン目３６ｅが第２主面３２ｂにおいて立ち上がり、上面の中継用電極３６ｆを介して第１主面３２ａに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋがフェライト３２の表面にそれぞれ形成されている。３ターン目３６ｋの下端部はフェライト３２の下面に形成した接続用電極３６ｌに接続されている。

前記接続用電極３５ａ，３５ｃ，３６ｌや中継用電極３５ｂ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊは、フェライト３２の上下面に形成された凹部に電極用導体を塗布又は充填して形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極はスルーホールに導体膜として形成したものであってもよい。また、多数個取りの手法で製作される場合、マザーフェライト基板に接着剤を介して永久磁石をも積層した状態でカットされることもある。

永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、等価回路である図１０に示すように、整合用コンデンサＣ１，Ｃ２、インピーダンス整合用コンデンサＣｓ５，Ｃｓ６、及び、ＬＣ共振回路（トラップ回路とも称する）４３を構成するコンデンサＣｓ７が内蔵されている。また、上面には入力端子電極２５、出力端子電極２６、グランド端子電極２７及び接続用端子電極２８ａ，２８ｂがそれぞれ形成され、下面には入力用外部端子電極ＩＮ、出力用外部端子電極ＯＵＴ及びグランド用外部端子電極ＧＮＤがそれぞれ形成されている。なお、等価回路に示されている終端抵抗はチップ抵抗Ｒとして、ＬＣ共振回路４３を構成するインダクタはチップインダクタＬｓ１として、それぞれ回路基板２０上に外付けされている。

平板状ヨーク１０は、電磁シールド機能を有するもので、前記フェライト・磁石素子３０の上面に接着剤を介して固定されている。

ここで、前記アイソレータの一回路例を図１０の等価回路を参照して説明する。入力用外部端子電極ＩＮは並列共振回路４３（インダクタＬｓ１とコンデンサＣｓ７とからなる）及び整合用コンデンサＣｓ５を介して入力ポートＡ（入力端子電極２５）に接続され、該入力ポートＡは整合用コンデンサＣ１と終端抵抗Ｒとに接続されるとともに、第１中心電極３５の一端（電極３５ａ）に接続されている。第１中心電極３５の他端及び第２中心電極３６の一端（電極３５ｃ）は、出力ポートＢ（出力端子電極２６）に接続されるとともに、終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣｓ６を介して出力用外部端子電極ＯＵＴに接続されている。第２中心電極３６の他端（電極３６ｌ）及びコンデンサＣ２はグランドポートＣ（グランド端子電極２７）に接続され、かつ、グランド用外部端子電極ＧＮＤに接続されている。

図１１に以上の等価回路における回路基板２０の内部構造を示す。第１層目（基板２０の表面）には電極２５，２６，２７，２８ａ，２８ｂが形成され、第２層目には電極５１ａ，５１ｂ，５２，５３，５４が形成され、第３層目には電極５５，５６，５７が形成されている。さらに、第４層目には電極５８，５９，６０，６１が形成され、第５層目には電極６２，６３が形成され、第６層目（基板２０の裏面）には電極ＩＮ，ＯＵＴ，ＧＮＤが形成されている。

電極２５（入力ポートＡ）はビアホール導体によって電極５２，５５と接続されている。電極２６（出力ポートＢ）はビアホール導体によって電極５３，５７と接続されている。電極２７（グランドポートＣ）はビアホール導体によって電極５４，６１，６３，ＧＮＤと接続されている。電極２８ａはビアホール導体によって電極５１ａ，６０，６２，ＩＮと接続されている。電極２８ｂはビアホール導体によって電極５１ｂ、５６，５８と接続されている。また、電極５９はビアホール導体によって電極ＯＵＴと接続されている。

以上の積層関係において、コンデンサＣ１は電極５２，５７によって形成され、コンデンサＣ２は電極５７，６１によって形成されている。コンデンサＣｓ５は電極５５，５８によって形成され、コンデンサＣｓ６は電極５７，５９によって形成されている。また、コンデンサＣｓ７は主に電極５６，６０によって形成されている。

前記フェライト・磁石素子３０は、回路基板２０上にフェライト３２の主面３２ａ，３２ｂが垂直方向に位置するように載置され、フェライト３２の下面に形成した接続用電極３５ａ，３５ｃ，３６ｌが回路基板２０上の端子電極２５，２６，２７とリフローはんだ付けによって一体化される。また、チップ抵抗Ｒは端子電極２５，２６に、チップインダクタＬｓ１は端子電極２８ａ，２８ｂに、それぞれ、リフローはんだ付けによって一体化される。

以上の構成からなる２ポート型アイソレータにおいては、第１中心電極３５の一端が入力ポートＡに接続され他端が出力ポートＢに接続され、第２中心電極３６の一端が出力ポートＢに接続され他端がグランドポートＣに接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。

コンデンサＣｓ５は入力側のインピーダンスを５０Ωに整合させ、コンデンサＣｓ６は出力側のインピーダンスを５０Ωに整合させる。ＬＣ共振回路４３は本アイソレータの中心周波数の例えば２倍波に相当する減衰極を有するトラップ回路として機能するように、インダクタＬｓ１のインダクタンス値及びコンデンサＣｓ７の容量値が設計されている。

即ち、本アイソレータにあっては、中心電極３５，３６がフェライト３２に巻回されており、それらのインダクタンス値が大きく、そのままでは入出力インピーダンスが誘導性となり、挿入損失が劣化してしまう。そこで、入力用外部端子電極ＩＮと入力ポートＡとの間に整合用コンデンサＣｓ５を挿入し、出力用外部端子電極ＯＵＴと出力ポートＢとの間に整合用コンデンサＣｓ６を挿入することにより、入出力インピーダンスを外部機器のインピーダンス（５０Ω）に整合させ、挿入損失の劣化を抑制する。

また、トラップ回路４３の共振周波数において通過特性に減衰極が発生し、共振回路周波数付近の減衰特性が改善される。特に、本アイソレータにおいては、チップインダクタＬｓ１から入力用外部端子電極ＩＮへ至る電流経路を形成するビアホール導体７１及びチップインダクタＬｓ１から電極５８（コンデンサＣｓ５）へ至る電流経路を形成するビアホール導体７２は他のビアホール導体よりも大きく（面積的に大きく）形成されている。これにて、前記第１実施例と同様にインダクタＬｓ１の発熱は良好に外部に放熱され、インダクタＬｓ１の異常な昇温が防止される。

なお、コンデンサＣ１，Ｃ２，Ｃｓ５，Ｃｓ６，Ｃｓ７はチップコンデンサで構成してもよいが、アイソレータ自体の小型化のためには回路基板２０に内蔵することが好ましい。また、チップインダクタＬｓ１の放熱用として他のビアホール導体よりも大径とするのは少なくともビアホール導体７１であればよい。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができることは勿論である。

以上のように、本発明は、サーキュレータやアイソレータなどの非可逆回路素子に有用であり、特に、共振回路を構成するインダクタンス素子の放熱性が良好である点で優れている。

２０，１２０…回路基板
３２，１３２…フェライト
３５，３６，１３５，１３６，１３７…中心電極
４１，１４１…永久磁石
４３，１４３…ＬＣ共振回路
７１，７２，１２５ａ’，１５１’，１５９’，１６５…放熱用ビアホール導体
１１５…下ヨーク
１７７…グランド用電極
１８２…放熱用電極
Ｇ…グランド用外部接続端子
Ｃｇ１，Ｃｓ７…コンデンサ
Ｌｇ１，Ｌｓ１…インダクタ

Claims (6)

1. 永久磁石と、
   前記永久磁石により直流磁界が印加されるフェライトと、
   前記フェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、
   前記複数の中心電極の少なくとも一つと電気的に接続されたＬＣ共振回路と、
   表面に端子電極が形成された多層の回路基板と、
   を備え、
   前記ＬＣ共振回路はインダクタンス素子とキャパシタンス素子とで構成され、
   前記回路基板には前記インダクタンス素子を外部端子電極に電気的に接続するためのビアホール導体が形成され、該ビアホール導体は回路基板に形成されている他のビアホール導体よりも大きいこと、
   を特徴とする非可逆回路素子。
2. 永久磁石と、
   前記永久磁石により直流磁界が印加されるフェライトと、
   前記フェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、
   前記複数の中心電極の少なくとも一つと電気的に接続されたＬＣ共振回路と、
   表面に端子電極が形成された多層の回路基板と、
   を備え、
   前記ＬＣ共振回路はインダクタンス素子とキャパシタンス素子とで構成され、
   前記回路基板には前記インダクタンス素子を外部端子電極に電気的に接続するためのビアホール導体が形成され、該ビアホール導体は電気的に並列に接続された複数のビアホール導体からなること、
   を特徴とする非可逆回路素子。
3. 永久磁石と、
   前記永久磁石により直流磁界が印加されるフェライトと、
   前記フェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、
   前記複数の中心電極の少なくとも一つと電気的に接続されたＬＣ共振回路と、
   表面に端子電極が形成された多層の回路基板と、
   を備え、
   前記ＬＣ共振回路はインダクタンス素子とキャパシタンス素子とで構成され、
   前記回路基板には前記インダクタンス素子を外部端子電極に電気的に接続するためのビアホール導体が形成され、かつ、該ビアホール導体は回路基板の少なくとも１層に形成されている放熱用電極と電気的に接続されていること、
   を特徴とする非可逆回路素子。
4. 前記インダクタンス素子は前記ビアホール導体を介してグランド用電極に接続されていることを特徴とする請求項１ないし請求項３のいずれかに記載の非可逆回路素子。
5. 前記グランド用電極はヨークに電気的に接続されていることを特徴とする請求項４に記載の非可逆回路素子。
6. 前記インダクタンス素子はチップインダクタからなることを特徴とする請求項１ないし請求項５のいずれかに記載の非可逆回路素子。

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