JP2010034776A

JP2010034776A - 非可逆回路素子

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Publication number: JP2010034776A
Application number: JP2008193685A
Authority: JP
Inventors: Seigo Hino; 聖吾日野
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2008-07-28
Filing date: 2008-07-28
Publication date: 2010-02-12
Anticipated expiration: 2028-07-28
Also published as: JP5168011B2

Abstract

【課題】はんだ付け時におけるフェライト・磁石素子の位置ずれを効果的に防止し、はんだ付け信頼性の向上を図り、特性のばらつきを極力抑えることのできる非可逆回路素子を得る。
【解決手段】永久磁石４１と該永久磁石４１により直流磁界が印加されるフェライト３２とを一体化したフェライト・磁石素子３０を回路基板２０上にはんだ付け実装した非可逆回路素子。フェライト３２は第１中心電極及び第２中心電極を備えている。回路基板２０の表面には、第１中心電極の一端部電極がはんだ付けされる入力端子電極２５と、第１中心電極の他端部と第２中心電極の一端部の電極がはんだ付けされる出力端子電極２６と、第２中心電極の他端部電極がはんだ付けされるグランド端子電極２７とが設けられ、入力端子電極２５はｙ方向のみならず、それと反対のｙ’方向にも延在されている。
【選択図】図１

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

この種の非可逆回路素子として、特許文献１に記載の２ポート型アイソレータでは、図９に示すように、フェライト３２の互いに平行に位置する二つの主面に図示しない第１中心電極及び第２中心電極を互いに電気的に絶縁状態で交差して配置し、該フェライト３２の主面に永久磁石４１を接着剤４２を介して固定し、フェライト・磁石素子３０を構成している。このフェライト・磁石素子３０は、回路基板２０上の端子電極２５，２６，２７にリフローはんだにて接続されている。即ち、入力部分３５ａが入力端子電極２５にはんだ付けされ、出力部分３５ｃが出力端子電極２６にはんだ付けされ、グランド部分３６ｌがグランド端子電極２７にはんだ付けされている。

前記アイソレータにおいて、入力部分３５ａ、出力部分３５ｃ及びグランド部分３６ｌがそれぞれの端子電極２５，２６，２７にはんだ付けされるのは図９中斜線を付した部分である。一方の端部に位置する端子電極２５，２６はｙ方向に延在し、延在部分にはチップ型電子部品４５（コンデンサ又は抵抗）がはんだ接続される。

ところで、回路基板２０上にフェライト・磁石素子３０や電子部品４５をリフローはんだで接合する際に、溶融したはんだの張力がｙ方向に大きく、反対のｙ’方向に小さいという不均衡な状態となり、フェライト・磁石素子３０が図１０（Ａ）に示す正確な位置に接合されることなく、図１０（Ｂ）に示すように、張力の大きいｙ方向にずれた状態で接合されてしまう。このようなずれが大きいと、電子部品４５もフェライト・磁石素子３０に押されて接合位置がずれてしまう。これでは、はんだ付けの信頼性が低下するのみならず、フェライト・磁石素子３０と電子部品４５や回路基板２０に内蔵されている各種電子素子との位置関係が変化し、各素子間の残留インダクタンス値などが変動して特性のばらつきが大きくなる。
特開２００６−２１１３７３号公報

そこで、本発明の目的は、はんだ付け時におけるフェライト・磁石素子の位置ずれを効果的に防止し、はんだ付け信頼性の向上を図り、特性のばらつきを極力抑えることのできる非可逆回路素子を提供することにある。

前記目的を達成するため、本発明の一形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加される直方体形状のフェライトと、
前記フェライトの互いに平行に位置する二つの主面に、互いに電気的に絶縁状態で交差して配置された導体膜からなる第１中心電極及び第２中心電極と、
表面に端子電極が形成された回路基板と、
を備え、
前記フェライトの主面に前記永久磁石を固定してフェライト・磁石素子が形成され、該フェライト・磁石素子は前記回路基板上にフェライトの主面が垂直方向に位置するように配置され、
前記回路基板の表面には、第１及び第２中心電極のそれぞれの端部がはんだ付けされる第１、第２及び第３端子電極が形成されており、第１及び第２端子電極は前記フェライトの長辺方向の一端部分に対向して配置され、第３端子電極は前記フェライトの長辺方向の他端部分に対向して配置されており、
第１及び第２端子電極の少なくともいずれかは前記フェライトの長辺方向とほぼ直交する第１の方向に延在され、第１及び第２端子電極の少なくともいずれかは前記第１の方向とはほぼ反対の第２の方向に延在されていること、
を特徴とする。

例えば、第１端子電極は第１中心電極の一端がはんだ付けされる入力端子電極であり、第２端子電極は第１中心電極の他端と第２中心電極の一端がはんだ付けされる出力端子電極であり、第３端子電極は第２中心電極の他端がはんだ付けされるグランド端子電極である。

前記非可逆回路素子において、フェライト・磁石素子がはんだ付けされる回路基板上の第１及び第２端子電極の少なくともいずれかは、第１の方向及びそれとは反対の第２の方向に延在されているため、リフローはんだ時に溶融したはんだの張力は第１及び第２の方向に均衡し、フェライト・磁石素子の接合位置がずれるおそれが解消される。

本発明によれば、フェライト・磁石素子が回路基板上にはんだ付けされる際の位置ずれを効果的に防止することができる。従って、はんだ付け信頼性が向上し、特性のばらつきが極力抑えられる。

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。

（第１実施例、図１〜図３参照）
本発明に係る非可逆回路素子の第１実施例である２ポート型アイソレータの分解斜視図を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、概略、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、平板状ヨーク１０とで構成されている。

フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに、絶縁材３４Ａ，３４Ｂにて互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。

また、永久磁石４１はフェライト３２に対して磁界を主面３２ａ，３２ｂに垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２（図１参照）を介して接着され、フェライト・磁石素子３０を形成している。永久磁石４１の主面はフェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の下面に形成された接続用電極３５ａに接続された状態で第１主面３２ａにおいて左下から立ち上がってほぼ水平方向に形成され、右上方に立ち上がって上面の中継用電極３５ｂを介して第２主面３２ｂに回り込む。第２主面３２ｂにおいて、第１中心電極３５は、第１主面３２ａと透視状態でほぼ重なるように形成され、その端部は下面に形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と第２中心電極３６とは、間に絶縁材３４Ａ，３４Ｂが形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａがフェライト３２の下面に形成された接続用電極３５ｃと接続された状態で第２主面３２ｂにおいて第１中心電極３５と斜めに交差する状態で立ち上がり、上面の中継用電極３６ｂを介して第１主面３２ａに回り込み、１ターン目３６ｃが第１主面３２ａにおいて第１中心電極３５と直交する状態で形成されている。１ターン目３６ｃの下端部は下面の中継用電極３６ｄを介して第２主面３２ｂに回り込み、１．５ターン目３６ｅが第２主面３２ｂにおいて立ち上がり、上面の中継用電極３６ｆを介して第１主面３２ａに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋがフェライト３２の表面にそれぞれ形成されている。３ターン目３６ｋの下端部はフェライト３２の下面に形成した接続用電極３６ｌに接続されている。

前記接続用電極３５ａ，３５ｃ，３６ｌや中継用電極３５ｂ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊは、フェライト３２の上下面に形成された凹部に電極用導体を塗布又は充填して形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極はスルーホールに導体膜として形成したものであってもよい。また、多数個取りの手法で製作される場合、マザーフェライト基板に接着剤を介して永久磁石をも積層した状態でカットされることもある。

永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、等価回路である図３に示すように、整合用コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２が内蔵されている。また、上面には入力端子電極２５、出力端子電極２６及びグランド端子電極２７が、下面には図示しない外部接続用入力端子電極、外部接続用出力端子電極及び外部接続用グランド端子電極がそれぞれ形成されている。なお、等価回路に示されている終端抵抗Ｒはチップ型電子部品として回路基板２０上に外付けされている。

平板状ヨーク１０は、電磁シールド機能を有するもので、前記フェライト・磁石素子３０の上面に接着剤を介して固定されている。

ここで、前記アイソレータの一回路例を図３の等価回路を参照して説明する。入力用外部端子電極ＩＮは整合用コンデンサＣＳ１を介して入力ポートＡ（入力端子電極２５）に接続され、該入力ポートＡは整合用コンデンサＣ１と終端抵抗Ｒとに接続されるとともに、第１中心電極３５の一端（電極３５ａ）が接続されている。第１中心電極３５の他端及び第２中心電極３６の一端（電極３５ｃ）は、出力ポートＢ（出力端子電極２６）に接続されるとともに、終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して出力用外部端子電極ＯＵＴに接続されている。第２中心電極３６の他端（電極３６ｌ）及びコンデンサＣ２はグランドポートＣ（グランド端子電極２７）に接続され、かつ、グランド用外部端子電極ＧＮＤに接続されている。

前記フェライト・磁石素子３０は、回路基板２０上にフェライト３２の主面３２ａ，３２ｂが垂直方向に位置するように載置され、フェライト３２の下面に形成した接続用電極３５ａ，３５ｃ，３６ｌが回路基板２０上の端子電極２５，２６，２７とリフローはんだ付けによって一体化される。また、チップ型抵抗素子Ｒは端子電極２５，２６にリフローはんだ付けによって一体化される。

ところで、前記回路基板２０の表面において、入力端子電極２５及び出力端子電極２６はフェライト３２の長辺方向の一端部分に対向して配置され、グランド端子電極２７はフェライト３２の長辺方向の他端部分に対向して配置されている。これらの電極２５，２６，２７に前記接続用電極３５ａ，３５ｃ，３６ｌがはんだ付けされる位置を図１では斜線を付して示している。そして、入力端子電極２５と出力端子電極２６とはフェライト３２の長辺方向と直交するｙ方向に延在され、かつ、入力端子電極２５はｙ方向とは反対のｙ’方向に延在されている。

入力端子電極２５は斜線を付したはんだ付け部分を中心として互いに対向するｙ方向及びｙ’方向に延在されているため、リフローはんだ時に溶融したはんだの張力はｙ方向及びｙ’方向に均衡し、いわゆるセルフアライメント効果を生じ、フェライト・磁石素子３０の接合位置がずれるおそれが解消される。即ち、フェライト・磁石素子３０と終端抵抗Ｒや回路基板２０に内蔵されている各種電子素子との位置関係が変化することがなく、各素子間の残留インダクタンス値などの変動による特性のばらつきが解消する。また、はんだ付け信頼性が向上する。さらに、出力端子電極２６はｙ’方向には延在されていないので、回路基板２０上での内部電極のトリミング領域Ｔをそれほど制約することはない。

また、以上の構成からなる２ポート型アイソレータにおいては、第１中心電極３５の一端が入力ポートＡに接続され他端が出力ポートＢに接続され、第２中心電極３６の一端が出力ポートＢに接続され他端がグランドポートＣに接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。

さらに、フェライト・磁石素子３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。

（第２実施例、図４参照）
図４に第２実施例であるアイソレータの要部を示す。回路基板２０の表面に形成した入力端子電極２５及び出力端子電極２６のそれぞれがｙ方向に加えてｙ’方向にも延在されている。他の構成は前記第１実施例と同様である。

本第２実施例では、入力端子電極２５及び出力端子電極２６のそれぞれがセルフアライメント効果を発揮する。即ち、リフローはんだ時に溶融したはんだの張力が端子電極２５，２６のそれぞれで対向するｙ方向及びｙ’方向に均衡するのでセルフアライメント効果が大きくなる。

（第３実施例、図５参照）
図５に第３実施例であるアイソレータの要部を示す。回路基板２０の表面に形成した入力端子電極２５及び出力端子電極２６のｙ方向に延在した部分２５ａ，２６ａにはんだ流れ防止処理が施されている。具体的には、はんだ濡れ性の悪い材料、樹脂材料を含むオーバーコート材やガラス材料を含むオーバーグレーズ材などで端子電極２５，２６の一部を被覆している。レーザで端子電極２５，２６の表面を酸化させてもよい。他の構成は前記第１実施例と同様である。

本第３実施例では、はんだ流れ防止処理によって溶融したはんだがｙ方向に拡散して張力がｙ方向に不均衡に増大することはない。特に、はんだが乗る部分がｙ方向及びｙ’方向に対称であり、ｙ’方向への端子電極２５，２６の延在寸法が小さいので、回路基板２０上での内部電極のトリミング領域Ｔを大きくとることができる。

（第４実施例、図６参照）
図６に第４実施例であるアイソレータの要部を示す。回路基板２０の表面に形成した入力端子電極２５及び出力端子電極２６のｙ方向に延在した部分が回路基板２０に内蔵された電極（図示せず）に接続したビアホール導体２８に接続されている。本第４実施例では前記第１実施例で示した終端抵抗Ｒは回路基板２０に内蔵されている。他の構成は第１実施例と同様である。

（第５実施例、図７参照）
図７に第５実施例であるアイソレータを示す。このアイソレータでは、終端抵抗ＲとコンデンサＣ１とがチップ型の電子部品として回路基板２０の表面に実装されている。それゆえ、出力端子電極２６のｙ方向への延在部分は端部２６ｂ，２６ｃに分岐され、回路基板２０上には別途端子電極２９が形成されている。コンデンサＣ１は入力端子電極２５と出力端子電極２６の端部２６ｂとにはんだ付けされる。終端抵抗Ｒは出力端子電極２６の端部２６ｃと端子電極２９とにはんだ付けされる。

また、入力端子電極２５及び出力端子電極２６はともにｙ’方向に延在され、フェライト・磁石素子３０のリフローはんだ付け時における前記セルフアライメント効果を十分なものとしている。他の構成は前記第１実施例と同様である。

本第５実施例において、入力端子電極２５及び出力端子電極２６のはんだ付け部分に近い位置にコンデンサＣ１を配置することが好ましい。配線による残留インダクタンスがアイソレーション特性に与える影響を終端抵抗ＲとコンデンサＣ１とで比較すると、終端抵抗ＲよりもコンデンサＣ１のほうが大きいからである。つまり、コンデンサＣ１の残留インダクタンスを小さくしたほうがアイソレーション特性が向上する。

（変形例、図８参照）
図８に示すように、永久磁石４１の回路基板２０との対向面に電極４３（車線を付して示す）を形成し、該電極４３を回路基板２０上に設けた電極とリフローによってはんだ付けしてもよい。電極４３が接合される回路基板２０上の電極は、入力端子電極２５や出力端子電極２６であってもよく、あるいは、専用に形成された接続用の電極である。また、前記電極４３は接着剤４２上にも形成するようにしてもよい。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、永久磁石４１のＮ極とＳ極を反転させれば、入力ポートＡと出力ポートＢが入れ替わる。また、整合用回路は前記実施例（図３参照）に示したもの以外に種々の回路構成を採用することができる。

また、前記第１及び第２中心電極３５，３６の形状は種々に変更することができる。例えば、第１中心電極３５はフェライト３２の主面３２ａ，３２ｂ上で２本に分岐していてもよい。また、第２中心電極３６は１ターン以上巻回されていればよい。

本発明の第１実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。中心電極付きフェライトを示す分解斜視図である。２ポート型アイソレータの一回路例を示す等価回路図である。本発明の第２実施例である非可逆回路素子の回路基板を示す斜視図である。本発明の第３実施例である非可逆回路素子（２ポート型アイソレータ）の回路基板を示す斜視図である。本発明の第４実施例である非可逆回路素子（２ポート型アイソレータ）の回路基板を示す斜視図である。本発明の第５実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。変形例であるフェライト・磁石素子を示す底面図である。従来の２ポート型アイソレータを示す分解斜視図である。従来の２ポート型アイソレータにおいて、回路基板上でのフェライト・磁石素子の接合状態を示す平面図である。

符号の説明

２０…回路基板
２５…入力端子電極
２６…出力端子電極
２７…グランド端子電極
２８…ビアホール導体
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
４３…電極
Ａ…入力ポート
Ｂ…出力ポート
Ｃ…グランドポート
Ｒ…終端抵抗
Ｃ１…コンデンサ

Claims

永久磁石と、
前記永久磁石により直流磁界が印加される直方体形状のフェライトと、
前記フェライトの互いに平行に位置する二つの主面に、互いに電気的に絶縁状態で交差して配置された導体膜からなる第１中心電極及び第２中心電極と、
表面に端子電極が形成された回路基板と、
を備え、
前記フェライトの主面に前記永久磁石を固定してフェライト・磁石素子が形成され、該フェライト・磁石素子は前記回路基板上にフェライトの主面が垂直方向に位置するように配置され、
前記回路基板の表面には、第１及び第２中心電極のそれぞれの端部がはんだ付けされる第１、第２及び第３端子電極が形成されており、第１及び第２端子電極は前記フェライトの長辺方向の一端部分に対向して配置され、第３端子電極は前記フェライトの長辺方向の他端部分に対向して配置されており、
第１及び第２端子電極の少なくともいずれかは前記フェライトの長辺方向とほぼ直交する第１の方向に延在され、第１及び第２端子電極の少なくともいずれかは前記第１の方向とはほぼ反対の第２の方向に延在されていること、
を特徴とする非可逆回路素子。
第１端子電極は第１中心電極の一端がはんだ付けされる入力端子電極であり、第２端子電極は第１中心電極の他端と第２中心電極の一端がはんだ付けされる出力端子電極であり、第３端子電極は第２中心電極の他端がはんだ付けされるグランド端子電極であることを特徴とする請求項１に記載の非可逆回路素子。
第１及び第２端子電極の第１の方向への延在部分にはチップ型電子部品がはんだ付けされていることを特徴とする請求項１又は請求項２に記載の非可逆回路素子。
第１及び第２端子電極の少なくともいずれかの第１の方向への延在部分には前記回路基板に内蔵された電極に接続したビアホール導体が接続されていることを特徴とする請求項１又は請求項２に記載の非可逆回路素子。
前記第１及び第２端子電極の少なくともいずれかの第１の方向への延在部分にははんだ流れ防止処理が施されていることを特徴とする請求項１ないし請求項４のいずれかに記載の非可逆回路素子。
前記永久磁石の前記回路基板との対向面に形成された電極が該回路基板上に設けた電極とはんだ付けされていることを特徴とする請求項１ないし請求項５のいずれかに記載の非可逆回路素子。