JP5056878B2 - 回路モジュール - Google Patents

Description

本発明は、回路モジュールに関し、より特定的には、アイソレータを備えている回路モジュールに関する。

従来のアイソレータとしては、例えば、特許文献１に記載の非可逆回路素子が知られている。該非可逆回路素子は、一対の対向する主面を有するフェライトと、複数の中心電極と、フェライトの主面に対向する主面を有する一対の永久磁石と、回路基板と、ヨークとを備えている。複数の中心電極は、永久磁石の主面に互いに絶縁されて交差した状態で導体膜によって形成され、かつ、フェライトの主面に直交する端面に形成した中継用電極を介して電気的に接続されている。また、フェライト及び永久磁石は共に回路基板上にそれぞれの主面が回路基板の表面と直交する方向に配置されている。また、ヨークは、フェライト及び永久磁石の周囲を囲んでおり、非可逆回路素子外に磁束が漏れることを抑制している。

特許文献１に記載の非可逆回路素子によれば、中心電極を永久磁石の主面に導体膜によって形成し、永久磁石の主面でフェライトの主面を挟み込むように組み立てているため、金属線を巻き回して形成する従来の素子に比べて製造が容易であると共に小型化及び位置精度が高く、電気的特性のばらつきが少ないなど性能の良好な非可逆回路素子を得ることができる。

ところで、近年、ヨークが設けられていない非可逆回路素子が提案されている。これにより、非可逆回路素子のさらなる小型化が図られる。

しかしながら、ヨークが設けられていない非可逆回路素子では、以下に説明するように、落下等の衝撃によって、フェライト及び永久磁石からなるフェライト・磁石組立体が回路基板から脱落するおそれがある。より詳細には、特許文献１に記載の非可逆回路素子は、フェライト・磁石組立体が実装されている回路基板がマザー回路基板上に実装されることにより回路モジュールの一部を構成する。回路モジュールでは、非可逆回路素子は、マザー基板上に設けられている金属ケースにより覆われている。以上のような回路モジュールを備えている電子機器が落下等により衝撃を受けると、金属ケースが大きく撓むことがある。この際、金属ケースが非可逆回路素子のフェライト・磁石組立体に接触し、フェライト・磁石組立体が回路基板から脱落してしまうおそれがある。

特開２００６−３１１４５５号公報

そこで、本発明の目的は、アイソレータに含まれているコアアイソレータが衝撃によって回路基板から脱落することを抑制できる回路モジュールを提供することである。

本発明の一形態に係る回路モジュールは、回路基板と、前記回路基板上に実装されているコアアイソレータであって、フェライトと、直流磁界を該フェライトに印加する永久磁石と、該フェライトに設けられ、一端が入力ポートに接続され、他端が出力ポートに接続されている第１の中心電極と、該第１の中心電極と絶縁状態で交差するように該フェライトに設けられ、一端が該出力ポートに接続され、他端がグランドポートに接続されている第２の中心電極と、を有するコアアイソレータを含み、かつ、該直流磁界が外部に漏れることを防止するヨークを含んでいないアイソレータと、前記回路基板に実装されている複数の電子部品であって、前記コアアイソレータと共に第１の直線上に並び、かつ、該コアアイソレータを挟んでいる複数の電子部品と、前記回路基板に設けられ、かつ、前記コアアイソレータ及び前記電子部品を覆っているケースと、を備え、前記複数の電子部品の高さは、前記コアアイソレータの高さよりも高いこと、を特徴とする。

本発明によれば、アイソレータに含まれているコアアイソレータが衝撃によって回路基板から脱落することを抑制できる。

本発明の一実施形態に係る回路モジュールの分解斜視図である。 図１の回路モジュールのブロック図である。 図１の回路モジュールのＡ−Ａにおける断面構造図である。 アイソレータの外観斜視図である。 中心電極が設けられたフェライトの外観斜視図である。 フェライトの外観斜視図である。 コアアイソレータの分解斜視図である。 アイソレータの等価回路図である。

以下に、本発明の一実施形態に係る回路モジュールについて図面を参照しながら説明する。

（回路モジュールの構成）
まず、回路モジュールの構成について図面を参照しながら説明する。図１は、本発明の一実施形態に係る回路モジュール１の分解斜視図である。図２は、図１の回路モジュール１のブロック図である。図３は、図１の回路モジュール１のＡ−Ａにおける断面構造図である。なお、図１では、主要な電子部品のみが示されており、チップコンデンサやチップインダクタ等の細かな電子部品については省略してある。

回路モジュール１は、携帯電話等の無線通信機の送信回路の一部を構成しており、複数種類の高周波信号を増幅して出力する。回路モジュール１は、図１及び図２に示すように、回路基板２、送信経路Ｒ１，Ｒ２（図１には図示せず）及び金属ケース５０を備えている。

回路基板２は、図１及び図３に示すように、表面及び内部に電気回路が形成された板状のプリント多層基板である。回路基板２は、主面Ｓ１，Ｓ２を有している。

送信経路Ｒ１は、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ０（８００ＭＨｚ帯），ＲＦｉｎ＿ＢＣ３（９００ＭＨｚ帯）を増幅して、出力信号ＲＦｏｕｔ＿ＢＣ０（８００ＭＨｚ帯），ＲＦｏｕｔ＿ＢＣ３（９００ＭＨｚ帯）として出力する。送信経路Ｒ１は、図２に示すように、ＳＡＷフィルタ（表面波フィルタ）３ａ，３ｂ、スイッチ４、パワーアンプ（増幅器）６ａ、カプラ７、アイソレータ８ａ及びスイッチ９により構成されている。ＳＡＷフィルタ３ａ，３ｂ、スイッチ４、パワーアンプ６ａ、カプラ７、アイソレータ８ａ及びスイッチ９は、図１に示すように、回路基板２の主面Ｓ１上に実装されている電子部品である。

ＳＡＷフィルタ３ａ，３ｂは、図１に示すように、一つの電子部品により構成されており、所定の周波数の信号のみを通過させるバンドパスフィルタである。ＳＡＷフィルタ３ａ，３ｂは、図２に示すように、パワーアンプ６ａの入力端子（図示せず）にスイッチ４を介して電気的に接続されている。ＳＡＷフィルタ３ａには、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ３が入力している。また、ＳＡＷフィルタ３ｂには、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ０が入力している。

スイッチ４は、図２に示すように、ＳＡＷフィルタ３ａ，３ｂ及びパワーアンプ６ａに接続されており、ＳＡＷフィルタ３ａから出力されてくる入力信号ＲＦｉｎ＿ＢＣ３、又は、ＳＡＷフィルタ３ｂから出力されてくる入力信号ＲＦｉｎ＿ＢＣ０のいずれかをパワーアンプ６ａに出力する。

パワーアンプ６ａは、スイッチ４から出力されてくる入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を増幅する。パワーアンプ６ａは、図２に示すように、後段のカプラ７の入力端子（図示せず）に接続されている。カプラ７は、図２に示すように、アイソレータ８ａの入力端子（図示せず）に接続されている。そして、カプラ７は、パワーアンプ６ａが増幅した入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３の一部を出力信号Ｃｏｕｐｌｅｒ ｏｕｔとして、回路モジュール１外に分離して出力すると共に、入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を後段のアイソレータ８ａに対して出力する。

アイソレータ８ａは、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３を後段のスイッチ９に出力し、スイッチ９側から反射してきた信号をカプラ７側に出力しない非可逆回路素子である。なお、アイソレータ８ａの詳細については後述する。スイッチ９は、図２に示すように、アイソレータ８ａから出力されてきた入力信号ＲＦｉｎ＿ＢＣ０，ＲＦｉｎ＿ＢＣ３のいずれかを出力信号ＲＦｏｕｔ＿ＢＣ０，ＲＦｏｕｔ＿ＢＣ３として回路モジュール１外へと出力する。

送信経路Ｒ２は、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ６（２ＧＨｚ帯）を増幅して、出力信号ＲＦｏｕｔ＿ＢＣ６（２ＧＨｚ帯）として出力する。送信経路Ｒ２は、図２に示すように、ＳＡＷフィルタ３ｃ、パワーアンプ６ｂ及びアイソレータ８ｂにより構成されている。ＳＡＷフィルタ３ｃ、パワーアンプ６ｂ及びアイソレータ８ｂは、図１に示すように、回路基板２上に実装されている電子部品である。

また、図２に示すように、出力信号Ｃｏｕｐｌｅｒ ｏｕｔが出力される配線と信号経路Ｒ２との間には、コンデンサＣｃが設けられている。より詳細には、コンデンサＣｃの一端は、アイソレータ８ｂとパワーアンプ６ｂとの間に接続され、コンデンサＣｃの他端は、出力信号Ｃｏｕｐｌｅｒ ｏｕｔを出力する配線に接続されている。そして、コンデンサＣｃは、パワーアンプ６ｂが増幅した入力信号ＲＦｉｎ＿ＢＣ６の一部を、出力信号Ｃｏｕｐｌｅｒ ｏｕｔとして回路モジュール１外に出力する。

ＳＡＷフィルタ３ｃは、所定の周波数の信号のみを通過させるバンドパスフィルタである。ＳＡＷフィルタ３ｃには、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ６が入力している。

パワーアンプ６ｂは、図２に示すように、ＳＡＷフィルタ３ｃから出力されてくる入力信号ＲＦｉｎ＿ＢＣ６を増幅する。アイソレータ８ｂは、図２に示すように、入力信号ＲＦｉｎ＿ＢＣ６を回路モジュール１外へと出力し、回路モジュール１外から反射してきた信号をパワーアンプ６ｂ側に出力しない非可逆回路素子である。なお、アイソレータ８ｂの詳細については後述する。

金属ケース５０は、回路基板２に取り付けられており、回路基板２の主面Ｓ１と対向し、かつ、長方形状をなしている主面Ｓ３を有している。そして、金属ケース５０は、主面Ｓ３によって、ＳＡＷフィルタ３ａ〜３ｃ、スイッチ４、パワーアンプ６ａ，６ｂ、カプラ７、アイソレータ８ａ，８ｂ及びスイッチ９を覆っている。更に、金属ケース５０には、回路基板２内の電気回路を介して接地電位が印加されている。

（アイソレータの構成）
以下に、アイソレータ８ａ，８ｂについて図面を参照しながら説明する。図４は、アイソレータ８ａの外観斜視図である。図５は、中心電極３５，３６が設けられたフェライト３２の外観斜視図である。図６は、フェライト３２の外観斜視図である。図７は、コアアイソレータ３０ａ，３０ｂの分解斜視図である。

アイソレータ８ａは、集中定数型アイソレータであり、図４に示すように、回路基板２、コアアイソレータ３０ａ、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒにより構成されている。アイソレータ８ｂも、アイソレータ８ａと同様に、集中定数型アイソレータであり、回路基板２、コアアイソレータ３０ｂ、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒにより構成されている。ただし、アイソレータ８ａ，８ｂは、直流磁界が外部に漏れることを防止するヨークを有していない。なお、アイソレータ８ａ，８ｂの構成は同じであるので、以下では、アイソレータ８ａを例にとって説明する。

コアアイソレータ３０ａは、図４に示すように、フェライト３２、及び、一対の永久磁石４１により構成されている。なお、本実施形態におけるコアアイソレータ３０ａとは、フェライト３２及び永久磁石４１のみで構成された部分である。フェライト３２には、図５に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された中心電極３５，３６が設けられている。ここで、フェライト３２は、互いに対向する平行な主面３２ａ，３２ｂを有する直方体形状をなしている。

また、永久磁石４１は、フェライト３２に対して直流磁界Ｂ１，Ｂ２を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着されている（図７参照）。永久磁石４１の主面４１ａは、フェライト３２の主面３２ａ，３２ｂと同一寸法である。そして、フェライト３２及び永久磁石４１は、主面３２ａ，３２ｂの外形と主面４１ａの外形とが一致した状態で対向するように、配置されている。

中心電極３５は、導体膜である。すなわち、中心電極３５は、図５に示すように、フェライト３２の主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜している。そして、中心電極３５は、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して主面３２ｂに回り込んでいる。更に、中心電極３５は、主面３２ｂにおいて主面３２ａと透視状態で重なるように２本に分岐するように設けられている。中心電極３５の一端は、下面３２ｄに形成された接続用電極３５ｂに接続されている。また、中心電極３５の他端は、下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、中心電極３５は、フェライト３２に１ターン巻回されている。そして、中心電極３５と以下に説明する中心電極３６とは、間に絶縁膜が設けられることにより互いに絶縁された状態で交差している。中心電極３５，３６の交差角は、必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

中心電極３６は、導体膜である。中心電極３６は、０．５ターン目３６ａが主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して主面３２ｂに回り込み、この１ターン目３６ｃが主面３２ｂにおいてほぼ垂直に中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して主面３２ａに回り込み、この１．５ターン目３６ｅが主面３２ａにおいて０．５ターン目３６ａと平行に中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは中心電極３５及び中心電極３６のそれぞれの端部の接続用電極として共用されている。

また、接続用電極３５ｂ，３５ｃ，３６ｐ及び中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎは、フェライト３２の上面３２ｃ及び下面３２ｄに形成された凹部３７（図６参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填することにより設けられている。また、上面３２ｃ及び下面３２ｄには、各種電極と平行に凹部３８も設けられ、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが設けられている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。

フェライト３２としてはＹＩＧフェライトなどが用いられている。中心電極３５，３６及び各種電極は、銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成可能である。中心電極３５，３６の絶縁膜としては、ガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。

なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＰｄ，Ａｇ又はＰｄ／Ａｇを用いることになる。

永久磁石４１には、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２は、通常のプリント多層基板と同種の材料からなるが、複数のセラミック絶縁層を積層して得られた多層セラミック基板でもよい。回路基板２の表面には、コアアイソレータ３０ａ、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒを実装するための端子電極２１ａ，２１ｂ，２１ｃ，２２ａ〜２２ｊや入出力用電極、グランド電極（図示せず）等が設けられている。

コアアイソレータ３０ａは、回路基板２上に実装される。具体的には、フェライト３２の下面３２ｄの接続用電極３５ｂ，３５ｃ，３６ｐが回路基板２上の端子電極２１ａ，２１ｂ，２１ｃとリフローはんだ付けされて一体化される。すなわち、コアアイソレータ３０ａは、一直線上に並ぶ端子電極（固定部）２１ａ，２１ｂ，２１ｃにより回路基板２に固定されている。

また、コンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２及び抵抗Ｒは、回路基板２上の端子電極２２ａ〜２２ｊとリフローはんだ付けされる。コアアイソレータ３０ａとコンデンサＣ１，Ｃ２，ＣＳ１，ＣＳ２と抵抗Ｒとは、回路基板２内の配線により接続されており、アイソレータ８ａを構成している。

（アイソレータの回路構成）
次に、アイソレータ８ａ，８ｂの回路構成について図面を参照しながら説明する。図８は、アイソレータ８ａ，８ｂの等価回路図である。

入力ポートＰ１は、コンデンサＣＳ１を介してコンデンサＣ１と抵抗Ｒとに接続されている。コンデンサＣＳ１は、中心電極３５の一端に接続されている。中心電極３５の他端及び中心電極３６の一端は、抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して出力ポートＰ２に接続されている。中心電極３６の他端及びコンデンサＣ２は、グランドポートＰ３に接続されている。

以上の等価回路からなるアイソレータ８ａ，８ｂにおいては、中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。

（各構成の配置）
ところで、アイソレータ８ａは、直流磁界Ｂ１がアイソレータ８ａ外に漏れることを抑制するためのヨークを有していない。そこで、落下時の衝撃によって、金属ケース５０がコアアイソレータ３０ａに接触し、コアアイソレータ３０ａが回路基板２から脱落することを抑制する構成を有している。以下に、かかる構成について図１及び図３を参照しながら説明する。

図１及び図３に示すように、パワーアンプ６ａ，６ｂは、コアアイソレータ３０ａと共に直線Ｌ１上に並び、かつ，コアアイソレータ３０ａを両側方から挟んでいる。更に、パワーアンプ６ａ，６ｂの高さは、コアアイソレータ３０ａの高さよりも高い。パワーアンプ６ａ，６ｂ及びコアアイソレータ３０ａの高さとは，回路基板２の主面Ｓ１からパワーアンプ６ａ，６ｂ及びコアアイソレータ３０ａの上面までの距離である。

パワーアンプ６ａ，６ｂ及びコアアイソレータ３０ａが以上のように配置されることにより、落下時の衝撃によって金属ケース５０が撓んだ際に、金属ケース５０は、コアアイソレータ３０ａに接触するより先に、パワーアンプ６ａ，６ｂに接触するようになる。そして、パワーアンプ６ａ，６ｂは、金属ケース５０がパワーアンプ６ａ，６ｂに接触した状態から更に撓むことを抑制する。これにより、金属ケース５０は、コアアイソレータ３０ａに接触する程度まで大きく撓むことが抑制される。その結果、コアアイソレータ３０ａが回路基板２から脱落することが抑制される。

更に、直線Ｌ１は、金属ケース５０の主面Ｓ３の長辺と略平行である。これにより、金属ケース５０がコアアイソレータ３０ａに接触することがより効果的に抑制される。より詳細には、金属ケース５０は、短辺方向において湾曲するように撓むよりも、長辺方向において湾曲するように撓みやすい。そこで、回路モジュール１では、パワーアンプ６ａ，６ｂ及びコアアイソレータ３０ａが長辺方向と略平行な直線Ｌ１上に並んでいる。これにより、金属ケース５０が長辺方向において撓んだとしても、パワーアンプ６ａ，６ｂにより金属ケース５０がコアアイソレータ３０ａに接触することが抑制される。その結果、コアアイソレータ３０ａが回路基板２から脱落することが抑制される。

また、コアアイソレータ３０ａのフェライト３２に印加されている直流磁界Ｂ１の方向は、直線Ｌ１と一致していない。より詳細には、直流磁界Ｂ１の方向と直線Ｌ１とは直交している。これにより、直流磁界Ｂ１がパワーアンプ６ａ，６ｂを貫くことが抑制される。その結果、直流磁界Ｂ１により、パワーアンプ６ａ，６ｂの特性が変動することが抑制される。

（その他の実施形態）
以上のように構成された回路モジュール１の構成は、前記実施形態に示したものに限らず、その要旨の範囲内において変更可能である。

回路モジュール１では、図１に示すように、コアアイソレータ３０ａ，３０ｂが設けられている。そして、コアアイソレータ３０ａのみがパワーアンプ６ａ，６ｂにより両側方から挟まれている。しかしながら、コアアイソレータ３０ｂもパワーアンプ６ａ，６ｂのような高さの高い電子部品により両側方から挟まれていることが望ましい。

また、コアアイソレータ３０ａを挟む電子部品として、パワーアンプ６ａ，６ｂを挙げたが、その他の電子部品が用いられてもよい。その他の電子部品としては、例えば、出力スイッチやデュプレクサが挙げられる。更に、該電子部品は、樹脂により覆われていることが望ましい。これにより、コアアイソレータ３０ａと共に電子部品も衝撃から保護することができる。

また、コアアイソレータ３０ａ，３０ｂ及びパワーアンプ６ａ，６ｂが一直線上に並び、パワーアンプ６ａ又はパワーアンプ６ｂがコアアイソレータ３０ａ，３０ｂ間に設けられていてもよい。これにより、コアアイソレータ３０ａ，３０ｂ間に設けられているパワーアンプ６ａ又はパワーアンプ６ｂは、金属ケース５０がコアアイソレータ３０ａ，３０ｂの両方に接触することを抑制することに寄与するようになる。

なお、コアアイソレータ３０ａは、一直線上に並ぶ端子電極（固定部）２１ａ〜２１ｃにより回路基板２に固定されている。そして、該一直線は、図１では、直線Ｌ１と平行である。しかしながら、該一直線は、直線Ｌ１と平行でなく、例えば、直線Ｌ１と略直交していてもよい。コアアイソレータ３０ａは、一直線に並ぶ端子電極２１ａ〜２１ｃにより回路基板２に固定されている。そのため、端子電極２１ａ〜２１ｃが並ぶ直線上（すなわち、フェライト３２）においてコアアイソレータ３０ａに力が加わったとしても、コアアイソレータ３０ａは、回路基板２から容易に脱落することはない。しかしながら、端子電極２１ａ〜２１ｃが並ぶ直線から該直線に直交する方向（例えば、永久磁石４１）に力が加わると、コアアイソレータ３０ａは、回路基板２から脱落するおそれがある。そこで、端子電極２１ａ〜２１ｃが並ぶ直線と直線Ｌ１とを直交させる。これにより、パワーアンプ６ａ，６ｂと永久磁石４１とが近接するようになる。その結果、金属ケース５０が永久磁石４１に接触することがパワーアンプ６ａ，６ｂにより抑制されるようになる。

以上のように、本発明は、回路モジュールに有用であり、特に、アイソレータに含まれているコアアイソレータが衝撃によって回路基板から脱落することを抑制できる点において優れている。

１ 回路モジュール
２ 回路基板
６ａ，６ｂ パワーアンプ
８ａ，８ｂ アイソレータ
５０ 金属ケース

Claims (6)

1. 回路基板と、
   前記回路基板上に実装されているコアアイソレータであって、フェライトと、直流磁界を該フェライトに印加する永久磁石と、該フェライトに設けられ、一端が入力ポートに接続され、他端が出力ポートに接続されている第１の中心電極と、該第１の中心電極と絶縁状態で交差するように該フェライトに設けられ、一端が該出力ポートに接続され、他端がグランドポートに接続されている第２の中心電極と、を有するコアアイソレータを含み、かつ、該直流磁界が外部に漏れることを防止するヨークを含んでいないアイソレータと、
   前記回路基板に実装されている複数の電子部品であって、前記コアアイソレータと共に第１の直線上に並び、かつ、該コアアイソレータを挟んでいる複数の電子部品と、
   前記回路基板に設けられ、かつ、前記コアアイソレータ及び前記電子部品を覆っているケースと、
   を備え、
   前記複数の電子部品の高さは、前記コアアイソレータの高さよりも高いこと、
   を特徴とする回路モジュール。
2. 前記ケースは、前記回路基板と対向し、かつ、長方形状をなしている主面を有しており、
   前記第１の直線は、前記主面の長辺と略平行であること、
   を特徴とする請求項１に記載の回路モジュール。
3. 前記フェライトに印加されている前記直流磁界の方向は、前記第１の直線と一致していないこと、
   を特徴とする請求項１又は請求項２のいずれかに記載の回路モジュール。
4. 前記電子部品は、樹脂により覆われていること、
   を特徴とする請求項１ないし請求項３のいずれかに記載の回路モジュール。
5. 前記アイソレータは、複数設けられており、
   前記電子部品は、複数の前記コアアイソレータの間に設けられていること、
   を特徴とする請求項１ないし請求項４のいずれかに記載の回路モジュール。
6. 前記コアアイソレータは、前記第１の直線と略直交している第２の直線上に並ぶ複数の固定部により前記回路基板に固定されていること、
   を特徴とする請求項１、請求項２、請求項４又は請求項５のいずれかに記載の回路モジュール。

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