JP4915366B2 - 非可逆回路素子 - Google Patents

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

この種の非可逆回路素子では、素子の小型化のため、整合容量を形成するための電極を積層型の回路基板に内蔵させている。しかし、整合容量電極を回路基板に内蔵させると、ヨークなど他の導体との間で浮遊容量が発生する。入力部の整合容量に浮遊容量が発生すると、入力インピーダンスが設計値から外れ、入力整合が劣化する。また、出力部の整合容量に浮遊容量が発生すると、出力側の反射損失の中心周波数が変化し、結果的に順方向透過特性の中心周波数が変化し、所望帯域内の損失が増加してしまう。

このような特性劣化を解消するため、特許文献１では、入力ポート側の電極や出力ポート側の電極とヨークとの間に発生する浮遊容量を軽減することを開示している。しかしながら、非可逆回路素子が携帯電話などの通信機器のプリント基板に実装された場合、プリント基板上のグランド電極と整合容量電極との間で浮遊容量が発生し、特性の劣化を生じてしまう。従来、このような通信機器のグランド電極との間に発生する浮遊容量に対する対策は講じられていなかった。
国際公開第２００７／０８６１７７号パンフレット

そこで、本発明の目的は、整合容量電極と通信機器などのグランド電極との間で発生する浮遊容量を抑え、特性劣化の極めて少ない非可逆回路素子を提供することにある。

前記目的を達成するため、本発明の一形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトの少なくとも両主面に互いに絶縁状態で交差するように巻回した第１中心電極及び第２中心電極と、
前記第１中心電極に対してそれぞれ並列に接続された第１整合容量及び終端抵抗と、
前記第２中心電極に対して並列に接続された第２整合容量と、
少なくとも整合容量用の電極を内蔵した回路基板と、
を備え、
前記第１中心電極は、一端が入力ポートに第３整合容量を介して電気的に接続され、他端が出力ポートに第４整合容量を介して電気的に接続され、
前記第２中心電極は、一端が出力ポートに前記第４整合容量を介して電気的に接続され、他端がグランドポートに電気的に接続され、
前記回路基板に設けられた電極であって、第１中心電極の入力ポート側の電極の下方に、及び／又は、第１中心電極の出力ポート側の電極の下方に、他の電極が配置されていること、
を特徴とする。

前記非可逆回路素子においては、回路基板に設けられた電極であって、第１中心電極の入力ポート側の電極の下方に、及び／又は、第１中心電極の出力ポート側の電極の下方に、他の電極が配置されているため、非可逆回路素子が通信機器などのプリント基板に実装された場合、プリント基板のグランド電極と入力ポート側の電極及び／又は出力ポート側の電極は、回路基板に設けた他の電極によって遮蔽され、プリント基板上のグランド電極との間で浮遊容量の発生が抑えられ、非可逆回路素子としての特性の劣化が防止される。

前記非可逆回路素子にあっては、第１中心電極の入力ポート側の電極の下方に入力ポートに電気的に接続された電極が配置され、第１中心電極の出力ポート側の電極の下方に出力ポートに電気的に接続された電極が配置されていてもよい。

また、前記回路基板を平面視した場合のほぼ半分の領域には、第１中心電極の入力ポート側の電極の下方に入力ポートに電気的に接続された電極が配置され、前記回路基板を平面視した場合の残りのほぼ半分の領域には、第１中心電極の入力ポート側の電極の下方に第１中心電極の出力ポート側の電極が配置されるとともに、その下方に出力ポートに電気的に接続された電極が配置されていてもよい。

さらに、フェライトと永久磁石は、第１及び第２中心電極が配置された面と平行に両側から永久磁石によって挟着されたフェライト・磁石組立体を構成し、該フェライト・磁石組立体は、回路基板上に、第１及び第２中心電極が配置された面が該回路基板の表面に対して垂直方向に配置されていてもよい。非可逆回路素子の小型化、低背化を達成できる。

本発明によれば、通信機器などのプリント基板上のグランド電極と整合容量用電極との間で発生する浮遊容量を低減することができ、非可逆回路素子の特性劣化が解消される。詳しくは、第１中心電極３５の入力ポート側の電極とプリント基板上のグランド電極との間に不要な浮遊容量成分の発生が防止されるので、入力インピーダンスが初期の値で安定し、入力整合が良好となる。第１中心電極３５の出力ポート側の電極とプリント基板上のグランド電極との間に不要な浮遊容量成分の発生が防止されるので、出力側の反射損失の中心周波数が安定し、順方向透過特性の中心周波数が安定し、結果として低損失となる。

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。

（アイソレータの全体構成、図１〜図５参照）
本発明に係る非可逆回路素子の一実施例である２ポート型アイソレータの分解斜視図を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、概略、平板状ヨーク１０と、回路基板２０と、フェライト３２と永久磁石４１とからなるフェライト・磁石組立体３０とで構成されている。なお、図１において、斜線を付した部分は導電体である。

フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに対向する平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。

また、永久磁石４１はフェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着され（図４参照）、フェライト・磁石組立体３０を形成している。永久磁石４１の主面４１ａは前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面３２ａ，４１ａ、主面３２ｂ，４１ａどうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の第１主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように２本に分岐した状態で形成され、その一端は下面３２ｄに形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁膜が形成されて互いに絶縁された状態で交差している。

第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して第２主面３２ｂに回り込み、この１ターン目３６ｃが第２主面３２ｂにおいてほぼ垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して第１主面３２ａに回り込み、この１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。

即ち、第２中心電極３６はフェライト３２に螺旋状に４ターン巻回されていることになる。ここで、ターン数とは、中心電極３６が第１又は第２主面３２ａ，３２ｂをそれぞれ１回横断した状態を０．５ターンとして計算している。そして、中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

また、接続用電極３５ｂ，３５ｃ，３６ｐや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎはフェライト３２の上下面３２ｃ，３２ｄに形成された凹部３７（図３参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填して形成されている。また、上下面３２ｃ，３２ｄには各種電極と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。

フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成することができる。中心電極３５，３６の絶縁膜としてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。

なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＰｄ又はＰｄ／Ａｇを用いることになる。

永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２０は、図７を参照して以下に詳述するように、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、等価回路である図６に示すように、整合容量Ｃ１，Ｃ２，ＣＳ１，ＣＳ２，ＣＰ１，ＣＰ２，ＣＰ３が内蔵され、終端抵抗Ｒ（チップ抵抗、図１参照）が回路基板２０上に外付けされている。また、上面には端子電極２５ａ〜２５ｅが、下面には外部接続用端子電極２６，２７，２８（図７参照）がそれぞれ形成されている。

回路基板２０を構成する誘電体としては、ガラスとアルミナやその他の誘電体の混合物を焼成したもの、樹脂やガラスとその他の誘電体からなる複合基板などが用いられる。内部電極や外部端子電極には、銀や銀合金の厚膜、銅厚膜、銅箔などが用いられる。特に、外部端子電極には、０．１〜５μｍのニッケルめっきを施したうえで、その表面に０．０１〜１μｍの金めっきを施すことが好ましい。

前記フェライト・磁石組立体３０は、回路基板２０上に載置され、フェライト３２の下面３２ｄの各種電極が回路基板２０上の端子電極２５ａ，２５ｂ，２５ｃとリフローはんだ付けされて一体化されるとともに、永久磁石４１の下面が回路基板２０上に接着剤にて一体化される。

平板状ヨーク１０は、電磁シールド機能を有するもので、前記フェライト・磁石組立体３０の上面に接着剤層１５を介して貼着されている。平板状ヨーク１０の機能は、フェライト・磁石組立体３０からの磁気の漏れ、高周波電磁界の漏れを抑えること、外部からの磁気の影響を抑えること、本アイソレータをチップマウンタを用いて図示しない基板に搭載する際に、バキュームノズルでピックアップする場所を提供することである。なお、平板状ヨーク１０は必ずしも接地されている必要はないが、はんだ付けや導電性接着剤などで接地してもよく、接地すると高周波シールドの効果が向上する。

平板状ヨーク１０はニッケル板にＡｇのめっきが施されたものである。但し、ヨーク１０の材質はニッケルに限定するものではなく、軟鉄鋼板、ケイ素鋼板などであってもよく、めっきはＣｕなどであってもよい。

回路基板２０上にフェライト・磁石組立体３０が搭載され、さらに、フェライト・磁石組立体３０の上面に平板状ヨーク１０が貼着されている状態を図５に示す。回路基板２０とヨーク１０との間の空間部４３は図示しない樹脂材にて封止される。

（回路構成、図６参照）
整合用回路素子と前記第１及び第２中心電極３５，３６との接続関係は、図６の等価回路に示すとおりである。

回路基板２０の下面に形成された外部接続用端子電極２６が入力ポートＰ１として機能し、この端子電極２６は整合容量ＣＳ１を介して整合容量Ｃ１と終端抵抗Ｒとに接続されている。また、この端子電極２６は整合容量ＣＳ１を介して回路基板２０の上面に形成された端子電極２５ａ及びフェライト３２の下面３２ｄに形成された接続用電極３５ｂを介して第１中心電極３５の一端に接続されている。

第１中心電極３５の他端及び第２中心電極３６の一端は、フェライト３２の下面３２ｄに形成された接続用電極３５ｃ及び回路基板２０の上面に形成された端子電極２５ｂを介して終端抵抗Ｒ及び整合容量Ｃ１，Ｃ２に接続され、かつ、整合容量ＣＳ２を介して回路基板２０の下面に形成された外部接続用端子電極２７に接続されている。この端子電極２７が出力ポートＰ２として機能する。また、整合容量Ｃ１は回路基板２０の上面に形成された端子電極２５ｄ，２５ｅに接続される。

第２中心電極３６の他端は、フェライト３２の下面３２ｄに形成された接続用電極３６ｐ及び回路基板２０の上面に形成された端子電極２５ｃを介して整合容量Ｃ２及び回路基板２０の下面に形成された外部接続用端子電極２８と接続されている。この電極２８はグランドポートＰ３として機能する。

また、入力ポートＰ１と整合容量ＣＳ１の接続点には接地されたインピーダンス調整用の容量ＣＰ１が接続され、第１中心電極３５の一端には接地されたインピーダンス調整用の容量ＣＰ２が接続されている。同様に、出力ポートＰ２と整合容量ＣＳ２との接続点にも接地されたインピーダンス調整用の容量ＣＰ３が接続されている。

以上の構成からなる２ポート型アイソレータにおいては、第１中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、第２中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。従って、第１中心電極３５及び第２中心電極３６によって生じる高周波磁界の方向は第２中心電極３６の配置によってその方向が決まる。高周波磁界の方向が決まることにより、挿入損失をより低下させる対策が容易になる。

フェライト・磁石組立体３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。

（回路基板の構造、図７及び図８参照）
次に、回路基板２０の構造、特に各種電極の積層構造について図７及び図８を参照して説明する。なお、各種電極のうち、第１中心電極３５の入力ポートＰ１側の電極をＡ電極、第１中心電極３５の出力ポートＰ２側の電極をＢ電極、グランド電極をＣ電極、入力ポートＰ１に接続される電極をＤ電極、出力ポートＰ２に接続される電極をＥ電極と称する。

回路基板２０は、図７に示すように、セラミックシート５１Ａ〜５１Ｆを積層したもので、小さな円で図示したのはビアホールであり、上層の電極は該ビアホールを介して下層の電極と電気的に接続されている。

詳しくは、シート５１Ａ上にはＡ電極２５ａ，２５ｄ、Ｂ電極２５ｂ，２５ｅ及びＣ電極２５ｃが形成されている。シート５１Ｂ上にはＡ電極５２ａ、Ｂ電極５２ｂ，５２ｃ及びＣ電極５２ｄが形成されている。シート５１Ｃ上にはＡ電極５３ａ、Ｂ電極５３ｂ及びＣ電極５３ｃが形成されている。シート５１Ｄ上にはＢ電極５４ａ、Ｃ電極５４ｂ及びＤ電極５４ｃが形成されている。シート５１Ｅ上にはＣ電極５５ａ、Ｄ電極５５ｂ及びＥ電極５５ｃが形成されている。シート５１Ｆ上にはＣ電極５６ａ、Ｄ電極５６ｂ及びＥ電極５６ｃが形成されている。さらに、シート５１Ｆの裏面にはＣ電極２８、Ｄ電極２６及びＥ電極２７が形成されている。

以上の積層構造において、Ａ電極５３ａとＤ電極５４ｃとの間に整合容量ＣＳ１が形成され、Ｂ電極５４ａとＥ電極５５ｃとの間に整合容量ＣＳ２が形成される。さらに、Ａ電極５３ａとＢ電極５２ｂ，５４ａとの間に整合容量Ｃ１が形成される。

本実施例における回路定数は、第１中心電極３５のインダクタンスＬ１は１．７ｎＨ、第２中心電極３６のインダクタンスＬ２は２２ｎＨである。整合容量Ｃ１は４ｐＦであり、アイソレーションの周波数を決定する役割を有し、動作周波数帯でアイソレーションが最大となる値が好ましい。整合容量Ｃ２は０．３ｐＦで、通過周波数を決定する役割を有し、動作周波数帯で挿入損失が最小となる値が好ましい。整合容量ＣＳ１は２ｐＦ、整合容量ＣＳ２は３ｐＦで、それぞれアイソレータを５０Ωの特性インピーダンスに整合させる役割を有し、動作周波数帯で挿入損失が最小となる値が好ましい。終端抵抗Ｒは３００Ωである。

本実施例において、第１中心電極３５の入力ポートＰ１側のＡ電極５３ａの下方に入力ポートＰ１に電気的に接続されたＤ電極５４ｃが配置され、第１中心電極３５の出力ポートＰ２側のＢ電極５４ａの下方に出力ポートＰ２に電気的に接続されたＥ電極５５ｃが配置されている。特に、回路基板２０を平面視した場合のほぼ半分の領域Ｘには、第１中心電極３５の入力ポートＰ１側のＡ電極５３ａの下方に入力ポートＰ１に電気的に接続されたＤ電極５４ｃが配置され、残りのほぼ半分の領域Ｙには、第１中心電極３５の入力ポートＰ１側のＡ電極５３ａの下方に第１中心電極３５の出力ポートＰ２側のＢ電極５４ａが配置されるとともに、その下方に出力ポートＰ２に電気的に接続されたＥ電極５５ｃが配置されている。

（領域ＸにおいてＡ電極の下方にＤ電極を配置した利点）
Ａ電極５３ａの下方にＤ電極５４ｃを配置すると、Ａ電極５３ａと他のＣ電極やプリント基板上のグランド電極６０との間に発生する浮遊容量ＣＰ２’を抑えることができ、整合容量ＣＳ１の設計自由度が向上する。回路基板２０内でグランド電極６０に対向してＡ電極５３ａが配置され、その下方に他の電極が存在しないと、回路基板２０内のＣ電極５６ａなどとの間に浮遊容量ＣＰ２’を発生させてしまう。同様に、グランド電極６０との間にも浮遊容量ＣＰ２’を発生させてしまう。アイソレータとグランド電極６０との間には空隙が存在し、該空隙は比誘電率は約１．０と低いが、厚みは１０〜３０μｍと薄い。また、近年、通信機器のプリント基板は薄くなっており、グランド電極６０はプリント基板の表面に配置されているか、表面から１００〜３００μｍに内蔵されている。その結果、Ａ電極５３ａとグランド電極６０との間に発生する浮遊容量ＣＰ２’は比較的大きくなる。

本来、浮遊容量ＣＰ２’が発生しなければ、図９のスミスチャート上の第１象限のうち、直列整合容量ＣＳ１のみで整合できる領域にある。マイクロ波帯ではＱが１００程度の小型で低損失の容量は回路基板２０内で容易に実現できる。他方、浮遊容量ＣＰ２’が発生すると、Ａ点の特性インピーダンスがスミスチャート上のよりリアクタンスの小さい、直列整合容量ＣＳ１のみでは整合できない領域に移動してしまう。この領域でも並列インダクタや変成器を用いると整合させることができるが、マイクロ波帯では小型で低損失のインダクタは実現困難である。

結果として、浮遊容量ＣＰ２’が発生すると、入力整合をとることが困難となる。あるいは、整合を得ると、大型化、大損失化してしまう。換言すれば、Ａ点の動作インピーダンスが高いため、小さな浮遊容量であっても発生すると、整合が困難になってしまう。回路基板２０の材料の比誘電率を非常に低くして、かつ、基板２０を十分に大きくしてＡ電極５３ａとグランド電極６０とが重ならないようにしても浮遊容量ＣＰ２’の発生を小さくできるが、回路基板２０ひいてはアイソレータが大型化してしまう。また、基板２０の材料の比誘電率を非常に低くして、かつ、十分に厚く構成しても、浮遊容量ＣＰ２’の発生を小さくできるが、基板２０が厚くなり、アイソレータが高背化してしまう。本実施例のごとく、Ａ電極５３ａの下方にＤ電極５４ｃを配置すると、回路基板２０を大型化することなく、浮遊容量ＣＰ２’の発生を最小限に抑えることができ、入力整合状態が良好で、小型、低背なアイソレータを実現できる。

そして、Ａ電極５３ａとＤ電極５４ｃとが対向することで、Ａ電極５３ａと入力ポートＰ１との間に直列に挿入される容量ＣＳ１を形成することができる。中心電極３５，３６をフェライト３２に巻回した低損失の２ポート型アイソレータでは、Ａ電極５３ａでの特性が８０〜３００Ω程度の比較的高インピーダンスとなる。そのため、整合容量ＣＳ１を挿入し、一般的に５０Ωに設計されている通信機器の特性インピーダンスに整合させている。

Ｄ電極５４ｃは入力ポートＰ１に接続されるものであり、もとより回路基板２０内のＣ電極やグランド電極６０との間に容量ＣＰ１を持つ。従って、一定程度まで容量ＣＰ１が発生することは問題がない。

なお、前記Ａ電極５３ａの上方にＢ電極やＤ電極を配置してもよい。アイソレータの上方には通信機器のグランド電極が配置されることはなく、上方に通信機器のシールド板などが配置される場合であっても、シールド板などとの間に一定距離の空隙（通常、空気や樹脂などの誘電率の相対的に低い材料で満たされる）が存在するので、発生する浮遊容量は非常に小さくなるからである。Ａ電極５３ａの上方にＢ電極やＤ電極を配置することで生じる容量Ｃ１，ＣＳ１は、アイソレータの整合回路の一部として機能する。

また、本実施例では、Ｄ電極５４ｃの下方に追加的にＤ電極５５ｂ，５６ｂを配置している。これは、Ａ電極５３ａとＤ電極５４ｃとで形成される容量ＣＳ１の値を調整したり、Ａ電極５３ａをＤ電極５４ｃで覆うことをより完全なものに近づけるためである。

（領域ＹにおいてＡ電極の下方にＢ電極を配置した利点）
Ａ電極５３ａの下方にＢ電極５４ａを配置すると、Ａ電極５３ａと他のＣ電極やプリント基板上のグランド電極６０との間に発生する浮遊容量ＣＰ２’を抑えることができ、整合容量ＣＳ１の設計自由度が向上する。浮遊容量ＣＰ２’が発生すると、入力整合をとることが困難となり、整合をとると大型化、大損失化することは前述した。そして、Ａ電極５３ａとＢ電極５４ａとが対向することで整合容量Ｃ１を形成することができる。

（領域ＹにおいてＢ電極の下方にＥ電極を配置した利点）
さらに、本実施例では、前記Ｂ電極５４ａの下方にＥ電極５５ｃを配置している。これは、Ｂ電極５４ａが回路基板２０内の他のＣ電極や通信機器のグランド電極６０との間に浮遊容量Ｃ２’が発生することを防止するためである。

フェライト３２の少なくとも両主面３２ａ，３２ｂに第１及び第２中心電極３５，３６を巻回したアイソレータでは、第２中心電極３６のインダクタンスＬ２を大きく設定し、整合容量Ｃ２はＢ電極５４ａをトリミングして容量値を調整することで通過帯域中心周波数を設定するための最小限程度まで小さく設定することが望ましい。インダクタンスＬ２と整合容量Ｃ２からなる並列共振回路の周波数変化に対する共振特性を広帯域とすることで、広い通過周波数帯域での低損失を実現するためである。

同時に、入力整合も広帯域にわたって良好なものとなる。入力整合が高帯域にわたって良好になると、アイソレータの前段となるパワーアンプの負荷インピーダンスが安定するので、パワーアンプの出力波形歪を減少させたり、消費電流も最低限とすることができる。

整合容量Ｃ２が一定程度以上となると、アイソレータの動作帯域が狭帯域となってしまい、損失が増大し、入力整合が狭帯域となることで、アイソレータの前段となるパワーアンプの出力波形歪が増大したり、消費電流が増大する。浮遊容量Ｃ２’の発生を防止すると、アイソレータの実装状態に依存してアイソレータ総体としての整合容量Ｃ２が変化するおそれがなくなる。その結果、アイソレータの出力側の反射損失の中心周波数が安定し、順方向透過特性の中心周波数が安定し、低損失となる。そして、Ｂ電極５４ａとＥ電極５５ｃが対向することで、Ｂ電極５４ａと出力ポートＰ２との間に挿入される整合容量ＣＳ２を形成することができる。

第１及び第２中心電極３５，３６を備えた低損失の２ポート型アイソレータでは、Ｂ電極部分での特性インピーダンスが８０〜３００Ω程度の比較的高インダクタンスとなる。そのため、Ｂ電極部分と出力ポートＰ２との間に直列に整合容量ＣＳ２を挿入して、一般に５０Ωに設計されている通信機器の特性インピーダンスに整合させている。

Ｅ電極５５ｃは出力端子電極であり、もとより回路基板２０内のＣ電極５６ａや通信機器のグランド電極６０との間に容量ＣＰ３を持つ。従って、一定程度まで容量ＣＰ３が発生することは問題がない。

また、Ａ電極５３ａの上方にＢ電極やＤ電極を配置してもよい。アイソレータの上部が通信機器のグランド電極に対向する懸念がないこと、上部に対向して通信機器のシールド板などが配置される場合も、該シールド板との間に一定距離の空隙や誘電率の相対的に低い樹脂材料が介在するので、発生する浮遊容量が非常に小さくなるからである。そして、Ａ電極５３ａの上方にＢ電極やＤ電極を配置することにより生じる容量Ｃ１，ＣＳ１は、アイソレータの整合回路の一部として機能する。

また、Ｅ電極５５ｃの下方に追加的にＥ電極５６ｃを配置したのは、Ｂ電極５４ａとＥ電極５５ｃとで形成する整合容量ＣＳ２の値を調整したり、Ｂ電極５４ａの下方をＥ電極５５ｃで覆う効果をより完全なものとするためである。以上の構成により、整合容量ＣＳ２の容量設計の自由度が向上し、整合容量ＣＰ３の不要な増大を解消することができる。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

特に、２ポート型アイソレータとしての回路構成は任意である。また、回路基板の積層構造も種々の形態を採用でき、終端抵抗が内蔵されていてもよい。また、実施例で示した回路定数はあくまで一例であることは勿論である。

本発明の一実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。 中心電極付きフェライトを示す斜視図である。 前記フェライトを示す斜視図である。 フェライト・磁石組立体を示す分解斜視図である。 組み立てられた回路基板、フェライト・磁石組立体、ヨークを示す断面図である。 前記２ポート型アイソレータの等価回路図である。 回路基板の積層構造を示す分解斜視図である。 回路基板を図７の矢印Ｆでカットした断面図である。 スミスチャート図である。

符号の説明

２０…回路基板
３０…フェライト・磁石組立体
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
２５ａ，５３ａ…Ａ電極
２５ｂ，５２ｂ，５４ａ…Ｂ電極
５４ｃ…Ｄ電極
５５ｃ…Ｅ電極
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Ｃ１…第１整合容量
Ｃ２…第２整合容量
ＣＳ１…第３整合容量
ＣＳ２…第４整合容量
Ｒ…終端抵抗

Claims (4)

1. 永久磁石と、
   前記永久磁石により直流磁界が印加されるフェライトと、
   前記フェライトの少なくとも両主面に互いに絶縁状態で交差するように巻回した第１中心電極及び第２中心電極と、
   前記第１中心電極に対してそれぞれ並列に接続された第１整合容量及び終端抵抗と、
   前記第２中心電極に対して並列に接続された第２整合容量と、
   少なくとも整合容量用の電極を内蔵した回路基板と、
   を備え、
   前記第１中心電極は、一端が入力ポートに第３整合容量を介して電気的に接続され、他端が出力ポートに第４整合容量を介して電気的に接続され、
   前記第２中心電極は、一端が出力ポートに前記第４整合容量を介して電気的に接続され、他端がグランドポートに電気的に接続され、
   前記回路基板に設けられた電極であって、第１中心電極の入力ポート側の電極の下方に、及び／又は、第１中心電極の出力ポート側の電極の下方に、他の電極が配置されていること、
   を特徴とする非可逆回路素子。
2. 第１中心電極の入力ポート側の電極の下方に入力ポートに電気的に接続された電極が配置され、第１中心電極の出力ポート側の電極の下方に出力ポートに電気的に接続された電極が配置されていること、を特徴とする請求項１に記載の非可逆回路素子。
3. 前記回路基板を平面視した場合のほぼ半分の領域には、第１中心電極の入力ポート側の電極の下方に入力ポートに電気的に接続された電極が配置され、
   前記回路基板を平面視した場合の残りのほぼ半分の領域には、第１中心電極の入力ポート側の電極の下方に第１中心電極の出力ポート側の電極が配置されるとともに、その下方に出力ポートに電気的に接続された電極が配置されていること、を特徴とする請求項１に記載の非可逆回路素子。
4. 前記フェライトと前記永久磁石は、前記第１及び第２中心電極が配置された面と平行に両側から永久磁石によって挟着されたフェライト・磁石組立体を構成し、
   前記フェライト・磁石組立体は、前記回路基板上に、前記第１及び第２中心電極が配置された面が該回路基板の表面に対して垂直方向に配置されていること、
   を特徴とする請求項１ないし請求項３のいずれかに記載の非可逆回路素子。

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