JP5136322B2

JP5136322B2 - 非可逆回路素子

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Publication number: JP5136322B2
Application number: JP2008244956A
Authority: JP
Inventors: 聖吾日野
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2008-09-24
Filing date: 2008-09-24
Publication date: 2013-02-06
Anticipated expiration: 2028-09-24
Also published as: JP2010081120A

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

この種の非可逆回路素子として、特許文献１には、低損失の２ポート型アイソレータを開示している。この２ポート型アイソレータは、入力ポートと出力ポートとの間に配置した第１インダクタンス素子（第１中心電極）と、出力ポートとグランドポートとの間に配置した第２インダクタンス素子（第２中心電極）と、第１インダクタンス素子と第１並列共振回路を構成する第１コンデンサと、第２インダクタンス素子と第２並列共振回路を構成する第２コンデンサと、第１並列共振回路に並列接続した抵抗と、で構成され、入力ポートと第１インダクタンス素子との間にインピーダンス調整手段を備えている。このインピーダンス調整手段は、例えば、インダクタとコンデンサとからなる並列共振回路である。

特許文献１に記載のアイソレータにおいて、前記インピーダンス調整手段は不要なリアクタンス成分をキャンセルするためのものである。そのため、不要なリアクタンス成分に合わせてインダクタ及び／又はコンデンサの値を設定する必要があり、インピーダンス調整手段の回路素子値を独立して設定することができなかった。そのため、インピーダンス調整手段で付加的な高調波減衰機能（トラップ機能）を実行的に得ることが困難であり、挿入損失やアイソレーションなどの特性の向上は実現が困難であった。
特開２００６−５０５４３号公報

そこで、本発明の目的は、インピーダンス整合機能を備えるとともに高調波減衰機能をも併せて備え、特性の向上を図ることのできる非可逆回路素子を提供することにある。

前記目的を達成するため、本発明の一形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加される直方体形状のフェライトと、
前記フェライトに互いに電気的に絶縁状態で交差して巻回された第１中心電極及び第２中心電極と、
表面に端子電極が形成された回路基板と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合コンデンサが電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合コンデンサが電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
入力用外部端子電極と前記入力ポートとの間、及び、出力用外部端子電極と前記出力ポートとの間の少なくともいずれか一方にインピーダンス整合用コンデンサが電気的に接続され、
前記インピーダンス整合用コンデンサと前記入力用外部端子電極及び前記出力用外部端子電極との間の少なくともいずれか一方に、インダクタとコンデンサとからなる並列共振回路が電気的に接続され、
前記並列共振回路を構成するインダクタは、チップインダクタであって前記回路基板上に実装されていること、
を特徴とする。

前記非可逆回路素子においては、入力用外部端子電極と入力ポートとの間、及び、出力用外部端子電極と出力ポートとの間の少なくともいずれか一方に、インピーダンス整合用コンデンサと、インダクタとコンデンサとからなる並列共振回路とが接続されており、入出力インピーダンスの整合機能は専らインピーダンス整合用コンデンサが行い、高調波減衰機能は並列共振回路が行う。それゆえ、インピーダンス整合用コンデンサ及び並列共振回路を構成するインダクタとコンデンサをそれぞれ好ましい値に設定することができる。

前記非可逆回路素子は、低損失なアイソレータとするため、中心電極のインダクタンス値を大きく設定している。この場合、入出力インピーダンスが誘導性となり挿入損失が劣化してしまう。インピーダンス整合用コンデンサはこのような挿入損失の劣化を抑制する。また、並列共振回路はその共振周波数において通過特性に減衰極が発生し、共振周波数付近の減衰特性が改善される。この共振周波数を２倍波や３倍波の高調波周波数領域に設定することにより、すぐれた高調波減衰特性が得られる。

本発明によれば、入力用外部端子電極と入力ポートとの間、及び、出力用外部端子電極と出力ポートとの間の少なくともいずれか一方に、インピーダンス整合用コンデンサと、インダクタとコンデンサとからなる並列共振回路とを接続したため、インピーダンス整合機能を備えるとともに高調波減衰機能をも併せて備え、特性の向上を図ることができる。

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。

（第１実施例、図１〜図９参照）
本発明に係る非可逆回路素子の第１実施例である２ポート型アイソレータの分解斜視図を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、概略、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、平板状ヨーク１０と、チップ抵抗Ｒと、チップインダクタＬｓ１とで構成されている。

フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに、絶縁材３４Ａ，３４Ｂにて互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。

また、永久磁石４１はフェライト３２に対して磁界を主面３２ａ，３２ｂに垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２（図１参照）を介して接着され、フェライト・磁石素子３０を形成している。永久磁石４１の主面はフェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の下面に形成された接続用電極３５ａに接続された状態で第１主面３２ａにおいて左下から立ち上がってほぼ水平方向に形成され、右上方に立ち上がって上面の中継用電極３５ｂを介して第２主面３２ｂに回り込む。第２主面３２ｂにおいて、第１中心電極３５は、第１主面３２ａと透視状態でほぼ重なるように形成され、その端部は下面に形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と第２中心電極３６とは、間に絶縁材３４Ａ，３４Ｂが形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａがフェライト３２の下面に形成された接続用電極３５ｃと接続された状態で第２主面３２ｂにおいて第１中心電極３５と斜めに交差する状態で立ち上がり、上面の中継用電極３６ｂを介して第１主面３２ａに回り込み、１ターン目３６ｃが第１主面３２ａにおいて第１中心電極３５と直交する状態で形成されている。１ターン目３６ｃの下端部は下面の中継用電極３６ｄを介して第２主面３２ｂに回り込み、１．５ターン目３６ｅが第２主面３２ｂにおいて立ち上がり、上面の中継用電極３６ｆを介して第１主面３２ａに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋがフェライト３２の表面にそれぞれ形成されている。３ターン目３６ｋの下端部はフェライト３２の下面に形成した接続用電極３６ｌに接続されている。

前記接続用電極３５ａ，３５ｃ，３６ｌや中継用電極３５ｂ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊは、フェライト３２の上下面に形成された凹部に電極用導体を塗布又は充填して形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極はスルーホールに導体膜として形成したものであってもよい。また、多数個取りの手法で製作される場合、マザーフェライト基板に接着剤を介して永久磁石をも積層した状態でカットされることもある。

永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、等価回路である図３に示すように、整合用コンデンサＣ１，Ｃ２、インピーダンス整合用コンデンサＣｓ１，Ｃｓ２、及び、本第１実施例の要部であって以下に詳述する並列共振回路（トラップ回路とも称する）４３を構成するコンデンサＣｓ３が内蔵されている。また、上面には入力端子電極２５、出力端子電極２６、グランド端子電極２７及び接続用端子電極２８ａ，２８ｂがそれぞれ形成され、下面には入力用外部端子電極ＩＮ、出力用外部端子電極ＯＵＴ及びグランド用外部端子電極ＧＮＤがそれぞれ形成されている。なお、等価回路に示されている終端抵抗はチップ抵抗Ｒとして、並列共振回路４３を構成するインダクタはチップインダクタＬｓ１として、それぞれ回路基板２０上に外付けされている。

平板状ヨーク１０は、電磁シールド機能を有するもので、前記フェライト・磁石素子３０の上面に接着剤を介して固定されている。

ここで、前記アイソレータの一回路例を図３の等価回路を参照して説明する。入力用外部端子電極ＩＮは並列共振回路４３（インダクタＬｓ１とコンデンサＣｓ３とからなる）及び整合用コンデンサＣｓ１を介して入力ポートＡ（入力端子電極２５）に接続され、該入力ポートＡは整合用コンデンサＣ１と終端抵抗Ｒとに接続されるとともに、第１中心電極３５の一端（電極３５ａ）に接続されている。第１中心電極３５の他端及び第２中心電極３６の一端（電極３５ｃ）は、出力ポートＢ（出力端子電極２６）に接続されるとともに、終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣｓ２を介して出力用外部端子電極ＯＵＴに接続されている。第２中心電極３６の他端（電極３６ｌ）及びコンデンサＣ２はグランドポートＣ（グランド端子電極２７）に接続され、かつ、グランド用外部端子電極ＧＮＤに接続されている。

図４に以上の等価回路における回路基板２０の内部構造を示す。第１層目（基板２０の表面）には電極２５，２６，２７，２８ａ，２８ｂが形成され、第２層目には電極５１ａ，５１ｂ，５２，５３，５４が形成され、第３層目には電極５５，５６，５７が形成されている。さらに、第４層目には電極５８，５９，６０，６１が形成され、第５層目には電極６２，６３が形成され、第６層目（基板２０の裏面）には電極ＩＮ，ＯＵＴ，ＧＮＤが形成されている。

電極２５（入力ポートＡ）はスルーホールによって電極５２，５５と接続されている。電極２６（出力ポートＢ）はスルーホールによって電極５３，５７と接続されている。電極２７（グランドポートＣ）はスルーホールによって電極５４，６１，６３，ＧＮＤと接続されている。電極２８ａはスルーホールによって電極５１ａ，６０，６２，ＩＮと接続されている。電極２８ｂはスルーホールによって電極５１ｂ、５６，５８と接続されている。また、電極５９はスルーホールによって電極ＯＵＴと接続されている。

以上の積層関係において、コンデンサＣ１は電極５２，５７によって形成され、コンデンサＣ２は電極５７，６１によって形成されている。コンデンサＣｓ１は電極５５，５８によって形成され、コンデンサＣｓ２は電極５７，５９によって形成されている。また、コンデンサＣｓ３は主に電極５６，６０によって形成されている。

前記フェライト・磁石素子３０は、回路基板２０上にフェライト３２の主面３２ａ，３２ｂが垂直方向に位置するように載置され、フェライト３２の下面に形成した接続用電極３５ａ，３５ｃ，３６ｌが回路基板２０上の端子電極２５，２６，２７とリフローはんだ付けによって一体化される。また、チップ抵抗Ｒは端子電極２５，２６に、チップインダクタＬｓ１は端子電極２８ａ，２８ｂに、それぞれ、リフローはんだ付けによって一体化される。

以上の構成からなる２ポート型アイソレータにおいては、第１中心電極３５の一端が入力ポートＡに接続され他端が出力ポートＢに接続され、第２中心電極３６の一端が出力ポートＢに接続され他端がグランドポートＣに接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。

コンデンサＣｓ１は入力側のインピーダンスを５０Ωに整合させ、コンデンサＣｓ２は出力側のインピーダンスを５０Ωに整合させる。並列共振回路４３は本アイソレータの中心周波数の例えば２倍波に相当する減衰極を有するトラップ回路として機能するように、インダクタＬｓ１のインダクタンス値及びコンデンサＣｓ３の容量値が設計されている。

即ち、本アイソレータにあっては、中心電極３５，３６がフェライト３２に巻回されており、それらのインダクタンス値が大きく、そのままでは入出力インピーダンスが誘導性となり、挿入損失が劣化してしまう。そこで、入力用外部端子電極ＩＮと入力ポートＡとの間に整合用コンデンサＣｓ１を挿入し、出力用外部端子電極ＯＵＴと出力ポートＢとの間に整合用コンデンサＣｓ２を挿入することにより、入出力インピーダンスを外部機器のインピーダンス（５０Ω）に整合させ、挿入損失の劣化を抑制する。

また、図５に示すように、トラップ回路４３の共振周波数において通過特性に減衰極Ｍ１，Ｍ２が発生し、共振回路周波数付近の減衰特性が改善される。その共振周波数を高調波周波数領域に設定することにより、優れた高調波減衰特性が得られる。図５では、アイソレータの周波数を１９５０ＭＨｚとし、トラップ回路４３の共振周波数を２倍波に設定している。トラップ回路４３は共振周波数よりも低い周波数においてインダクタとして機能し、かつ、整合用コンデンサＣｓ１と直列に接続されているので、コンデンサＣｓ１の容量値を小さくできる。これにより、回路基板２０内での前記電極５５，５８を小面積化または電極の積層数を減らして回路基板２０を小型化することができる。

トラップ回路４３は共振周波数よりも高い周波数ではコンデンサとして機能し、整合用コンデンサＣｓ１と直列に接続されているので、トラップ回路４３と整合用コンデンサＣｓ１とで合成された容量値は小さくなる。これにより、共振周波数よりも高い周波数において、トラップ回路４３と整合用コンデンサＣｓ１とを合わせた部分のインピーダンスが高くなり、減衰量が改善される。例えば、共振周波数を２倍波に設定した場合、２倍波付近の減衰量が改善されるとともに３倍波の減衰量も改善される（図５のＭ３，Ｍ４参照）。

ここで、トラップ回路４３を構成するインダクタＬｓ１のＱ値について説明する。図７はインダクタＬｓ１のインダクタンス値０．４，０．６，０．８，１．０ｎＨのそれぞれについてＱ値を変化させた場合の２倍波減衰量を示している。また、図８は同様の条件での挿入損失を示している。チップインダクタＬｓ１のインダクタンス値及びＱ値と３倍波減衰特性との関係を図９に示す。特に、図８に示した挿入損失特性からは、インダクタＬｓ１に関してＱ値が２０以上であることが好ましいことが分かる。トラップ回路４３による帯域内挿入損失の劣化が実用上問題のないレベルに抑制される（図６参照）。なお、実際のチップインダクタのインダクタンス値とＱ値とは相反関係があり、インダクタンス値が大きいほどＱ値は小さくなる。そのため、挿入損失及び高調波減衰に対する要求に応じて２０以上のＱ値が得られる範囲でチップインダクタのインダクタンス値を選定する。

ちなみに、インダクタＬｓ１を回路基板２０に内蔵することは不可能ではないが、アイソレータの小型化の要求に対応するためには回路基板２０を小面積かつ薄型化する必要があり、また、容量形成用の電極が回路基板２０の内部に配置されているので、Ｑ値の高いインダクタを基板２０に内蔵することは困難であり、Ｑ値が１０程度であると挿入損失が劣化することになる。

なお、コンデンサＣ１，Ｃ２，Ｃｓ１，Ｃｓ２，Ｃｓ３はチップコンデンサで構成してもよいが、アイソレータ自体の小型化のためには回路基板２０に内蔵することが好ましい。

さらに、本２ポート型アイソレータにおいて、フェライト・磁石素子３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。

（第２実施例、図１０参照）
本発明に係る非可逆回路素子の第２実施例である２ポート型アイソレータの等価回路を図１０に示す。この２ポート型アイソレータは、前記第１実施例で示した並列共振回路４３に加えて、出力側にもインダクタＬｓ２とコンデンサＣｓ４とからなる並列共振回路（トラップ回路）４４を設けたものである。その他の構成は第１実施例と同様であり、トラップ回路４４の作用効果も第１実施例で説明したとおりである。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、永久磁石４１のＮ極とＳ極を反転させれば、入力ポートＡと出力ポートＢが入れ替わる。また、前記第１及び第２中心電極３５，３６の形状は種々に変更することができる。例えば、第１中心電極３５はフェライト３２の主面３２ａ，３２ｂ上で２本に分岐していてもよい。また、第２中心電極３６は１ターン以上巻回されていればよい。

本発明の第１実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。中心電極付きフェライトを示す分解斜視図である。前記２ポート型アイソレータの等価回路図である。前記２ポート型アイソレータの回路基板を示す分解斜視図である。前記２ポート型アイソレータの伝達特性（全体）を示すグラフである前記２ポート型アイソレータの伝達特性（要部）を示すグラフである。トラップ回路を構成するインダクタのＱ値と２倍波減衰量との関係を示すグラフである。トラップ回路を構成するインダクタのＱ値と挿入損失との関係を示すグラフである。トラップ回路を構成するインダクタのＱ値と３倍波減衰量との関係を示すグラフである。本発明の第２実施例である非可逆回路素子（２ポート型アイソレータ）の等価回路図である。

符号の説明

２０…回路基板
２５…入力端子電極
２６…出力端子電極
２７…グランド端子電極
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
４３，４４…並列共振回路
Ａ…入力ポート
Ｂ…出力ポート
Ｃ…グランドポート
Ｒ…抵抗
Ｃ１，Ｃ２…コンデンサ
Ｃｓ１，Ｃｓ２…インピーダンス整合用コンデンサ
Ｃｓ３，Ｃｓ４…並列共振回路用コンデンサ
Ｌｓ１，Ｌｓ２…並列共振回路用インダクタ
ＩＮ…入力用外部端子電極
ＯＵＴ…出力用外部端子電極

Claims

永久磁石と、
前記永久磁石により直流磁界が印加される直方体形状のフェライトと、
前記フェライトに互いに電気的に絶縁状態で交差して巻回された第１中心電極及び第２中心電極と、
表面に端子電極が形成された回路基板と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合コンデンサが電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合コンデンサが電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
入力用外部端子電極と前記入力ポートとの間、及び、出力用外部端子電極と前記出力ポートとの間の少なくともいずれか一方にインピーダンス整合用コンデンサが電気的に接続され、
前記インピーダンス整合用コンデンサと前記入力用外部端子電極及び前記出力用外部端子電極との間の少なくともいずれか一方に、インダクタとコンデンサとからなる並列共振回路が電気的に接続され、
前記並列共振回路を構成するインダクタは、チップインダクタであって前記回路基板上に実装されていること、
を特徴とする非可逆回路素子。
前記チップインダクタはＱ値が２０以上であることを特徴とする請求項１に記載の非可逆回路素子。
前記インピーダンス整合用コンデンサと前記並列共振回路を構成するコンデンサとが前記回路基板内に設けた電極にて形成されていることを特徴とする請求項１又は請求項２に記載の非可逆回路素子。
前記並列共振回路は入力用外部端子電極側及び前記出力用外部端子電極側に接続されていることを特徴とする請求項１ないし請求項３のいずれかに記載の非可逆回路素子。
入力用外部端子電極側に接続された並列共振回路と、出力用外部端子電極側に接続された並列共振回路は、それぞれ共振周波数が異なっていること、を特徴とする請求項４に記載の非可逆回路素子。