JP5233635B2 - 非可逆回路素子 - Google Patents

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

一般に、この種の非可逆回路素子では、互いに絶縁状態で交差する複数の中心電極をフェライトに形成し、該フェライトに永久磁石から直流磁界を印加して中心電極を結合させており、さらにコンデンサや抵抗を含む整合用回路素子を備えている。特許文献１には、フェライトに第１中心電極及び第２中心電極を巻回した状態で配置し、第２中心電極の巻回数を多くすることで大きなインダクタンスを得、挿入損失が低く、広帯域な通過特性を実現した２ポート型アイソレータが記載されている。しかし、この２ポート型アイソレータにおいては、広帯域な通過特性であるがゆえに高調波帯域を減衰させる特性は実現できていない。
特開２００７−２０８９４３号公報

そこで、本発明の目的は、高調波減衰特性の良好な非可逆回路素子を提供することにある。

前記目的を達成するため、本発明の一形態である非可逆回路素子は、
入力端子及び出力端子と、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、
コンデンサを含む整合用回路素子と、
前記入力端子及び前記出力端子の間に配置され、動作の基本波帯の信号を通過させずに高調波帯の信号を逆相にして通過させるＬＣ共振回路と、
前記整合用回路素子の少なくとも一部及び前記ＬＣ共振回路のインダクタと並列コンデンサとを内蔵した積層回路基板と、
を備え、
前記積層回路基板はインダクタ形成層とコンデンサ形成層とを含み、
前記ＬＣ共振回路のインダクタは前記インダクタ形成層の一主面に電極線路として形成され、前記ＬＣ共振回路の並列コンデンサは該電極線路とインダクタ形成層の他主面に形成された電極との間に形成されており、
前記インダクタ形成層の誘電率が前記コンデンサ形成層の誘電率よりも小さいこと、
を特徴とする。

また、本発明の他の形態である非可逆回路素子は、前記インダクタ形成層の厚みが前記コンデンサ形成層の厚みよりも大きいこと、を特徴とする。

前記非可逆回路素子において、ＬＣ共振回路はトラップ回路として機能し、不要な高調波を減衰させる。特に、積層回路基板のインダクタ形成層の誘電率がコンデンサ形成層の誘電率よりも小さいため、あるいは、インダクタ形成層の厚みがコンデンサ形成層の厚みよりも大きいため、ＬＣ共振回路の並列コンデンサの容量値が小さくなり、インダクタの特性インピーダンスが大きくなる。これにて、インダクタのインダクタンス値が大きくなり、ＬＣ共振回路を通過する高調波帯域が広がり、良好な高調波減衰特性が得られる。

また、整合用回路素子を構成するコンデンサを多層回路基板の薄くて誘電率の高いコンデンサ形成層に形成するので、コンデンサ電極を小サイズで形成でき、非可逆回路素子の小型化を図ることができる。

本発明によれば、良好な高調波減衰特性を得ることができ、かつ、非可逆回路素子を小型化することができる。

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。

（非可逆回路素子の構成）
本発明に係る非可逆回路素子の一実施例である２ポート型アイソレータの分解斜視図を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、概略、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、平板状ヨーク１０とで構成されている。

フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに、絶縁材３４Ａ，３４Ｂにて互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。

また、永久磁石４１はフェライト３２に対して磁界を主面３２ａ，３２ｂに垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２（図１参照）を介して接着され、フェライト・磁石素子３０を形成している。永久磁石４１の主面はフェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の下面に形成された接続用電極３５ａに接続された状態で第１主面３２ａにおいて左下から立ち上がってほぼ水平方向に形成され、右上方に立ち上がって上面の中継用電極３５ｂを介して第２主面３２ｂに回り込む。第２主面３２ｂにおいて、第１中心電極３５は、第１主面３２ａと透視状態でほぼ重なるように形成され、その端部は下面に形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と第２中心電極３６とは、間に絶縁材３４Ａ，３４Ｂが形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａがフェライト３２の下面に形成された接続用電極３５ｃと接続された状態で第２主面３２ｂにおいて第１中心電極３５と斜めに交差する状態で立ち上がり、上面の中継用電極３６ｂを介して第１主面３２ａに回り込み、１ターン目３６ｃが第１主面３２ａにおいて第１中心電極３５と直交する状態で形成されている。１ターン目３６ｃの下端部は下面の中継用電極３６ｄを介して第２主面３２ｂに回り込み、１．５ターン目３６ｅが第２主面３２ｂにおいて立ち上がり、上面の中継用電極３６ｆを介して第１主面３２ａに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋがフェライト３２の表面にそれぞれ形成されている。３ターン目３６ｋの下端部はフェライト３２の下面に形成した接続用電極３６ｌに接続されている。

前記接続用電極３５ａ，３５ｃ，３６ｌや中継用電極３５ｂ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊは、フェライト３２の上下面に形成された凹部に電極用導体を塗布又は充填して形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極はスルーホールに導体膜として形成したものであってもよい。また、多数個取りの手法で製作される場合、マザーフェライト基板に接着剤を介してマザー永久磁石をも積層した状態でカットされることもある。

フェライト３２としてはＹＩＧフェライトなどが用いられる。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフやめっきなどの工法で形成することができる。中心電極３５，３６の絶縁材３４Ａ，３４Ｂとしてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜を用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。

永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した多層の積層型基板であり、その内部には、等価回路である図３に示すように、整合用コンデンサＣ１，Ｃ２，Ｃｓ１，Ｃｓ２、及び、ＬＣ共振回路４０を構成するコンデンサＣｈ１，Ｃｈ２とインダクタＬ３と並列コンデンサＬ３Ｃが内蔵されている。また、上面には入力端子電極２５、出力端子電極２６及びグランド端子電極２７が、下面には外部接続用入力端子電極ＩＮ、外部接続用出力端子電極ＯＵＴ及び外部接続用グランド端子電極ＧＮＤがそれぞれ形成されている。なお、等価回路に示されている終端抵抗Ｒはチップ型電子部品として回路基板２０上に外付けされている。

平板状ヨーク１０は、電磁シールド機能を有するもので、前記フェライト・磁石素子３０の上面に接着剤を介して固定されている。

（等価回路）
ここで、前記アイソレータの一回路例を図３の等価回路を参照して説明する。外部接続用入力端子電極ＩＮは整合用コンデンサＣｓ１を介して入力ポートＡ（入力端子電極２５）に接続され、該入力ポートＡは整合用コンデンサＣ１と終端抵抗Ｒとに接続されるとともに、第１中心電極３５の一端（電極３５ａ）が接続されている。第１中心電極３５の他端及び第２中心電極３６の一端（電極３５ｃ）は、出力ポートＢ（出力端子電極２６）に接続されるとともに、終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣｓ２を介して外部接続用出力端子電極ＯＵＴに接続されている。第２中心電極３６の他端（電極３６ｌ）及びコンデンサＣ２はグランドポートＣ（グランド端子電極２７）に接続され、かつ、外部接続用グランド端子電極ＧＮＤに接続されている。

また、外部接続用入力端子電極ＩＮと外部接続用出力端子電極ＯＵＴとの間に、ＬＣ共振回路４０が挿入されている。ＬＣ共振回路４０はインダクタＬ３と、並列コンデンサＬ３Ｃと、直列コンデンサＣｈ１，Ｃｈ２とからなり、インダクタＬ３と並列コンデンサＬ３Ｃは外部接続用グランド端子電極ＧＮＤに接続されている。

前記フェライト・磁石素子３０は、回路基板２０上にフェライト３２の主面３２ａ，３２ｂが垂直方向に位置するように載置され、フェライト３２の下面に形成した接続用電極３５ａ，３５ｃ，３６ｌが回路基板２０上の端子電極２５，２６，２７とリフローはんだ付けによって一体化される。また、チップ型抵抗素子Ｒは端子電極２５，２６にリフローはんだ付けによって一体化される。

（非可逆回路素子の動作）
以上の構成からなる２ポート型アイソレータにおいては、第１中心電極３５の一端が入力ポートＡに接続され他端が出力ポートＢに接続され、第２中心電極３６の一端が出力ポートＢに接続され他端がグランドポートＣに接続されているため、広帯域で挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。

また、フェライト・磁石素子３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。

（高調波の減衰）
前記ＬＣ共振回路４０は、移送器とフィルタの機能を有するトラップ回路であり、動作の基本波帯の信号を通過させずに高調波帯の信号を逆相にして通過させる。ＬＣ共振回路４０を通過した不要波は出力側においてアイソレータを通過した不要波とは逆相となり、互いに打ち消し合うことで不要波（高調波）が減衰する。

（回路基板の構造）
ここで、回路基板２０の多層構造について図４を参照して説明する。回路基板は誘電体シート５１〜５５を積層したもので、上から１枚目のシート５１上には端子電極２５，２６，２７とビアホール導体７１ａ，７１ｂ，７１ｃが形成されている。２枚目のシート５２上にはコンデンサ電極６１，６２，６３とビアホール導体７２ａ，７２ｂが形成されている。３枚目のシート５３上にはコンデンサ電極６４，６５とビアホール導体７３ａが形成されている。４枚目のシート５４上にはコンデンサ電極６６，６７，６８とビアホール導体７４ａ，７４ｂ，７４ｃが形成されている。５枚目のシート５５上には電極線路６９とビアホール導体７５ａ，７５ｂ，７５ｃが形成されている。５枚目のシート５５の裏面には端子電極ＩＮ，ＯＵＴ，ＧＮＤが形成されている。

１層目の端子電極２５はビアホール導体７１ａを介して２層目の電極６２と接続されるとともにビアホール導体７２ａを介して３層目の電極６４と接続されている。４層目の電極６６はビアホール導体７４ａと５層目のビアホール導体７５ａを介して６層目の端子電極ＩＮと接続されている。

１層目の端子電極２６はビアホール導体７１ｂを介して２層目の電極６１と接続されている。４層目の電極６７はビアホール導体７４ｂと５層目のビアホール導体７５ｂを介して６層目の端子電極ＯＵＴと接続されている。

１層目の端子電極２７はビアホール導体７１ｃを介して２層目の電極６３と接続されている。この電極６３はビアホール導体７２ｂと３層目のビアホール導体７３ａを介して４層目の電極６８と接続されている。この電極６８はビアホール導体７４ｃを介して５層目の電極線路６９と接続されている。さらに、電極線路６９はビアホール導体７５ｃを介してグランド端子電極ＧＮＤと接続されている。

以上の積層構造にあっては、コンデンサＣ１は電極６１，６４間及び電極６２，６５間に形成され、コンデンサＣ２は電極６５，６８間に形成されている。コンデンサＣｓ１は電極６４，６６間に形成され、コンデンサＣｓ２は電極６５，６７間に形成されている。コンデンサＣｈ１は電極６６，６９間に形成され、コンデンサＣｈ２は電極６７，６９間に形成されている。

一方、インダクタＬ３は電極線路６９にて形成され、この電極線路６９と外部接続用グランド端子電極ＧＮＤとの間に並列コンデンサＬ３Ｃが形成されている。

（高調波の減衰作用）
ところで、ＬＣ共振回路４０を構成するインダクタＬ３（電極線路６９）の特性インピーダンスＬ３Ｚ０は、インダクタＬ３の単位長さ当たりのインダクタンス値Ｌ３Ｌａと、インダクタＬ３（電極線路６９）とグランド端子電極ＧＮＤとの間に形成される単位長さ当たりのコンデンサの容量値Ｌ３Ｃａとで決まり、Ｌ３Ｚ０＝√（Ｌ３Ｌａ／Ｌ３Ｃａ）で表される。インダクタ形成層（シート５５）の誘電率が小さいか、及び／または、インダクタ形成層（シート５５）の厚みが大きいと、容量値Ｌ３Ｃａが小さくなり、特性インピーダンスＬ３Ｚ０が大きくなる。ここで、インダクタＬ３（電極線路６９）のインダクタンス値をＬ３Ｌとし、電気長をＬ３Ｅとし、リアクタンス値をＬ３Ｘ（＝ω（角周波数）×Ｌ３Ｌ）とすると、Ｌ３Ｘ（＝ω（角周波数）×Ｌ３Ｌ）＝Ｌ３Ｚ０×ｔａｎ（Ｌ３Ｅ）と表されるので、インダクタンス値Ｌ３Ｌが大きくなる。これにより、ＬＣ共振回路４０を通過する高調波の信号の帯域幅が広がり、高調波の減衰帯域が広がるので、優れた高調波減衰特性が得られる。

また、整合用コンデンサを薄くて誘電率の高い層に形成するので、整合用コンデンサの電極を小サイズに形成でき、インダクタＬ３を厚くて誘電率が低い層に形成してもアイソレータを小型化することができる。

また、トラップ用コンデンサＣｈ１，Ｃｈ２は、その容量値が小さいため（およそ１ｐＦ以下）、共振点付近の周波数におけるＬＣ共振回路４０のインピーダンスは高く、ほぼオープンとみなせる。それゆえ、ＬＣ共振回路４０の挿入損失に対する影響は実用上問題のないレベルに抑制される。

また、インダクタの形成層が回路基板２０の実装面側（最下層）に積層されており、アイソレータが搭載されるプリント配線回路基板のグランドと整合用コンデンサの形成層との距離が大きくなり、浮遊容量が低減するので、高性能で特性のばらつきの小さいアイソレータとすることができる。

（回路基板の厚み及び誘電率）
回路基板２０の厚み及び誘電率は、図５に示すような種々の形態を採用できる。図５（Ａ）は、各シート５１〜５５の厚みを同一にし、インダクタ形成層の誘電率をコンデンサ形成層の誘電率よりも小さくしたもので、コンデンサ形成層の厚みｔ１とインダクタ形成層の厚みｔ２は、ｔ１＞ｔ２の関係にある。例えば、コンデンサ形成層の誘電率εｒ１は８、インダクタ形成層の誘電率εｒ２は５であり、コンデンサ形成層の厚みは１００μｍ、インダクタ形成層の厚みは２５μｍである。

図５（Ｂ）は、コンデンサ形成層の厚みｔ１とインダクタ形成層の厚みｔ２を同じ（ｔ１＝ｔ２）にし、インダクタ形成層の誘電率をコンデンサ形成層の誘電率よりも小さくしたものである。例えば、コンデンサ形成層及びインダクタ形成層の厚みはそれぞれ５０μｍ、コンデンサ形成層の誘電率εｒ１は８、インダクタ形成層の誘電率εｒ２は５である。

図５（Ｃ）はコンデンサ形成層の厚みｔ１とインダクタ形成層の厚みｔ２を、ｔ１＜ｔ２の関係とし、インダクタ形成層の誘電率をコンデンサ形成層の誘電率と同じかそれよりも小さくしたものである。例えば、コンデンサ形成層の厚みｔ１は５０μｍ、インダクタ形成層の厚みｔ２は１００μｍ又は７５μｍ、コンデンサ形成層の誘電率εｒ１は８、インダクタ形成層の誘電率εｒ２は５又は８である。

（高調波減衰特性）
次に、前記２ポート型アイソレータにおいてＬＣ共振回路４０を付加したことによる高調波減衰特性について図６、図７及び図８を参照して説明する。

図６は、コンデンサ形成層の厚みｔ１を１００μｍ、インダクタ形成層の厚みｔ２を２５μｍとし、コンデンサ形成層の誘電率εｒ１を８とし、インダクタ形成層の誘電率εｒ２を５，８，１２，１６と変えた場合の高調波減衰特性を示す。この場合、インダクタ形成層の誘電率εｒ２が５のときに良好な特性を示している。

図７は、コンデンサ形成層の誘電率εｒ１とインダクタ形成層の誘電率εｒ２を８とし、コンデンサ形成層の厚みｔ１を５０μｍとし、インダクタ形成層の厚みｔ２を１００μｍ、７５μｍ、５０μｍ、２５μｍと変えた場合の高調波減衰特性を示す。この場合、インダクタ形成層の厚みｔ２が１００μｍ、７５μｍ、５０μｍのときに良好な特性を示している。

図８は、コンデンサ形成層の誘電率εｒ１を８とし、インダクタ形成層の誘電率εｒ２を５とし、コンデンサ形成層の厚みｔ１を５０μｍとし、インダクタ形成層の厚みｔ２を１００μｍ、７５μｍ、５０μｍ、２５μｍと変えた場合の高調波減衰特性を示す。この場合、インダクタ形成層の厚みｔ２が１００μｍ、７５μｍ、５０μｍのときに良好な特性を示している。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、永久磁石４１のＮ極とＳ極を反転させれば、入力ポートＡと出力ポートＢが入れ替わる。また、整合用回路は図３に示したもの以外に種々の回路構成を採用することができる。

また、非可逆回路素子としては２ポート型アイソレータ以外に３ポート型アイソレータであってもよい。さらに、フェライト・磁石素子は、回路基板上にフェライトの主面を垂直に配置する実装形態以外に、フェライトの主面を回路基板上に平行に配置する実装形態であってもよい。さらに、整合用回路素子を構成するコンデンサＣ１，Ｃ２，Ｃｓ１，Ｃｓ２及びトラップ用コンデンサＣｈ１，Ｃｈ２の少なくとも一つはチップ型素子として回路基板上に外付けされていてもよい。トラップ用コンデンサＣｈ１，Ｃｈ２はその容量値が小さいため（およそ１ｐＦ以下）誘電率の小さいインダクタ形成層に形成してもよい。終端抵抗Ｒが回路基板に内蔵されていてもよい。

本発明の一実施例である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。 中心電極付きフェライトを示す分解斜視図である。 ２ポート型アイソレータの一回路例を示す等価回路図である。 回路基板の構成を示す分解斜視図である。 回路基板のコンデンサ形成層及びインダクタ形成層の厚みを示す説明図である。 インダクタ形成層の誘電率を変化させた場合の高調波減衰特性を示すグラフである。 インダクタ形成層の厚みを変化させた場合の高調波減衰特性を示すグラフである。 インダクタ形成層の厚みを変化させた場合の高調波減衰特性を示すグラフである。

符号の説明

２０…回路基板
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４０…ＬＣ共振回路
４１…永久磁石
ＩＮ…外部接続用入力端子電極
ＯＵＴ…外部接続用出力端子電極
ＧＮＤ…外部接続用グランド端子電極
Ｃ１、Ｃ２，Ｃｓ１，Ｃｓ２…整合用コンデンサ
Ｒ…終端抵抗
Ｌ３…インダクタ
Ｌ３Ｃ…並列コンデンサ

Claims (7)

1. 入力端子及び出力端子と、
   永久磁石と、
   前記永久磁石により直流磁界が印加されるフェライトと、
   前記フェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、
   コンデンサを含む整合用回路用素子と、
   前記入力端子及び前記出力端子の間に配置され、動作の基本波帯の信号を通過させずに高調波帯の信号を逆相にして通過させるＬＣ共振回路と、
   前記整合用回路素子の少なくとも一部及び前記ＬＣ共振回路のインダクタと並列コンデンサとを内蔵した積層回路基板と、
   を備え、
   前記積層回路基板はインダクタ形成層とコンデンサ形成層とを含み、
   前記ＬＣ共振回路のインダクタは前記インダクタ形成層の一主面に電極線路として形成され、前記ＬＣ共振回路の並列コンデンサは該電極線路とインダクタ形成層の他主面に形成された電極との間に形成されており、
   前記インダクタ形成層の誘電率が前記コンデンサ形成層の誘電率よりも小さいこと、
   を特徴とする非可逆回路素子。
2. 前記インダクタ形成層の厚みが前記コンデンサ形成層の厚みよりも大きいことを特徴とする請求項１に記載の非可逆回路素子。
3. 入力端子及び出力端子と、
   永久磁石と、
   前記永久磁石により直流磁界が印加されるフェライトと、
   前記フェライトに互いに電気的に絶縁状態で交差して配置された複数の中心電極と、
   コンデンサを含む整合用回路用素子と、
   前記入力端子及び前記出力端子の間に配置され、動作の基本波帯の信号を通過させずに高調波帯の信号を逆相にして通過させるＬＣ共振回路と、
   前記整合用回路素子の少なくとも一部及び前記ＬＣ共振回路のインダクタと並列コンデンサとを内蔵した積層回路基板と、
   を備え、
   前記積層回路基板はインダクタ形成層とコンデンサ形成層とを含み、
   前記ＬＣ共振回路のインダクタは前記インダクタ形成層の一主面に電極線路として形成され、前記ＬＣ共振回路の並列コンデンサは該電極線路とインダクタ形成層の他主面に形成された電極との間に形成されており、
   前記インダクタ形成層の厚みが前記コンデンサ形成層の厚みよりも大きいこと、
   を特徴とする非可逆回路素子。
4. 前記インダクタ形成層は前記積層回路基板の実装面側に積層されていることを特徴とする請求項１ないし請求項３のいずれかに記載の非可逆回路素子。
5. 前記インダクタ形成層の他主面に形成されたコンデンサ電極は外部接続用端子電極であることを特徴とする請求項４に記載の非可逆回路素子。
6. 前記外部接続用端子電極はグランド端子電極であることを特徴とする請求項５に記載の非可逆回路素子。
7. 前記フェライトの対向する主面を一対の永久磁石で挟着してフェライト・磁石素子を形成し、このフェライト・磁石素子を前記積層回路基板上にフェライトの主面が積層回路基板の表面に対して垂直に位置するように実装したこと、を特徴とする請求項１ないし請求項６のいずれかに記載の非可逆回路素子。

Images