JP5024384B2 - 非可逆回路素子 - Google Patents

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

一般に、この種の非可逆回路素子では、中心電極が形成されたフェライトとそれに直流磁界を印加する永久磁石とからなるフェライト・磁石素子や、抵抗やコンデンサ(容量)からなる所定の整合回路素子を備えている。

特許文献１には、低挿入損失を図るために、入力ポートと出力ポートとの間に、結合用コンデンサ素子を挿入した２ポート型アイソレータが記載されている。特許文献２には、同じ目的で、入力ポートと出力ポートとの間に、結合用インダクタ素子を挿入した２ポート型アイソレータが記載されている。これらのアイソレータでは好ましい挿入損失を得ることは可能であるが、２倍波や３倍波などの不要波を減衰させることまでも考慮されていない。
国際公開第２００６／０８０１７２号公報 特開２００６−２１１３７３号公報

そこで、本発明の目的は、挿入損失を悪化させることなく基本波よりも高い周波数の不要波を減衰させることのできる非可逆回路素子を提供することにある。

前記目的を達成するため、本発明の一形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるフェライトと、
前記フェライトに互いに絶縁状態で交差して配置された第１及び第２中心電極と、
を備え、
前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
前記入力ポートと前記出力ポートとの間に、移相器の機能とフィルタの機能とを有し、動作の基本波帯の信号を通過させることのない分岐路が電気的に接続され、
前記移相器は通過した不要波を前記出力ポート側で逆相とし、
前記フィルタは不要波を選択的に通過させること、
を特徴とする。

前記非可逆回路素子において、入力ポートと出力ポートとの間に挿入した分岐路を不要波が通過し、該不要波は分岐路の出口において非可逆回路素子本体回路を通過した不要波の位相と逆相となるため、不要波は大きく減衰されることになる。また、動作の基本波帯では、フィルタの入出力インピーダンスが極めて高いため、事実上分岐路を挿入した影響はなく、挿入損失を悪化させることはない。

本発明によれば、入力ポートと出力ポートとの間に、移相器の機能とフィルタの機能とを有し、動作の基本波帯の信号を通過させることのない分岐路を挿入したため、挿入損失を悪化させることなく基本波よりも高い周波数の不要波を減衰させることができる。

本発明の基本形態である非可逆回路素子（２ポート型アイソレータ）を示す分解斜視図である。 中心電極付きフェライトを示す斜視図である。 前記フェライトの素体を示す斜視図である。 フェライト・磁石素子を示す分解斜視図である。 ２ポート型アイソレータの基本回路例を示す等価回路図である。 分岐路を挿入した第１回路例を示す等価回路図である。 第１回路例の具体例を示す等価回路図である。 分岐路を挿入した第２回路例を示す等価回路図である。 第２回路例の具体例を示す等価回路図である。 図５に示した回路における通過特性を示すグラフである。 図５に示した回路における入出力間位相差特性を示すグラフである。 図７に示した分岐路における通過特性を示すグラフである。 図７に示した分岐路における入出力間位相差特性を示すグラフである。 本発明に係るアイソレータの通過特性を示すグラフである。 本発明に係るアイソレータの他の回路例を示す等価回路図である。

符号の説明

１…アイソレータ
２０…回路基板
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
５０，５０Ａ…分岐路
５１，５１Ａ…移相器
５２，５２Ａ…フィルタ
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Ｃ１…コンデンサ（第１整合容量）
Ｃ２…コンデンサ（第２整合容量）
Ｒ…抵抗

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。なお、各実施例において共通する部品、部分には同じ符号を付し、重複する説明は省略する。

（アイソレータの基本形態、図１〜図５参照）
まず、本発明に係る非可逆回路素子である２ポート型アイソレータの基本形態について説明する。図１に示すように、この２ポート型アイソレータ１は、集中定数型アイソレータであり、概略、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、整合回路素子の一部であるチップタイプの抵抗Ｒとで構成されている。

フェライト３２には、図２に示すように、表裏の主面３２ａ，３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。ここで、フェライト３２は互いに対向する平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。

また、永久磁石４１はフェライト３２に対して直流磁界を主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに対して、例えば、エポキシ系の接着剤４２を介して接着され（図４参照）、フェライト・磁石素子３０を形成している。永久磁石４１の主面４１ａは前記フェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面３２ａ，４１ａ、主面３２ｂ，４１ａどうしを対向させて配置されている。

第１中心電極３５は導体膜にて形成されている。即ち、図２に示すように、この第１中心電極３５は、フェライト３２の第１主面３２ａにおいて右下から立ち上がって２本に分岐した状態で左上に長辺に対して比較的小さな角度で傾斜して形成され、左上方に立ち上がり、上面３２ｃ上の中継用電極３５ａを介して第２主面３２ｂに回り込み、第２主面３２ｂにおいて第１主面３２ａと透視状態で重なるように２本に分岐した状態で形成され、その一端は下面３２ｄに形成された接続用電極３５ｂに接続されている。また、第１中心電極３５の他端は下面３２ｄに形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と以下に説明する第２中心電極３６とは、間に絶縁膜が形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａが第１主面３２ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｂを介して第２主面３２ｂに回り込み、この１ターン目３６ｃが第２主面３２ｂにおいてほぼ垂直に第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は下面３２ｄの中継用電極３６ｄを介して第１主面３２ａに回り込み、この１．５ターン目３６ｅが第１主面３２ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、上面３２ｃ上の中継用電極３６ｆを介して第２主面３２ｂに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋ、中継用電極３６ｌ、３．５ターン目３６ｍ、中継用電極３６ｎ、４ターン目３６ｏ、がフェライト３２の表面にそれぞれ形成されている。また、第２中心電極３６の両端は、それぞれフェライト３２の下面３２ｄに形成された接続用電極３５ｃ，３６ｐに接続されている。なお、接続用電極３５ｃは第１中心電極３５及び第２中心電極３６のそれぞれの端部の接続用電極として共用されている。

また、接続用電極３５ｂ，３５ｃ，３６ｐや中継用電極３５ａ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊ，３６ｌ，３６ｎはフェライト３２の上下面３２ｃ，３２ｄに形成された凹部３７（図３参照）に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填して形成されている。また、上下面３２ｃ，３２ｄには各種電極と平行にダミー凹部３８も形成され、かつ、ダミー電極３９ａ，３９ｂ，３９ｃが形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極は凹部３７，３８に導体膜として形成したものであってもよい。

フェライト３２としてはＹＩＧフェライトなどが用いられている。第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフやめっきなどの工法で形成することができる。中心電極３５，３６の絶縁膜としてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。

なお、フェライト３２を絶縁膜及び各種電極を含めて磁性体材料にて一体的に焼成することが可能である。この場合、各種電極を高温焼成に耐えるＣｕ，Ｐｄ，Ａｇ又はＰｄ／Ａｇを用いることになる。

永久磁石４１は、通常、ストロンチウム系、バリウム系、ランタン−コバルト系のフェライトマグネットが用いられる。永久磁石４１とフェライト３２とを接着する接着剤４２としては、一液性の熱硬化型エポキシ接着剤を用いることが最適である。

回路基板２０は、セラミックによる多層基板として構成されており、その表面には、前記フェライト・磁石素子３０や整合回路素子の一部であるチップタイプの抵抗Ｒを実装するための端子電極２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅや入出力用電極２６，２７、グランド電極２８が形成されている。また、図５を参照して以下に説明する整合回路素子（コンデンサＣ２，ＣＳ１，ＣＳ２、ＣＰ１，ＣＰ２，ＣＰ３）が回路基板２０に内部電極として形成され、ビアホール導体などを介して所定の回路が構成されている。

前記フェライト・磁石素子３０は、回路基板２０上に載置され、フェライト３２の下面３２ｄの電極３５ｂ，３５ｃ，３６ｐが回路基板２０上の端子電極２５ａ，２５ｂ，２５ｃとリフローはんだ付けされて一体化されるとともに、永久磁石４１の下面が回路基板２０上に接着剤にて一体化される。また、抵抗Ｒが回路基板２０上の端子電極２５ｄ，２５ｅとリフローはんだ付けされる。

（回路構成、図５参照）
ここで、前記アイソレータ１の回路例を図５の等価回路に示す。入力ポートＰ１は整合用コンデンサＣＳ１を介して整合用コンデンサＣ１と終端抵抗Ｒとに接続され、整合用コンデンサＣＳ１は第１中心電極３５の一端に接続されている。第１中心電極３５の他端及び第２中心電極３６の一端は、終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣＳ２を介して出力ポートＰ２に接続されている。第２中心電極３６の他端及びコンデンサＣ２はグランドポートＰ３に接続されている。

また、入力ポートＰ１とコンデンサＣＳ１との間にはグランドに落とされたコンデンサＣＰ１が接続され、コンデンサＣＳ１と第１中心電極３５の一端との間にはグランドに落とされたコンデンサＣＰ２が接続されている。さらに、出力ポートＰ２とコンデンサＣＳ２との間にはグランドに落とされたコンデンサＣＰ３が接続されている。

以上の等価回路からなる２ポート型アイソレータ１においては、第１中心電極３５の一端が入力ポートＰ１に接続され他端が出力ポートＰ２に接続され、第２中心電極３６の一端が出力ポートＰ２に接続され他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。

また、フェライト・磁石素子３０は、フェライト３２と一対の永久磁石４１が接着剤４２で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。

ここで、前記各種整合回路素子の機能について説明する。コンデンサＣ１はアイソレーションの周波数を決定し、動作周波数帯でアイソレーションが最大となる値が好ましい。コンデンサＣ２は通過周波数を決定し、動作周波数帯で挿入損失が最小となる値が好ましい。コンデンサＣＳ１，ＣＳ２はアイソレータ１を５０Ωの特性インピーダンスに整合させる。それぞれ、動作周波数帯で挿入損失が最小となる値が好ましい。抵抗Ｒはアイソレータ１の終端抵抗として逆方向電力を吸収する。動作周波数帯でアイソレーションが最大となる値が好ましい。

コンデンサＣＰ１，ＣＰ２，ＣＰ３はアイソレータ１を５０Ωの特性インピーダンスに整合させる。コンデンサＣＰ１，ＣＰ２はそれぞれ動作周波数帯で入力リターンロスが最大、挿入損失が最小となる値が好ましい。コンデンサＣＰ３は動作周波数帯で出力リターンロスが最大、挿入損失が最小となる値が好ましい。

（分岐路、図６〜図９参照）
ところで、本発明に係る非可逆回路素子は、前記基本形態であるアイソレータ１に対して、第１回路例として図６に示すように、入力ポートＰ１と出力ポートＰ２との間に、移相器５１とフィルタ５２とからなり、動作の基本波帯の信号を通過させることのない分岐路５０を電気的に接続した。

移相器５１は、コンデンサや可変長同軸管などによって構成することができ、通過した不要波を出力ポートＰ２側でアイソレータ１を通過した不要波とは逆相とする。分岐路５０を通過した不要波とアイソレータ１を通過した不要波とは出力ポートＰ２で合流する。このとき、二つの不要波が逆位相であると互いに打ち消し合うことで不要波が減衰する。

フィルタ５２は減衰させたい不要波（２倍波、３倍波、４倍波、５倍波などの高調波）を選択的に通過させる。望ましくは、不要波の分岐路５０の出口での振幅がアイソレータ１を通過した不要波の振幅と概ね同等になる程度に通過させることである。フィルタ５２としては、高域通過フィルタ、帯域通過フィルタ、低域通過フィルタ、帯域阻止フィルタなどを用いることができる。

フィルタ５２が高域通過フィルタの場合、遮断周波数は基本波周波数の１．５倍以上３．５倍以下に設定することが好ましい。帯域通過フィルタの場合、通過周波数の中心値が基本波周波数の１．５倍以上３．５倍以下に設定することが好ましい。帯域阻止フィルタの場合、阻止帯域が基本波周波数又はその近傍に設定することが好ましい。

図７に分岐路５０を高域通過フィルタで構成した具体例を示す。高域通過フィルタは二つのコンデンサＣｈ１，Ｃｈ２とその間に接続したインダクタＬ３とからなるＴ型回路として３倍波を減衰させるように構成されている。

図８には、入力ポートＰ１と出力ポートＰ２との間に二つの分岐路５０，５０Ａを並列に挿入した第２回路例を示す。具体的には、図９に示すように、分岐路５０は図７に示したＴ型の高域通過フィルタであって３倍波を減衰させるように構成されている。分岐路５０Ａは、コンデンサＣｈ３，Ｃｈ４とその間に接続したコンデンサＣｈ５とインダクタＬ４との並列共振回路とからなる単段の帯域通過フィルタであって、２倍波を減衰させるように構成されている。

以上説明した分岐路５０，５０Ａは、各素子を前記回路基板２０に内蔵した状態で形成することができる。勿論、回路基板２０に外付けで構成してもよい。

（アイソレータ及び分岐路の特性、図１０〜図１４参照）
次に、図５に示した基本回路例を備えたアイソレータ部分の特性、及び、図７に示した第１回路例（分岐路５０）の特性について説明する。測定した回路定数は以下のとおりである。

第１中心電極（インダクタＬ１）：１．７ｎＨ
第２中心電極（インダクタＬ２）：２２ｎＨ
コンデンサＣ１：４ｐＦ
コンデンサＣ２：０．３ｐＦ
コンデンサＣＳ１：２．５ｐＦ
コンデンサＣＳ２：３．５ｐＦ
抵抗：３９０Ω
コンデンサＣＰ１：０．０５ｐＦ
コンデンサＣＰ２：０．０５ｐＦ
コンデンサＣＰ３：０．０５ｐＦ
コンデンサＣｈ１：０．３ｐＦ
コンデンサＣｈ２：０．３ｐＦ
インダクタＬ３：１．０ｎＨ

図１０は図５に示したアイソレータ部分の通過（振幅）特性を示す。図１１は同じアイソレータ部分の入出力間位相差の特性を示す。図１２は図７に示した分岐路５０部分の通過（振幅）特性を示す。図１３は同じ分岐路５０部分の入出力間位相差の特性を示す。図１４は分岐路５０を備えたアイソレータの通過（振幅）特性を示す。

基本波周波数は約１．９ＧＨｚであり、図１０と図１４とを比較すると明らかなように、４．２ＧＨｚ以上の周波数において通過特性が減衰していることが分かる。この例では、減衰量が数ｄＢから１０ｄＢ程度である。これは、図１０と図１２との比較、図１１と図１３との比較から分析すると、振幅が完全に一致し、かつ、位相差が正確に１８０°（逆相）となっている周波数がないことによる。しかしながら、簡単な分岐路によって一定の効果を得ることができる。

また、分岐路を挿入することによって、高性能化（低挿入損失化、高アイソレーション化）を図ることができる。即ち、アイソレータの基本波帯ではフィルタの入出力のインピーダンスが極めて高く、事実上分岐路が接続されていないのと同じ状態となるため、基本波帯での動作に影響を与えることがない。

さらに、アイソレータを小型化、薄型化することができる。即ち、Ｑ値の高いインダクタなど大型化しやすい部品を使用することなく、不要波減衰用の回路を形成できる。

また、分岐路の設計に応じて広帯域や複数帯域の減衰を得ることができる。共振を用いたトラップ回路をアイソレータに追加すると、特定の周波数帯の信号のみを減衰させ得る。しかし、分岐路を用いると広い周波数帯あるいは複数の周波数帯にわたって不要波を減衰させることができる。

また、分岐路はアイソレータの内部回路の動作インピーダンスの影響を受けることはない。即ち、分岐路はアイソレータの内部回路の動作とは独立して設計が可能であり、機能する。例えば、前記アイソレータ１の動作が５０Ωに対して相対的に高い７０〜２００Ω程度のインピーダンスで行われ、入出力の整合回路で５０Ωにインピーダンス変換されているような場合でも、動作上や設計上の影響はない。

なお、これまでは、中心電極３５，３６がフェライト３２の二つの主面３２ａ，３２ｂにわたって巻回されているアイソレータへの適用例として説明した。しかし、中心電極がフェライトの一主面又は一主面と側面に近接して設けたアイソレータであっても前記分岐路を設けて所望の効果を得ることができる。この場合、フェライトは回路基板上に主面が基板の表面と平行に位置するように配置される。そして、フェライトの他の主面には中心電極を整合回路や入出力端子に接続するための接続電極が設けられる。図１５にこの形態のアイソレータに移相器５１及びフィルタ５２からなる分岐路５０を接続した等価回路を示す。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

特に、整合回路の構成は任意である。また、フェライト・磁石素子や整合回路素子を基板の表面に接合する方法としては、前記実施例に示したはんだ接合以外に、導電性接着剤による接合、超音波による接合、ブリッジボンディングによる接合などを用いてもよい。

以上のように、本発明は、非可逆回路素子に有用であり、特に、挿入損失を悪化させることなく基本波よりも高い周波数の不要波を減衰させることができる点で優れている。

Claims (5)

1. 永久磁石と、
   前記永久磁石により直流磁界が印加されるフェライトと、
   前記フェライトに互いに絶縁状態で交差して配置された第１及び第２中心電極と、
   を備え、
   前記第１中心電極は、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続され、
   前記第２中心電極は、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続され、
   前記入力ポートと前記出力ポートとの間に第１整合容量が電気的に接続され、
   前記出力ポートと前記グランドポートとの間に第２整合容量が電気的に接続され、
   前記入力ポートと前記出力ポートとの間に抵抗が電気的に接続され、
   前記入力ポートと前記出力ポートとの間に、移相器の機能とフィルタの機能とを有し、動作の基本波帯の信号を通過させることのない分岐路が電気的に接続され、
   前記移相器は通過した不要波を前記出力ポート側で逆相とし、
   前記フィルタは不要波を選択的に通過させること、
   を特徴とする非可逆回路素子。
2. 前記第１及び第２中心電極は前記フェライトの互いに平行な両主面に導体膜にて形成されていることを特徴とする請求の範囲第１項に記載の非可逆回路素子。
3. 前記第２中心電極は前記フェライトに少なくとも１ターン巻回されていることを特徴とする請求の範囲第２項に記載の非可逆回路素子。
4. 複数の前記分岐路が前記入力ポートと前記出力ポートとの間に並列に電気的に接続されていることを特徴とする請求の範囲第１項ないし第３項のいずれかに記載の非可逆回路素子。
5. 前記フィルタは、高域通過フィルタ、帯域通過フィルタ、低域通過フィルタ、帯域阻止フィルタのいずれかからなることを特徴とする請求の範囲第１項ないし第４項のいずれかに記載の非可逆回路素子。

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