JP2006211373A - ２ポート型非可逆回路素子及び通信装置 - Google Patents

Abstract

【課題】 要求仕様に合わせてアイソレーション特性を自由に調整することができる小型で低挿入損失の２ポート型非可逆回路素子及び通信装置を得る。
【解決手段】 第１中心電極L1の一端が入力ポートP1に電気的に接続され、他端が出力ポートP2に電気的に接続されている。第２中心電極L2の一端は出力ポートP2に電気的に接続され、他端が接地ポートP3に電気的に接続されている。入力ポートP1と出力ポートP2の間には、共振用コンデンサC1と終端抵抗Ｒが電気的に並列に接続されている。出力ポートP2と接地ポートP3の間には、共振用コンデンサC2が電気的に接続されている。入力ポートP1と入力端子14との間及び出力ポートP2と出力端子15との間には、それぞれインピーダンスを整合するための整合用コンデンサCs1，Cs2が電気的に接続されている。入力端子14と出力端子15との間には結合用インダクタ素子Ls1が電気的に接続されている。
【選択図】 図１

Description

本発明は、２ポート型非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータなどの２ポート型非可逆回路素子及び通信装置に関する。

従来より、この種の２ポート型非可逆回路素子として、特許文献１に記載の２ポート型アイソレータが開示されている。この２ポート型アイソレータの基本的な等価回路を図１５に示す。２ポート型アイソレータ３０１は、第１中心電極Ｌ１の一端が入力ポートＰ１を介して入力端子３１４に電気的に接続されている。第１中心電極Ｌ１の他端は出力ポートＰ２を介して出力端子３１５に電気的に接続されている。

一方、第２中心電極Ｌ２の一端が出力ポートＰ２を介して出力端子３１５に電気的に接続されている。第２中心電極Ｌ２の他端は接地ポートＰ３を介して接地されている。整合用コンデンサＣ１と抵抗Ｒからなる並列ＲＣ回路は、入力ポートＰ１と出力ポートＰ２の間に電気的に接続されている。整合用コンデンサＣ２は出力ポートＰ２と接地ポートＰ３の間に電気的に接続されている。

そして、第１中心電極Ｌ１と整合用コンデンサＣ１にて第１のＬＣ並列共振回路を構成し、第２中心電極Ｌ２と整合用コンデンサＣ２にて第２のＬＣ並列共振回路を構成している。この構成では、入力ポートＰ１から出力ポートＰ２に信号が伝搬する際、入力ポートＰ１と出力ポートＰ２間の第１のＬＣ並列共振回路は共振することがなく、第２のＬＣ並列共振回路が共振しているだけなので、挿入損失を小さくできる。

ところで、非可逆回路素子に要求される電気特性項目の中で、一般的に重要なのは挿入損失とアイソレーションであり、それらに対する要求仕様は通信システムや通信回路構成や携帯端末に付加する機能により変化する。要求仕様と実際の特性を比較すると、挿入損失は要求仕様を十分満足しているけれども、アイソレーションは要求仕様を満足していない場合や、逆にアイソレーションは要求仕様を十分満足しているけれども、挿入損失は要求仕様を満足していない場合が生じる。

従来の２ポート型アイソレータ３０１において、第１中心電極Ｌ１のインダクタンスを大きくした場合、挿入損失は大きくなるものの、広帯域のアイソレーション特性が得られる。

しかし、以下の（１）、（２）の方法で中心電極Ｌ１のインダクタンスを一定以上大きくした場合、それぞれ問題が発生し、挿入損失特性を自由に調整することができなかった。

（１）中心電極Ｌ１を長くした場合、それに伴いフェライトが大きくなり、製品サイズの小型化ができなかった。
（２）フェライトに中心電極Ｌ１を巻き回している場合、巻き回数を多くすると中心電極の間隔が狭くなり、ショート不良が多発した。ショートが発生しないように十分な間隔を設けると、製品サイズの小型化ができなかった。

また、中心電極Ｌ１のインダクタンスを一定以上大きくした場合、ＰＣＳやＷ−ＣＤＭＡなどの比較的高周波帯（それぞれの中心周波数は１８８０ＭＨｚと１９５０ＭＨｚ）のシステムにおいて、中心電極Ｌ１と並列共振回路を構成するコンデンサＣ１の容量値が非常に小さくなる。このため、容量値の測定や調整が困難で量産が不可能であった。また、必要とする容量値よりも浮遊容量の方が大きくなる場合があり、所望の周波数でアイソレータ３０１を動作させることができなかった。さらには、中心電極Ｌ１の電気長がλ／４以上になり、中心電極Ｌ１がインダクタとして機能しない場合があり、並列共振回路を構成することができなかった。
特開２００４−８８７４４号公報

そこで、本発明の目的は、要求仕様に合わせてアイソレーション特性を自由に調整することができる小型で低挿入損失の２ポート型非可逆回路素子及び通信装置を提供することにある。

前記目的を達成するため、本発明に係る２ポート型非可逆回路素子は、永久磁石と、該永久磁石により直流磁界が印加されるフェライトと、該フェライトに配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続された第１中心電極と、該第１中心電極と電気的絶縁状態で交差して前記フェライトに配置され、一端が出力ポートに電気的に接続され、他端が接地ポートに電気的に接続された第２中心電極と、前記入力ポートと前記出力ポートの間に電気的に接続された第１コンデンサと、前記入力ポートと前記出力ポートの間に電気的に接続された抵抗と、前記出力ポートと前記接地ポートの間に電気的に接続された第２コンデンサと、入力端子と、出力端子と、を備え、前記入力ポートと入力端子との間又は前記出力ポートと出力端子との間の少なくとも一方に第３コンデンサが接続され、入力端子と出力端子との間にインダクタ素子が電気的に接続されていることを特徴とする。

また、前記第１、第２、第３コンデンサ、前記インダクタ素子、前記抵抗、前記入力端子及び前記出力端子が多層基板の内部もしくは表面に電極膜で形成され、該多層基板上に前記永久磁石、前記フェライト、前記第１、第２中心電極及び磁気回路を形成するヨークが配置されていることを特徴とする。これにより、非可逆回路素子の小型化及び低コスト化を達成することができる。

さらに、前記インダクタ素子として汎用のチップインダクタを用いることにより、低コストで所望の特性を実現することができる。

また、本発明に係る通信装置は、前記特徴を有する２ポート型非可逆回路素子を備えたものであり、アイソレーションの広帯域化が得られる。

本発明によれば、入力ポートと入力端子との間又は出力ポートと出力端子との間の少なくとも一方に第３コンデンサが接続され、入力端子と出力端子との間にインダクタ素子が電気的に接続されているので、広帯域のアイソレーション特性が得られる。この結果、要求仕様に合わせてアイソレーション特性を自由に調整することができる２ポート型非可逆回路素子及び通信装置を得ることができる。

以下に、本発明に係る２ポート型非可逆回路素子及び通信装置の実施例について添付図面を参照して説明する。

本発明に係る２ポート型非可逆回路素子の電気回路の代表例を図１〜図５に示す。これらの２ポート型非可逆回路素子は集中定数型アイソレータである。

図１に示された２ポート型アイソレータ１Ａは、第１中心電極Ｌ１の一端が入力ポートＰ１に電気的に接続され、他端が出力ポートＰ２に電気的に接続されている。第２中心電極Ｌ２の一端は出力ポートＰ２に電気的に接続され、他端が接地ポートＰ３に電気的に接続されている。入力ポートＰ１と出力ポートＰ２の間には、共振用コンデンサＣ１と終端抵抗Ｒが電気的に並列に接続されている。出力ポートＰ２と接地ポートＰ３の間には、共振用コンデンサＣ２が電気的に接続されている。入力ポートＰ１と入力端子１４との間及び出力ポートＰ２と出力端子１５との間には、それぞれインピーダンスを整合するための整合用コンデンサＣｓ１，Ｃｓ２が電気的に接続されている。さらに、入力端子１４と出力端子１５との間には結合用インダクタ素子Ｌｓ１が電気的に接続されている。

そして、入力ポートＰ１と出力ポートＰ２間には、第１中心電極Ｌ１と共振用コンデンサＣ１が並列共振回路を構成している。出力ポートＰ２とアースの間には、第２中心電極Ｌ２と共振用コンデンサＣ２とが並列共振回路を構成している。

ここで、結合用インダクタ素子Ｌｓ１を接続する前のアイソレータ１Ａは、順方向伝送時は出力端子１５での伝送信号の位相が入力端子１４での伝送信号の位相より進み、逆方向伝送時は入力端子１４での伝送信号の位相が出力端子１５での伝送信号の位相より進む。一方、結合用インダクタ素子Ｌｓ１は、順方向伝送時でも逆方向伝送時でも、伝送信号の位相を遅らせる。従って、入力端子１４と出力端子１５との間を結合用インダクタ素子Ｌｓ１で接続したアイソレータ１Ａは、逆方向伝送時において、中心電極Ｌ１，Ｌ２間の磁気結合の作用で伝送する信号と、結合用インダクタ素子Ｌｓ１を介して伝送する信号とが逆相であり、互いに打ち消し合って弱められ、伝送信号全体として小さくなる。即ち、広帯域のアイソレーション特性が得られる。この効果は、結合用インダクタ素子Ｌｓ１のインダクタンスが小さくなるにしたがって顕著になる。

この結果、第１中心電極Ｌ１を長くして第１中心電極Ｌ１のインダクタンスを大きくする必要がないので、アイソレータ１Ａを小型化できる。また、第１中心電極Ｌ１のインダクタンスを大きくしなくてもよいため、共振用コンデンサＣ１の容量値の測定や調整が不能になるほど小さくしなくてもよい。従って、ＰＣＳやＷ−ＣＤＭＡなどの比較的高周波帯（それぞれの中心周波数は１８８０ＭＨｚと１９５０ＭＨｚ）のシステムに容易に対応できる。

なお、アイソレーション特性が広帯域化する一方で、順方向伝送特性が狭帯域化かつ高挿入損失化する。なぜなら、順方向伝送時において、中心電極Ｌ１，Ｌ２間の磁気結合の作用で伝送する順方向信号と、結合用インダクタ素子Ｌｓ１を介して伝送する順方向信号とが逆方向伝送時と同様に弱め合い、順方向伝送信号全体として小さくなるからである。

また、図２に示された２ポート型アイソレータ１Ｂは、入力端子１４と出力ポートＰ２との間に結合用インダクタ素子Ｌｓ１が電気的に接続されているものである。図３に示された２ポート型アイソレータ１Ｃは、入力ポートＰ１と出力端子１５との間に結合用インダクタ素子Ｌｓ１が電気的に接続されているものである。図４に示された２ポート型アイソレータ１Ｄは、入力端子１４と出力ポートＰ２との間に結合用インダクタ素子Ｌｓ１が電気的に接続され、かつ、出力ポートＰ２と出力端子１５との間にインピーダンス整合用コンデンサＣｓ２が接続されていないものである。図５に示された２ポート型アイソレータ１Ｅは、入力ポートＰ１と出力端子１５との間に結合用インダクタ素子Ｌｓ１が電気的に接続され、かつ、入力端子１４と入力ポートＰ１との間にインピーダンス整合用コンデンサＣｓ１が接続されていないものである。

これらアイソレータ１Ａ〜１Ｅのそれぞれの特徴について、表１を参照しながら詳細に説明する。表１はアイソレーションを一定にしたときのアイソレータ１Ａ〜１Ｅの挿入損失を比較したものである。表１の挿入損失やアイソレーションの値は、１７１０〜１９１０ＭＨｚ帯域での最悪値（但し、要求規格値を満足できる値）である。

アイソレーションを一定（１０．３ｄＢ）にして挿入損失特性を比較した場合、図１〜図３のアイソレータ１Ａ〜１Ｃの挿入損失値は０．５７〜０．５９ｄＢとなり、大きな差は認められない。これは、アイソレーションを一定にするということは結局、中心電極Ｌ１，Ｌ２の磁気結合により伝送する逆方向信号と、結合用インダクタ素子Ｌｓ１を介して伝送する逆方向信号との合計量を一定にすることと等価であり、順方向信号は逆方向信号に比例して大きくなるからであると考えられる。

図１のアイソレータ１Ａは、図２，３のアイソレータ１Ｂ，１Ｃと比較して、インピーダンス整合用コンデンサＣｓ１，Ｃｓ２の容量が小さくなる傾向が認められる。一般的に小さい容量であれば、電極面積を小さくすることができるため、製品サイズの小型化に有利である。図２のアイソレータ１Ｂと図３のアイソレータ１Ｃでは電気特性の優劣は認められず、容量値にも差がない。

また、図１〜図３のアイソレータ１Ａ〜１Ｃのいずれを選択するかは、電極配置との関係で決定されることもある。例えば、図１のアイソレータ１Ａは入力端子電極と出力端子電極が近い場合に有効である。図２のアイソレータ１Ｂは入力端子電極と出力ポート電極が近い場合に有効である。図３のアイソレータ１Ｃは入力ポート電極と出力端子電極が近い場合に有効である。

図４，５のアイソレータ１Ｄ，１Ｅの挿入損失値は０．７７〜０．８１ｄＢとなり、図１〜図３のアイソレータ１Ａ〜１Ｃと比較して０．２ｄＢ程度悪い。これは、インピーダンス整合用コンデンサＣｓ１あるいはＣｓ２を接続しなくても、入力反射損失Ｓ１１あるいは出力反射損失Ｓ２２のインピーダンスが５０＋ｊ０Ωになるように、中心電極Ｌ１あるいはＬ２の巻回数を減らしているので、中心電極Ｌ１とＬ２の結合係数が小さくなっているからであると考えられる。

図４のアイソレータ１Ｄは、他のアイソレータと比較して共振用コンデンサＣ２が大きくなる傾向が認められる。これは、インピーダンス整合用コンデンサＣｓ２を接続しなくても、出力反射損失Ｓ２２のインピーダンスが５０＋ｊ０Ωになるように、中心電極Ｌ２のインダクタンスを小さくしたからである。また、中心電極Ｌ２のインダクタンスが小さくてアイソレーションが元々良いので、結合用インダクタ素子Ｌｓ１のインダクタンスが大きい。さらに、インピーダンス整合用コンデンサＣｓ１が、他のアイソレータと比較して大きくなる傾向が認められる。図４のアイソレータ１Ｄは、中心電極Ｌ２の巻回数を多くできないなどの物理的理由で中心電極Ｌ２のインダクタンスを大きくできない場合に有効である。

図５のアイソレータ１Ｅは、他のアイソレータと比較して共振用コンデンサＣ１が大きくなる傾向が認められる。これは、インピーダンス整合用コンデンサＣｓ１を接続しなくても、入力反射損失Ｓ１１のインピーダンスが５０＋ｊ０Ωになるように、中心電極Ｌ１のインダクタンスを小さくしたからである。また、中心電極Ｌ１のインダクタンスが小さくてアイソレーションが劣化してしまうのを補うために、結合用インダクタ素子Ｌｓ１のインダクタンスが小さくなっている。図５のアイソレータ１Ｅは、中心電極Ｌ１の巻回数を多くできないなどの物理的理由で中心電極Ｌ１のインダクタンスを大きくできない場合に有効である。

なお、表１中の中心電極Ｌ１，Ｌ２のインダクタンス値や共振用コンデンサＣ１，Ｃ２などの容量値は、中心電極Ｌ１，Ｌ２間の相互インダクタンスや結合係数、中心電極Ｌ１とＬ２の交差角度及びフェライトの材料定数や直流磁界強度などのパラメータで左右される値であるため、簡潔な計算式で表すことは困難である。従って、以下に説明する方法で、これらインダクタンスや容量の最適値を設定した。以下、図２に示すアイソレータ１Ｂを例にして説明する。

まず、図２に示すアイソレータ１Ｂにおいて、インピーダンス整合用コンデンサＣｓ１，Ｃｓ２及び結合用インダクタ素子Ｌｓ１を接続する前の構成で、中心電極Ｌ１，Ｌ２のインダクタンス値及び共振用コンデンサＣ１，Ｃ２の容量値の最適設計を行う。

所望の中心周波数ｆ（０）で並列共振するように、以下の関係式から中心電極Ｌ１，Ｌ２のインダクタンス値及び共振用コンデンサＣ１，Ｃ２の容量値を選択する。
ｆ（０）＝１／（２π・√（Ｌ１・Ｃ１））
ｆ（０）＝１／（２π・√（Ｌ２・Ｃ２））

中心電極Ｌ１のインダクタンス値と共振用コンデンサＣ１の容量値の比率、並びに、中心電極Ｌ２のインダクタンス値と共振用コンデンサＣ２の容量値の比率は、実験により特性が最良になるように決定する。このとき、中心電極Ｌ１，Ｌ２の線路長の設定に際し、λ／４の電気長との関係は、以下の関係式が成立するように設定する。
中心電極Ｌ１（Ｌ２）の線路長＜＜ｃ／（４・ｆ（０）・√εｒ）
ｃ：光速
εｒ：フェライトの比誘電率

即ち、中心電極Ｌ１，Ｌ２のインダクタンス値及び共振用コンデンサＣ１，Ｃ２の容量値は、入出力インピーダンスの実数部が所定の値（一般的に外部回路のインピーダンスが５０Ωの場合、これに整合させるために５０Ω）となるように設定する。このとき、中心電極Ｌ１，Ｌ２の線路長はλ／４未満となるように選定する。こうして、図２のアイソレータ１Ｂの中心電極Ｌ１のインダクタンス値は１．３ｎＨ、中心電極Ｌ２のインダクタンス値は７．８ｎＨ、共振用コンデンサＣ１の容量値は６ｐＦ及び共振用コンデンサＣ２の容量値は１ｐＦに決定した。このときの入力インピーダンスは５０＋ｊ２９Ωであり、出力インピーダンスは５０＋ｊ２９Ωであった。

また、終端抵抗Ｒの抵抗値は、アイソレーションの帯域が最大になるように、実験で７０Ωに決定した。

次に、整合用コンデンサＣｓ１，Ｃｓ２の容量値は、整合用コンデンサＣｓ１，Ｃｓ２を接続する前のアイソレータ１Ｂの入出力インピーダンスが５０＋ｊＸΩであると仮定すると、以下の計算式により求められる。即ち、虚数部Ｘが０になるように整合用コンデンサＣｓ１，Ｃｓ２の容量を設定する。
Ｃｓ１、Ｃｓ２＝１／（２π・ｆ（０）・Ｘ）

こうして、図２のアイソレータ１Ｂの整合用コンデンサＣｓ１の容量値は３ｐＦ、整合用コンデンサＣｓ２の容量値は３ｐＦに決定した。なお、整合用コンデンサＣｓ１，Ｃｓ２を接続することで、前記共振用コンデンサＣ１，Ｃ２の容量値は変更されない。

次に、結合用インダクタ素子Ｌｓ１のインダクタンス値を求める。図６〜図８及び表２から明らかなように、結合用インダクタ素子Ｌｓ１のインダクタンス値を小さくする程、アイソレーションは良くなるが、挿入損失は悪くなる。

従って、要求仕様に対して挿入損失とアイソレーションが同程度の余裕になるように、インダクタンス値を設定する。図６は結合用インダクタ素子Ｌｓ１のインダクタンス値と挿入損失及びアイソレーションとの関係を示すグラフであり、（ａ）は挿入損失を示し、（ｂ）はアイソレーションを示す。図７及び図８はそれぞれ挿入損失特性及びアイソレーション特性を示すグラフである。表２の挿入損失やアイソレーションの値は、１７１０〜１９１０ＭＨｚ帯域での最悪値（但し、要求規格値を満足できる値）である。こうして、図２のアイソレータ１Ｂの結合用インダクタ素子Ｌｓ１のインダクタンス値は２０ｎＨに決定した。

また、図４に示すアイソレータ１Ｄのように、整合用コンデンサＣｓ１のみ（整合用コンデンサＣｓ２が無い）の場合には、中心電極Ｌ１のインダクタンスが大きい（中心電極Ｌ２のインダクタンスが小さい）ので、挿入損失とアイソレーションのトレードオフの関係において、相対的にアイソレーションが良い特性が得られる。出力インピーダンスは中心電極Ｌ２のインダクタンスを適当な値に設定（中心電極Ｌ２の巻回数を多くしてインダクタンス値が大きくなるような構成を採らない）することで５０＋ｊ０Ωに合わせる。

一方、図５に示すアイソレータ１Ｅのように、整合用コンデンサＣｓ２のみ（整合用コンデンサＣｓ１が無い）の場合には、中心電極Ｌ２のインダクタンスが大きい（中心電極Ｌ１のインダクタンスが小さい）ので、挿入損失とアイソレーションのトレードオフの関係において、相対的に挿入損失が良い特性が得られる。入力インピーダンスは中心電極Ｌ１のインダクタンスを適当な値に設定（中心電極Ｌ１の巻回数を多くしてインダクタンス値が大きくなるような構成を採らない）することで５０＋ｊ０Ωに合わせる。

図９は、図２に示す２ポート型アイソレータ１Ｂの一例を示す分解斜視図である。２ポート型アイソレータ１Ｂは、概略、金属製ヨーク１０と、多層基板２０と、フェライト３１を含む中心電極組立体３０と、フェライト３１に直流磁界を印加するための永久磁石４１，４１と、電極９ａが表面に設けられた樹脂基板９とで形成されている。

樹脂基板９は、上方からアイソレータ１Ｂ内部に異物が入り込むのを防止するためのものである。さらに、電極９ａは高周波シールドとして機能し、外部からの電磁気の影響を抑えることができる。

ヨーク１０は軟鉄などの強磁性体材料からなり、銀めっきが施され、多層基板２０上で中心電極組立体３０と永久磁石４１，４１を囲む枠体形状とされている。

中心電極組立体３０は、図１０に示すように、マイクロ波フェライト３１の主面３１ａ，３１ｂに互いに電気的に絶縁された第１中心電極Ｌ１及び第２中心電極Ｌ２を形成したものである。ここで、フェライト３１は互いに平行な第１主面３１ａ及び第２主面３１ｂを有する直方体形状をなし、多層基板２０上に第１主面３１ａ及び第２主面３１ｂが略垂直方向に配置されている。

また、永久磁石４１，４１はフェライト３１の主面３１ａ，３１ｂに対して磁界を略垂直方向に印加するように多層基板２０上に配置されている。

図１０に示すように、第１中心電極Ｌ１はフェライト３１の第１主面３１ａから第２主面３１ｂに回り込んで形成されている。第２中心電極Ｌ２はフェライト３１に螺旋状に２ターン巻回されており、フェライト３１の第１主面３１ａ及び第２主面３１ｂにおいて第１中心電極Ｌ１と交差した状態で形成されている。中心電極Ｌ１，Ｌ２の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

多層基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結したものであり、その内部には、図１０に示すように、共振用コンデンサＣ１，Ｃ２、終端抵抗Ｒ、インピーダンス整合用コンデンサＣｓ１，Ｃｓ２、結合用インダクタ素子Ｌｓ１が内蔵されている。また、上面にはヨーク接続用電極２５ａ，２５ｆ及び中心電極用接続電極２５ｂ〜２５ｅが、下面には入出力端子電極１４，１５及びグランド端子電極２８がそれぞれ形成されている。

多層基板２０とヨーク１０とはヨーク接続用電極２５ａ，２５ｆを介してはんだ付けされて一体化され、中心電極組立体３０はフェライト３１の側面の各種接続用電極３５ａ〜３５ｄが多層基板２０上の中心電極用接続電極２５ｂ〜２５ｅとはんだ付けされて一体化される。また、永久磁石４１，４１はヨーク１０の内壁、あるいは多層基板２０上面、あるいはフェライト主面に接着剤にて一体化される。

ところで、多層基板２０は以下のようにして製作される。この多層基板２０は、図１１に示すように、ヨーク接続用電極２５ａ，２５ｆや中心電極用接続電極２５ｂ〜２５ｅを設けた誘電体シート５８と、コンデンサ電極６０〜６２や抵抗Ｒを設けた誘電体シート５７と、コイル電極６３ａ〜６３ｃやコンデンサ電極６４〜７２をそれぞれ設けた誘電体シート５６〜５２と、グランド電極７３を設けた誘電体シート５１と、入出力端子電極１４，１５及びグランド端子電極２８などにて構成されている。誘電体シート５１〜５８は、Ａｌ₂Ｏ₃を主成分とし、ＳｉＯ₂，ＳｒＯ，ＣａＯ，ＰｂＯ，Ｎａ₂Ｏ，Ｋ₂Ｏ，ＭｇＯ，ＢａＯ，ＣｅＯ₂，Ｂ₂Ｏ₃のうちの１種類あるいは複数種類を副成分として含む低温焼結誘電体材料にて作製する。

さらに、多層基板２０の焼成条件（特に焼成温度１０００℃以下）では焼成せず、多層基板２０の基板平面方向（Ｘ−Ｙ方向）の焼成収縮を抑制する収縮抑制シート５０を作製する。この収縮抑制シート５０の材料は、アルミナ粉末及び安定化ジルコニア粉末の混合材料である。

電極１４，１５，２８，２５ａ〜２５ｆ，６０〜７３は、パターン印刷などの方法によりシート５１〜５８に形成される。電極１４〜７３の材料としては、抵抗率が低く、誘電体シート５１〜５８と同時焼成可能なＡｇ，Ｃｕ，Ａｇ−Ｐｄなどが用いられる。

抵抗Ｒは、パターン印刷等の方法により誘電体シート５７に形成される。抵抗Ｒの材料としては、サーメット、ルテニウムなどが使用される。

ビアホール５９は、誘電体シート５１〜５８にレーザ加工やパンチング加工などにより、予めビアホール用孔をあけた後、そのビアホール用孔に導電ペーストを充填することにより形成される。

コンデンサ電極６０，６４，６６は、誘電体シート５６，５７を間に挟んで共振用コンデンサＣ１を構成する。コンデンサ電極６１，６４は、誘電体シート５７を間に挟んで共振用コンデンサＣ２を構成する。コンデンサ電極６０，６５、６６，６８は、誘電体シート５７，５５をそれぞれ間に挟んで整合用コンデンサＣｓ１を構成する。コンデンサ電極６２，６４，６７，６９，７１は、誘電体シート５４〜５７を間に挟んで整合用コンデンサＣｓ２を構成する。コイル電極６３ａ〜６３ｃはビアホール５９を介して直列に接続され、結合用インダクタ素子Ｌｓ１を構成する。これらコンデンサＣ１〜Ｃｓ２やインダクタ素子Ｌｓ１や抵抗Ｒは、ビアホール５９とともに、多層基板２０の内部に図１０に示すような電気回路を構成する。

以上のシート５１〜５８は順に積層され、さらに、上下両側から収縮抑制シートで挟み込んだ後、焼成される。これにより、焼結体が得られ、その後、超音波洗浄法や湿式ホーニング法によって、未焼結の収縮抑制シート５０を除去し、図１０に示すような多層基板２０とする。なお、得られた多層基板２０は、印刷ずれや積層ずれなどによって容量値や抵抗値が所望の値にならない場合がある。その場合には、レーザまたは切削機を用いて、コンデンサ電極６０，６１，６２や抵抗Ｒをトリミングすることにより、容量値や抵抗値を所望の値に調整することができる。

以上の構成からなる２ポート型アイソレータ１Ｂにおいて、複数のコンデンサＣ１〜Ｃｓ２、インダクタ素子Ｌｓ１及び終端抵抗Ｒを多層基板２０に一体的に形成しているので、アイソレータ１Ｂの小型化及び低コスト化が可能である。

図１２に示す２ポート型アイソレータ１Ｂは、多層基板２０内に結合用インダクタ素子Ｌｓ１を形成する代わりに、チップインダクタ８０を多層基板２０Ａ上に実装したものである。多層基板２０Ａの分解平面図を図１３に示す。

以上の構成により、適当なインダクタンス値のチップインダクタ８０を選択すれば、結合用インダクタ素子Ｌｓ１のインダクタンス値を容易に変更することができ、種々のアイソレーション特性を有するアイソレータが得られる。その際、多層基板２０Ａや中心電極Ｌ１，Ｌ２を再設計及び再製作する必要がないので、短期間かつ低コストでの量産が可能となる。

次に、本発明に係る通信装置について、携帯電話を例にして説明する。図１４は携帯電話２２０のＲＦ部分の電気回路ブロック図である。図１４において、２２２はアンテナ素子、２２３はデュプレクサ、２３１は送信側アイソレータ、２３２は送信側増幅器、２３３は送信側段間用帯域通過フィルタ、２３４は送信側ミキサ、２３５は受信側増幅器、２３６は受信側段間用帯域通過フィルタ、２３７は受信側ミキサ、２３８は電圧制御発振器（ＶＣＯ）、２３９はローカル用帯域通過フィルタである。

ここに、送信側アイソレータ２３１として、前述の特徴を有する２ポート型アイソレータ１Ａ〜１Ｅを使用することができる。これらのアイソレータを実装することにより、広帯域のアイソレーション特性を有する携帯電話を実現することができる。

なお、本発明は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

本発明に係る２ポート型非可逆回路素子の一実施例を示す電気等価回路図。 本発明に係る２ポート型非可逆回路素子の別の実施例を示す電気等価回路図。 本発明に係る２ポート型非可逆回路素子のさらに別の実施例を示す電気等価回路図。 本発明に係る２ポート型非可逆回路素子のさらに別の実施例を示す電気等価回路図。 本発明に係る２ポート型非可逆回路素子のさらに別の実施例を示す電気等価回路図。 結合用インダクタ素子Ｌｓ１のインダクタンス値と挿入損失及びアイソレーションとの関係を示すグラフ。 挿入損失特性を示すグラフ。 アイソレーション特性を示すグラフ。 本発明に係る２ポート型非可逆回路素子の実施例を示す分解斜視図。 図９に示した２ポート型非可逆回路素子の要部を示す分解斜視図。 図１０に示した多層基板の分解平面図。 図９に示した２ポート型非可逆回路素子の変形例を示す分解斜視図。 図１２に示した多層基板の分解平面図。 本発明に係る通信装置の一実施例を示す電気回路ブロック図。 従来の非可逆回路素子を示す電気等価回路図。

符号の説明

１Ａ〜１Ｅ…２ポート型アイソレータ
１０…ヨーク
１４…入力端子電極
１５…出力端子電極
２０…多層基板
３０…中心電極組立体
３１…フェライト
４１…永久磁石
Ｌ１…第１中心電極
Ｌ２…第２中心電極
Ｃ１，Ｃ２…共振用コンデンサ
Ｃｓ１，Ｃｓ２…インピーダンス整合用コンデンサ
Ｌｓ１…結合用インダクタ素子
Ｒ…終端抵抗
２２０…携帯電話
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…接地ポート

Claims (4)

1. 永久磁石と、該永久磁石により直流磁界が印加されるフェライトと、該フェライトに配置され、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続された第１中心電極と、該第１中心電極と電気的絶縁状態で交差して前記フェライトに配置され、一端が出力ポートに電気的に接続され、他端が接地ポートに電気的に接続された第２中心電極と、前記入力ポートと前記出力ポートの間に電気的に接続された第１コンデンサと、前記入力ポートと前記出力ポートの間に電気的に接続された抵抗と、前記出力ポートと前記接地ポートの間に電気的に接続された第２コンデンサと、入力端子と、出力端子と、を備え、
   前記入力ポートと入力端子との間又は前記出力ポートと出力端子との間の少なくとも一方に第３コンデンサが接続され、入力端子と出力端子との間にインダクタ素子が電気的に接続されていること、
   を特徴とする２ポート型非可逆回路素子。
2. 前記第１、第２、第３コンデンサ、前記インダクタ素子、前記抵抗、前記入力端子及び前記出力端子が多層基板の内部又は表面に電極膜で形成され、該多層基板上に前記永久磁石、前記フェライト、前記第１、第２中心電極及び磁気回路を形成するヨークが配置されていることを特徴とする請求項１に記載の２ポート型非可逆回路素子。
3. 前記インダクタ素子としてチップインダクタを用いたことを特徴とする請求項１又は請求項２に記載の２ポート型非可逆回路素子。
4. 請求項１ないし請求項３のいずれかに記載の２ポート型非可逆回路素子を備えたことを特徴とする通信装置。

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