JP4508192B2 - ２ポート型アイソレータ及び通信装置 - Google Patents

Description

本発明は、２ポート型アイソレータ及び通信装置、特に、マイクロ波帯で使用される２ポート型アイソレータ及び通信装置に関する。

一般に、アイソレータは、信号を伝送方向のみに通過させ、逆方向への伝送を阻止する機能を有しており、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

従来、２ポート型アイソレータとして、特許文献１には、略正方形のフェライトに中心電極を絶縁被覆導線を巻回した組立体を、整合回路用の回路素子（コンデンサ、抵抗、インダクタ）を備えかつ端子電極が形成された積層基板上に垂直方向に縦置き配置したものが開示されている。

また、特許文献２には、フェライトの中心電極を電極膜で形成した中心電極組立体を整合回路用の回路素子を備えかつ端子電極が形成された積層基板上に配置したものが開示されている。

しかしながら、特許文献１に記載のアイソレータでは、中心電極が取り付けられたフェライトは略正方形であり、これを積層基板上に垂直方向に縦置き配置しており、これではアイソレータとしての低背化を損なうという問題点を有している。また、特許文献２に記載のアイソレータでは、フェライトと永久磁石とを積層基板上に垂直方向に積み重ねて配置しているが、この場合も永久磁石にある程度の厚さを必要とすることから、アイソレータとしての低背化を損ねている。

また、アイソレータとしては挿入損失が小さいことが求められているが、特許文献１，２に記載の正方形あるいは円形のフェライトでは挿入損失を広帯域で減少させることが困難である。
特開２００２−２６６１５号公報 特開２００４−１５４３０号公報

そこで、本発明の目的は、挿入損失を広帯域で減少させることができるとともに、低背化を達成することのできる２ポート型アイソレータ及び通信装置を提供することにある。

前記目的を達成するため、本発明に係る２ポート型アイソレータは、
永久磁石と、該永久磁石により直流磁界が印加されるフェライトと、該フェライトに配置され、一端が第１入出力ポートに電気的に接続され、他端が第２入出力ポートに電気的に接続された第１中心電極と、該第１中心電極と電気的絶縁状態で交差して前記フェライトに配置され、一端が第２入出力ポートに電気的に接続され、他端が接地用第３ポートに電気的に接続された第２中心電極と、前記第１入出力ポートと前記第２入出力ポートの間に電気的に接続された第１コンデンサと、前記第１入出力ポートと前記第２入出力ポートの間に電気的に接続された終端抵抗と、前記第２入出力ポートと前記第３ポートとの間に電気的に接続された第２コンデンサと、前記第１、第２コンデンサ及び前記終端抵抗を取り付けた回路基板と、を備えた２ポート型アイソレータにおいて、
前記フェライトは互いに平行な第１主面及び第２主面を有する直方体形状をなし、第１主面及び第２主面はその長辺寸法が短辺寸法に対して１．５〜５倍であり、かつ、前記回路基板上に第１及び第２主面が略垂直方向に配置され、
前記永久磁石は前記フェライトの第１及び第２主面に対して磁界を該主面に略垂直方向に印加するように前記回路基板上に配置され、
前記第１及び第２中心電極の接続用電極は前記フェライトの第１及び第２主面の長辺と接する一側面に形成されており、かつ、前記第２中心電極は前記フェライトに２〜４ターン巻回されていること、
を特徴とする。

なお、本発明において、中心電極のターン数とは、中心電極が第１又は第２主面を１回横断した状態を０．５ターンとして計算している。

本発明に係る２ポート型アイソレータにあっては、フェライトは互いに平行な第１主面及び第２主面を有する直方体形状をなし、第１主面及び第２主面はその長辺寸法と短辺寸法との比が１．５〜５：１であり、かつ、第２中心電極はフェライトに２〜４ターン巻回されているため、以下の実験結果から明らかなように、０．５ｄＢ以下の挿入損失を広帯域に渡って得ることができる。即ち、フェライトに第１及び第２中心電極を巻回することにより、両中心電極の交差箇所が増加して第１及び第２中心電極間の結合係数が大きくなり、挿入損失が減少し、通過周波数の広帯域化が図られる。

また、フェライトは回路基板上に第１及び第２主面が略垂直方向に配置され、かつ、永久磁石はフェライトの第１及び第２主面に対して磁界を該主面に略垂直方向に印加するように回路基板上に配置されているため、換言すれば、フェライトと永久磁石は回路基板上に垂直方向に縦置き配置されているため、大きな磁界を得るために永久磁石を厚くしても該厚みに拘わらず背が高くなることはなく、低背化が達成される。

本発明に係る２ポート型アイソレータにおいては、第１中心電極と第１コンデンサとの接続点と第１入出力ポートとの間、及び／又は、第１及び第２中心電極の接続点と第２入出力ポートとの間にいま一つの整合用コンデンサが電気的に接続されていてもよい。中心電極のインダクタンスを大きく設定して広帯域での電気特性を向上させた際でもアイソレータに接続される機器とのインピーダンスを合わせることが可能である。

また、第２中心電極と第２コンデンサとの接続点と第３ポートとの間に整合用インダクタが電気的に接続されていてもよい。２倍波又は３倍波など所望の高周波を抑制することができる。あるいは、第１入出力ポートと接地との間又は第２入出力ポートと接地との間に、インダクタとコンデンサとからなる直列回路が電気的に接続されていてもよい。同様に、２倍波又は３倍波など所望の高周波を抑制することができる。

本発明に係る２ポート型アイソレータにおいて、フェライトはその厚さ寸法が高さ寸法の１５〜３０％であることが好ましい。フェライトの厚さ寸法が高さ寸法の１５％以上であれば回路基板上への配置の安定性が確保される。３０％以上になると電気特性の狭帯域化と挿入損失の劣化を招いてしまう。

第２中心電極がフェライトの第１及び第２主面と該主面の長辺と接する両側面に渡って巻回されていてもよい。これにて、第２中心電極に流れる電流による磁束が接地面と平行に発生し、フェライト内を通過する高周波磁束の流れが接地面によって妨げられることがなくなる。本発明に係る２ポート型アイソレータでは第１中心電極よりも第２中心電極に流れる高周波電流が大部分を占めるため、このような構成にて第１及び第２中心電極間の結合係数が大きくなり、広帯域な電気特性が得られる。また、第２中心電極のインダクタンスが大きくなってＱ値が向上するとともに挿入損失が減少し、さらに、アイソレータの動作帯域幅が広くなる。

一方、フェライトの第１及び第２主面の短辺と接する両端面には第１及び第２中心電極及び接続用電極が存在しないことが最も好ましく、挿入損失の低減やアイソレータの動作帯域幅の改善に効果的である。即ち、フェライトで発生する高周波磁束が両端面に導体が存在しないことから制約を受けることがなく、中心電極特に第２中心電極のインダクタンスが大きくなり、結果的にＱ値が大きくなって挿入損失が低下する。高周波磁束の通過を妨げないことで、第１及び第２中心電極間の結合係数を低下させることがなく、動作帯域幅も改善される。

また、本発明に係る２ポート型アイソレータにおいて、第１及び第２中心電極の接続用電極がフェライトの第１及び第２主面の長辺と接する一側面に形成されている。接続用電極は一側面にまとめて形成したほうが製作工程や組立て工程における作業性が良好となり、回路基板との接続性も良好となる。フェライトの第１及び第２主面の長辺と接する一側面に形成された接続用電極の面積がフェライトの主面面積の２５％以下であることが好ましい。フェライト内を通過する高周波磁束を妨げることが少なくなり、第１及び第２中心電極間の結合係数を低下させることなく、電気特性が狭帯域化するのを防止することができる。

また、第２中心電極の巻回軸がフェライトの第１及び第２主面の短辺と直交する面に配置されていてもよい。発生する高周波磁界の向きが回路基板面と水平であるため、第１及び第２中心電極間の結合係数が大きくなり、広帯域な電気特性が得られる。また、第２中心電極の巻回軸が永久磁石から印加される磁界に対して直交する方向に配置されていてもよい。同様に、発生する高周波磁界の向きが回路基板面と水平であるため、電気特性が良好なものとなる。

さらに、本発明に係る２ポート型アイソレータにおいて、第１及び第２中心電極は、フェライト上に設けた膜状電極、金属箔電極又は金属板電極であってもよい。あるいは、第１及び第２中心電極は、フェライト上に厚膜、薄膜又は箔を印刷、転写又はフォトリソグラフによって形成したものであってもよい。特に、前記厚膜、薄膜又は箔は、銀、銅、金、ニッケル、白金、パラジウムの少なくとも一つを含むものであることが好ましい。

また、本発明に係る通信装置は前記２ポート型アイソレータを備えたものであり、広帯域において挿入損失の向上が得られ、装置の低背化が達成される。

以下、本発明に係る２ポート型アイソレータ及び通信装置の実施例について添付図面を参照して説明する。

本発明に係る２ポート型アイソレータの一実施例の外観図を図１に示し、平面図を図２に示し、分解斜視図を図３に示す。この２ポート型アイソレータ１は、集中定数型アイソレータであり、概略、金属製ヨーク１０と、回路基板２０と、フェライト３１を含む中心電極組立体３０と、フェライト３１に直流磁界を印加するための永久磁石４１，４１とで形成されている。図１はこのアイソレータ１が基板５０上に実装されている状態を示している。

ヨーク１０は軟鉄などの強磁性体材料からなり、銀めっきが施され、回路基板２０上で中心電極組立体３０と永久磁石４１，４１を囲む枠体形状とされている。

中心電極組立体３０は、図４に示すように、マイクロ波フェライト３１の主面３１ａ，３１ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６を形成したものである。ここで、フェライト３１は互いに平行な第１主面３１ａ及び第２主面３１ｂを有する直方体形状をなし、第１主面３１ａ及び第２主面３１ｂはその短辺寸法と長辺寸法との比（以下、形状比と称する）が１：１．５〜５であり、かつ、回路基板２０上に第１主面３１ａ及び第２主面３１ｂが略垂直方向に配置されている。本明細書では、主面３１ａ，３１ｂの長辺と接する面を側面３１ｃ，３１ｄ、短辺と接する面を端面３１ｅ，３１ｆと称する。

また、永久磁石４１，４１はフェライト３１の主面３１ａ，３１ｂに対して磁界を略垂直方向に印加するように回路基板２０上に配置されている。

図４に示すように、第１中心電極３５はフェライト３１の第１主面３１ａにおいて２本に分岐した状態で左下から右上に長辺に対して比較的小さな角度で傾斜して形成され、側面３１ｃ上の接続用電極３５ａを介して第２主面３１ｂに回り込み、第２主面３１ｂにおいて２本に分岐した状態で左下に長辺に対して比較的小さな角度で傾斜して形成されている。

第２中心電極３６は、まず、０．５ターン目３６ａが第１主面３１ａにおいて右下から左上に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成され、側面３１ｃ上の接続用電極３６ｂを介して第２主面３１ｂに回り込み、この１ターン目３６ｃが第２主面３１ｂにおいて左方に長辺に対して比較的大きな角度で傾斜して第１中心電極３５と交差した状態で形成されている。１ターン目３６ｃの下端部は側面３１ｄの接続用電極３６ｄを介して第１主面３１ａに回り込み、この１．５ターン目３６ｅが第１主面３１ａにおいて０．５ターン目３６ａと平行に第１中心電極３５と交差した状態で形成され、側面３１ｃ上の接続用電極３６ｆを介して第２主面３１ｂに回り込んでいる。この２ターン目３６ｇも第２主面３１ｂにおいて１ターン目３６ｃと平行に第１中心電極３５と交差した状態で形成され、側面３１ｄの接続用電極３６ｈに接続されている。

また、第２中心電極３６の２ターン目３６ｇは第２主面３１ｂにおいて第１中心電極３５の他端と接続されている。

即ち、第２中心電極３６はフェライト３１に螺旋状に２ターン巻回されていることになる。ここで、ターン数とは、中心電極３６が第１又は第２主面３１ａ，３１ｂをそれぞれ１回横断した状態を０．５ターンとして計算している。そして、中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、図４に示すように、整合用コンデンサＣ１，Ｃ２，Ｃｓ１，Ｃｓ２、整合用インダクタＬ３、終端抵抗Ｒが内蔵されている。また、上面には端子電極２５ａ〜２５ｆが、下面には外部接続用端子電極２６，２７，２８がそれぞれ形成されている。

これらの整合用回路素子と前記第１及び第２中心電極３５，３６との接続関係を図４及び図５、図６、図７の等価回路を参照して説明する。なお、図５に示す等価回路は本発明に係る２ポート型アイソレータ１における基本的な第１回路例を示し、図６に示す等価回路は第２回路例、図７に示す等価回路は第３回路例を示す。図４には図７に示す第３回路例の構成が示されている。

即ち、回路基板２０の下面に形成された外部接続用端子電極２６が入力ポートＰ１として機能し、この電極２６は整合用コンデンサＣｓ１を介して整合用コンデンサＣ１と終端抵抗Ｒとの接続点２１ａに接続されている。また、この接続点２１ａは回路基板２０の上面に形成された端子電極２５ｂ及びフェライト３１の側面３１ｄに形成された接続用電極３５ｂを介して第１中心電極３５の一端に接続されている。

第１中心電極３５の他端はフェライト３１の側面３１ｄに形成された接続用電極３５ｃ及び回路基板２０の上面に形成された端子電極２５ｃを介して終端抵抗Ｒに接続されている。また、第１中心電極３５の他端３５ｄはフェライト３１の側面３１ｄに形成された接続用電極３６ｈ及び回路基板２０の上面に形成された端子電極２５ｄを介して整合用コンデンサＣ１，Ｃ２，Ｃｓ２の接続点２１ｂに接続されている。

一方、回路基板２０の下面に形成された外部接続用端子電極２７が出力ポートＰ２として機能し、この電極２７は整合用コンデンサＣｓ２を介して前記接続点２１ｂに接続されている。

第２中心電極３６の一端接続用電極３６ｉ（フェライト３１の側面３１ｄに形成されている）は回路基板２０の上面に形成された端子電極２５ｅを介して整合用コンデンサＣ２及び整合用インダクタＬ３の接続点２１ｃに接続されている。整合用インダクタＬ３の他端は回路基板２０の下面に形成された外部接続用端子電極２８と接続されている。この外部接続用電極２８は接地ポートＰ３として機能するものである。また、この外部接続用電極２８は、回路基板２０の上面に形成された端子電極２５ａ，２５ｆを介して前記ヨーク１０にも接続されている。

回路基板２０とヨーク１０とは端子電極２５ａ，２５ｆを介してはんだ付けされて一体化され、中心電極組立体３０はフェライト３１の側面３１ｄの各種接続用電極が回路基板２０上の端子電極２５ｂ〜２５ｅとはんだ付けされて一体化される。また、永久磁石４１，４１はヨーク１０の内壁に接着剤にて一体化される。

以上の構成からなる２ポート型アイソレータ１において、フェライト３１は互いに平行な第１主面３１ａ及び第２主面３１ｂを有する直方体形状をなし、第１主面３１ａ及び第２主面３１ｂはその短辺寸法と長辺寸法との比（形状比）が以下に詳述するように適切な値に設定されており、かつ、第２中心電極３６はフェライト３１に２ターン巻回されているため、以下に詳述する測定結果から明らかなように、０．５ｄＢ以下の挿入損失を広帯域に渡って得ることができる。これは、フェライト３１に第１及び第２中心電極３５，３６を巻回することにより、中心電極３５，３６の交差箇所が増加して中心電極３５，３６間の結合係数が大きくなることで、挿入損失が減少し、通過周波数の広帯域化が図られたことを意味する。

また、フェライト３１は回路基板２０上に主面３１ａ，３１ｂが略垂直方向に配置され、かつ、永久磁石４１，４１はフェライト３１の主面３１ａ，３１ｂに対して磁界を該主面３１ａ，３１ｂに略垂直方向に印加するように回路基板２０上に配置されているため、換言すれば、フェライト３１と永久磁石４１，４１は回路基板２０上に垂直方向に縦置き配置されているため、大きな磁界を得るために永久磁石４１，４１を厚くしても該厚みに拘わらず背が高くなることはなく、低背化が達成される。

さらに、第２回路例（図６参照）に示したように、第１中心電極３５とコンデンサＣ１との接続点２１ａと入力ポートＰ１との間、及び、中心電極３５，３６の接続点２１ｄと出力ポートＰ２との間にいま一つの整合用コンデンサＣｓ１，Ｃｓ２を挿入したため、中心電極３５，３６のインダクタンスを大きく設定して広帯域での電気特性を向上させた際でもアイソレータに接続される機器とのインピーダンス（５０Ω）を合わせることが可能である。なお、この効果は整合用コンデンサＣｓ１又はＣｓ２のいずれか一方を挿入するだけでも達成することができる。

さらに、第３回路例（図７参照）に示したように、第２中心電極３６とコンデンサＣ２との接続点２１ｅと接地ポートＰ３との間に整合用インダクタＬ３を挿入したため、２倍波又は３倍波など所望の高周波を抑制することができる。図８の曲線Ａに整合用インダクタＬ３を直列に挿入した場合の高周波波形を示す。図８において、曲線ＢはインダクタＬ３が挿入されていない場合の波形である。

また、図９（Ａ），（Ｂ）に示す第４回路例のように、入力ポートＰ１と接地との間、又は、出力ポートＰ２と接地との間に、インダクタＬ４とコンデンサＣ３とからなるＬＣ直列回路を挿入してもよい。このようなＬＣ直列回路を設けることによっても、２倍波又は３倍波など所望の高周波を抑制することができる。図１０の曲線ＣにこのＬＣ直列回路と前記インダクタＬ３とを挿入した場合の高周波波形を示す。図１０において、曲線Ｄは前記ＬＣ直列回路とインダクタＬ３とが挿入されていない場合の波形である。

ところで、図１１に示すように、直方体形状のフェライト３１において、主面３１ａ，３１ｂの長辺寸法をｘ、高さ寸法をｚ、厚さ寸法をｙとしたとき、ｘ＞ｙであることが必要となる。フェライト３１を一方向ｘに長い形状とすることにより、アイソレータ１の低背化を保持しつつ、中心電極３５，３６のラインを長く設定することが可能になる。中心電極３５，３６の交差角を所望の値に保って第１中心電極３５のラインを長く設定すると（図１２に示すように、第１中心電極３５をフェライト３１の長辺方向ｘに形成すると）、図１３に示すように、アイソレーションが広帯域化する。図１３において、曲線Ｅは第１中心電極３５のラインを長くした場合を示し、曲線Ｆは第１中心電極３５のラインが短い場合を示している。

また、フェライト３１はその厚さ寸法ｙが高さ寸法ｚの１５〜３０％であることが好ましい。フェライト３１の厚さ寸法ｙが高さ寸法ｚの１５％を下回ると、側面３１ｄの面積が小さくなり、フェライト３１の主面３１ａ，３１ｂを回路基板２０に対して垂直に配置したときに非常に不安定になる。１５％以上であれば回路基板２０上への配置の安定性が確保される。但し、３０％を越えるとフェライト３１の長辺方向ｘにおいて両端部と中央付近における直流磁場の均一性が崩れる。それゆえ、電気特性の狭帯域化と挿入損失の劣化を招いてしまう。

図１４にフェライト３１内に印加される直流磁場を長辺方向ｘに沿って示す。曲線Ｇはｚ：ｙが１００：３０以下の場合を示し、曲線Ｈは１００：３０を越える場合を示している。

本実施例であるアイソレータ１においては、第１及び第２中心電極３５，３６を１ターン以上フェライト３１に巻回している。これにて、中心電極３５，３６の交差箇所を増やすことができ、中心電極３５，３６間の結合係数が大きくなり、さらなる広帯域化を図ることができる。

また、ターン数を増やせば中心電極３５，３６のライン長を長くできる。第１中心電極３５のターン数を増やすと、アイソレーションの広帯域化が可能になり（図１３参照）、第２中心電極３６のターン数を増やすと、図１５に示すように、挿入損失低減の広帯域化が可能になる。図１５において、曲線Ｉは第２中心電極３６のラインを長くした場合を示し、曲線Ｊは第２中心電極３６のラインが短い場合を示している。

さらに、第１及び第２中心電極３５，３６を１ターン以上巻回することにより、フェライト３１の主面３１ａ，３１ｂにおいてより広い範囲を中心電極３５，３６で覆うことができる。そのため、フェライト３１内を通過する高周波磁束分布を均一にでき、より広帯域な挿入損失特性が得られる。また、一般に、中心電極３５，３６のインダクタンスＬ１，Ｌ２は巻数の２乗に比例する。インダクタンスのＱ値は、ωＬ／Ｒで与えられ、ＬはＮ²（Ｎは巻数）に正比例するので、中心電極３５，３６を巻回することにより、中心電極３５，３６のＱ値を上げることができる。その結果、アイソレーションの入力損失を小さくすることが可能になる。また、インダクタンスＬ１，Ｌ２が大きいほど、アイソレーションの帯域が広くなる。

一方、中心電極３５，３６をフェライト３１に対して０．５ターン形成した構造であると、フェライト３１の側面３１ｄと当接する回路基板２０との接合が非常に困難である。中心電極３５，３６を１ターン以上巻回することにより、この問題は解決される。

中心電極３５，３６をフェライト３１に対して１ターン以上巻回する好ましい形態は図４に示したものであるが、それ以外に考えられる巻回形態を図１６（Ａ），（Ｂ），（Ｃ）のそれぞれに示す。なお、これら以外の巻回形態であってもよいことは勿論である。

また、この２ポート型アイソレータ１にあっては、第２中心電極３６がフェライト３１の第１及び第２主面３１ａ，３１ｂと両側面３１ｃ，３１ｄに渡って巻回されている。このことは、第１主面３１ａ、側面３１ｃ、第２主面３１ｂ、側面３１ｄの順に、あるいはこれとは逆に、第１主面３１ａ、側面３１ｄ、第２主面３１ｂ、側面３１ｃの順に巻回する形態を意味する。

図５、図６及び図７に示した第１、第２及び第３回路例において、第１中心電極３５よりも第２中心電極３６に流れる高周波電流が大部分を占めることが高周波磁束の実測やシミュレーションから確認されている。そのため、第２中心電極３６をフェライト３１の長辺に平行な４面に沿って巻回したほうが、第２中心電極３６に流れる電流によって生じる磁束が接地電極やコンデンサ電極などの電極が形成された実装面５１（図１７参照、ユーザーが用意する基板５０（図１参照）や回路基板２０上に形成された接地用端子電極２５ａ，２５ｆを意味する）と平行になるため、フェライト３１内を通過する高周波磁束φの流れが接地面５１によって妨げられることがなくなる。

このような構成にて中心電極３５，３６間の結合係数が大きくなり、広帯域な電気特性が得られる。また、実装面５１に磁束の流れを妨げられないことにより、第２中心電極３６のインダクタンスＬ２が大きくなってＱ値が向上するとともに挿入損失が減少し、さらに、アイソレータの動作帯域幅が広くなる。

図１２に示したように、第１中心電極３５の接続用電極３５'をフェライト３１の両端面３１ｅ，３１ｆに形成する場合、該接続用電極３５'の面積は端面３１ｅ，３１ｆのそれぞれの面積の２５％以下とすることが好ましい。即ち、フェライト３１の端面３１ｅ，３１ｆに形成される接続用電極３５'の面積が該端面３１ｅ，３１ｆの２５％を超えると、フェライト３１内を通過する高周波磁束の流れが接続用電極３５'によって妨げられ、中心電極３５，３６の結合係数が小さくなる。２５％以下とすることで、フェライト３１内を通過する高周波磁束を妨げることが少なくなり、中心電極３５，３６間の結合係数を低下させることなく、電気特性が狭帯域化するのを防止することができる。

最も好ましい形態は、フェライト３１の両端面３１ｅ，３１ｆには中心電極３５，３６及びそれらの接続用電極が存在しないことであり、挿入損失の低減やアイソレータの動作帯域幅の改善に効果的である。即ち、フェライト３１で発生する高周波磁束が両端面３１ｅ，３１ｆに導体が存在しないことから制約を受けることがなく、特に第２中心電極３６のインダクタンスが大きくなり、結果的にＱ値が大きくなって挿入損失が低下する。高周波磁束の通過を妨げないことで、中心電極３５，３６間の結合係数を低下させることがなく、動作帯域幅も改善される。

同様の理由で、フェライト３１の第１及び第２主面３１ａ，３１ｂの長辺と接する側面３１ｃに形成された接続用電極３５ａ，３６ｂ，３６ｆの面積はフェライト３１の主面３１ａ，３１ｂのそれぞれの面積の２５％以下とされている。

また、この２ポート型アイソレータ１にあっては、中心電極３５，３６の各種接続用電極がフェライト３１の側面３１ｃ，３１ｄに形成されている。各種接続用電極を例えば転写法による厚膜電極で形成する場合、またはその他の手法で形成する場合であっても、フェライト３１の側面３１ｃ，３１ｄにまとめて形成したほうが製作工程や組立て工程における作業性が良好となり、安価に形成することができる。さらに、整合用の回路素子などを内蔵した回路基板２０との接続性も良好となる。

また、第２中心電極３６の巻回軸がフェライト３１の主面３１ａ，３１ｂとの直交面に配置されている。こうすることで、発生する高周波磁界の向きが回路基板２０の表面と水平であるため、中心電極３５，３６間の結合係数が大きくなり、広帯域な電気特性が得られる。

また、第２中心電極３６の巻回軸が永久磁石４１から印加される磁界に対して直交する方向に配置されている。これにて前記と同様に、発生する高周波磁界の向きが回路基板２０の表面と水平であるため、電気特性が良好なものとなる。

さらに、この２ポート型アイソレータ１において、中心電極３５，３６は、フェライト３１上に設けた膜状電極、金属箔電極又は金属板電極であってもよい。あるいは、中心電極３５，３６は、フェライト３１上に厚膜、薄膜又は箔を印刷、転写又はフォトリソグラフによって形成したものであってもよい。特に、前記厚膜、薄膜又は箔は、銀、銅、金、ニッケル、白金、パラジウムの少なくとも一つを含むものであることが好ましい。

特に、中心電極３５，３６を薄膜法にて形成すれば、交差角やライン幅、ライン間隔などの寸法を精度よく、安定して仕上げることができ、生産性も良好である。その結果、安定した電気特性の製品を大量かつ安価に製造できる。

即ち、中心電極３５，３６をスクリーン印刷、転写あるいはフォトリソグラフ法などで形成する場合、これらの方法では実現しうる最小の形状単位がある。この最小の形状単位は現状ではライン幅が０．２ｍｍ、ライン間隔が０．２ｍｍである。逆に、これより微細な寸法を設計すると、ラインが途切れたり、ライン幅、ライン間隔が一定でなくなり、ライン部分でのインダクタンス値や分布容量値、等価直列抵抗値がばらつく。

図１８は、０．２ｍｍの最小ライン幅、ライン間隔で、フェライトに中心電極を形成した例を示す。他の電極形成例を図１９〜図２３に示す。図２２及び図２３にはそれぞれスルーホールＳ，Ｓ'を介して第１主面３１ａと第２主面３１ｂに形成した電極を接続したものである。

図１８などに示した電極形成例で、第２中心電極３６の巻回数を２ターンとした場合に、その電極長は１ターンよりも約２倍になる。従って、第２中心電極３６の等価直列抵抗値Ｒｓは１ターンの場合の約２倍となる。一方、インダクタンス値は、自己誘導により、巻数の２乗倍となるので、１ターンの場合の約４倍となる。第２中心電極３６のＱは、Ｑ＝Ｘ／Ｒｓ＝ωＬ／Ｒｓ（Ｘ：インダクタのリアクタンス、ω：周波数）であるので、結果として、第２中心電極３６のＱは１ターンの場合の約２倍となる。第２中心電極３６には順方向電力伝達時に共振電流が流れ、そのＱは挿入損失を決定する要素であり、Ｑが大きくなることで挿入損失が減少する。

また、第２中心電極３６のインダクタンス値が１ターンの場合の約４倍となっていることで、アイソレータの出力整合が広帯域となり、出力側反射損失や挿入損失の動作周波数帯域幅が広くなる。図１８に示した電極形成例では、第１中心電極３５の他端接続用電極と第２中心電極３６の他端接続用電極とを電極３７ａで兼用し、実現しうる最小形状のフェライト３１に第１及び第２中心電極３５，３６を形成している。フェライト３１の長辺寸法は１．４ｍｍ、高さ寸法は０．６ｍｍ、厚さ寸法は０．２ｍｍであり、主面３１ａ，３１ｂの長辺と短辺の比は２．３３３：１である。

好ましい中心電極形状を実現するためには、第２中心電極３６を１ターンとするときには、フェライト３１の主面３１ａ，３１ｂの長辺方向には最低限ライン３本、スペース２本を確保する必要がある。一方、フェライト３１の主面３１ａ，３１ｂの短辺方向には最低限ライン１本、スペース２本を確保する必要がある。このとき、最小形状のフェライト３１で好ましい中心電極形状を実現するとき、フェライトの主面の長辺と短辺との比は２〜３：１となる。

また、第２中心電極３６を２ターンとするときには、フェライト３１の主面３１ａ，３１ｂの長辺方向には最低限ライン４本、スペース３本を確保する必要がある。一方、フェライト３１の主面３１ａ，３１ｂの短辺方向には最低限ライン１本、スペース２本を確保する必要がある。このとき、最小形状のフェライト３１で好ましい中心電極形状を実現するとき、フェライト３１の主面３１ａ，３１ｂの長辺と短辺との比は２．３３３：１．０となる。

第２中心電極３６を３ターン以上とすると、さらに低損失、広帯域なアイソレータを実現でき、または、必要な性能を維持しつつより低容積なフェライトを備えたアイソレータを実現することができる。このとき、フェライト３１の主面３１ａ，３１ｂの長辺と短辺との比は、より大きくなる。このとき、中心電極構造が複雑化するため、高精度で安定度のよい電極形成技術が必要となる。

フェライト３１の側面３１ｄを回路基板２０上に接合させることを前提とすると、フェライト３１の高さは低いほうがアイソレータの低背化に好都合である。この点からも、フェライト３１の長辺が短辺に比べて１．５倍以上であることが必要となってくる。即ち、フェライト３１の長辺寸法を短辺寸法に対して１．５〜５倍とすることは、アイソレータの小型化、低損失化、広帯域化の点で利点が多い。

また、図１８の電極形成例では、第１中心電極３５を第１主面３１ａから第２主面３１ｂに渡らせるのに側面３１ｄに形成した接続用電極３７ｂを介し、端面３１ｅ，３１ｆには電極を形成していない。端面３１ｅ，３１ｆを導体で覆うと、挿入損失が増加する。そのようなデータを図２４に示す。このデータは図１８に示した電極形成例において、フェライト３１の左端面３１ｅ中央部分を導体で遮蔽して挿入損失の劣化度を測定したものである。遮蔽面積が２５％以下であれば挿入損失の劣化はほとんど見られない。しかし、２５％を超える付近から挿入損失が徐々に増加している。なお、第２中心電極３６からは遠い右端面３１ｆを導体で遮蔽する場合には、図２４に示したデータより影響は少ない。

ここで、フェライトの形状比（短辺寸法：長辺寸法）を種々に変化させ、挿入損失を測定した結果を図２５〜図２９に示す。フェライトの厚さは０．３ｍｍ、主面の短辺寸法は１．０ｍｍ、長辺寸法は短辺寸法の１．０ｍｍに対して形状比を乗じた寸法（図２５〜図２９の横軸）、フェライトの飽和磁価は１０００ガウス、中心電極幅と直流バイアス磁界は各条件下で挿入損失を最小にできる任意の最適値とした。また、第１中心電極のターン数は図２５〜図２９で全て１ターンであり、第２中心電極のターン数は、図２５では１ターン、図２６では２ターン、図２７では３ターン、図２８では４ターン、図２９では５ターンである。

図２５〜図２９のそれぞれから明らかなように、フェライトの形状比が１：１．５を下回ると急激に挿入損失が増加している。ターン数が多い場合にその傾向は顕著である。このようになる原因は、第２中心電極のターン数が増加すると、中心電極の隣接するライン間距離が小さくなり、形状比が小さいフェライトにおいては、中心電極の各ラインの接触を避けるためにライン幅が細くなり、等価直列抵抗が増加し、第２中心電極のＱが低下して損失が増大していることが挙げられる。

なお、中心電極の隣接するライン間距離が非常に小さくなった場合や、絶縁材を介して隣接する第２中心電極どうしを重ねた構造とした場合は、中心電極の一部分の自己共振周波数が低下するなどして、目的周波数での満足な動作が得られないなどの不具合が発生する場合がある。

フェライトの形状比は、図２５〜図２９から読み取れるように、概ね、１：３〜１：４程度で挿入損失を最小にできる。また、これ以上大きくしても挿入損失の改善は小さいか、挿入損失はむしろ漸増する。これは、第１中心電極は最適値を超えて長くすると挿入損失が劣化するため、一主面上では長さが３〜４ｍｍ程度であり、第２中心電極を広い範囲に分布させて巻回すると、高周波磁界のうち、第１及び第２中心電極に結合しない部分の割合が増えてしまうためと考えられる。そのような不具合を避けて、中心電極どうしの結合が最適になるように設計した場合、フェライトの長辺方向の端部は中心電極どうしの結合、信号の伝達に寄与しなくなるためと考えられる。一方、フェライトの形状比が１：５程度以上になると、形状的にフェライトの折損が生じやすい。

挿入損失の好ましいレベルは０．５ｄＢ以下であり、このような挿入損失の改善効果と、フェライトの機械的強度に鑑みると、フェライトの形状比は、１：５以下とするのが最適である。

（通信装置、図３０参照）
次に、本発明に係る通信装置として、携帯電話を例にして説明する。

図３０は携帯電話２２０のＲＦ部分の電気回路ブロック図である。図３０において、２２２はアンテナ素子、２２３はデュプレクサ、２３１は送信側アイソレータ、２３２は送信側増幅器、２３３は送信側段間用帯域通過フィルタ、２３４は送信側ミキサ、２３５は受信側増幅器、２３６は受信側段間用帯域通過フィルタ、２３７は受信側ミキサ、２３８は電圧制御発振器（ＶＣＯ）、２３９はローカル用帯域通過フィルタである。

ここに、送信側アイソレータ２３１として、前記２ポート型アイソレータ１を使用することができる。アイソレータ１を実装することにより、挿入損失の小さな電気特性の良好な携帯電話を実現することができる。

（他の実施例）
なお、本発明に係る２ポート型アイソレータ及び通信装置は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、永久磁石４１，４１のＮ極とＳ極を反転させれば、入力ポートＰ１と出力ポートＰ２が入れ替わる。また、前記実施例では、整合用回路素子の全てを回路基板に内蔵したものを示したが、チップタイプのインダクタやコンデンサを回路基板に外付けしてもよい。

また、フェライトは直方体形状のものを示したが、角部をバレル研磨などで研磨したものであってもよい。

以上のように、本発明は、マイクロ波帯で使用される２ポート型アイソレータ及び通信装置に有用であり、特に、挿入損失を広帯域で減少させることができるとともに、低背化を達成できる点で優れている。

本発明に係る２ポート型アイソレータの一実施例を示す斜視図である。 前記２ポート型アイソレータを示す平面図である。 前記２ポート型アイソレータの分解斜視図である。 前記２ポート型アイソレータの要部を示す分解斜視図である。 前記２ポート型アイソレータの第１回路例を示す等価回路図である。 前記２ポート型アイソレータの第２回路例を示す等価回路図である。 前記２ポート型アイソレータの第３回路例を示す等価回路図である。 前記第３回路例による高周波波形を示すグラフである。 前記２ポート型アイソレータの第４回路例を示す等価回路図である。 前記第４回路例による高周波波形を示すグラフである。 フェライトの形状を示す斜視図である。 中心電極の巻回形態の一例を示す斜視図である。 図１２の巻回形態におけるアイソレーションを示すグラフである。 フェライトの長辺方向における直流磁場を示すグラフである。 第２中心電極のターン数を増やすことによる挿入損失を示すグラフである。 中心電極の巻回形態の他の例を示す斜視図である。 フェライト内を通過する高周波磁束を示す説明図である。 中心電極の形成例（第１例）を各面において示す説明図。 中心電極の形成例（第２例）を各面において示す説明図。 中心電極の形成例（第３例）を各面において示す説明図。 中心電極の形成例（第４例）を各面において示す説明図。 中心電極の形成例（第５例）を各面において示す説明図。 中心電極の形成例（第６例）を各面において示す説明図。 フェライトの端面を導体で覆った場合の挿入損失を示すグラフである。 第２中心電極が１ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。 第２中心電極が２ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。 第２中心電極が３ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。 第２中心電極が４ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。 第２中心電極が５ターンのとき、フェライトの形状比に対する挿入損失を示すグラフである。 本発明に係る通信装置の一実施例を示すブロック図である。

１…２ポート型アイソレータ
２０…回路基板
３０…中心電極組立体
３１…フェライト
３１ａ，３１ｂ…主面
３１ｃ，３１ｄ…側面
３１ｅ，３１ｆ…端面
３５…第１中心電極
３６…第２中心電極
２２０…携帯電話
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…接地ポート
Ｃ１，Ｃ２，Ｃ３，Ｃｓ１，Ｃｓ２…コンデンサ
Ｌ３，Ｌ４…インダクタ
Ｒ…終端抵抗

Claims (14)

1. 永久磁石と、該永久磁石により直流磁界が印加されるフェライトと、該フェライトに配置され、一端が第１入出力ポートに電気的に接続され、他端が第２入出力ポートに電気的に接続された第１中心電極と、該第１中心電極と電気的絶縁状態で交差して前記フェライトに配置され、一端が第２入出力ポートに電気的に接続され、他端が接地用第３ポートに電気的に接続された第２中心電極と、前記第１入出力ポートと前記第２入出力ポートの間に電気的に接続された第１コンデンサと、前記第１入出力ポートと前記第２入出力ポートの間に電気的に接続された終端抵抗と、前記第２入出力ポートと前記第３ポートとの間に電気的に接続された第２コンデンサと、前記第１、第２コンデンサ及び前記終端抵抗を取り付けた回路基板と、を備えた２ポート型アイソレータにおいて、
   前記フェライトは互いに平行な第１主面及び第２主面を有する直方体形状をなし、第１主面及び第２主面はその長辺寸法が短辺寸法に対して１．５〜５倍であり、かつ、前記回路基板上に第１及び第２主面が略垂直方向に配置され、
   前記永久磁石は前記フェライトの第１及び第２主面に対して磁界を該主面に略垂直方向に印加するように前記回路基板上に配置され、
   前記第１及び第２中心電極の接続用電極は前記フェライトの第１及び第２主面の長辺と接する一側面に形成されており、かつ、前記第２中心電極は前記フェライトに２〜４ターン巻回されていること、
   を特徴とする２ポート型アイソレータ。
2. 第１中心電極と第１コンデンサとの接続点と第１入出力ポートとの間、及び／又は、第１及び第２中心電極の接続点と第２入出力ポートとの間にいま一つの整合用コンデンサが電気的に接続されていることを特徴とする請求項１に記載の２ポート型アイソレータ。
3. 第２中心電極と第２コンデンサとの接続点と第３ポートとの間に整合用インダクタが電気的に接続されていることを特徴とする請求項１又は請求項２に記載の２ポート型アイソレータ。
4. 第１入出力ポートと接地との間又は第２入出力ポートと接地との間に、インダクタとコンデンサとからなる直列回路が電気的に接続されていることを特徴とする請求項１ないし請求項３のいずれかに記載の２ポート型アイソレータ。
5. 前記フェライトはその厚さ寸法が高さ寸法の１５〜３０％であることを特徴とする請求項１ないし請求項４のいずれかに記載の２ポート型アイソレータ。
6. 前記第２中心電極が前記フェライトの第１及び第２主面と該主面の長辺と接する両側面に渡って巻回されていることを特徴とする請求項１ないし請求項５のいずれかに記載の２ポート型アイソレータ。
7. 前記フェライトの第１及び第２主面の短辺と接する両端面には前記第１及び第２中心電極及び接続用電極が存在しないことを特徴とする請求項１ないし請求項６のいずれかに記載の２ポート型アイソレータ。
8. 前記フェライトの第１及び第２主面の長辺と接する一側面に形成された接続用電極の面積がフェライトの主面面積の２５％以下であることを特徴とする請求項１ないし請求項７のいずれかに記載の２ポート型アイソレータ。
9. 前記第２中心電極の巻回軸が前記フェライトの第１及び第２主面の短辺と直交する面に配置されていることを特徴とする請求項１ないし請求項８のいずれかに記載の２ポート型アイソレータ。
10. 前記第２中心電極の巻回軸が前記永久磁石から印加される磁界に対して直交する方向に配置されていることを特徴とする請求項１ないし請求項８のいずれかに記載の２ポート型アイソレータ。
11. 前記第１及び第２中心電極は、前記フェライト上に設けた膜状電極、金属箔電極又は金属板電極であることを特徴とする請求項１ないし請求項１０のいずれかに記載の２ポート型アイソレータ。
12. 前記第１及び第２中心電極は、前記フェライト上に厚膜、薄膜又は箔を印刷、転写又はフォトリソグラフによって形成したものであることを特徴とする請求項１ないし請求項１０のいずれかに記載の２ポート型アイソレータ。
13. 前記厚膜、薄膜又は箔は、銀、銅、金、ニッケル、白金、パラジウムの少なくとも一つを含むことを特徴とする請求項１２に記載の２ポート型アイソレータ。
14. 請求項１ないし請求項１３のいずれかに記載の２ポート型アイソレータを備えたことを特徴とする通信装置。

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