WO2005109019A1 - タイミング発生器及び半導体試験装置 - Google Patents

タイミング発生器及び半導体試験装置 Download PDF

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Takashi Ochi
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Advantest Corporation
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    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a timing generator that generates a test pulse signal for obtaining a test period signal and a test timing of an entire test apparatus, and a semiconductor test apparatus including the same.
  • a semiconductor test apparatus 1 for testing a semiconductor integrated circuit (DUT: device under test) 10 has, as a main configuration, a test processor (not shown) for controlling the entire semiconductor test apparatus 1. ), A pattern generator 11 that generates test patterns and expected value patterns, etc., a waveform shaper 12 that shapes the test pattern from this pattern generator 11 into a test signal waveform and sends it to the DUT 10 via a dry line 14, a comparator Logically compares the test result sent from the DUT 10 via the test result 15 with the expected value pattern from the pattern generator 11 and matches it; a pattern comparator 13 that detects inconsistency and judges whether the DUT 10 is good or bad, a timing signal And a timing generator 20 for giving a test timing to the waveform shaper 12, the comparator 15, the pattern comparator 13, and the like.
  • a pattern generator 11 that generates test patterns and expected value patterns, etc.
  • a waveform shaper 12 that shapes the test pattern from this pattern generator 11 into a test signal waveform and sends it to the DUT 10
  • the timing generator 20 includes a period generator 21 that determines the entire test period of the semiconductor test apparatus 1, and each pin of the LSI of the DUT 10 and the pattern comparator 13 as shown in FIG. It has a plurality of delay generators 22-1 to 22-n for giving a predetermined timing.
  • the delay generation units 22-1 to 22-n calculate the fraction data of the pattern cycle based on the pattern cycle data (R1), and send the fraction data in synchronization with the cycle start data of the input terminal aO.
  • Cycle calculating means 23 which adds the fractional data from the cycle calculating means 23 and the set delay data (R2) to output integer data and fractional data; and
  • the reference signal from the cycle generator 21 reference Clock signal
  • variable delay means 320 for delaying the reference signal from the reference signal delay means 310 by the fractional data from the delay calculating means 24 and outputting it as a timing pulse signal.
  • the timing generator 20 can generate a timing pulse signal delayed by a desired time and send it to the pattern comparator 13 and the like.
  • a portion for calculating the delay time of the reference signal including the period calculating means 23 and the delay calculating means 24, is referred to as a delay time calculating means A.
  • a portion that delays the reference signal including the reference signal delay unit 310 and the variable delay unit 320, is referred to as a signal input / output circuit 300.
  • variable delay means 320 provided in the delay generation units 22-1 to 22-n of the conventional timing generator 20 outputs the target to be delayed from the reference signal delay means 310. Since this signal was used as a reference signal, pattern-dependent jitter (short-time 'jitter ⁇ thermal' drift 'jitter) was likely to occur. In this situation, a timing error was generated in the timing pulse signal output from the timing generator 20. Had the problem of getting lost.
  • FIG. 7 shows a circuit diagram for explaining how the pattern-dependent jitter occurs.
  • FIG. 14 is a diagram showing a circuit configuration of a signal input / output circuit 300 that synchronizes an input data signal (Data) with a clock signal (Clock), delays the data signal by a predetermined time, and outputs the signal to the outside. .
  • Data input data signal
  • Clock clock signal
  • the signal input / output circuit 300 will be described further.
  • An input data signal (a reference signal sent from the period generator 21 to the delay generators 22-1 to 22-n in the conventional timing generator 20 (FIG. 6))
  • a flip-flop 310 (corresponding to the reference signal delay means 310 in FIG. 6) which output the clock signal (equivalent to the reference signal delay means 310 in FIG. 6).
  • a delay circuit 320 (corresponding to the variable delay means 320 in FIG. 6) for delaying the output data signal by a predetermined time and outputting the delayed signal to the outside.
  • the data signal has a random pattern (a pattern in which pulse waves are generated randomly). Assuming that the clock signal has a continuous pattern (a pattern in which pulse waves are continuously generated at a constant period), the delay circuit 320 provides a path through which the pulse wave passes in a random pattern (random pattern passing path, As shown in FIG. C), the pattern-dependent jitter is likely to occur in the path through which the random pattern passes.
  • the pattern-dependent jitter includes short-term 'jitter' and thermal 'drift' jitter.
  • Short-term jitter refers to a phenomenon in which, when a plurality of pulse waves are generated, one edge (edge of interest) fluctuates under the influence of a past edge.
  • a past edge (a reference edge) of a pulse wave having the pulse edge having the pulse edge is referred to. (1)) in the pulse wave with the referred edge, and (1) in the same figure) and each edge (the past pulse other than the pulse wave with the referred edge) Edges with waves in the waves, (2) and (3) in FIG.
  • another pulse wave may be randomly generated at a time near the past when the pulse wave power having the edge of interest is generated.
  • a pulse wave may be generated at a time near the past in the past.
  • the edge of interest is also affected by each edge force of the past pulse wave.
  • no pulse wave is generated at that time, there is no effect from this (see (2) and (3) in Fig. 8 (b)).
  • the pulse wave when the pulse wave is generated in a single shot, the pulse wave is generated in the past within a time range close to the generation time of the pulse wave having the target edge. There are times when not.
  • the influence of the pulse wave is determined by whether or not the pulse wave has been generated in the past within a time range close to the generation time of the pulse wave having the edge of interest.
  • the degree of the sound is different.
  • the pattern affected by the past edge (the pattern shown in Fig. 8 (c)) and the pattern hardly affected by the past edge (the pattern shown in Fig. 8 (d)) ) Occur randomly, the effect is not constant. For this reason, in a path through which a single generated pulse wave passes (a random pattern passing path), the influence of the edge of interest changes, and pattern-dependent jitter (short-term 'jitter) is generated.
  • Thermal 'drift' jitter refers to fluctuations in the waveform caused by changes in temperature.
  • the delay circuit 320 shown in FIG. 7 has, for example, an arbitrary number (usually several tens to several hundreds) of inverters 321 as shown in FIG. By increasing the number of inverters 321, the delay time can be increased.
  • the inverter 321 is provided with a transistor 322 as shown in the figure.
  • a temperature change occurs due to the generation pattern of the pulse wave, and V (V
  • the output timing changes, resulting in no-turn dependent jitter (thermal 'drift' jitter).
  • thermal 'drift' jitter the greater the number of inverters 321, the greater the thermal 'drift' jitter.
  • the delay circuit 320 generally has a plurality of inverters 321. For this reason, as the inverter 321 goes to the subsequent stage, the pattern-dependent jitter is added, and there has been a problem that the timing error of the timing pulse signal is further increased.
  • the present invention has been proposed to solve the problems of the conventional technology as described above. Therefore, a timing generator and a semiconductor test apparatus capable of reducing the pattern-dependent jitter, reducing the timing error of the timing pulse signal in the timing generator, and suppressing the occurrence of test timing deviation in the semiconductor test apparatus. For the purpose of providing. Disclosure of the invention
  • a timing generator is a timing generator that delays a reference signal by a predetermined time and outputs the delayed signal as a timing pulse signal.
  • the timing generator calculates a delay time given to the reference signal;
  • a signal input / output circuit for delaying the reference signal in accordance with the delay time calculated by the time calculating means.
  • the signal input / output circuit inputs the reference signal and outputs the reference signal based on the input timing of the clock signal.
  • the configuration has a data holding circuit for outputting and a clock signal delay circuit for delaying the input timing of the clock signal in the data holding circuit based on the delay time.
  • the delay circuit is connected to the input terminal to which the clock signal is input instead of the output terminal of the data holding circuit.
  • the delay circuit in the pattern passing path can be eliminated, and the pattern-dependent jitter can be reduced.
  • a delay circuit for example, a variable delay means
  • a data holding circuit for example, a reference signal delay means including a flip-flop. Since the output terminal side of the data holding circuit is a random pattern passing path through which a randomly generated output signal (for example, a reference signal) passes, if a delay circuit is connected to this path, the generated pattern-dependent jitter is taken into consideration. Necessary.
  • the input terminal side of the data holding circuit to which the clock signal is input is a continuous clock passage path through which the clock signal continuously generated at a constant period passes.
  • the function of the delay circuit connected to the output terminal side of the data holding circuit is to delay the output signal, but it is also necessary to delay the clock signal instead of the output signal. It becomes. Therefore, the clock signal input terminal side
  • the connected delay circuit can play a role in delaying the output signal. Further, since the delay circuit is not connected to the output terminal side of the data holding circuit but is connected to the input terminal side of the clock signal, the random pattern passing path can be shortened.
  • a delay circuit is connected to the input terminal of the data holding circuit to which the clock signal is input, which is different from the output terminal, so that the clock signal is delayed for a predetermined time. It is possible to reduce the pattern-dependent jitter by eliminating the delay circuit on the random pattern passage path.
  • the pattern-dependent jitter since the pattern-dependent jitter is reduced by connecting the delay circuit to the continuous clock passage path, the pattern-dependent jitter increases due to the presence of a plurality of inverters. Problem can be solved. That is, the greater the number of inverters included in the delay circuit, the greater the effect of reducing the pattern-dependent jitter.
  • the timing generator of the present invention has a configuration including a data delay circuit that delays the reference signal input to the data holding circuit.
  • the reference signal can be delayed according to the clock signal delayed by the clock signal delay circuit.
  • timing generator of the present invention has a configuration including a phase shift circuit instead of the clock signal delay circuit.
  • a phase shift circuit using a phase-locked loop circuit can be connected to the continuous clock passage path to delay the output signal for a desired time. Even if it does, the no-turn dependent jitter can be reduced by eliminating the delay circuit on the random pattern passing path side.
  • PLL circuit phase-locked loop circuit
  • the timing generator of the present invention is configured such that the data holding circuit includes a flip-flop.
  • the data holding circuit is implemented by a flip-flop.
  • the clock signal delay circuit can be connected to the continuous clock passing path to shorten the random pattern passing path. Dependent jitter can be reduced.
  • the data holding circuit is a circuit that holds input data up to a certain timing and then outputs the data, and includes, for example, a latch circuit in addition to the flip-flop.
  • the semiconductor test apparatus of the present invention includes a pattern generator for generating a test pattern and an expected value pattern, a waveform shaper for shaping the waveform of the test pattern and applying the waveform to the device under test, A pattern comparator that compares the test results with the expected value pattern of the pattern generator to judge the quality of the device under test, and a timing generator that gives the timing pulse signal to the waveform shaper and takes the test timing.
  • a semiconductor test apparatus comprising: a timing generator, wherein the timing generator comprises a timing generator according to the present invention.
  • a phase shift circuit using a delay circuit or a PLL circuit is connected to an input terminal side to which a clock signal is input which is not connected to an output terminal side of a power data holding circuit (for example, a flip-flop or the like). Therefore, it is possible to eliminate a delay circuit in a random pattern passage path and reduce pattern-dependent jitter.
  • the timing generator the timing error of the timing pulse signal can be reduced, and in the semiconductor test apparatus, the occurrence of test timing deviation can be suppressed.
  • FIG. 1 is a circuit configuration diagram showing a configuration of a timing generator of the present invention.
  • FIG. 2 is a circuit configuration diagram showing a configuration of a signal input / output circuit of the present invention.
  • FIG. 3 is a circuit configuration diagram showing another configuration of the signal input / output circuit of the present invention.
  • FIG. 4 is a circuit configuration diagram showing a configuration of a phase shift circuit using a PLL circuit.
  • FIG. 5 is a circuit configuration diagram showing a schematic configuration of a general semiconductor test apparatus.
  • FIG. 6 is a circuit configuration diagram showing a configuration of a conventional timing generator.
  • FIG. 7 is a circuit configuration diagram showing a configuration of a conventional signal input / output circuit.
  • FIG. 8 (a) is a waveform diagram showing a state where a target edge is affected by another edge when a pulse wave is continuously generated.
  • (B) is a waveform diagram showing how the edge of interest is affected by other edges when a single pulse wave is generated.
  • (C) is a waveform diagram showing how the edge of interest is greatly affected by other edge forces.
  • (d) is a waveform diagram showing a state where the target edge is not affected by other edges.
  • FIG. 9 is a circuit diagram showing a circuit configuration of an inverter provided in the delay circuit.
  • FIG. 1 is an electronic circuit diagram showing a circuit configuration of a timing generator of the present invention
  • FIG. 2 is an electronic circuit diagram showing a circuit configuration of a signal input / output circuit.
  • the timing generator 20 shown in FIG. 1 is provided in the same semiconductor test apparatus 1 as the conventional one shown in FIG.
  • the semiconductor test apparatus 1 is a test apparatus for determining the quality of a device under test 10 (DUT). As shown in FIG. 5, the main components of the semiconductor test apparatus 1 are a pattern generator 11, a waveform shaper 12, and a pattern comparison device. , A driver 14, a comparator 15, a fail analysis memory 16, an input voltage generator 17, a device power supply 18, a comparison voltage generator 19, and a timing generator 20! / Puru.
  • the timing generator 20 includes a period generator 21 and delay generators 22-1 to 22-n, and further includes delay generators 22-1 to 22-n.
  • Each of the circuits 22-n includes a period calculating unit 23, a delay calculating unit 24, and a signal input / output circuit 30a.
  • the period calculating unit 23 and the delay calculating unit 24 are provided in the delay generating units 22-1 to 22-n, however, the period calculating unit 23 and the delay calculating unit 24 are It is not limited to 22-l to 22-n. Talk about this.
  • the delay time calculating means A and the delay time calculating means A include the cycle calculating means 23 and the delay calculating means 24.
  • the signal input / output circuit 30a includes a reference signal delay unit 31a, a variable delay unit 32a, and a data delay unit 33a.
  • the signal input / output circuit 30a having such a configuration is a circuit that outputs a reference signal with a delay of a predetermined time, and the signal input / output circuit 30 in which the signal input / output circuit 30a is an embodiment is shown in FIG.
  • the circuit includes a flip-flop 31, a clock signal delay circuit 32, and a data delay circuit 33.
  • the flip-flop (data holding circuit) 31 outputs the input data signal (Data) in accordance with the input timing of the clock signal (Clock).
  • the flip-flop 31 corresponds to the reference signal delay means 31a in FIG.
  • the clock signal delay circuit 32 is connected to the clock signal input terminal of the flip-flop 31 and delays the clock signal.
  • the path to which the clock signal delay circuit 32 is connected is a continuous clock passage path through which a clock signal composed of pulse waves generated continuously at a constant period passes. In this way, by connecting the delay circuit for delaying the output signal of the flip-flop 31 to the input terminal of the clock signal instead of the output terminal of the flip-flop 31, pattern-dependent jitter can be reduced.
  • the clock signal delay circuit 32 corresponds to the variable delay means 32a in FIG.
  • the data delay circuit 33 is a delay circuit that needs to be connected because the clock signal delay circuit 32 has been shifted from the output terminal side of the flip-flop 31 to the clock signal input terminal side. That is, since the input timing of the clock signal is minutely delayed by the clock signal delay circuit 32, the data signal is adjusted to the input timing of the clock signal.
  • the data delay circuit 33 corresponds to the data delay means 33a in FIG.
  • the clock signal delay circuit 32 is connected to the output terminal side of the flip-flop 31 (the random pattern passage path). Since it is connected to the signal input terminal side (continuous clock passage path), it is not necessary to provide a delay circuit for timing setting in the random pattern passage path (C in Fig. 2), and pattern-dependent jitter can be reduced.
  • the timing generator provided with this signal input / output circuit the timing error of the timing pulse signal can be reduced, and in the semiconductor test apparatus provided with this timing generator, the test timing can be reduced. The occurrence of displacement can be suppressed.
  • the clock signal delay circuit 32 is used as a means for delaying the clock signal.
  • a phase shift circuit 34 using a phase locked loop circuit PLL (Phase Locked Loop) circuit
  • the PLL circuit is an electronic circuit that matches the frequency of the input signal or reference frequency with the frequency of the output signal.By providing the phase shift circuit 34 using the PLL circuit, the phase difference between the input signal and the output signal is reduced. By detecting and controlling the voltage-controlled oscillator and the loop of the circuit, it is possible to transmit a signal having a frequency accurately synchronized.
  • FIG. 4 shows the internal configuration of the phase shift circuit 34.
  • the phase shift circuit 34 has a phase detector 34-1, a voltage controlled oscillator 34-2, and a phase shift amount generator 34-3.
  • the phase detector (PD) 34-1 outputs the phase difference between the reference frequency signal and the output signal of the voltage controlled oscillator 34-3 in the form of voltage (or current).
  • Voltage Controlled Oscillator (VCO) 34-2 is an oscillator that changes the frequency with voltage.
  • the phase shift amount generator 34-2 generates a voltage (or current) for generating a predetermined amount of clock delay in the voltage (or current) output from the phase detector 34-1.
  • the delay circuit in the random pattern passage path can be eliminated, and pattern-dependent jitter occurs. It is possible to give a predetermined amount of delay to the output signal.
  • the signal input / output circuit, the timing generator, and the semiconductor test apparatus of the present invention are preferred Although the preferred embodiment has been described, the signal input / output circuit, the timing generator, and the semiconductor test apparatus according to the present invention are not limited to the above-described embodiment, and various modifications can be made within the scope of the present invention. Needless to say! / ,.
  • the signal input / output circuit has a circuit configuration including a flip-flop and a delay circuit.
  • the signal input / output circuit is not limited to the configuration including the flip-flop and the delay circuit. It can also be provided.
  • the clock signal delay circuit can be connected to the clock input terminal of one flip-flop, or can be connected to the clock input terminals of two or more flip-flops.
  • the present invention relates to a timing generator capable of reducing a timing error of a timing pulse wave, and thus can be suitably used for an apparatus or device that performs a predetermined operation using a timing pulse wave. .

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Abstract

　パターン依存性ジッタを低減して、タイミング発生器におけるタイミングパルス信号のタイミング誤差を減少させる。タイミング発生器２０は、クロック信号の入力タイミングに応じて出力信号を出力するフリップフロップ（基準信号遅延手段）３１を有する信号入出力回路３０において、そのフリップフロップ３１の出力端子側ではなく、クロック信号の入力端子側に遅延回路（可変遅延手段、クロック信号遅延回路）３２を設け、そのクロック信号に遅延を与える。また、このクロック信号遅延回路３２に代えて、位相同期ループ回路３４を設けることができる。

Description

明 細 書
タイミング発生器及び半導体試験装置
技術分野
[0001] 本発明は、試験装置全体のテスト周期信号やテストタイミングをとるためにタイミング パルス信号を発生させるタイミング発生器、及び、これを備えた半導体試験装置に関 する。
背景技術
[0002] 本発明を説明するに先立ち、従来の半導体試験装置の概略について、図 5を参照 して説明する。
半導体集積回路 (DUT:被試験デバイス） 10を試験対象とする半導体試験装置 1 は、同図に示すように、主要な構成として、半導体試験装置 1の全体の制御を行うテ ストプロセッサ（図示せず）、試験パターンや期待値パターンなどを生成するパターン 発生器 11、このパターン発生器 11からの試験パターンをテスト信号波形に整形しド ライノく 14を介して DUT10へ送る波形整形器 12、コンパレータ 15を介して DUT10 力も送られてきた試験結果とパターン発生器 11からの期待値パターンとを論理比較 して一致.不一致を検出し、 DUT10の良否判断を行うパターン比較器 13、タイミン グノ ルス信号を発生して波形整形器 12,コンパレータ 15,パターン比較器 13などに 与えテストのタイミングをとるタイミング発生器 20などを備えている。
[0003] これらのうち、タイミング発生器 20は、図 6に示すように、半導体試験装置 1の全体 のテスト周期を決める周期発生部 21と、 DUT10の LSIの各ピンやパターン比較器 1 3に所定のタイミングを与えるための複数の遅延発生部 22— l〜22—nとを有してい る。
遅延発生部 22— 1〜22— nは、パターン周期データ (R1)をもとにパターン周期の 端数データを算出し、入力端子 aO力もの周期開始データとの同期をとつて端数デー タを送出する周期演算手段 23と、この周期演算手段 23からの端数データと設定遅 延データ (R2)とを加算して整数データと端数データとを出力する遅延演算手段 24と 、この遅延演算手段 24からの整数データにより周期発生部 21からの基準信号 (基準 クロック)を遅延させる基準信号遅延手段 310と、この基準信号遅延手段 310からの 基準信号を遅延演算手段 24からの端数データにより遅延させタイミングパルス信号 として出力する可変遅延手段 320とを有している（例えば、特開平 11— 125660号 公報参照)。
[0004] このような構成とすることで、タイミング発生器 20においては、所望の時間遅延した タイミングパルス信号を発生させてパターン比較器 13等へ送ることができる。
なお、図 6に示すように、周期演算手段 23と遅延演算手段 24とを含む、基準信号 の遅延時間を算出する部分を遅延時間演算手段 Aとする。また、基準信号遅延手段 310と可変遅延手段 320とを含む、基準信号を遅延させる部分を信号入出力回路 3 00とする。
[0005] し力しながら、従来のタイミング発生器 20の遅延発生部 22— l〜22—nに設けられ た可変遅延手段 320は、遅延を与える対象を、基準信号遅延手段 310から出力され た基準信号としていたため、パターン依存性ジッタ（ショートタイム'ジッタゃサーマル 'ドリフト'ジッタ）が発生しやすい状況にあり、そのままでは、タイミング発生器 20から 出力されるタイミングパルス信号にタイミング誤差が生じてしまうという問題が生じてい た。
[0006] このパターン依存性ジッタが発生する様子を説明するための回路図を図 7に示す。
同図は、入力されたデータ信号 (Data)について、クロック信号 (Clock)との同期をと り、さらに所定時間遅延させて力 外部へ出力する信号入出力回路 300の回路構成 を示す図である。
この信号入出力回路 300をさらに説明すると、入力されたデータ信号 (従来のタイミ ング発生器 20 (図 6)において周期発生部 21から遅延発生部 22— l〜22—nへ送ら れる基準信号に相当）をクロック信号（出力タイミングをは力るためのクロック）の入力 タイミングにより出力するフリップフロップ 310 (図 6における基準信号遅延手段 310 に相当）と、そのフリップフロップ 310の出力端子側に接続されており、その出力され たデータ信号を所定時間遅延させて力 外部へ出力する遅延回路 320 (図 6におけ る可変遅延手段 320に相当）とを有している。
[0007] そして、データ信号はランダムパターン (パルス波がランダムに発生するパターン） であり、クロック信号は連続パターン (パルス波が一定周期で連続して発生するパタ ーン)であるとすると、遅延回路 320は、ランダムパターンでパルス波が通過する経路 (ランダムパターン通過経路、同図 C)に接続されていることとなり、ランダムパターン 通過経路にぉ 、て、パターン依存性ジッタが発生しやす!、状態となって!/ヽる。
ここで、パターン依存性ジッタには、ショートターム'ジッタと、サーマル'ドリフト'ジッ タとがある。
[0008] まず、ショートターム'ジッタについて説明する。ショートターム'ジッタとは、複数の パルス波が発生して 、る場合に、一つのエッジ（注目エッジ）が過去のエッジの影響 を受けて揺らぎを生じることを 、う。
例えば、図 8 (a)に示すように、ノ ルス波が連続で発生しているとき、注目エッジ（參 を付したエッジ）に対しては、その注目エッジを有するパルス波における過去のエッジ (參を付したエッジを有するパルス波における〇を付したエッジ、同図（1) )、及び、過 去に発生したパルス波における各エッジ（參を付したエッジを有するパルス波以外の 過去のパルス波における〇を付したエッジ、同図（2)、 (3) )が影響を与える。
[0009] 一方、図 8 (b)に示すように、パルス波が単発で発生して 、るとき、注目エッジに対 しては、その注目エッジを有するパルス波における過去のエッジ（〇を付したエッジ） が主として影響を与える（同図（1) )。
また、この場合、注目エッジを有するパルス波力 見て過去の近い時間においては 他のパルス波がランダムに発生していることがあり、例えば、その過去の近い時間に お 、てパルス波が発生して!/、るときは、図 8 (a)の（2)と同様に注目エッジはその過去 のパルス波の各エッジ力も影響を受ける。これに対し、その時間にパルス波が発生し ていないときは、ここから影響を受けることはない（図 8 (b)の（2)、（3)参照)。
[0010] ここで、パルス波が連続で発生して 、る場合にぉ 、て注目エッジに影響を与えて!/ヽ るエッジと、パルス波が単発で発生して！/、る場合にお！、て注目エッジに影響を与えて いるエッジとを比較する。
まず、注目エッジを有するパルス波における過去のエッジについては、いずれも共 通して影響を与えて 、る（図 8 (a)の（1)及び図 8 (b)の（1) )。
次に、注目エッジの発生時点力 見てある時間以上過去に発生したパルス波のェ ッジについては、影響は与えるものの、非常に小さいことから無視できることになる（ 図 8 (a)の (3)及び図 8 (b)の（3) )。
[0011] そして、注目エッジを有するパルス波の発生時点に近い時間範囲内で過去に発生 したノ ルス波における各エッジについては、パルス波が連続で発生している場合と、 パルス波が単発で発生している場合とでその影響が異なる。
例えば、パルス波が連続で発生している場合には、図 8 (a)に示すように、それら過 去に発生したパルス波の各エッジが注目エッジに対して大きな影響を与えて 、る（図 8 (a)の（2) )。
[0012] これに対し、パルス波が単発で発生して 、る場合には、注目エッジを有するパルス 波の発生時点に近い時間範囲内では、過去にパルス波が発生しているときと発生し ていないときとがある。
過去にパルス波が発生して 、るときは、パルス波が連続で発生して 、る場合と同様 、注目エッジに大きな影響を与える。一方、過去にパルス波が発生していないときは 、 ノ ルス波が存在しないため、図 8 (b)に示すように、注目エッジに影響を与えないこ とになる。
[0013] このことから、パルス波が連続で発生して 、る場合にぉ 、て注目エッジが受ける影 響と、パルス波が単発で発生している場合において注目エッジが受ける影響とは、注 目エッジを有するパルス波の発生時点に近 、時間範囲内で過去にパルス波が発生 して 、る力否かにより異なってくる。
すなわち、パルス波が連続で発生する場合には、注目エッジを有するパルス波の 発生時点に近い時間範囲内で必ず過去にパルス波が発生しており、注目エッジがそ れら他のエッジ力も受ける影響は常に一定となる。このため、そのような連続したノ ル ス波が通過する経路 (連続クロック通過経路）においては、ショートターム ·ジッタは考 慮する必要がない。
[0014] これに対し、パルス波が単発で発生する場合には、注目エッジを有するノ ルス波の 発生時点に近い時間範囲内で過去にパルス波が発生している力否かにより、その影 響の程度が異なってくる。つまり、過去のエッジから影響を受けるパターン（図 8 (c)に 示すパターン）と、過去のエッジからほとんど影響を受けないパターン（図 8 (d)に示 すパターン）とがランダムに発生することにより、その影響が一定でなくなる。このため 、単発に発生したパルス波が通過する経路 (ランダムパターン通過経路）においては 、注目エッジが受ける影響が変化して、パターン依存性ジッタ (ショートターム'ジッタ） が発生することになる。
[0015] 次に、サーマル'ドリフト'ジッタについて説明する。サーマル'ドリフト'ジッタとは、温 度変化の影響を受けて、波形に揺らぎが生じることを 、う。
図 7に示す遅延回路 320は、例えば、図 9に示すようなインバータ 321を任意の個 数 (通常、数十〜数百個）有している。このインバータ 321の数を増やすことにより、 遅延時間を大きくすることができる。
[0016] インバータ 321には、同図に示すようにトランジスタ 322が設けられており、このトラ ンジスタ 322においては、パルス波の発生パターンによって温度変化が起こり V (ベ
BE
一スーェミッタ間の電圧）が変動する。
例えば、連続クロック通過経路においては、パルス波が連続で発生するため、温度 変化はほぼ一定である。これに対し、ランダムパターン経路においては、ノ レス波が 単発で発生するため、温度変化が一定でなくなる。このため、 V が変動し、信号を
BE
出力するタイミングが変化して、ノターン依存性ジッタ (サーマル'ドリフト'ジッタ）とな る。特に、インバータ 321の数が多くなるほど、サーマル'ドリフト'ジッタも大きくなる。
[0017] 以上のように、従来の信号入出力回路では、ランダムパターン通過経路において、 ショートターム ·ジッタゃサーマル ·ドリフト'ジッタが発生し得る状況にあった。このた め、信号入出力回路が備えられたタイミング発生器においては、出力されるタイミング パルス信号にタイミング誤差が生じていた。そして、半導体試験装置全体においては 、そのタイミング誤差を原因として、テストタイミングにずれが生じるなどの問題が生じ ていた。
し力も、図 9に示したように、遅延回路 320は、通常複数のインバータ 321を有して いる。このため、インバータ 321が後段へいくに従い、パターン依存性ジッタが加算さ れていき、タイミングパルス信号のタイミング誤差がさらに大きくなるという問題も生じ ていた。
[0018] 本発明は、以上のような従来の技術が有する問題を解決するために提案されたも のであり、パターン依存性ジッタを低減して、タイミング発生器におけるタイミングパル ス信号のタイミング誤差を減少し、半導体試験装置におけるテストタイミングのずれの 発生を抑制可能とするタイミング発生器及び半導体試験装置の提供を目的とする。 発明の開示
[0019] 本発明のタイミング発生器は、基準信号を所定時間遅延させタイミングパルス信号 として出力するタイミング発生器であって、基準信号に与えられる遅延時間を算出す る遅延時間演算手段と、この遅延時間演算手段で算出された遅延時間に応じて基 準信号を遅延させる信号入出力回路とを備え、この信号入出力回路が、基準信号を 入力するとともに、クロック信号の入力タイミングにもとづき基準信号を出力するデー タ保持回路と、このデータ保持回路におけるクロック信号の入力タイミングを遅延時 間にもとづき遅延させるクロック信号遅延回路とを有する構成としてある。
[0020] タイミング発生器をこのような構成とすると、信号入出力回路において、遅延回路が 、データ保持回路の出力端子側ではなぐクロック信号が入力される入力端子側に接 続されるため、ランダムパターン通過経路の遅延回路をなくすることができ、パターン 依存性ジッタの低減が可能となる。
従来の半導体試験装置のタイミング発生器においては、データ保持回路 (例えばフ リップフロップを含む基準信号遅延手段)の出力端子側に遅延回路 (例えば可変遅 延手段）が接続されていた。そのデータ保持回路の出力端子側は、ランダムに発生 する出力信号 (例えば基準信号）が通過するランダムパターン通過経路であるため、 この経路に遅延回路を接続すると、発生したパターン依存性ジッタを考慮する必要 かあつた。
[0021] これに対し、データ保持回路においてクロック信号が入力される入力端子側は、一 定周期で連続して発生するクロック信号が通過する連続クロック通過経路であるため 、この経路に遅延回路 (クロック信号遅延回路)を接続することにより、ランダムパター ン通過経路の遅延回路をなくしてパターン依存性ジッタを低減できる。
しかも、データ保持回路の出力端子側に接続された遅延回路は、その出力信号を 遅延させるのが役割であるが、出力信号ではなくクロック信号を遅延させることとして も、やはり出力信号を遅延させることとなる。このため、クロック信号の入力端子側に 接続された遅延回路は、出力信号を遅延させると 、う役割を果たすことができる。 さらに、遅延回路がデータ保持回路の出力端子側には接続されず、クロック信号の 入力端子側に接続されることで、ランダムパターン通過経路を短縮できる。
[0022] そこで、本発明では、データ保持回路の出力端子側ではなぐクロック信号が入力 される入力端子側に遅延回路を接続してクロック信号を遅延させるようにすることで、 出力信号を所定時間遅延させることができ、ランダムパターン通過経路の遅延回路 をなくしてパターン依存性ジッタを低減することができる。
そして、パターン依存性ジッタを低減可能とすることで、この信号入出力回路が備え られたタイミング発生器におけるタイミングパルス信号のタイミング誤差を減少でき、 半導体試験装置におけるテストタイミングのずれの発生を抑制することができる。
[0023] カロえて、本発明では、遅延回路が連続クロック通過経路に接続されることでパター ン依存性ジッタが低減されることから、インバータが複数段あるためにそのパターン依 存性ジッタが増大するという問題も解消できる。すなわち、遅延回路が有するインバ ータの数が多ければ多 、ほど、パターン依存性ジッタを低減させたときの効果がより 大きなものとなる。
[0024] また、本発明のタイミング発生器は、データ保持回路に入力される基準信号に遅延 を与えるデータ遅延回路を備えた構成としてある。
タイミング発生器をこのような構成とすれば、クロック信号遅延回路により遅延された クロック信号に合わせて基準信号を遅延させることができる。
[0025] また、本発明のタイミング発生器は、クロック信号遅延回路に代えて、位相シフト回 路を備えた構成としてある。
タイミング発生器をこのような構成とすると、連続クロック通過経路に位相同期ルー プ回路 (PLL回路)を使用した位相シフト回路を接続して、出力信号を所望の時間遅 延させることができ、このようにしても、ランダムパターン通過経路側の遅延回路をなく して、ノターン依存性ジッタを低減することができる。
[0026] また、本発明のタイミング発生器は、データ保持回路が、フリップフロップを含む構 成としてある。
タイミング発生器をこのような構成とすれば、データ保持回路がフリップフロップによ り構成された信号入出力回路及びこの信号入出力回路を含むタイミング発生器にお V、ても、連続クロック通過経路にクロック信号遅延回路を接続してランダムパターン通 過経路を短くできるため、パターン依存性ジッタを低減できる。なお、データ保持回 路は、入力したデータをあるタイミングまで保持してから出力する回路であって、フリツ プフロップの他、例えば、ラッチ回路なども含まれる。
[0027] また、本発明の半導体試験装置は、試験パターンと期待値パターンとを生成するパ ターン発生器と、試験パターンを波形整形して被試験デバイスに与える波形整形器 と、被試験デバイス力もの試験結果とパターン発生器力もの期待値パターンとを比較 して、被試験デバイスの良否判断を行うパターン比較器と、タイミングパルス信号を波 形整形器へ与えてテストタイミングをとるタイミング発生器とを備えた半導体試験装置 であって、タイミング発生器が、本発明に係る特許請求の範囲に記載のタイミング発 生器カゝらなる構成としてある。
[0028] 半導体試験装置をこのような構成とすると、パターン依存性ジッタの低減が可能とな り、タイミング発生器におけるタイミングパルス信号のタイミング誤差を減少でき、半導 体試験装置におけるテストタイミングのずれの発生を抑制できる。
以上のような本発明によれば、遅延回路又は PLL回路を使用した位相シフト回路 力 データ保持回路 (例えば、フリップフロップなど）の出力端子側ではなぐクロック 信号が入力される入力端子側に接続されるため、ランダムパターン通過経路の遅延 回路をなくすることができ、パターン依存性ジッタを低減できる。
これにより、タイミング発生器においては、タイミングパルス信号のタイミング誤差を 減少でき、半導体試験装置においては、テストタイミングのずれの発生を抑制できる 図面の簡単な説明
[0029] [図 1]図 1は、本発明のタイミング発生器の構成を示す回路構成図である。
[図 2]図 2は、本発明の信号入出力回路の構成を示す回路構成図である。
[図 3]図 3は、本発明の信号入出力回路の他の構成を示す回路構成図である。
[図 4]図 4は、 PLL回路を使用した位相シフト回路の構成を示す回路構成図である。
[図 5]図 5は、一般的な半導体試験装置の概略構成を示す回路構成図である。 [図 6]図 6は、従来のタイミング発生器の構成を示す回路構成図である。
[図 7]図 7は、従来の信号入出力回路の構成を示す回路構成図である。
[図 8]図 8の（a)は、連続してパルス波が発生している場合に、注目エッジが他のエツ ジから影響を受ける様子を示す波形図である。（b)は、単発でパルス波が発生してい る場合に、注目エッジが他のエッジから影響を受ける様子を示す波形図である。（c) は、注目エッジが他のエッジ力も大きな影響を受ける様子を示す波形図である。 (d) は、注目エッジが他のエッジから影響を受けな 、様子を示す波形図である。
[図 9]図 9は、遅延回路に設けられるインバータの回路構成を示す回路図である。 発明を実施するための最良の形態
[0030] 以下、本発明に係るタイミング発生器及び半導体試験装置の好ま Uヽ実施形態に ついて、図面を参照して説明する。
まず、本発明のタイミング発生器及び半導体試験装置の実施形態について、図 1、 図 2を参照して説明する。
図 1は、本発明のタイミング発生器の回路構成を、図 2は、信号入出力回路の回路 構成をそれぞれ示す電子回路図である。
[0031] 図 1に示すタイミング発生器 20は、図 5に示した従来と同様の半導体試験装置 1に 備えられている。
半導体試験装置 1は、被試験デバイス lO (DUT)の良否判断を行う試験装置であ つて、図 5に示したように、主要構成として、パターン発生器 11と、波形整形器 12と、 パターン比較器 13と、ドライバ 14と、コンパレータ 15と、フェイル解析メモリ 16と、入 力電圧発生器 17と、デバイス用電源 18と、比較電圧発生器 19と、タイミング発生器 2 0とを有して!/ヽる。
[0032] ここで、タイミング発生器 20は、図 1に示すように、周期発生部 21と、遅延発生部 2 2— 1〜22— nとを備えており、さらに遅延発生部 22— 1〜22— nは、周期演算手段 23と、遅延演算手段 24と、信号入出力回路 30aを有している。
なお、図 1においては、周期演算手段 23及び遅延演算手段 24が遅延発生部 22 — l〜22—nに設けられているが、それら周期演算手段 23と遅延演算手段 24は、遅 延発生部 22— l〜22—nに設けることに限るものではなぐ周期発生部 21に設ける ことちでさる。
また、本実施形態においては、図 1に示すように、周期演算手段 23と遅延演算手 段 24とを含めて遅延時間演算手段 Aと ヽぅ。
[0033] 信号入出力回路 30aは、図 1に示すように、基準信号遅延手段 31aと、可変遅延手 段 32aと、データ遅延手段 33aとを備えている。
このような構成を有する信号入出力回路 30aは、基準信号を所定時間遅延させて 出力する回路であるが、この信号入出力回路 30aを実施の一形態とする信号入出力 回路 30は、図 2に示すように、フリップフロップ 31と、クロック信号遅延回路 32と、デ ータ遅延回路 33とを備えて 、る。
フリップフロップ（データ保持回路） 31は、入力したデータ信号 (Data)を、クロック 信号 (Clock)の入力タイミングに合わせて出力する。このフリップフロップ 31は、図 1 においては基準信号遅延手段 31aが該当する。
[0034] クロック信号遅延回路 32は、フリップフロップ 31におけるクロック信号の入力端子側 に接続されており、クロック信号を遅延させる。
このクロック信号遅延回路 32が接続される経路は、一定周期で連続して発生する パルス波からなるクロック信号が通過する連続クロック通過経路である。このようにフリ ップフロップ 31の出力信号を遅延させるための遅延回路を、フリップフロップ 31の出 力端子側ではなぐクロック信号の入力端子側に接続させることで、パターン依存性 ジッタを低減できる。このクロック信号遅延回路 32は、図 1においては可変遅延手段 32aが該当する。
[0035] データ遅延回路 33は、クロック信号遅延回路 32をフリップフロップ 31における出力 端子側からクロック信号の入力端子側へ移し変えたことにより、接続が必要となった 遅延回路である。すなわち、クロック信号遅延回路 32によりクロック信号の入カタイミ ングが微小遅延されるため、そのクロック信号の入力タイミングにデータ信号を合わ せるためのものである。このデータ遅延回路 33は、図 1においてはデータ遅延手段 3 3aが該当する。
[0036] 信号入出力回路 30をこのような構成とすれば、クロック信号遅延回路 32が、フリツ プフロップ 31における出力端子側（ランダムパターン通過経路)ではなぐクロック信 号の入力端子側 (連続クロック通過経路）に接続されるため、ランダムパターン通過 経路（図 2の C)にタイミング設定用の遅延回路を設ける必要がなくなり、パターン依 存性ジッタを低減できる。
これにより、この信号入出力回路が設けられたタイミング発生器においては、タイミ ングパスル信号のタイミング誤差を減少でき、このタイミング発生器が設けられた半導 体試験装置にぉ 、ては、テストタイミングのずれの発生を抑制できる。
[0037] ところで、上述の信号入出力回路 30においては、クロック信号を遅延させる手段と してクロック信号遅延回路 32を用いていた力 図 3に示すように、そのクロック信号遅 延回路 32に代えて、位相同期ループ回路（PLL (Phase Locked Loop)回路）を 使用した位相シフト回路 34を設けることもできる。
PLL回路は、入力信号又は基準周波数と、出力信号との周波数を一致させる電子 回路であって、 PLL回路を使用して位相シフト回路 34を設けることにより、入力信号 と出力信号との位相差を検出し、電圧制御発振器や回路のループを制御することで 、正確に同期した周波数の信号を発信することができる。
[0038] この位相シフト回路 34の内部構成を図 4に示す。
同図に示すように、位相シフト回路 34は、位相検出器 34— 1と、電圧制御発振器 3 4- 2と、位相シフト量発生部 34— 3とを有している。
位相検出器 (Phase Detector : PD) 34— 1は、基準周波数信号と電圧制御発振 器 34— 3の出力信号との位相差を電圧 (又は電流)の形で出力する。
電圧制御発振器 (Voltage Controlled Oscillator: VCO) 34— 2は、電圧によ つて周波数を変化させる発振器である。
位相シフト量発生部 34— 3は、位相検出器 34— 1から出力された電圧 (又は電流） に所定量のクロック遅延を発生させるための電圧 (又は電流）を発生する。
このような構成力もなる位相シフト回路 34を、フリップフロップ 31のクロック信号の入 力端子側に接続することにより、ランダムパターン通過経路の遅延回路をなくすること ができ、パターン依存性ジッタを生じさせることなぐ出力信号に所定の遅延量を与え ることがでさる。
[0039] 以上、本発明の信号入出力回路、タイミング発生器及び半導体試験装置の好まし い実施形態について説明したが、本発明に係る信号入出力回路、タイミング発生器 及び半導体試験装置は上述した実施形態にのみ限定されるものではなぐ本発明の 範囲で種々の変更実施が可能であることは言うまでもな!/、。
例えば、上述した実施形態では、信号入出力回路は、フリップフロップと遅延回路と を有した回路構成としているが、それらフリップフロップ及び遅延回路により構成され る場合に限るものではなぐ他の回路素子を設けることもできる。
[0040] また、信号入出力回路に設けられるフリップフロップは、図 2等においては一つのみ としてあるが、一つに限るものではなぐ複数設けることもできる。この場合、クロック信 号遅延回路は、一のフリップフロップのクロック入力端子に接続することもでき、また、 二以上のフリップフロップのクロック入力端子に接続することもできる。
産業上の利用可能性
[0041] 本発明は、タイミングパルス波のタイミング誤差を低減可能なタイミング発生器に関 する発明であるため、タイミングパルス波を用いて所定の動作を行う装置や機器等に 好適に利用可能である。

Claims

請求の範囲
[1] 基準信号を所定時間遅延させタイミングパルス信号として出力するタイミング発生 器であって、
前記基準信号に与えられる遅延時間を算出する遅延時間演算手段と、 この遅延時間演算手段で算出された前記遅延時間に応じて前記基準信号を遅延 させる信号入出力回路とを備え、
この信号入出力回路が、
前記基準信号を入力するとともに、クロック信号の入力タイミングにもとづき前記基 準信号を出力するデータ保持回路と、
このデータ保持回路における前記クロック信号の入力タイミングを前記遅延時間に もとづき遅延させるクロック信号遅延回路と、を有することを特徴とするタイミング発生
[2] 前記データ保持回路に入力される前記基準信号に遅延を与えるデータ遅延回路 を備えることを特徴とする請求項 1記載のタイミング発生器。
[3] 前記クロック信号遅延回路に代えて、位相シフト回路を備えることを特徴とする請求 項 1又は 2記載のタイミング発生器。
[4] 前記データ保持回路が、フリップフロップを含むことを特徴とする請求項 1又は 2記 載のタイミング発生器。
[5] 試験パターンと期待値パターンとを生成するパターン発生器と、前記試験パターン を波形整形して被試験デバイスに与える波形整形器と、前記被試験デバイスからの 試験結果と前記パターン発生器からの期待値パターンとを比較して、前記被試験デ バイスの良否判断を行うパターン比較器と、タイミングパルス信号を前記波形整形器 へ与えてテストタイミングをとるタイミング発生器とを備えた半導体試験装置であって、 前記タイミング発生器が、請求項 1又は 2記載のタイミング発生器力もなることを特 徴とする半導体試験装置。
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