WO2005015636A1 - 半導体装置 - Google Patents

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semiconductor
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Toshihiko Shimizu
Yoshikuni Matsunaga
Yuri Kusakari
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Definitions

  • the present invention relates to a semiconductor device technology, and more particularly to a technology effective when applied to an RF (Radio Frequency) power module.
  • RF Radio Frequency
  • the RF power module studied by the present inventor is a document such as a mobile phone.
  • It is an electronic component for signal amplification used in communication equipment, and is assembled by mounting a plurality of semiconductor chips, chip components, etc., having signal amplification transistors on a module substrate. Each semiconductor chip and the module substrate are electrically connected through a bonding wire. The chip component is also electrically connected to the module board by connecting its terminals to the pads of the module board by soldering.
  • Japanese Patent Laid-Open No. 2000-332551 discloses a configuration in which a bias circuit and a bias switch circuit of a high frequency power amplifier for a dual-pound system are formed by HBT (Heterojunction Bipolar Transistor) (see Patent Document 1). )
  • HBT Heterojunction Bipolar Transistor
  • JP 2001-141756 A discloses a configuration in which a plurality of GND lines are provided between output microstrip lines in a high frequency component for a dual-pound system in order to prevent interference between two outputs. (See Patent Document 2).
  • a ground pad is provided between the output pads of both the semiconductor chip and the wiring board in order to prevent interference between two outputs in a dual-panned power module.
  • a technique for wire bonding is disclosed (see Patent Document 3).
  • Patent Document 1 Japanese Unexamined Patent Publication No. 2000-332551
  • An object of the present invention is to provide a technique capable of reducing the size of a semiconductor device.
  • all stages of a plurality of amplifier circuits of a high-frequency power amplifier circuit are formed of horizontal field effect transistors and provided on the same semiconductor chip having a silicon-based semiconductor substrate.
  • FIG. 1 is a circuit block diagram of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a principal circuit diagram of the semiconductor device of FIG.
  • FIG. 3 is an overall plan view of a semiconductor chip showing an example of circuit arrangement of the semiconductor device of FIG.
  • Fig. 4 is a graph showing the relationship between distance and leakage power.
  • FIG. 5 is a plan view of the main part of the semiconductor chip of the semiconductor device of FIG.
  • FIG. 6 is a cross-sectional view of the main part of the semiconductor chip of FIG.
  • FIG. 7 is a circuit diagram of an equivalent circuit of the amplification stage of the semiconductor chip of FIG.
  • FIG. 8 is an overall plan view of an example of an RF power module in which the semiconductor chip of FIG. 5 is mounted on a module substrate.
  • FIG. 9 is a cross-sectional view of the RF power module of FIG.
  • FIG. 10 is a circuit diagram of an equivalent circuit of the RF power module of FIG.
  • FIG. 11 is an explanatory diagram of an example of a digital cellular phone system using the RF power module of FIG.
  • Fig. 12 is a side view of the main part of an implementation example of the RF power module of the digital mobile phone system in Fig. 11.
  • FIG. 13 is an overall plan view of a semiconductor chip showing an example of circuit arrangement of a semiconductor device according to another embodiment of the present invention.
  • FIG. 14 is an overall plan view of an example of an RF power module in which the semiconductor chip of FIG. 13 is mounted on a module substrate.
  • FIG. 15 is an overall plan view of a semiconductor chip showing an example of circuit arrangement of a semiconductor device according to still another embodiment of the present invention.
  • FIG. 16 is an overall plan view of an example of an RF power module in which the semiconductor chip of FIG. 15 is mounted on a module substrate.
  • FIG. 17 is an overall plan view of a semiconductor chip showing an example of circuit arrangement of a semiconductor device according to still another embodiment of the present invention.
  • GSM Global System for Mobile Communication
  • GSM Global System for Mobile Communication
  • GSM Global System for Mobile Communication
  • GSM has three radio frequency bands to use: GSM900 or simply GSM for 9 ⁇ 0MHz band, GSM180 or DCS (Digital Cellular System) 1800 or PCN for 1800MHz band, GSMl 900 or DCS for 1900MHz band 190 0 or PCS (Personal Communication Services).
  • GSM1 900 is mainly used in North America. In North America, other 850MHz GSM 8 5 0 may be used.
  • the GMSK modulation method is a method used for audio signal communication and shifts the phase of a carrier wave according to transmission data.
  • the EDGE modulation method is a method used for data communication and is a method in which an amplitude shift is added to the phase shift of GMSK modulation.
  • MOS Metal Oxide Semiconductor ⁇ Field Effect Transistor
  • nMOS n-channel type MOS
  • the semiconductor device of the first embodiment for example, a case where the semiconductor device of the first embodiment is applied to an RF (Radio Frequency) power module used in a digital mobile phone that transmits information using a GSM network will be described.
  • RF Radio Frequency
  • Figure 1 shows the IC for the amplifier circuit that constitutes the RF power module of the first embodiment.
  • (Integrated circuit) chip semiconductor chip
  • a circuit block diagram of 1 C is shown.
  • two frequency bands GSM900 and DCS 1800, can be used (dual-pand system).
  • GMSK Gausian filtered Minimum Shift Keying
  • EDGE Enhanced Data GSM Environment
  • This IC chip 1C is a power amplifier circuit 2A for GSM900, a power amplifier circuit 2B for DCS 1800, and a side circuit for controlling and correcting the amplification operation of these power amplifier circuits 2A and 2B. And 3.
  • Each power amplifier circuit 2A, 2B has three amplifier stages 2A1-2A3, 2B1-2B3, and three matching circuits 2 AMI-2AM3, 2BM1-2BM3 ing.
  • the input terminals 4a and 4b of the IC chip 1C are electrically connected to the inputs of the first amplification stages 2A1 and 2B1 via the input matching circuits 2AMI and 2BM1.
  • the output of the first amplification stage 2 A 1, 2B 1 is electrically connected to the input of the second amplification stage 2 A2, 2 B 2 via the interstage matching circuit 2 AM 2, 2BM2.
  • the output of the second amplification stage 2 A 2, 2 B 2 is electrically connected to the input of the final amplification stage 2 A 3, 2 B 3 via the interstage matching circuit 2 AM 3, 2 BM 3
  • the outputs of the final amplification stages 2A3 and 2B3 are electrically connected to the output terminals 5a and 5b.
  • all the amplification stages 2A1 to 2A3 and 2B1 to 2B3 of the power amplification circuits 2A and 2B are provided in one IC chip 1C.
  • all the amplification stages 2 A 1 to 2 A 3 and 2 B 1 to 2 B 3 of the power amplification circuits 2 A and 2 B are included in one IC chip 1 C.
  • the peripheral circuit 3 includes a control circuit 3A, a bias circuit 3B for applying a bias voltage to the amplification stages 2A1-2A3, 2B1-2B3, and the like.
  • the control circuit 3 A is a circuit that generates a desired voltage to be applied to the power amplification circuits 2 A and 2 B, and includes a power supply control circuit 3 A 1 and a bias voltage generation circuit 3 A 2.
  • the power supply control circuit 3 A 1 generates the first power supply voltage applied to the drain terminal of the output power MOS of each of the amplification stages 2 A 1 to 2 A 3 and 2 B 1 to 2 B 3 Circuit.
  • the bias voltage generation circuit 3A2 is a circuit that generates a first control voltage for controlling the bias circuit 3B.
  • the bias voltage generation circuit 3 A 2 when the power supply control circuit 3 A 1 generates the first power supply voltage based on the output level designation signal supplied from the baseband circuit outside the IC chip 1 C, the bias voltage generation circuit 3 A 2 generates the first control voltage based on the first power supply voltage generated by the power supply control circuit 3 A 1.
  • the base panda circuit is a circuit that generates the output level designation signal.
  • This output level designation signal is a signal that designates the output level of the power amplification circuits 2 A and 2 B, and is based on the distance between the mobile phone and the base station, that is, the output level according to the strength of the electric wave. Has been generated.
  • the elements constituting the peripheral circuit 3 are also provided in one IC chip 1 C.
  • the interface part (the interface part between the IC chip 1 C and the module board (wiring board) and the interface part necessary for each of the IC chip 1 C and the module board) can be greatly reduced. Since the area of the IC chip 1C and the module substrate can be reduced, it is possible to realize a significantly smaller RF power module.
  • FIG. 2 shows an example of the circuit configuration of the power amplifier circuit 2 A and the bias circuit 3 B. Since the power amplifier circuits 2 A and 2 B and their respective bias circuits 3 B have the same circuit configuration, an example of the circuit configuration for the power amplifier circuit 2 A and the power amplifier circuit 2 A is shown here. Shown as a representative.
  • the power amplifier circuit 2A of the first embodiment three nMO SQ n (Q nl, Q n 2, Q n 3) are sequentially connected in cascade as the above three amplifier stages 2 A 1 to 2 A 3 It has a circuit configuration.
  • the output level of this power amplifier circuit 2A is And the first power supply voltage V dd 1 supplied from the power supply control circuit 3 A 1.
  • the first power supply voltage Vd d 1 is supplied to the drain electrodes of the three nMOS Qn 1, Qn 2, and Qn 3.
  • the matching circuit 2 AMI to 2 AM 3 has an inductor (passive element) and a capacitor (passive element).
  • the inductor is formed of wiring, and has a function of matching the impedance of the input of the first amplification stage 2A1 (nMOSQn 1) and each stage.
  • the capacitor is connected between the inductor and the input of the nMOSQn at each stage, and in addition to the impedance matching function, in addition to the DC voltage between the first power supply voltage Vd d 1 and the gate bias voltage. It has a function to shut off.
  • the bias circuit 3 B has a plurality of voltage dividing circuits. Each voltage dividing circuit is composed of a pair of resistors Rl and R2. Each pair of resistors Rl and R2 is connected in series between the input terminal 4c of the bias circuit 3B and a reference potential (for example, ground potential of 0V). The wiring part connecting each pair of resistors Rl and R2 is electrically connected to the inputs (gate electrodes) of nMOSQnl to Qn3 in each stage. When the first control voltage or the output level control voltage is input to the input terminal 4c of the bias circuit 3B, the voltage is divided by the pair of resistors R1 and R2 to obtain a desired goat bias voltage. The gate bias voltage is input to the gate electrodes of the respective nMOS Qn 1 to Qn 3.
  • FIG. 3 shows an example of the circuit arrangement of the IC chip 1 C for the amplifier circuit of FIG. 1
  • FIG. 4 is a graph showing the relationship between distance and leakage power.
  • power amplifying circuits 2 A and 2 B are arranged around one main chip 1 (: main surface (device forming surface), and each power amplifying circuit Peripheral circuit 3 is arranged between 2 A and 2 B.
  • main chip 1 main surface (device forming surface)
  • each power amplifying circuit Peripheral circuit 3 is arranged between 2 A and 2 B.
  • the final amplification stages 2 A 3 and 2 B 3 of power amplification circuits 2 A and 2 B operate with high power.
  • the heat generation is high and the signal interference to other amplification stages is large (especially the high-frequency signals handled here are 900 MHz and 1800 MHz, respectively.
  • It is placed in the vicinity of the opposite sides of the IC chip 1 C so that the distance between each other is long.
  • the amount of signal propagation of is roughly inversely proportional to the square of the distance.
  • a and 2 B apart from each other for example, crosstalk (radiation or interference) from a power amplifier circuit that is operating to a power amplifier circuit that is not operating can be suppressed. Even if power amplifier circuits 2 A and 2B of different systems are installed on the same IC chip 1 C, such as the generation of unnecessary output from power amplifier circuits that are not connected can be suppressed, the power amplifier circuits 2 A and 2 B It is possible to improve the cross-pand isolation characteristics. Therefore, it is possible to improve the reliability and stability of the operation of the RF power module.
  • P i n indicates an input bonding pad
  • P o u t indicates an output bonding pad.
  • Bonding pads Pi 11 of each amplification stage 2 A 1 to 2 A 3 and amplification stage 2 B 1 to 2 B 3 are arranged on the center side of the IC chip 1 C, and each amplification stage 2 A1 to 2 A3 and increased width stage 2 B
  • the bonding pads P out of 1 to 2 B 3 are arranged on the side of the IC chip 1 C.
  • the symbol M indicates wiring for input, output, and amplification stages.
  • the wiring M between the amplification stages is connected between the bonding pads Pin and Pout in a bent state.
  • the symbol Mc indicates the wiring connecting the amplification stages 2 A 1 to 2 A 3 and 2 B 1 to 2 B 3 and the peripheral circuit 3.
  • FIG. 5 shows a plan view of a main part of the I C chip 1 C
  • FIG. 6 shows a cross-sectional view of a main part taken along the left-right direction of the I C chip 1 C of FIG.
  • FIG. 5 is a plan view
  • the same hatching is given to the same layer in order to make the drawing easy to see.
  • the semiconductor substrate (hereinafter simply referred to as the substrate) that constitutes the IC chip 1 C 1 S is made of, for example, P + type silicon (Si) single crystal, and its resistivity is low, for example, about 1 to 10 m ⁇ ⁇ cm. It is a resistive substrate.
  • an epitaxial layer 1 EP made of, for example, p-type silicon single crystal is formed on the substrate 1 S. The resistivity of the epitaxial layer 1 EP is higher than the resistivity of the substrate 1 S.
  • the main surface of this epitaxial layer 1 EP includes the nMO SQ n for the amplification stages 2 A 1 to 2 A3, 2 B 1 to 2 B 3 and the matching circuit 2 AMI to 2 AM 3, 2 BM 1 to 2 Inductor L1 for BM3, capacitor Q1 with high Q (Quality factor) value and stripline are formed.
  • nMOSQn 1 and Qn 2 of two amplification stages are shown.
  • all of the two stages 1 to 3 of the amplification stages 2A1 to 2A3 and 2B1 to 2B3 are formed on the same substrate 1S.
  • the nMOSQ n shown here represents the unit MOS.
  • nMOSQn is formed of a horizontal type MOS such as LDMOS (Laterally Diffused M0S).
  • a p-type well PWL is formed in the epitaxial layer 1 EP in the formation region of nMO SQ n.
  • This p-type well PWL is formed, for example, by ion-implanting impurities such as boron (B) into the epitaxial layer 1 EP.
  • An nMOSQn gate insulating film 7 is formed on the p-type well PWL of the epitaxial layer 1 EP.
  • An nMOSQn gate electrode (input) 8 is formed on the gate insulating film 7.
  • the gate electrode 8 is composed of a laminated conductor film of, for example, polycrystalline silicon and a metal silicide layer (for example, a titanium silicide layer or a cobalt silicide layer) formed thereon.
  • the nMOSQn channel is formed on the p-type well PWL below the gate electrode 8.
  • n + type semiconductor region 9 is formed in the p-type well PWL region near one end of the gate electrode 8.
  • This n + -type semiconductor region 9 is a region that functions as a source of nMOSQ n, and is formed, for example, by implanting impurities such as phosphorus (P) into p-type well PWL.
  • an n-type semiconductor region 10 a is formed in the epitaxial layer 1 EP near the other end of the gate electrode 8.
  • the n + type semiconductor region 10b is electrically connected to the n ⁇ type semiconductor region 10a at a location separated from the other end of the gate electrode 8 by the n ⁇ type semiconductor region 10a. (LDD (Lightly Doped Drain) structure).
  • LDD Lightly Doped Drain
  • the n-type semiconductor region 10 a and the n + -type semiconductor region 10 b function as the drain (output) of n M OSQn.
  • impurities such as phosphorus (P) are transferred to the p-type well PWL. It is formed by ion injection.
  • the p ++ type semiconductor region 11a is in contact with the n + type semiconductor regions 9 and 10b on the epitaxial layer 1EP in each nMOSQn formation region. It is formed to do.
  • boron (B) is introduced into the P ++ type semiconductor region 11a.
  • the P ++ type semiconductor region 11a is formed to surround the nMOSQn. It is shaped to reach S.
  • the semiconductor region 9 of the n + -type for the source of each nMOSQn is, p ++ type semiconductor region 11 a and is electrically connected through the plug PL 1, the p ++ type It is electrically connected to the low resistance p + type substrate 1 S through the semiconductor region 11.
  • the substrate 1 S is electrically connected to the wiring of the module substrate on which the IC chip 1 C is mounted via the electrode 12 formed of metal on the entire back surface of the substrate 1 S. It is electrically connected to a reference potential (for example, about 0V at ground potential GND: fixed potential) through wiring.
  • the substrate 1 S is a common ground portion for a plurality of nMO S Qn formed on the IC chip 1 C.
  • Figure 7 shows an equivalent circuit for this situation.
  • This figure shows nMOSQn 1 and Q 2 of two amplification stages 2 A 1 and 2A2 (or amplification stages 2B 1 and 2 B 2) of the same power amplification circuit 2 A (or power amplification circuit 2 B). Illustrated.
  • the symbols Gl and G2 indicate the gate electrodes 8 of MOSQnl and Qn2.
  • the sources S 1 and S 2 of the nMOSQn 1 and Qn 2 (the n + type semiconductor region 9) are electrically connected to the ground potential GND via the p ++ type semiconductor region 11a and the p + type substrate 1S.
  • the resistivity is as high as several tens of ohms cm. Therefore, when the configuration as in the first embodiment is adopted, the resistance component R 11, Since R21, R12, R22, and R3 are high and nMOSQn 1 source S 1 has signal gain from nMO SQ n 2 source S 2, interference between nMOSQn 1 and Qn 2 occurs. As a result of oscillation and gain reduction, I / O isolation is degraded.
  • the resistance components R 12, R 22, and R 3 can be made as close to zero as possible.
  • the sources S 1 and S 2 of the two nMOS Qn 1 and Q 2 are both directly connected to a stable ground.
  • final stage amplification Crosstalk from nMOSQn3 in stages 2A3 and 2B3 to the first and second amplification stages 2A1, 2A2, 2B1, 2B2 and peripheral circuit 3 can be reduced.
  • isolation characteristics between nMOSQn 1 to Qn3 in each amplification stage 2 A 1 to 2 A3, 2B 1 to 2B 3 can be improved, oscillation can be suppressed, and each nMOSQn 1 to The stability of the amplification characteristics of Qn 3 can be improved. This is because the same isolation characteristics can be obtained not only between the amplification stages 2A1 to 2A3 and 2B1 to 2B3, but also between other circuit elements, and crosstalk between the circuit elements is reduced. can do.
  • the plug PL 1 connected to the n + -type semiconductor region 9 for the source of the preceding nMOSQn 1 is electrically connected to the first layer wiring Ml 1.
  • the gate electrode 8 of the nMOSQn 1 is electrically connected to the second layer wiring M21 (M) through the plug PL 2 and the first layer wiring M 12 (M).
  • the second layer wiring M21 is a wiring for nMI SQn 1 input.
  • the n + type semiconductor region 11 for the drain of the nMO SQn 1 is electrically connected to the first layer wiring M 13 (M) through the plug PL 3.
  • the first layer wiring Ml 3 is electrically connected to one end of the inductor L 1.
  • the inductor L 1 is formed of, for example, a spiral second layer wiring M22.
  • the outer periphery of the inductor L 1 is surrounded by the first layer wiring Ml 4 for shielding, the second layer wiring M 23, the plug PL 4, and the p ++ type semiconductor region 1 lb.
  • Shield first layer wiring Ml 4, second layer wiring M23, plug PL4 and p ++ type semiconductor region 1 1 b are electrically connected to each other (insulated from inductor L 1) It is electrically connected to the low resistance substrate 1 S through the P ++ type semiconductor region 11 b and set to the ground potential GND.
  • the magnetic field generated by the inductor L 1 can be suppressed or prevented from leaking outside.
  • the coupling between the inductor L 1 and the nMO SQn outside the inductor L 1 can be suppressed or prevented, the influence of external crosstalk can be suppressed or prevented.
  • the other end of the inductor L 1 is electrically connected to the upper electrode C 1 a of the capacitor C 1 through the second layer wiring M24 (M). Connected with care.
  • a lower electrode C 1 b is provided in the wiring layer below the upper electrode C 1 a of the capacitor C 1 so as to face the upper electrode C 1 a with an insulating film therebetween.
  • the lower electrode C 1 b is electrically connected to the P ++ type semiconductor region 11 c through the plug PL 5 and further electrically connected to the low resistance p + type substrate 1 S through the p ++ type semiconductor region 11 c. It is connected to the.
  • the outer periphery of the capacitor C 1 is also surrounded by the first layer wiring Ml 5 for shielding, the second layer wiring M 25, the plug PL 6 and the p ++ type semiconductor region lid.
  • the shielding first layer wiring Ml 5, second layer wiring M25, plug PL 6 and P ++ type semiconductor region 11 d are electrically connected to each other (insulated from capacitor C 1), It is electrically connected to the low resistance substrate 1 S through the P ++ type semiconductor region 11 d and set to the ground potential GND.
  • the upper electrode CIa of the capacitor C1 is electrically connected to the gate electrode 8 of the nMOSQn 2 through the second layer wiring M26 (M). Plug? 1 ⁇ 1 ⁇ ?
  • the first layer wirings Ml 1 to Ml 5 and the second layer wirings M21 to M26 are formed of metal using, for example, aluminum (AI) or copper (Cu) as a main wiring material.
  • the P ++ type semiconductor regions 11 b to 11 d are formed at the same time when the p ++ type semiconductor region 11 a is formed.
  • FIG. 8 shows an overall plan view of an example of an RF power module PM in which the IC chip 1 C is mounted on the module board MCB
  • FIG. 9 is a cross-sectional view of the power module PM in FIG.
  • FIG. 10 shows a circuit diagram of the power module shown in FIGS.
  • the sealing member is removed so that the chip mounting surface of the module substrate MC B can be seen.
  • the IC chip 1 C is placed in a recess called a cavity CBT formed on the main surface of the module substrate MCB with the back surface of the substrate 1 S facing the main surface of the module substrate MCB. It is mounted on the main surface.
  • IC 1 C is located slightly closer to the input (left side in Fig. 8) than the center of the main surface of the module board MCB.
  • the area on the output side of the main surface of the module board MC B is the input side area. It's getting wider.
  • the output matching circuit placed on the module board MC B of the RF power module PM can be designed with low loss, so the output loss of the RF power module PA can be reduced and high output can be obtained. It is possible.
  • the bonding pads Pin and Pout of the IC chip 1C are connected to the transmission line 15a (15a 1-15a 5), 15b (15 bl to 15b 5) on the main surface of the module board MCB through the bonding wire BW. , 15c is electrically connected.
  • Transmission lines 15 al and 15 bl connected to the gate electrodes (inputs) of the first amplification stage 2A1 and 2B 1 through bonding wires BW are connected to input terminals 17a and 15m via capacitors Cm1 and Cm2, respectively. It is electrically connected to 17b.
  • the transmission lines 15 a 2 and 15 b 2 electrically connected to the drains (outputs) of the first amplification stage 2A1 and 2B 1 through the bonding wire BW are the power supply terminals on the high potential side 1 8 a 1 In addition to being electrically connected to 18 b 1, it is also electrically connected to the ground potential GND via capacitors Cm 3 and Cm 4 disposed in the vicinity of power supply terminals 18 a 1 and 18 b 1, respectively.
  • the transmission lines 15 a 3 and 15 b 3 electrically connected to the drains (outputs) of the second amplification stage 2 A 2 and 2 B 2 through bonding wires BW are the power supply terminals 18 a 2 on the high potential side, respectively.
  • the transmission lines 15a4 and 15b4 which are electrically connected to the drains (outputs) of the final amplification stages 2A3 and 2B3 through bonding wires BW, are the high-potential side power supply terminals 18a3 and 18b, respectively. 3 and is electrically connected to the ground potential GND via capacitors Cm7 and Cm8 arranged in the vicinity of the power supply terminals 18a3 and 18b3, respectively.
  • the transmission lines 15 a 5 and 15 b 5 electrically connected to the drains (outputs) of the final amplification stages 2A3 and 2B3 through bonding wires BW are output via capacitors Cm 9 and Cm 10, respectively. It is electrically connected to terminals 19a and 19b and is placed in the middle of each line. It is electrically connected to ground potential GND via capacitors Cm11 and Cml2.
  • the transmission line 15 c electrically connected to the control bonding pad Pin of the peripheral circuit 3 through a bonding wire is electrically connected to the control terminal 20.
  • the bonding wire BW is made of a fine wire such as gold (Au), for example, and has a function as an inductor.
  • the transmission lines 15a and 15b also function as inductors for impedance matching.
  • the capacitors Cml to Cml2 have a function as impedance matching capacitors, and are composed of chip parts.
  • the electrode 12 on the back surface of the IC chip 1 C is joined to the chip mounting electrode 21 on the bottom surface of the module CBT cavity CBT.
  • the electrode 21 is electrically and thermally bonded to the electrode 23 G on the back surface of the module substrate MCB through conductors in the plurality of thermal vias 22.
  • a reference potential (for example, about 0 V at the ground potential GND) is supplied to the electrode 23G. That is, the reference potential supplied to the electrode 23 G on the back surface of the module substrate MCB is supplied to the low resistance substrate 1 S through the thermal via 22 and the electrode 21.
  • the module board MCB has a multi-layer arrangement II structure in which a plurality of insulator plates are laminated and integrated.
  • glass epoxy resin or the like may be used, for example.
  • FIG. 11 shows an example of a digital cellular phone system DPS using the RF power module PM of the first embodiment.
  • Reference numeral ANT in FIG. 11 is an antenna for transmitting and receiving signal waves
  • reference numeral 25 is a front-end module
  • reference numeral 26 is a voice signal converted into a base panda signal
  • a received signal is converted into a voice signal
  • a modulation method is switched.
  • symbol 27 is used to down-compress and demodulate the received signal to generate a base panda signal.
  • Modulation / demodulation circuits FLT1 and FLT2 that modulate the transmission signal are filters that remove noise interference from the received signal.
  • Filter FLT 1 is for GSM, and filter FLT 2 is for DCS.
  • the basepand circuit 26 includes a plurality of semiconductor integrated circuits such as a DSP (Digital Signal Processor), a microprocessor, and a semiconductor memory.
  • the front end module 25 includes impedance matching circuits MN 1 and MN 2, low-pass filters LPF 1 and LPF 2, switch circuits 28 a and 28 b, capacitors C 5 and C 6, and a duplexer 29. Impedance matching circuits MN1 and MN2 are connected to the transmission output terminal of the RF power module PM to perform impedance matching.
  • Low-pass filters LPF 1 and LP F 2 are circuits that attenuate harmonics and switch circuits 28 a 28b is a switch circuit for switching between transmission and reception, capacitors C5 and C6 are elements that cut the DC component from the received signal, and demultiplexer 29 demultiplexes the signal in the GSM900 band and the signal in the DCS 1800 band These circuits and elements are mounted on a single wiring board to form a module.
  • the switching signals CNT 1 and CNT 2 of the switch circuits 28 a and 28 b are supplied from the base panda circuit 26.
  • FIG. 12 shows an implementation example of the RF power module PM in the digital cellular phone system DPS shown in FIG.
  • the mother board 30 is composed of, for example, a printed wiring board having a multilayer wiring structure, and an RF power module PM and a plurality of chip components 31 are mounted on the main surface thereof.
  • RF power module: PM is mounted on the motherboard 30 with the electrodes 23 G, 23 S, etc. on the back of the module board MCB facing the main surface of the motherboard 30.
  • the electrodes 23 G, 23 S and the like of this RF power module PM are connected to the wiring pattern of the mother board 30 through a bonding material 32 such as solder.
  • the main surface of the module substrate MCB of the RF power module PM is covered with a sealing member 33 made of, for example, silicone rubber, and the IC chip 1 C on the main surface of the module substrate MCB is thereby sealed. ing.
  • FIG. 13 shows an example of an overall plan view of the I C chip 1 C according to the second embodiment.
  • the bonding pad Pg for grounding is arranged between the bonding pads P 0 ut.
  • the bonding pad Pg for grounding is a pad for supplying a tomb potential (for example, 0 V at the ground potential GND) to the IC chip 1C.
  • FIG. 14 shows an overall plan view of an example in which the RF power module PM is configured by mounting the IC chip 1 C of FIG. 13 on the module board MC B. 14 also shows the module substrate MC B with the sealing member removed so that the chip mounting surface can be seen.
  • the grounding bonding pad Pg is electrically connected to the ground terminal 35 of the module board MC B via a bonding wire BW.
  • a ground potential (for example, 0 V at ground potential GND) is supplied to the ground terminal 35.
  • FIG. 15 shows an example of an overall plan view of the IC chip 1 C according to the third embodiment.
  • the output bonding pads Pin and Pout are arranged so that they are reversed 180 degrees.
  • the output bonding pad P 0 ut of the second amplification stage 2 A 2 and 2 B 2 is placed from the center of the IC chip 1 C, and the input bonding pad The node Pin is arranged near the side of the IC chip 1C.
  • the wiring M between the stages connecting the bonding pad Pin for input and the bonding pad P 0 ut for output of the adjacent amplification stages 2 A 1 to 2 A3, 2B 1 to 2B 3 Is extended substantially linearly without bending.
  • the wiring M between the stages can be shortened, and the wiring M between the stages and the matching circuit 2 AM between the stages 2 AM 2 and 2 as compared with the first and second embodiments.
  • AM 3, 2 BM2, 2BM3 can be moved away from the output bonding pad P 0 ut of the next amplification stage, so the wiring M between the next amplification stage and the matching circuit 2 AM 2, 2 Crosstalk to AM 3, 2 BM2, 2 BM3 can be reduced. Therefore, it is possible to suppress oscillation and stabilize the amplification characteristics.
  • FIG. 16 shows an overall plan view of an example in which the power module PM is configured by mounting the IC chip 1 C of FIG. 15 on the module substrate MCB. Also in FIG. 16, the sealing member is removed so that the chip mounting surface of the module substrate MC B can be seen.
  • the output bonding pad Pout of the second amplification stage 2A2, 2B2 is arranged from the center of the IC chip 1C.
  • the bonding pad P 0 ut for the output of the second amplification stage 2 A2, 2 B 2 and the transmission line 15 a 3, 15 b 3 for power supply of the module board MC B are connected to the bonding wire BW for power supply
  • the length is longer than other bonding wires BW.
  • the inductance component of the power supply line to the second amplification stage 2A2 and 2B2 can be increased by the bonding wire BW, and accordingly, the power transmission line 15a 3 on the module board MC B 15 b 3 can be made shorter than those in the first and second embodiments. Therefore, it is possible to promote downsizing of the overall dimensions of the RF power module PM. Since other than this is the same as the first embodiment, the description is omitted.
  • FIG. 17 shows an example of an overall plan view of the IC chip 1 C according to the fourth embodiment.
  • power amplifier circuits 2 A and 2 B of different systems in IC chip 1 C are used.
  • the input / output direction is arranged in the opposite direction.
  • near the end located on the diagonal of IC chip 1 C so that the final amplification stages 2 A 3 and 2 B 3 of power amplification circuits 2 A and 2 B of different systems are point-symmetric with each other Is arranged.
  • the distance between the power amplification circuits 2 A and 2 B of different systems, in particular, the final amplification stages 2 A 3 and 2 B 3 can be increased.
  • crosstalk radiation or interference
  • generation of unnecessary output from a power amplifier circuit that is not operating can be suppressed.
  • power amplifier circuits 2 A and 2 B of different systems are provided on the same IC chip 1 C, the cross-band isolation characteristics between the power amplifier circuits 2 A and 2 B can be improved.
  • the description is omitted.
  • GSM900, GSM1 800, and GSM 1900 may be applied to a triple panda system that can handle radio waves in three frequency bands. It can also support 800MHz and 850MHz bands.
  • a PDA having a communication function It can also be applied to mobile information processing devices such as (Personal Digital Assistants) and information processing devices such as personal computers having communication functions.
  • the semiconductor device of the present invention can be applied to a semiconductor device having a plurality of power amplifier circuits.

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Abstract

　異なる系統の電力増幅回路を含む半導体装置を小型にする。２つの周波数帯の高周波信号を取り扱うことが可能なデュアル方式のデジタル携帯電話機のＲＦパワーモジュールを構成する系統の異なる電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に配置した。この場合、電力増幅回路２Ａ，２ＢをＩＣチップ１Ｃの周辺に配置し、周辺回路３を電力増幅回路２Ａ，２Ｂの間に配置させた。これにより、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に設けて小型化が図れる上、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃに設けても電力増幅回路２Ａ，２Ｂ間の距離が確保されるので電力増幅回路２Ａ，２Ｂ間の結合を抑制させることができ、電力増幅回路２Ａ，２Ｂ間でのクロストークを抑制できる。

Description

技術分野
本発明は、 半導体装置技術に関し、 特に、 RF (Radio Frequency) パワーモジ ユールに適用して有効な技術に関するものである。
明
背景技術
本発明者が検討した RFパワーモジュールは、 例えば携帯電話機等のような通 書
信機器に用いられる信号増幅用の電子部品であり、 信号増幅用のトランジスタを 有する複数の半導体チップやチップ部品等をモジュール基板上に実装することで 組み立てられている。 各半導体チップとモジュール基板とは、 ボンディングワイ ャを通じて電気的に接続されている。 また、 チップ部品もその端子をはんだ付け によりモジュール基板のパッドに接続することでモジュール基板と電気的に接続 されている。
なお、 例えば特開 2000— 332551号公報には、 デュアルパンドシステ ム用の高周波電力増幅器のバイアス回路およびバイアススィツチ回路を HBT (Heterojunction Bipolar Transistor) で形成する構成が開示されている （特許 文献 1参照） 。
また、 例えば特開 2001 - 141756号公報には、 デュアルパンドシステ ム用の高周波部品において、 2つの出力間の干渉を防ぐため、 出力用のマイクロ ストリップライン間に複数の GND線路を設ける構成が開示されている （特許文 献 2参照） 。
また、 例えば特開 2001— 345400号公報には、 デュアルパンドのパヮ 一モジュールで 2つの出力間の干渉を防ぐために、 半導体チップと配線基板との 双方の出力パッド間にそれぞれグランド用のパッドを設け、 ワイヤボンディング する技術が開示されている （特許文献 3参照） 。
【特許文献 1】 特開 2000— 332551号公報
【特許文献 2】
特開 2001— 141756号公報
【特許文献 3】
特開 2001— 345400号公報
ところが、 上記 RFパワーモジュールにおいては、 小型化が急速に進められて おり、 信頼性や性能等のような特性の低下を招くことなく、 如何にして小型化す るかが重要な課題となっている。
本発明の目的は、 半導体装置を小型にすることのできる技術を提供することに ある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
すなわち、 本発明は、 高周波電力増幅回路の複数段の増幅回路の全段を、 横型 の電界効果トランジスタで形成し、 シリコン系の半導体基板を有する同一の半導 体チップに設けたものである。 図面の簡単な説明
図 1は本発明の一実施の形態である半導体装置の回路プロック図である。 図 2は図 1の半導体装置の要部回路図である。
図 3は図 1の半導体装置の回路配置例を示す半導体チップの全体平面図であ る <
図 4は距離と漏洩電力との関係を示すグラフ図である。
図 5は図 1の半導体装置の半導体チップの要部平面図である。
図 6は図 5の半導体チップの要部断面図である。
図 7は図 5の半導体チップの増幅段の等価回路の回路図である 図 8は図 5の半導体チップをモジュール基板に搭载した R Fパワーモジユー ルの一例の全体平面図である。
図 9は図 8の RFパワーモジュールの断面図である。
図 10は図 8の RFパワーモジュールの等価回路の回路図である。
図 11は図 8の RFパワーモジュールを用いたデジタル携帯電話機システム の一例の説明図である。
図 12は図.11のデジタル携帯電話機システムの RFパワーモジュールの実 装例の要部側面図である。
図 13は本発明の他の実施の形態である半導体装置の回路配置例を示す半導 体チップの全体平面図である。
図 14は図 13の半導体チップをモジュール基板に搭載した RFパワーモジ ュ一ノレの一例の全体平面図である。
図 15は本発明のさらに他の実施の形態である半導体装置の回路配置例を示 す半導体チップの全体平面図である。
図 16は図 15の半導体チップをモジュール基板に搭載した RFパワーモジ ュ一ノレの一例の全体平面図である。
図 17は本発明のさらに別の実施の形態である半導体装置の回路配置例を示 す半導体チップの全体平面図である。 発明を実施するための最良の形態
本願発明の実施の形態を詳細に説明する前に、 本実施の形態における用語の意 味を説明すると次の通りである。
1. GSM (Global System for Mobile Communication) は、 デジタル携帯電 話に使用されている無線通信方式の 1つまたは規格をいう。 GSMには、 使用す る電波の周波数帯が 3つあり、 9◦ 0MHz帯をGSM900または単に GSM、 1800MHz帯を GSM180◦または DCS (Digital Cellular System) 1 800若しくは PCN、 1900MHz帯をGSMl 900または DCS 190 0若しくは PCS (Personal Communication Services) とレ、う。 なお、 GSM1 900は主に北米で使用されている。 北米ではその他に 850MHz帯の GSM 8 5 0を使用する場合もある。
2 . GM S K変調方式は、 音声信号の通信に用いる方式で搬送波の位相を送信 データに応じて位相シフトする方式である。 また、 E D G E変調方式は、 データ 通信に用いる方式で GM S K変調の位相シフトにさらに振幅シフトを加えた方式 である。
また、 以下の実施の形態においては便宜上その必要があるときは、 複数のセク シヨンまたは実施の形態に分割して説明するが、 特に明示した場合を除き、 それ らはお互いに無関係なものではなく、 一方は他方の一部または全部の変形例、 詳 細、補足説明等の関係にある。 また、以下の実施の形態において、要素の数等（個 数、 数値、 量、 範囲等を含む） に言及する場合、 特に明示した場合および原理的 に明らかに特定の数に限定される場合等を除き、 その特定の数に限定されるもの ではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、 その構成要素 （要素ステップ等も含む） は、 特に明示した場合および原理的に明 らかに必須であると考えられる場合等を除き、 必ずしも必須のものではないこと は言うまでもない。 同様に、 以下の実施の形態において、 構成要素等の形状、 位 置関係等に言及するときは、 特に明示した場合および原理的に明らかにそうでな いと考えられる場合等を除き、 実質的にその形状等に近似または類似するもの等 を含むものとする。 このことは、 上記数値および範囲についても同様である。 ま た、本実施の形態では、電界効果トランジスタである MO S · F E T (Metal Oxide Semiconductor · Field Ef feet Transistor)を MO Sと略し、 nチャネル型の MO Sを n MO Sと略す。
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 実施の形 態を説明するための全図において、同一の部材には原則として同一の符号を付し、 その繰り返しの説明は省略する。
(実施の形態 1 )
本実施の形態 1では、 例えば G S M方式のネットワークを利用して情報を伝送 するデジタル携帯電話に使用される R F (Radio Frequency)パワーモジュールに 本実施の形態 1の半導体装置を適用した場合について説明する。
図 1は、 本実施の形態 1の R Fパワーモジュールを構成する増幅回路用の I C (Integrated circuit) チップ （半導体チップ） 1 Cの回路ブロック図を示して いる。 この図 1には、 例えば GSM900と DCS 1800との 2つの周波数帯 を使用可能（デュアルパンド方式）で、それぞれの周波数帯で GMSK (Gaussian filtered Minimum Shift Keying) 変調方式と E D G E (Enhanced Data GSM Environment)変調方式との 2つの通信方式を使用可能な R Fパワーモジュールに 使用される増幅回路用の I Cチップ （半導体チップ） 1 Cの回路ブロックが例示 されている。
この I Cチップ 1 Cは、 GSM900用の電力増幅回路 2 Aと、 DCS 180 0用の電力増幅回路 2 Bと、 それら電力増幅回路 2 A, 2 Bの増幅動作の制御や 補正等を行う 辺回路 3とを有している。 各電力増幅回路 2 A， 2 Bは、 それぞ れ 3つの増幅段 2 A 1〜2 A3, 2B 1〜2B 3と、 3つの整合回路 2 AMI〜 2 AM 3, 2BM1〜2BM3とを有している。 すなわち、 I Cチップ 1 Cの入 力端子 4 a， 4 bは、 入力用の整合回路 2 AMI, 2 BM1を介して 1段目の増 幅段 2A1， 2 B 1の入力に電気的に接続され、 1段目の増幅段 2 A 1， 2B 1 の出力は段間用の整合回路 2 AM 2， 2BM2を介して 2段目の増幅段 2 A2， 2 B 2の入力に電気的に接続され、 2段目の増幅段 2 A 2， 2 B 2の出力は段間 用の整合回路 2 AM 3， 2 BM 3を介して最終段の増幅段 2 A 3， 2 B 3の入力 に電気的に接続され、 最終段の増幅段 2A3, 2 B 3の出力は出力端子 5 a, 5 bと電気的に接続されている。 このように本実施の形態 1では、 1つの I Cチッ プ 1 Cの中に、 電力増幅回路 2 A, 2Bの全ての増幅段 2A1〜2A3， 2 B 1 〜2 B 3が設けられている。 一般的には 3つの増幅段がそれぞれ別々の I Cチッ プに設けられている力 または、 1段目および 2段目の増幅段が 1つの I Cチッ プに設けられ、 最終段の増幅段はパワーが大きく動作時の発熱が高いことや他の 増幅段への信号干渉が大きい等の理由から 1段目および 2段目の増幅段が設けら れた I Cチップとは別の I Cチップに設けられている。 このため、 RFパワーモ ジュールの小型化が阻害されている。 これに対して、 本実施の形態 1では、 1つ の I Cチップ 1 C内に、電力増幅回路 2 A， 2 Bの全ての増幅段 2 A 1〜2 A 3， 2 B 1〜 2 B 3を設けたことにより、 各増幅段 2A1〜2A3， 2B 1〜2B3 間の隣接間隔を大幅に短くすることができるので、 その I Cチップ 1 Cを内蔵す る R Fパワーモジュールの大幅な小型化を実現することが可能となっている。 上記周辺回路 3は、 制御回路 3 Aと、 上記増幅段 2 A 1〜2 A 3 , 2 B 1〜2 B 3にバイアス電圧を印加するバイアス回路 3 B等を有している。 制御回路 3 A は、 上記電力増幅回路 2 A， 2 Bに印加する所望の電圧を発生する回路であり、 電源制御回路 3 A 1およびパイァス電圧生成回路 3 A 2を有している。 電源制御 回路 3 A 1は、 上記増幅段 2 A 1〜2 A 3， 2 B 1〜 2 B 3の各々の出力用のパ ヮー MO Sのドレイン端子に印加される第 1電源電圧を生成する回路である。 ま た、 上記バイァス電圧生成回路 3 A 2は、 上記パイァス回路 3 Bを制御するため の第 1制御電圧を生成する回路である。 本実施の形態 1では、 電源制御回路 3 A 1が、 I Cチップ 1 C外部のベースバンド回路から供給される出力レベル指定信 号に基づいて上記第 1電源電圧を生成すると、 パイァス電圧生成回路 3 A 2が電 源制御回路 3 A 1で生成された上記第 1電源電圧に基づいて上記第 1制御電圧を 生成するようになっている。 上記ベースパンド回路は、 上記出力レベル指定信号 を生成する回路である。 この出力レベル指定信号は、 電力増幅回路 2 A， 2 Bの 出力レベルを指定する信号で、 携帯電話と、 基地局との間の距離、 すなわち、 電 波の強弱に応じた出力レベルに基づいて生成されているようになっている。 本実 施の形態 1では、 このような周辺回路 3を構成する素子も 1つの I Cチップ 1 C 内に設けられている。 これにより、 インターフェイス部 （I Cチップ 1 Cとモジ ユール基板 （配線基板） との間のインターフェイス部および I Cチップ 1 Cとモ ジュール基板との各々に必要であったインターフェイス部） を大幅に削減でき、 I Cチップ 1 Cやモジュール基板の面積を縮小できるので、 R Fパワーモジユー ルの大幅な小型ィ匕を実現することが可能となっている。
次に、 図 2は、 上記電力増幅回路 2 Aおよび上記バイアス回路 3 Bの回路構成 の一例を示している。 なお、 上記電力増幅回路 2 A， 2 Bおよびその各々のパイ ァス回路 3 Bの回路構成は同じなので、 ここでは上記電力増幅回路 2 Aおよび電 力増幅回路 2 A用の回路構成の一例を代表して示す。
本実施の形態 1の電力増幅回路 2 Aは、 上記 3段の増幅段 2 A 1〜2 A 3とし て 3つの nMO S Q n (Q n l， Q n 2 , Q n 3 ) を順次従属接続した回路構成 を有している。 この電力増幅回路 2 Aの出力レベルは、 上記バイアス回路 3 Bお よび電源制御回路 3 A 1から供給される上記第 1電源電圧 V d d 1によって制 御される。 ここでは、 その第 1電源電圧 Vd d 1が 3つの nMOSQn 1， Qn 2, Qn 3の各々のドレイン電極に供給されるようになっている。
整合回路 2 AMI〜2 AM 3は、 インダクタ （受動素子） と、 コンデンサ （受 動素子） とを有している。 インダクタは、 配線で形成されており、 1段目の増幅 段 2A1 (nMOSQn 1) の入力およびそれぞれの段間でのインピーダンス整 合をとる機能を有している。 また、 上記コンデンサは、 上記インダクタと各段の nMOSQnの入力との間に接続されており、 上記ィンピーダンス整合の機能と 、 その他に第 1電源電圧 Vd d 1とゲートバイアス電圧との直流電圧を遮断する 機能とを有している。
上記バイアス回路 3 Bは、 複数の分圧回路を有している。 各分圧回路は、 一対 の抵抗 Rl, R 2で構成されている。 各一対の抵抗 R l， R2は、 バイアス回路 3 Bの入力端子 4 cと、 基準電位 （例えば接地電位で 0V) との間に直列に接続 されている。 各一対の抵抗 Rl， R2間を繋ぐ配線部分と、 各段の nMOSQn l〜Qn 3の入力 （ゲート電極） とが電気的に接続されている。 このバイアス回 路 3 Bの入力端子 4 cに上記第 1制御電圧または出力レベル制御電圧が入力さ れると、 その電圧が上記一対の抵抗 R 1， R 2で分圧されて所望のグートパイァ ス電圧が生成され、 そのゲートバイアス電圧が、 各々の nMOSQn l〜Qn 3 のゲート電極に入力されるようになっている。
次に、 図 3は、 図 1の増幅回路用の I Cチップ 1 Cの回路配置の一例を示し、 図 4は距離と漏洩電力との関係を示すグラフ図を示している。
本実施の形態 1では、 図 3に示すように、 1じチップ1 (：の主面 （デバイス形 成面） の周辺に電力増幅回路 2 A， 2 Bが配置され、 その各々の電力増幅回路 2 A, 2 Bの間に周辺回路 3が配置されている。 特に、 上記のように電力増幅回路 2 A, 2 Bの最終段の増幅段 2 A 3, 2 B 3は、 パワーが大きく動作時の発熱が 高いことや他の増幅段への信号干渉が大きい （特にここでは取り扱う高周波信号 がそれぞれ 900 MHzと 1800 MHzというように各々の高調波の位相が逆 なので信号間の干渉の問題が大きい） ので、 相互間の距離が長くなるように、 I Cチップ 1 Cの相対する辺の近傍に配置されている。 図 4に示すように、 2点間 の信号伝搬量は概ね距離の 2乗に反比例するので、 上記のように電力増幅回路 2
A, 2 Bを離して配置することにより、 例えば動作している電力増幅回路から動 作していない電力増幅回路へのクロストーク （輻射あるいは干渉） を抑制するこ とができ、 また、 動作していない電力増幅回路からの不要な出力発生を抑制する ことができる等、 系統の異なる電力増幅回路 2 A, 2Bを同一の I Cチップ 1 C に設けても、 電力増幅回路 2 A， 2 B間のクロスパンドアイソレーション特性を 向上させることができる。 したがって、 RFパワーモジュールの動作の信頼性や 安定性を向上させることが可能となる。
図 3中の符号の P i nは入力用のボンディングパッド、 P o u tは出力用のポ ンディングパッドを示している。 各増幅段 2 A 1〜 2 A 3や増幅段 2 B 1〜 2 B 3のボンディングパッド P i 11は、 I Cチップ 1 Cの中央側に配置され、 各増幅 段 2A1〜2A3や增幅段 2 B 1〜 2 B 3のボンディングパッド P o u tは I Cチップ 1 Cの辺側に配置されている。 また、 符号の Mは入力用、 出力用および 増幅段間用の配線を示している。 増幅段間用の配線 Mは屈曲した状態でボンディ ングパッド P i n, P o u t間を接続している。 また、 符号の Mcは増幅段 2 A 1〜2A3， 2B 1〜2B 3と周辺回路 3を接続する配線を示している。
次に、 図 5は、 上記 I Cチップ 1 Cの要部平面図を示し、 図 6は、 図 5の I C チップ 1 Cの左右方向に沿って切断した箇所の要部断面図を示している。 なお、 図 5は平面図であるが、 図面を見易くするために同層のものに同じハッチングを 付している。
I Cチップ 1 Cを構成する半導体基板 （以下、 単に基板という） 1 Sは、 例え ば P+型のシリコン （S i) 単結晶からなり、 その抵抗率が、 例えば 1〜 10m Ω · cm程度の低抵抗基板とされている。 基板 1 S上には、 例えば p-型のシリ コン単結晶からなるェピタキシャル層 1 EPが形成されている。 ェピタキシャル 層 1 EPの抵抗率は、 上記基板 1 Sの抵抗率よりも高い。 このェピタキシャル層 1 EPの主面には、 上記増幅段 2 A 1〜2 A3， 2 B 1〜 2 B 3用の nMO S Q nと、 上記整合回路 2 AMI〜2 AM 3， 2 BM 1〜 2 BM 3用のインダクタ L 1、 高 Q (Quality factor) 値のコンデンサ C 1およびストリ ップ線路が形成さ れている。 ここでは、 2段の増幅段の nMOSQn 1， Qn 2が示されているが 、 実際には上記のように 2系統の 1〜 3段の全ての増幅段 2A1〜2A3, 2 B 1〜2 B 3が同一の基板 1 Sに形成されている。 また、 ここで示した nMOSQ nは単位 MO Sを示しており、 実際には、 この単位 MOSが複数個並列に接続さ れることで 1つの増幅段 2 A 1〜2 A 3, 2B：!〜 2 B 3が形成されている。 まず、 nMOSQnは、 例えば LDMOS (Laterally Diffused M0S) 等のよ うな横型の MO Sで形成されている。 nMO S Q nの形成領域のェピタキシャル 層 1 EPには、 p型のゥエル PWLが形成されている。 この p型のゥエル PWL は、 例えばホウ素 （B) などの不純物をェピタキシャル層 1 EPにイオン注入す ることなどにより形成されている。 ェピタキシャル層 1 EPの上記 p型のゥエル PWL上には、 nMOSQnのゲート絶縁膜 7が形成されている。 このゲート絶 縁膜 7は、 例えば酸化シリコン （S i 02等） からなり、 例えば熱酸化法などに よって形成されている。 このゲート絶縁膜 7上には、 nMOSQnのゲート電極 (入力） 8が形成されている。 このゲート電極 8は、 例えば多結晶シリコンとそ の上に形成された金属シリサイド層 （例えばチタンシリサイド層またはコパルト シリサイド層） との積層導体膜で構成されている。 nMOSQnのチャネルは、 ゲート電極 8下の p型のゥエル P WLの上部に形成される。
このゲート電極 8の一方の端部近傍の p型のゥエル PWLの領域内には、 n + 型の半導体領域 9が形成されている。 この n+型の半導体領域 9は、 nMOSQ nのソースとして機能する領域であり、 例えばリン （P) などの不純物を p型の ゥエル PWLにイオン注入することで形成されている。 また、 ゲート電極 8の他 方の端部近傍のェピタキシャル層 1 EPには、 n—型の半導体領域 10 aが形成 されている。 そして、 ゲート電極 8の他方の端部から n—型の半導体領域 10 a の分だけ離れた箇所には、 n+型の半導体領域 10 bが n—型の半導体領域 10 a と電気的に接続された状態で形成されている （LDD (Lightly Doped Drain) 構造） 。 この n一型の半導体領域 10 aおよび n +型の半導体領域 10 bは、 n M OSQnのドレイン （出力） として機能する領域であり、 例えばリン （P) など の不純物を p型のゥエル PWLにィォン注入することで形成されている。
また、 本実施の形態 1では、 各々の nMOSQnの形成領域のェピタキシャル 層 1EPに p++型の半導体領域 11 aが上記 n+型の半導体領域 9, 10 bと接 するように形成されている。 この P++型の半導体領域 11 aは、 例えばホウ素 （ B) が導入されてなり、 平面で見ると、 nMOSQnを取り囲むように形成され 、 断面で見ると、 ェピタキシャル層 1 EPの主面から基板 1 Sに達するように形 成されている。 そして、 本実施の形態 1では、 各 nMOSQnのソース用の n + 型の半導体領域 9が、プラグ PL 1を通じて p++型の半導体領域 11 aと電気的 に接続され、 その p++型の半導体領域 1 1を通じて低抵抗な p+型の基板 1 Sと 電気的に接続されている。 後述のように、 基板 1 Sは、 基板 1 Sの裏面全面にメ タルで形成された電極 12を介して、 I Cチップ 1 Cが実装されるモジュール基 板の配線と電気的に接続され、 その配線を通じて基準電位 （例えば接地電位 GN Dで 0V程度：固定電位） に電気的に接続される。 すなわち、 基板 1 Sは、 I C チップ 1 Cに形成された複数の nMO S Qnの共通の接地部分とされている。 図 7は、 この様子の等価回路を示している。 この図 7には、 同一の電力増幅回 路 2 A (または電力増幅回路 2 B) の 2つの増幅段 2 A 1， 2A2 (または増幅 段 2B 1, 2 B 2) の nMOSQn 1， Q 2が例示されている。 符号の Gl， G 2は MOSQn l, Q n 2のゲート電極 8を示している。 2つの nMOSQn 1 ， Qn 2のソース S l， S 2 (上記 n+型の半導体領域 9) は、 p++型の半導体 領域 11 aと p+型の基板 1 Sを介して接地電位 GNDと電気的に接続されるた め、 p ++型の半導体領域 11 aの抵抗成分 R 11， R 21と、 p +型の基板 1 S の抵抗成分 R12， R22, R 3とを持つことになる。 通常の CMOS - LS I (Complementary MOS · Large Scale Integrated circuit) 用の基板では、 その 抵抗率が数 10Ω cmと高いため、 本実施の形態 1のような構成とすると、 上記 の抵抗成分 R 11， R21, R 12, R 22, R3が高くなり、 nMOSQn 1 のソース S 1から nM〇 S Q n 2のソース S 2に対して信号利得を持っために 、 nMOSQn 1， Qn 2間の干渉が発生し、 発振や利得低下が生じる結果、 入 出力アイソレーションが劣化する。 これに対して、 本実施の形態 1では、 基板 1 Sの抵抗が低いため、 上記抵抗成分 R 12， R22, R 3を限りなくゼロ （◦) に近づけることができる。 言い換えれば、 2つの nMOSQn l, Q2のソース S 1, S 2が共に安定な接地に直結されたのと等価になる。 このため、 基板 1 S で接続されている素子間での干渉が生じないようにできる。 例えば最終段の増幅 段 2A3， 2B3の nMOSQn3から 1段目および 2段目の増幅段 2A1, 2 A2, 2 B 1, 2 B 2や周辺回路 3へのクロストークを低減することができる。 すなわち、 各々の増幅段 2 A 1〜2 A3， 2B 1〜2B 3での nMOSQn 1〜 Q n 3間のアイソレーション特性を向上させることができるので、 発振を抑制で き、 各々の nMOSQn l〜Qn 3の増幅特性の安定性を向上させることができ る。 これは、 増幅段 2A1〜2A3, 2 B 1〜2 B 3間のみならず、 他の回路素 子同士についても同様のアイソレーシヨン特性を得ることができ、 その回路素子 間のクロストークを低減することができる。
次に、 上記図 5および図 6の nMOSQn 1， Qn 2、 インダクタ L 1および コンデンサ C 1の接続関係と特徴等を説明する。
前段の nMOSQn 1のソース用の n +型の半導体領域 9と接続されたプラグ PL 1は、 第 1層配線 Ml 1と電気的に接続されている。 この nMOSQn 1の ゲート電極 8は、 プラグ P L 2および第 1層配線 M 12 (M) を介して第 2層配 線 M21 (M) と電気的に接続されている。 第 2層配線 M21は nMI SQn 1 の入力用の配線である。 また、 この nMO SQn 1のドレイン用の n+型の半導 体領域 11は、 プラグ P L 3を通じて第 1層配線 M 13 (M) と電気的に接続さ れている。 この第 1層配線 Ml 3は、 インダクタ L 1の一端と電気的に接続され ている。
このィンダクタ L 1は、 例えばスパイラル状の第 2層配線 M22で形成されて いる。 このインダクタ L 1の外周は、 シールド用の第 1層配線 Ml 4、 第 2層配 線 M23、 プラグ PL 4および p++型の半導体領域 1 l bにより取り囲まれてい る。 シールド用の第 1層配線 Ml 4、 第 2層配線 M23、 プラグ PL4および p ++型の半導体領域 1 1 bは、 互いに電気的に接続されており （インダクタ L 1と は絶縁されている） 、 P++型の半導体領域 11 bを通じて低抵抗な基板 1 Sと電 気的に接続されて接地電位 GNDに設定されている。 これにより、 インダクタ L 1で発生した磁界が外部に漏れるのを抑制または防止できる。 また、 インダクタ L 1とその外部の nMO SQn等とのカツプリングを抑制または防止できるので、 外部からのクロストークの影響を抑制または防止できる。 このインダクタ L 1の 他端は、 第 2層配線 M24 (M) を通じてコンデンサ C 1の上部電極 C 1 aと電 気的に接続されている。
コンデンサ C 1の上部電極 C 1 aの下層の配線層には、 絶縁膜を挾んで上部電 極 C 1 aと対向するように下部電極 C 1 bが設けられている。 この下部電極 C 1 bは、 プラグ PL 5を通じて P++型の半導体領域 11 cと電気的に接続され、 さらに p++型の半導体領域 11 cを通じて低抵抗な p+型の基板 1 Sと電気的に 接続されている。このコンデンサ C 1の外周も、シールド用の第 1層配線 Ml 5、 第 2層配線 M 25、 プラグ PL 6および p ++型の半導体領域 l i dにより取り囲 まれている。 シールド用の第 1層配線 Ml 5、 第 2層配線 M25、 プラグ PL 6 および P++型の半導体領域 11 dは、 互いに電気的に接続されており （コンデン サ C 1とは絶縁されている） 、 P++型の半導体領域 11 dを通じて低抵抗な基板 1 Sと電気的に接続されて接地電位 GNDに設定されている。 これにより、 コン デンサ C 1とその外部の nMOSQn等との力ップリングを抑制または防止でき るので、 外部からのクロストークの影響を抑制または防止できる。 したがって、 基板 1 S上のコンデンサ C 1の Q値を高く設定することができる。 このコンデン サ C1の上部電極 CI aは、 第 2層配線 M26 (M) を通じて nMOSQn 2の ゲート電極 8と電気的に接続されている。 なお、 プラグ？1^ 1~?1^6は、 例え ばタングステン等のようなメタルで形成されている。 また、 第 1層配線 Ml l〜 Ml 5および第 2層配線 M21〜M26は、 例えばアルミニウム （A I ) または 銅 （Cu) を主配線材料とするメタルで形成されている。 また、 上記 P++型の半 導体領域 11 b〜 11 dは、上記 p ++型の半導体領域 11 aの形成工程時に同時 に形成されている。
次に、 図 8は上記 I Cチップ 1 Cをモジュール基板 MCBに搭載した RFパヮ 一モジュール PMの一例の全体平面図を示し、 図 9は図 8のパワーモジュール P Mの左右方向に沿って切断した面の断面図を示している。 また、 図 10は、 図 8 および図 9のパワーモジユーノレの回路図を示している。 なお、 図 8では、 モジュ ール基板 MC Bのチップ搭载面が見えるように封止部材を取り除いて示す。
I Cチップ 1 Cは、 基板 1 Sの裏面をモジュール基板 MCBの主面に向けた状 態で、 モジュール基板 MCBの主面に形成されたキヤビティ CBTと称する窪み 内に収められた状態でモジュール基板 MCBの主面上に搭載されている。 I Cチ ップ 1 Cは、 モジュール基板 MCBの主面の中央よりも若干入力 （図 8の左側） 寄りに配置されており、 モジュール基板 MC Bの主面の出力側の領域の方が入力 側の領域よりも広くなつている。 これにより、 ； RFパワーモジュール PMのモジ ユール基板 MC Bに配置された出力用の整合回路を低損失に設計することができ るので、 RFパワーモジュール PAの出力損失を低減でき、 高い出力を引き出す ことが可能となっている。
I Cチップ 1 Cのボンディングパッド P i n， P o u tは、 ボンディングワイ ャ BWを通じてモジュール基板 MCBの主面の伝送線路 15 a (15 a 1-15 a 5) ， 15 b (15 b l〜15 b 5) ， 15 cと電気的に接続されている。 1 段目の増幅段 2A1， 2B 1のゲート電極 （入力） にボンディングワイヤ BWを 通じて接続された伝送線路 15 a l， 15 b lは、 それぞれコンデンサ C m 1， Cm2を介して入力端子 17 a， 17 bと電気的に接続されている。 1段目の増 幅段 2A1， 2B 1のドレイン （出力） にボンディングワイヤ BWを通じて電気 的に接続された伝送線路 15 a 2， 15 b 2は、 それぞれ高電位側の電源端子 1 8 a 1, 18 b 1と電気的に接続されてとともに、 それぞれ電源端子 18 a 1, 18 b 1の近傍に配置されたコンデンサ Cm 3， Cm 4を介して接地電位 GND と電気的に接続されている。 2段目の増幅段 2 A 2， 2 B 2のドレイン （出力） にボンディングワイヤ BWを通じて電気的に接続された伝送線路 15 a 3， 15 b 3は、 それぞれ高電位側の電源端子 18 a 2, 18 b 2と電気的に接続されて とともに、 それぞれ電源端子 18 a 2， 18 b 2の近傍に配置されたコンデンサ Cm 5, Cm 6を介して接地電位 GNDと電気的に接続されている。 最終段目の 増幅段 2A3, 2B3のドレイン （出力） にボンディングワイヤ BWを通じて電 気的に接続された伝送線路 15 a 4， 15 b 4は、 それぞれ高電位側の電源端子 18 a 3, 18 b 3と電気的に接続されてとともに、それぞれ電源端子 18 a 3, 18 b 3の近傍に配置されたコンデンサ Cm7， Cm 8を介して接地電位 GND と電気的に接続されている。 さらに、 最終段目の増幅段 2A3， 2B3のドレイ ン （出力） にボンディングワイヤ BWを通じて電気的に接続された伝送線路 15 a 5, 15 b 5は、 それぞれコンデンサ Cm 9， Cm 10を介して出力端子 19 a, 19 bと電気的に接続されているとともに、 それぞれの線路途中に配置され たコンデンサ Cm 11, Cml 2を介して接地電位 GNDと電気的に接続されて いる。 周辺回路 3の制御用のボンディングパッド P i nにボンディングワイヤを 通じて電気的に接続された伝送線路 15 cは、 制御端子 20と電気的に接続され ている。 なお、 上記ボンディングワイヤ BWは、 例えば金 （Au) 等の細線から なり、 インダクタとしての機能を有している。 また、 伝送線路 15 a， 15 bも ィンビーダンス整合用のインダクタとしての機能を有している。 上記コンデンサ Cml〜Cml 2は、 インピーダンス整合用のコンデンサとしての機能を有して おり、 チップ部品で構成されている。
一方、 I Cチップ 1 Cの裏面の上記電極 12は、 モジュール基板 M C Bのキヤ ビティ CBT底面のチップ搭载用の電極 21と接合されている。この電極 21は、 複数のサーマルビア 22内の導体を通じてモジュール基板 MCBの裏面の電極 2 3 Gと電気的かつ熱的に接合されている。 この電極 23 Gには基準電位 （例えば 接地電位 GNDで 0 V程度） が供給される。 すなわち、 モジュール基板 MCBの 裏面の電極 23 Gに供給された基準電位は、 サーマルビア 22および電極 21を 通じて低抵抗な基板 1 Sに供給されるようになっている。 また、 逆に I Cチップ 1 Cの動作時に発生した熱は、 基板 1 Sの裏面から電極 21およびサーマルビア 22を通じてモジュール基板 MCBの裏面の電極 23 Gに伝わり放散されるよう になっている。 モジュール基板 MCBの裏面の外周近傍の電極 23 Sは、 信号用 の電極を示している。 なお、 モジュール基板 MCBは、 複数枚の絶縁体板を積層 して一体ィ匕した多層配 II構造を有している。 この絶縁体板は、 例えばミリ波域ま で誘電損失の少ないアルミナ（酸化アルミニゥム、 A 12 O 3、比誘電率 = 9〜 9 · 7) 等のようなセラミックからなるが、 これに限定されるものではなく種々変更 可能であり、 例えばガラスェポキシ樹脂等を用いても良い。
次に、 図 11は、 本実施の形態 1の RFパワーモジュール PMを用いたデジタ ル携帯電話機システム DP Sの一例を示している。 図 11の符号 ANTは信号電 波の送受信用のアンテナ、 符号 25はフロントエンド 'モジュール、 符号 26は 音声信号をベースパンド信号に変換したり、 受信信号を音声信号に変換したり、 変調方式切換信号やパンド切換信号を生成したりする前記ベースパンド回路、 符 号 27は受信信号をダウンコンパ一トして復調しベースパンド信号を生成したり 送信信号を変調したりする変復調用回路、 FLT1, FLT 2は受信信号からノ ィズゃ妨害波を除去するフィルタである。 フィルタ FLT 1は GSM用、 フィル タ FLT 2は DCS用である。ベースパンド回路 26は、 DSP (Digital Signal Processor)やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構 成されている。 フロントエンド 'モジュール 25は、 インピーダンス整合回路 M N 1， MN2、 ロウパスフィルタ LPF 1, LPF 2、 スィッチ回路 28 a, 2 8 b、 コンデンサ C 5， C 6および分波器 29を有している。 インピーダンス整 合回路 MN1， MN2は、 RFパワーモジュール PMの送信出力端子に接続され てインピーダンスの整合を行う回路、 ロウパスフィルタ LPF 1， LP F 2は高 調波を減衰させる回路、 スィッチ回路 28 a， 28 bは送受信切り換え用のスィ ツチ回路、 コンデンサ C5, C 6は受信信号から直流成分をカットする素子、 分 波器 29は、 GSM900帯の信号と、 DCS 1800帯の信号とを分波する回 路であり、 これら回路および素子は 1つの配線基板上に搭载されてモジュールと されている。 なお、 スィッチ回路 28 a， 28 bの切換信号 CNT 1， CNT 2 は上記ベースパンド回路 26から供給される。
また、 図 12は、 上記図 11のデジタル携帯電話機システム DPSでの RFパ ヮーモジュール PMの実装例を示している。 マザ一ボード 30は、 例えば多層配 線構造を有するプリント配線基板等からなり、 その主面上には、 RFパヮ一モジ ユーノレ PMと、 その他に複数のチップ部品 31が搭載されている。 RFパワーモ ジュール： PMは、 上記モジュール基板 MCBの裏面の電極 23 G, 23 S等をマ ザ一ボード 30の主面に向けた状態でマザ一ボード 30上に搭載されている。 こ の RFパワーモジュール PMの電極 23 G, 23 S等は、 半田等のような接合材 32を介してそれぞれマザ一ボード 30の配線パターンと接続されている。なお、 RFパワーモジュール PMのモジュール基板 MCBの主面は、 例えばシリコーン ゴム等からなる封止部材 33により覆われており、 これによりモジュール基板 M CBの主面の I Cチップ 1 C等が封止されている。
(実施の形態 2)
本実施の形態 2では、 I Cチップの同一系統の隣接する増幅段の出力用のボン ディングパッド間に接地用のボンディングパッドを配置した場合の一例を説明す る。
図 1 3は、本実施の形態 2の I Cチップ 1 Cの全体平面図の一例を示している。 本実施の形態 2では、 I Cチップ 1 C内の電力増幅回路 2 A， 2 Bの各々におい て、 隣接する複数の増幅段 2 A 1〜2 A 3， 2 B 1〜2 B 3の出力用のボンディ ングパッド P 0 u t間に、 接地用のボンディングパッド P gが配置されている。 接地用のボンディングパッド P gは、 I Cチップ 1 Cに墓準電位 （例えば接地電 位 GNDで 0 V) を供給するパッドである。 これにより、 信号増幅後の次段増幅 素子から前段増幅素子への輻射による信号帰還を低減できるので、 発振の抑制や 増幅特性の安定化を図ることができる。
また、 図 1 4は、 図 1 3の I Cチップ 1 Cをモジュール基板 MC Bに搭載して R Fパワーモジュール PMを構成した一例の全体平面図を示している。 この図 1 4でも、 モジュール基板 MC Bのチップ搭载面が見えるように封止部材を取り除 いて示す。 上記接地用のボンディングパッド P gは、 ボンディングワイヤ BWを 介してモジュール基板 MC Bの接地端子 3 5と電気的に接続されている。 接地端 子 3 5には、 基準電位 （例えば接地電位 GNDで 0 V) が供給される。 このよう な構成とすることにより、 R Fパワーモジュール PMの動作時に空間に輻射され た電力を、 ポンディングパッド P gに電気的に接続され接地状態とされるボンデ ィングワイヤ BWにより吸収され大幅に減衰させることができるので、 発振の抑 制や増幅特性の安定化を図ることができる。 これ以外は前記実施の形態 1と同じ なので説明を省略する。
(実施の形態 3 )
本実施の形態 3では、 I Cチップの同一系統の隣接する増幅段の入力用および 出力用のボンディングパッドの配置の変形例について説明する。
図 1 5は、本実施の形態 3の I Cチップ 1 Cの全体平面図の一例を示している。 本実施の形態 3では、 I Cチップ 1 C内の電力増幅回路 2 A， 2 Bの各々におい て、 隣接する複数の増幅段 2 A 1〜2 A 3 , 2 B 1〜2 B 3の入力用および出力 用のボンディングパッド P i n， P o u tが 1 8 0度反転するように配置されて いる。 図 1 5の例では、 2段目の増幅段 2 A 2， 2 B 2の出力用のボンディング パッド P 0 u tが I Cチップ 1 Cの中央よりに配置され、 入力用のボンディング ノ ッド P i nが I Cチップ 1 Cの辺の近傍に配置されている。 このような構成で は、 互いに隣接する増幅段 2 A 1〜2 A3， 2B 1〜2B 3の入力用のボンディ ングパッド P i nと、 出力用のボンディングパッド P 0 u tとを結ぶ段間の配線 Mが屈曲せずにほぼ直線的に延在されている。このような構成とすることにより、 段間の配線 Mを短くすることができ、 また、 前記実施の形態 1， 2の場合よりも 段間の配線 Mおよび段間の整合回路 2 AM 2， 2 AM 3， 2 BM2, 2BM3を 次段の増幅段の出力用のボンディングパッド P 0 u tから遠ざけることができる ので、 次段の増幅段から段間の配線 Mや段間の整合回路 2 AM 2， 2 AM 3, 2 BM2， 2 BM3へのクロストークを低減できる。 このため、 発振の抑制や増幅 特 1·生の安定化を図ることができる。
また、 図 16は、 図 15の I Cチップ 1 Cをモジュール基板 MCBに搭載して パワーモジュール PMを構成した一例の全体平面図を示している。 この図 16で も、 モジュール基板 MC Bのチップ搭載面が見えるように封止部材を取り除いて 示す。 上記のように本実施の形態 3では、 2段目の増幅段 2 A 2, 2 B 2の出力 用のボンディングパッド P o u tが I Cチップ 1 Cの中央より配置されているの で、 その 2段目の増幅段 2 A2, 2 B 2の出力用のボンディングパッド P 0 u t と、 モジュール基板 MC Bの電源供給用の伝送線路 15 a 3, 15 b 3とを結ぶ 電源供給用のボンディングワイヤ BWの長さが、 他のボンディングワイヤ BWよ りも長くなつている。 このため、 2段目の増幅段 2A2， 2 B 2への電源ライン のィンダクタンス成分をボンディングワイヤ BWにより増やすことができるので、 その分、 モジュール基板 MC B上の電源用の伝送線路 15 a 3， 15 b 3の長さ を前記実施の形態 1， 2の場合よりも短くすることができる。 したがって、 RF パワーモジュール PMの全体寸法の小型化を推進することが可能となる。 これ以 外は前記実施の形態 1と同じなので説明を省略する。
(実施の形態 4)
本実施の形態 4では、 I Cチップの異なる系統の電力増幅回路の配置を逆向き にした例について説明する。
図 17は、本実施の形態 4の I Cチップ 1 Cの全体平面図の一例を示している。 本実施の形態 4では、 I Cチップ 1 C内の異なる系統の電力増幅回路 2 A， 2B の入出力方向の向きが逆向きになるように配置されている。 特に、 異なる系統の 電力増幅回路 2 A， 2 Bの最終段の増幅段 2 A 3 , 2 B 3が、 互いに点対称にな るように、 I Cチップ 1 Cの対角に位置する端部近傍に配置されている。 これに より、 異なる系統の電力増幅回路 2 A， 2 Bの特に最終段の増幅段 2 A 3， 2 B 3の間の距離を長くすることができるので、 前記実施の形態 1と同様に、 例えば 動作している電力増幅回路から動作していない電力増幅回路へのクロストーク (輻射あるいは干渉） を抑制することができ、 また、 動作していない電力増幅回 路からの不要な出力発生を抑制することができる等、 系統の異なる電力増幅回路 2 A, 2 Bを同一の I Cチップ 1 Cに設けても、 電力増幅回路 2 A， 2B間のク ロスバンドアイソレーション特性を向上させることができる。 これ以外は前記実 施の形態 1と同じなので説明を省略する。
以上、 本発明者によってなされた発明を実施の形態に基づき具体的に説明した 力 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱しない 範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態 1〜 4では、 GSM900と GSM1800の 2つの周 波数帯の電波を取り极うことが可能なデュアルパンド方式に適用した場合につい て説明したが、 これに限定されるものではなく、 例えば GSM900、 GSM1 800および GSM 1900との 3つの周波数帯の電波を取り扱うことが可能な トリプルパンド方式に適用しても良い。 また、 800MHz帯、 850MHz帯 でも対応できる。
以上の説明では主として本発明者によってなされた発明をその背景となつた利 用分野であるデジタル携帯電話機システムに適用した場合について説明したが、 それに限定されるものではなく、 例えば通信機能を有する PDA (Personal Digital Assistants) 等のような移動体情報処理装置や通信機能を有するパーソ ナルコンピュータ等のような情報処理装置にも適用できる。
本願によって開示される実施の形態のうち、 代表的なものによって得られる効 果を簡単に説明すれば、 以下の通りである。
すなわち、 高周波電力増幅回路の複数段の増幅回路の全段を、 横型の電界効果 トランジスタで形成し、 シリコン系の半導体基板を有する同一の半導体チップに 設けたことにより、 半導体装置を小型にすることができる。 産業上の利用可能性
本発明の半導体装置は、 複数系統の電力増幅回路を有する半導体装置に適用で さる。

Claims

請求の範囲
- 1 . 複数の増幅回路を多段接続して構成される電力増幅回路を有する半導体装置 であって、
前記複数の増幅回路の初段から最終段は、 シリコンからなる同一の半導体基板上 に形成され、
前記複数の増幅回路は電界効果トランジスタから構成され、
前記電界効果トランジスタのドレイン電極およびソース電極は、 それぞれ前記 半導体基板の主面および裏面に形成され、
前記複数の電界効果トランジスタの各ソース電極は前記半導体基板の裏面で電 気的に接続され、
前記ソース電極は固定電位に接続され、
前記シリコンからなる半導体基板の抵抗率が 1 Ο πι Ω · c mより小さいことを 特徴とする半導体装置。
2 .請求項 1記載の半導体装置において、前記電力増幅回路は、 8 0 O MH z帯、 9 0 0 MH z帯、 1 8 0 0 MH z帯または 1 9 0 0 MH z帯で動作することを特 徴とする半導体装置。
3 .請求項 1記載の半導体装置において、前記半導体基板は配線基板に実装され、 前記電界効果トランジスタのソースは、 前記配線基板の固定電位に電気的に接続 されていることを特徴とする半導体装置。
4 . 請求項 1記載の半導体装置において、 前記半導体基板には整合回路用の受動 素子も設けられていることを特徴とする半導体装置。
5 .請求項 4記載の半導体装置において、前記半導体基板は配線基板に実装され、 前記配線基板には前記増幅回路の入力および出力用の整合回路が設けられている ことを特徴とする半導体装置。
6 . 請求項 4記載の半導体装置において、 前記整合回路用の受動素子の周囲にシ ールド層を設け、 そのシールド層が半導体領域を通じて前記半導体基板に電気的 に接続され、 前記半導体基板の裏面の電極を通じて固定電位に電気的に接続され ていることを特徴とする半導体装置。
7 . 請求項 1記載の半導体装置において、 前記半導体基板には、 前記増幅回路に 用いるバイアス回路および制御回路が設けられていることを特徴とする半導体装 置。
8 . 請求項 1記載の半導体装置は、 複数の周波数帯の高周波信号に対応可能なマ ルチパンド方式を採用していることを特徴とする半導体装置。
9 . 請求項 1記載の半導体装置において、 前記増幅回路は 3つの前記増幅段を持 つことを特徴とする半導体装置。
1 0 . それぞれ複数の増幅回路を多段接続して構成され、 動作周波数の異なる第 1および第 2の電力増幅回路と、
前記第 1および第 2の電力増幅回路に用レヽる整合回路用の受動素子と、 パイァ ス回路および制御回路を有する半導体装置であって、
前記第 1および第 2の電力増幅回路の複数の増幅回路の初段から最終段は、 シ リコンからなる同一の半導体基板上に形成され、
前記複数の増幅回路は電界効果トランジスタから構成され、
前記電界効果トランジスタのドレイン電極およびソース電極は、 それぞれ前記 半導体基板の主面および裏面に形成され、
前記複数の電界効果トランジスタの各ソース電極は前記半導体基板の裏面で電 気的に接続され、
前記ソース電極は固定電位に接続され、
前記半導体基板の抵抗率が 1 Ο ηιΩ · c mより小さいことを特徴とする半導体 装置。
1 1 . 増幅回路の複数の増幅段の全てと、 その他の回路とを同一の半導体チップ に設け、
前記複数の増幅段の各々を、 前記半導体チップのシリコンからなる半導体基板 上の電界効果トランジスタで形成し、
前記増幅回路を、 前記半導体チップの主面の周辺に配置し、
前記その他の回路を、 前記半導体チップの主面の内部に配置したことを特徴と する半導体装置。
1 2 . 請求項 1 1記載の半導体装置において、 前記半導体基板の抵抗率が 1 O m Ω · c mよりも小さく、 前記電界効果トランジスタが横型の電界効果 タとされ、 そのソースが半導体領域を通じて前記シリコン基板に電気的に接続さ れ、 前記半導体基板の裏面の電極を通じて固定電位に電気的に接続されているこ とを特徴とする半導体装置。
1 3 . 複数の異なる周波数帯の高周波信号に対応可能なマルチパンド方式の半導 体装置であって、
前記複数の異なる周波数帯の高周波信号の各々に対応する複数の増幅回路と、 前記複数の増幅回路の各々を構成する複数の増幅段とを備え、
前記複数の増幅段の全てを同一の半導体チップに設け、
前記複数の増幅段の各々を、 前記半導体チップのシリコンからなる半導体基板 上の電界効果トランジスタで形成し、
前記複数の増幅回路の各々の最終段の増幅段を、 前記半導体チップの相対する 辺側に配置したことを特徴とする半導体装置。
1 4 . 請求項 1 3記載の半導体装置において、 前記複数の増幅回路の各々の最終 の増幅段を、 互いに点対称な位置関係となるように配置したことを特徴とする半 導体装置。
1 5 . 請求項 1 3記載の半導体装置において、 前記半導体基板の抵抗率が 1 0 m Ω - c mよりも小さく、 前記電界効果トランジスタが横型の電界効果トランジス タとされ、そのソースが半導体領域を通じて前記半導体基板に電気的に接続され、 前記半導体基板の裏面の電極を通じて固定電位に電気的に接続されており、 前記半導体チップには、 整合回路用の受動素子、 前記増幅回路に用いるパイァ ス回路および制御回路が設けられていることを特徴とする半導体装置。
1 6 . 請求項 1 4記載の半導体装置において、 前記複数の増幅回路の各々は、 3 つの前記増幅段を持つことを特徵とする半導体装置。
1 7 . 増幅回路を構成する複数の増幅段の全てを同一の半導体チップに設け、 前 記複数の増幅段の各々を、 前記半導体チップのシリコンからなる半導体基板上の 電界効果トランジスタで形成し、 前記複数の増幅段の間に、 固定電位に電気的に 接続された電極を配置したことを特徴とする半導体装置。
1 8 . 請求項 1 7記載の半導体装置において、 前記半導体基板の抵抗率が 1 O m Ω · c mよりも小さく、 前記電界効果トランジスタが横型の電界効果 タとされ、そのソースが半導体領域を通じて前記半導体基板に電気的に接続され、 前記半導体基板の裏面の電極を通じて固定電位に電気的に接続されていることを 特徴とする半導体装置。
1 9 . 増幅回路を構成する複数の増幅段の全てを同一の半導体チップに設け、 前 記複数の増幅段の各々を、 前記半導体チップのシリコンからなる半導体基板上の 電界効果トランジスタで形成し、 前記複数の増幅段は、 互いに隣接する前記増幅 段の入力部および出力部の位置関係が 1 8 0度反転するように配置されているこ とを特徴とする半導体装置。
2 0 . 請求項 1 9記載の半導体装置において、 前記半導体基板の抵抗率が 1 0 m Ω · c mよりも小さく、 前記電界効果トランジスタが横型の電界効果トランジス タとされ、そのソースが半導体領域を通じて前記半導体基板に電気的に接続され、 前記半導体基板の裏面の電極を通じて固定電位に電気的に接続されていることを 特徴とする半導体装置。
2 1 . 携帯電話搭載用の、 電力増幅回路を有する半導体装置であって、
前記電力増幅回路は、 電界効果トランジスタからなる複数の増幅回路を多段に 接続して構成され、
前記の各電力増幅回路は、 受動素子からなるィンピーダンス整合回路を介して 接続され、
前記電力増幅回路は制御回路によつて制御され、 - 前記電力増幅回路を構成する全ての増幅回路、 前記インピーダンス整合回路、 前記制御回路はシリコンからなる同一の半導体基板上に形成されていることを特 徴とする半導体装置。
2 2 . 第 1半導体チップ上に形成された、 複数の増幅回路を多段接続して構成さ れる第 1電力増幅回路と、
前記第 1半導体チップが実装された配線基板からなる半導体装置であって、 前記第 1半導体チップは、 シリコンからなる半導体基板を有し、
前記複数の増幅回路は、 前記半導体基板に形成された電界効果トランジスタか ら構成され、
電力増幅回路を含み、 かつ前記配線基板上に実装される半導体チップが、 前記 第 1半導体チップ以外に存在しないことを特徴とする半導体装置。
23. 請求項 22記載の半導体装置において、 前記複数の増幅回路を構成する複 数の電界効果トランジスタのドレイン電極およびソース電極は、 それぞれ前記半 導体基板の主面および裏面に形成され、
前記複数の電界効果トランジスタの各ソース電極は前記半導体基板の裏面で電 気的に接続され、
前記ソース電極は固定電位に接続され、
前記半導体基板の抵抗率が 1 ΟπιΩ · cmより小さいことを特徴とする半導体
24. 請求項 22記載の半導体装置において、 前記複数の増幅回路は、 異なる周 波数帯で動作する系統を有することを特徴とする半導体装置。
25. 請求項 22記載の半導体装置において、 前記第 1電力増幅回路は、 800 MHz帯、 900MHz帯、 180 OMH z帯または 190 OMH z帯で動作す ることを特徴とする半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158508A (ja) * 2007-12-25 2009-07-16 Renesas Technology Corp 半導体装置
JP2020010242A (ja) * 2018-07-11 2020-01-16 住友電工デバイス・イノベーション株式会社 半導体増幅器
KR20220047540A (ko) * 2019-05-17 2022-04-18 울프스피드, 인크. Rf 전력 증폭기 패키징에서의 바이어스 전압 연결

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4744786B2 (ja) * 2003-04-23 2011-08-10 ルネサスエレクトロニクス株式会社 高周波電力増幅モジュール
WO2005048448A1 (ja) * 2003-11-13 2005-05-26 Nec Corporation 高周波増幅器
JP2005235825A (ja) * 2004-02-17 2005-09-02 Renesas Technology Corp 電子回路モジュール
JP4524454B2 (ja) * 2004-11-19 2010-08-18 ルネサスエレクトロニクス株式会社 電子装置およびその製造方法
US20060121934A1 (en) * 2004-12-07 2006-06-08 Electronics And Telecommunications Research Institute Mobile platform apparatus for multiple antenna system and apparatus for verifying mobile platform apparatus
US7548111B2 (en) * 2005-01-19 2009-06-16 Micro Mobio Corporation Miniature dual band power amplifier with reserved pins
US7769355B2 (en) * 2005-01-19 2010-08-03 Micro Mobio Corporation System-in-package wireless communication device comprising prepackaged power amplifier
JP4866625B2 (ja) * 2006-02-15 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置
US7805117B2 (en) * 2006-02-28 2010-09-28 Motorola, Inc. Method and apparatus for minimizing noise in a transmitter
WO2008093477A1 (ja) * 2007-01-30 2008-08-07 Renesas Technology Corp. Ｒｆ増幅装置
WO2009026704A1 (en) * 2007-08-29 2009-03-05 Its Electronic Inc. Splitter/combiner and waveguide amplifier incorporating splitter/combiner
US7898333B2 (en) * 2008-05-23 2011-03-01 Teledyne Scientific & Imaging, Llc Operational amplifier
US8354885B2 (en) 2008-05-23 2013-01-15 The Regents Of The University Of California Operational amplifier
KR101094359B1 (ko) 2008-11-27 2011-12-15 한국전자통신연구원 초고주파 증폭기 및 그것을 위한 바이어스 회로
US8798564B2 (en) * 2009-03-17 2014-08-05 Provigent Ltd. Transmitter with replaceable power amplifier
JP5780711B2 (ja) * 2010-04-06 2015-09-16 キヤノン株式会社 固体撮像装置
US9306502B2 (en) * 2011-05-09 2016-04-05 Qualcomm Incorporated System providing switchable impedance transformer matching for power amplifiers
US9231536B2 (en) * 2011-07-24 2016-01-05 Ethertronics, Inc. Multi-mode multi-band self-realigning power amplifier
US9679869B2 (en) 2011-09-02 2017-06-13 Skyworks Solutions, Inc. Transmission line for high performance radio frequency applications
USD714745S1 (en) 2012-02-14 2014-10-07 Panasonic Corporation Semiconductor
US8970297B2 (en) 2012-03-19 2015-03-03 Qualcomm Incorporated Reconfigurable input power distribution doherty amplifier with improved efficiency
US8989683B2 (en) * 2012-03-27 2015-03-24 Bae Systems Information And Electronic Systems Integration Inc. Ultra-wideband high power amplifier architecture
KR102250612B1 (ko) 2012-06-14 2021-05-10 스카이워크스 솔루션즈, 인코포레이티드 고조파 종단 회로를 포함하는 전력 증폭기 모듈 및 관련된 시스템, 장치, 및 방법
US9031518B2 (en) 2012-12-17 2015-05-12 Qualcomm Incorporated Concurrent hybrid matching network
EP2747134B1 (en) * 2012-12-18 2021-09-01 Ampleon Netherlands B.V. Amplifier device
US9246443B2 (en) * 2013-11-26 2016-01-26 Skyworks Solutions, Inc Multi-mode power amplifier
DE102014107271B4 (de) * 2014-05-23 2019-11-07 Infineon Technologies Ag Halbleitermodul
JP2016149743A (ja) 2015-02-15 2016-08-18 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 整合ネットワークの排除によりサイズが低減された電力増幅器
US9893684B2 (en) 2015-02-15 2018-02-13 Skyworks Solutions, Inc. Radio-frequency power amplifiers driven by boost converter
JP6620656B2 (ja) * 2016-04-20 2019-12-18 三菱電機株式会社 集積回路
DE102017215354B4 (de) * 2016-10-14 2021-10-07 Infineon Technologies Ag Halbleiter und verfahren zum herstellen von halbleiterbauelementen
JP2018181943A (ja) * 2017-04-05 2018-11-15 株式会社村田製作所 電力増幅モジュール
JP2021052378A (ja) * 2019-09-20 2021-04-01 株式会社村田製作所 高周波モジュールおよび通信装置
JP2021158556A (ja) * 2020-03-27 2021-10-07 株式会社村田製作所 高周波モジュールおよび通信装置
JP2021164017A (ja) * 2020-03-31 2021-10-11 株式会社村田製作所 高周波モジュール及び通信装置
JP2022018956A (ja) * 2020-07-16 2022-01-27 株式会社村田製作所 高周波モジュール及び通信装置
CN116057833B (zh) * 2020-09-25 2025-10-10 株式会社村田制作所 高频模块
US11646703B2 (en) * 2021-03-01 2023-05-09 Psemi Corporation Wideband auxiliary input for low noise amplifiers
CN115695467A (zh) * 2022-09-26 2023-02-03 黑芝麻智能科技(重庆)有限公司 车载以太网电路板、通信系统及车辆

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP2001237648A (ja) * 2000-02-23 2001-08-31 Toshiba Corp 高周波電力増幅器
JP2001267864A (ja) * 2000-03-22 2001-09-28 Nippon Telegr & Teleph Corp <Ntt> マルチバンド高周波増幅回路
WO2002056368A1 (fr) * 2000-12-27 2002-07-18 Hitachi, Ltd Amplificateur de puissance haute frequence et appareil de communication radio

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US633165A (en) * 1898-04-01 1899-09-19 Carl Friedrich Phillip Stendebach Device for feeding current to electrically-driven cars.
JPS63102350A (ja) * 1986-10-20 1988-05-07 Sanyo Electric Co Ltd 半導体集積回路装置
US6265937B1 (en) * 1994-09-26 2001-07-24 Endgate Corporation Push-pull amplifier with dual coplanar transmission line
US5774017A (en) * 1996-06-03 1998-06-30 Anadigics, Inc. Multiple-band amplifier
US6121842A (en) * 1997-05-21 2000-09-19 Raytheon Company Cascode amplifier
JPH11204728A (ja) * 1998-01-08 1999-07-30 Toshiba Corp 高周波半導体装置
TW473882B (en) * 1998-07-06 2002-01-21 Hitachi Ltd Semiconductor device
US6160454A (en) * 1998-10-19 2000-12-12 Motorola, Inc. Efficient solid-state high frequency power amplifier structure
US6329879B1 (en) * 1998-11-12 2001-12-11 Hitachi, Ltd. High frequency power amplifier system and wireless communication system
JP4227248B2 (ja) 1999-05-20 2009-02-18 三菱電機株式会社 高周波電力増幅器
JP2001141756A (ja) 1999-11-15 2001-05-25 Japan Storage Battery Co Ltd 電流センサ
JP4018312B2 (ja) * 2000-02-21 2007-12-05 株式会社ルネサステクノロジ 無線通信装置
JP2002043813A (ja) * 2000-05-19 2002-02-08 Hitachi Ltd 方向性結合器及び高周波回路モジュール並びに無線通信機
JP3576465B2 (ja) 2000-06-02 2004-10-13 シャープ株式会社 高周波半導体装置およびそれを用いた携帯用通信機器
JP4322414B2 (ja) * 2000-09-19 2009-09-02 株式会社ルネサステクノロジ 半導体装置
WO2002052588A1 (fr) * 2000-12-25 2002-07-04 Hitachi, Ltd. Dispositif semi-conducteur et ses procede et appareil de fabrication
US6542035B2 (en) * 2000-12-28 2003-04-01 U.S. Monolithics, L.L.C. Modular high power solid state amplifier
US6664855B2 (en) * 2001-06-04 2003-12-16 U.S. Monolithics, L.L.C. MMIC driver amplifier having zig-zag RF signal flow
JP4124981B2 (ja) * 2001-06-04 2008-07-23 株式会社ルネサステクノロジ 電力用半導体装置および電源回路
JP2003168736A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 半導体素子及び高周波電力増幅装置並びに無線通信機
JP2003258192A (ja) * 2002-03-01 2003-09-12 Hitachi Ltd 半導体装置およびその製造方法
JP4160365B2 (ja) * 2002-11-07 2008-10-01 株式会社ルネサステクノロジ 高周波電力増幅用電子部品および無線通信システム
JP2004296613A (ja) * 2003-03-26 2004-10-21 Renesas Technology Corp 半導体装置
JP2004319550A (ja) * 2003-04-11 2004-11-11 Hitachi Ltd 半導体装置
JP2005020476A (ja) * 2003-06-27 2005-01-20 Renesas Technology Corp 高周波電力増幅回路および無線通信システム
US7015735B2 (en) * 2003-12-19 2006-03-21 Renesas Technology Corp. Semiconductor integrated circuit having built-in PLL circuit
JP4524454B2 (ja) * 2004-11-19 2010-08-18 ルネサスエレクトロニクス株式会社 電子装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP2001237648A (ja) * 2000-02-23 2001-08-31 Toshiba Corp 高周波電力増幅器
JP2001267864A (ja) * 2000-03-22 2001-09-28 Nippon Telegr & Teleph Corp <Ntt> マルチバンド高周波増幅回路
WO2002056368A1 (fr) * 2000-12-27 2002-07-18 Hitachi, Ltd Amplificateur de puissance haute frequence et appareil de communication radio

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158508A (ja) * 2007-12-25 2009-07-16 Renesas Technology Corp 半導体装置
US8669610B2 (en) 2007-12-25 2014-03-11 Renesas Electronics Corporation Gate protection diode for high-frequency power amplifier
JP2020010242A (ja) * 2018-07-11 2020-01-16 住友電工デバイス・イノベーション株式会社 半導体増幅器
JP7136524B2 (ja) 2018-07-11 2022-09-13 住友電工デバイス・イノベーション株式会社 半導体増幅器
KR20220047540A (ko) * 2019-05-17 2022-04-18 울프스피드, 인크. Rf 전력 증폭기 패키징에서의 바이어스 전압 연결
JP2022532679A (ja) * 2019-05-17 2022-07-15 ウルフスピード インコーポレイテッド Ｒｆパワー増幅器パッケージングにおけるバイアス電圧接続
KR102736782B1 (ko) * 2019-05-17 2024-12-03 메이콤 테크놀로지 솔루션즈 홀딩스, 인코퍼레이티드 Rf 전력 증폭기 패키징에서의 바이어스 전압 연결

Also Published As

Publication number Publication date
US20090212873A1 (en) 2009-08-27
TW200518345A (en) 2005-06-01
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